TWI738643B - 電力開啟重置偵測器 - Google Patents

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Abstract

本文所描述之各種實施方案係針對一種用於電力開啟重置偵測之積體電路。該積體電路可包含一第一級，其經組態以接收一輸入電壓信號且在該輸入電壓信號之線性變化期間提供一觸發信號。該積體電路可包含一第二級，其經組態以自該第一級接收該觸發信號且在該輸入電壓信號之線性變化期間經由透過至少一電晶體之閘極洩漏而提供一輸出電壓信號。

Description

電力開啟重置偵測器
本章節意欲提供與理解本文所描述之各種技術相關之資訊。如本章節之標題所隱含，本章節係絕不應隱含其係先前技術之相關技術之一討論。一般而言，相關技術可或可不被視為先前技術。因此，應瞭解，本章節中之任何陳述應藉此來解讀且不應被解讀為先前技術之任何引進。
積體電路包含用於執行監測功能以有助於偵測一電源供應器是否已達到安全位準之電路系統。有時，積體電路經受電流突波，且可使用稱為一電力開啟重置(POR)偵測器之一電路類型來達成保護。
圖1展示一POR電路之一實例。在此電路中，自一電壓供應器VDD取得一或多個二極體壓降以經由一電阻電容(RC)輸入電路(其中Rbig及Cbig較大)而對一內部節點N充電。二極體D1用於確保：在停用一重設定信號之前，電壓供應器VDD已達到至少高於接地(GND或VSS)之1-二極體壓降。遺憾的是，就此類型之電路而言，重設定時間常數會歸因於二極體電壓對溫度之一強相依性而顯著改變。例如，重設定時間在低溫處可比在室溫處增加20倍，而在高溫處可比在室溫處減少5倍。
200:電力開啟重置(POR)偵測器電路系統
202:第一匯流排/輸入電壓
204:第二匯流排
210:第一級
212:觸發電壓(vpu)
220:第二級
222:起動信號
224:輸出電壓(vrc)
230:第三級
232:重設定信號
300:電力開啟重置(POR)偵測器電路系統
302:第一匯流排
304:第二匯流排
310:第一級
312:觸發信號(vpu)/內部信號(vpu)
314:電阻器/拉高單元
316:第一電容器
320:第二級
322:起動信號
324:輸出電壓信號(vrc)
326:第一反相器
328:第二反相器
330:第三級
332:重設定輸出信號/重設定時序信號
334:第二電容器/施密特(Schmitt)觸發器
336:第三反相器
338:施密特(Schmitt)觸發器
400:拉高單元電路系統
402:第一匯流排
404:第二匯流排/供應電壓(GND/VSS)
410:滿源輸出電壓(Vhi)
D1:二極體
GND:供應電壓
M1:第一電晶體
M2:第二電晶體
M3:第三電晶體
N:節點
N1:內部節點
N2:vrc節點
T1:第一電晶體
T2:第二電晶體
T3:第三電晶體
T4:第四電晶體
V0:節點
V1:節點
VDD:電壓供應器/供應電壓/輸出電壓信號
VSS:供應電壓
本文參考附圖來描述各種技術之實施方案。然而，應瞭解，附圖僅繪示本文所描述之各種實施方案且不意欲限制本文所描述之各種 技術之實施例。
圖1繪示此項技術中已知之電力開啟重置電路系統之一圖式。
圖2繪示根據本文所描述之各種實施方案之電力開啟重置(POR)偵測電路系統之一方塊圖。
圖3繪示根據本文所描述之各種實施方案之POR偵測器電路系統之一示意圖。
圖4繪示根據本文所描述之各種實施方案之拉高(tie-hi)單元電路系統之一示意圖。
本文所描述之各種實施方案涉及且係針對用於電力開啟重置(POR)偵測之電路系統。例如，在一實施方案中，此電路系統可係指具有零待機電流之一低功耗、低電壓POR偵測器。此電路系統可與一晶片上供應監測系統相關，該晶片上供應監測系統監測及偵測晶片電源供應器何時已達到一安全且穩定位準，同時使內部電路系統維持於一重設定狀態中以防止供應斜升期間之電流突波。如本文所描述，此類型之POR偵測電路系統可用於使一晶片在供應電壓(VDD)已達到滿源(full source)之後之一段時間內保持於一重設定狀態中。此外，此類型之POR偵測電路系統可用於提供與溫度無關之一電阻電容(RC)時間常數，其使用電晶體閘極洩漏(例如金屬氧化物半導體場效電晶體(MOSFET)閘極洩漏)來提供一精確時間常數以控制系統重設定時間。再者，此類型之POR電路可提供比替代物顯著更低之電力且可降低切換期間之亞臨限電壓及超低奈安培(nA)級待機電流及低微安培(uA)級電流(例如約35uA)。
現將參考圖2至圖5來更詳細地描述本文所描述之電力開啟重置(POR)偵測器電路系統之各種實施方案。
圖2繪示根據本文所描述之各種實施方案之電力開啟重置(POR) 偵測器電路系統200之一方塊圖。POR偵測器電路系統200可經實施為具有多個級且可指稱POR電路系統及/或一POR偵測器電路。
電路系統200可包含經組態以提供一供應電壓VDD之一第一匯流排202，供應電壓VDD可指稱一輸入電壓或輸入信號。依此方式，第一匯流排202可指稱用於將電力(即，供應電壓VDD)供應至POR偵測電路之一第一電壓源。電路系統200可包含經組態以提供另一供應電壓GND或VSS(例如接地電壓或接地供應電壓)之一第二匯流排204。第二匯流排204可指稱用於將供應電壓GND或VSS提供至POR偵測器電路之一第二電壓源。
POR偵測器電路系統200可包含一第一級210、一第二級220及一第三級230。第一級210可包含插入於用於耦合至供應電壓VDD之第一匯流排202與用於耦合至供應電壓VSS之第二匯流排204之間之一觸發級。第一級210可經組態以將一觸發電壓(vpu)212提供至第二級220。如本文所更詳細描述，第一級210可提供免受輸入供應電壓VDD之波動之雜訊保護，在VDD線性變化(ramp)期間產生觸發電壓(vpu)212，且使POR偵測器能夠開始監測VDD源。
第二級220可包含一斜坡延遲級，其經組態以自第一級210接收觸發信號(vpu)212且在輸入電壓202之線性變化(或斜升)期間提供一輸出電壓(vrc)224。此外，第二級220可經組態以在內部將一起動信號222提供至第三級230。如本文所更詳細描述，在輸入電壓VDD之線性變化期間提供輸出電壓(vrc)224以使用基於閘極洩漏之一RC時間常數來將一重設定時間設定成與一小面積電路組態中之溫度無關。
第三級230可包含一緩衝級，其經組態以在輸入電壓202之線性變化期間接收及緩衝輸出電壓(vrc)224且在其之一輸出路徑中進一步提供重設定信號232。第三級230可經組態以對輸出路徑中之重設定信號232提供遲滯及雜訊保護。此外，第三級230可經組態以抑制與自第 二級220接收之輸出電壓(vrc)224相關聯之快速通過電流。
在各種實施方案中，輸入供應電壓VDD可經組態以提供約0V至約3.3V之一範圍內之一第一電源供應電壓。如本文所描述，各級可經組態以利用一或多個電路組件，該一或多個電路組件可經組態以一起執行電力開啟重置(POR)偵測。
圖3繪示根據本文所描述之各種實施方案之POR偵測器電路系統300之一圖式。如圖3中所展示，POR偵測器電路300可經實施為具有多個級之一積體電路且可指稱POR電路系統及/或一POR偵測器電路。
電路300可包含經組態以提供一第一電壓供應信號(諸如一輸入供應電壓VDD或信號)之一第一匯流排302。電路300可包含經組態以提供一第二電壓供應信號(諸如一供應電壓VSS或信號)之一第二匯流排304。
POR偵測器電路300可包含具有多個級之一積體電路，該多個級包含一第一級310、一第二級320及一第三級330。級310、320及330經配置以使用基於閘極洩漏之一RC時間常數來將一重設定時間設定成與一小面積電路組態中之溫度無關。在一實施方案中，一POR跳閘時間RC時間常數可基於可與溫度無關之薄氧化物閘極洩漏。例如，POR重設定跳閘時間可為自VDD電力線性變化起之約14mS且可在自0℃至100℃之溫度內具有0.4mS之一變動。此外，在一些例項中，電路300可過濾傳入VDD以產生一無雜訊(clean)起動信號322，且電路300可使用提供遲滯之一施密特(Schmitt)觸發緩衝器來進一步過濾一重設定輸出信號332，如下文將進一步描述。
第一級310可包含一電阻器314及一第一電容器316，其等經配置以接收輸入電壓信號VDD且在輸入電壓信號VDD之線性變化期間提供一觸發信號(vpu)312。電阻器314可包含具有多個電晶體之一拉高單元，其中該拉高單元及電容器314可經配置以過濾輸入電壓信號 VDD且減少與輸入電壓信號VDD相關聯之雜訊。下文將參考圖4來更詳細地描述該拉高單元。此外，第一電容器316可為具有低電容之一小電容器。
第二級320可包含一第一電晶體M1及一第二電晶體M2，其等經配置以自第一級310接收觸發信號(vpu)312且在輸入電壓信號VDD之線性變化期間經由透過第一電晶體M1之閘極洩漏而提供一輸出電壓信號(vrc)324。第二級320可經組態以藉由使用透過第一電晶體M1之閘極洩漏來使輸入電壓信號VDD之線性變化延遲而提供輸出電壓信號(vrc)324。
在一些實施案例中，第一電晶體M1可為一p型金屬氧化物半導體(PMOS)場效電晶體(FET)，其經相互耦合以用作具有高閘極輸入電阻(數十億歐姆)之一電容器。第二電晶體M2可為一n型MOS(NMOS)FET。第一電晶體M1及第二電晶體M2可經配置以分別自第一級310接收觸發信號(vpu)312且進一步經配置以在輸入電壓信號VDD之線性變化期間經由透過第一電晶體M1之閘極洩漏而提供輸出電壓信號(vrc)324。
第二級320可包含一或多個反相器，諸如(例如)一第一反相器326及一第二反相器328。第一反相器326可經組態以緩衝自第一級310接收之觸發信號(vpu)312且將一反相觸發信號(nvpu)提供至第二反相器328以提供起動信號322來驅動第一電晶體M1之一閘極。此外，第一反相器326可經組態以緩衝自第一級310接收之觸發信號(vpu)312且提供一反相觸發信號(nvpu)來驅動第二電晶體M2之一閘極。
第三級330可包含一第二電容器334、一第三電晶體M3、一第三反相器336及一施密特觸發器338，其等經配置以自第一級310接收輸出電壓信號(vrc)324且在輸入電壓信號VDD之線性變化期間經由透過第一電晶體M1之閘極洩漏而提供一重設定信號332。第二電容器334 可為具有低電容之一小電容器。
第三反相器336可經定位於輸出電壓信號(vrc)324之一路經中，且第三電晶體M3可經組態以抑制第三反相器336中之一快速通過電流。在一些實施方案中，第三電晶體M3可包含一PMOS電晶體或FET。此外，施密特觸發器334可經定位於輸出電壓信號(vrc)324之一路徑中以將遲滯提供至重設定信號332且減少與輸出電壓信號(vrc)324相關聯之雜訊。
輸出電壓信號(vrc)324可對應於可指稱一重設定時序信號之重設定信號332。透過第一電晶體M1之閘極洩漏可對應於經組態以控制重設定時序信號332之一電阻電容(RC)時間常數。此外，在一些例項中，透過第一電晶體M1之閘極洩漏可對應於與溫度無關之一RC時間常數，該時間常數使用透過第一電晶體M1之閘極洩漏以提供一預定時間常數來控制重設定時序信號332。因而，輸出電壓信號(vrc)324可對應於重設定時序信號332，其中第一級310及第二級320可經配置以在輸入電壓信號VDD達到一滿源電壓之後使重設定時序信號332延遲一段時間。
在各種實施方案中，圖3之POR偵測電路300包括具有零待機電流之一低功耗、低電壓POR偵測器且可操作如下。在此電路300中，VDD供應器可透過拉高單元314及小電容器316(例如，無任何壓降)而對一內部節點N1充電。隨著VDD斜升，內部信號(vpu)312可迫使起動信號322斜升，藉此將第一電晶體M1之閘極驅動至VDD且將第二電晶體M2之閘極驅動至GND或VSS。在一些例項中，第一電晶體M1可為可具有相當高或有些「無窮大」輸入電阻(自閘極查看)之一PMOS耦合電容器。一旦vrc節點N2越過約0.5V以將vrc 324快速拉至滿源，則第三電晶體M3可提供一高增益上拉，藉此抑制或限制耦合至vrc節點N2之第三反相器336中之一快速通過電流。內部vrc節點N2開始於 GND或VSS且接著可藉由透過第一電晶體M1之閘極洩漏而朝向VDD上升。此閘極洩漏可與溫度無關且可直接與
Figure 105109257-A0305-02-0009-1
成比例，其中Ig係閘極洩漏電流，Vgs係橫跨M1之閘極之電壓，且tox係閘極氧化物厚度。例如，對於一65nm程序技術節點，室溫處之閘極洩漏可為裝置寬度之約20pA/um。
在一些實施方案中，POR偵測電路300之佈局可位於一小尺度或小尺寸上且可佔據約550sq.um之一單元面積，其等於兩(2)個正反器之一近似尺寸。此外，電路300相對較小且無法使用大電阻器或電容器來產生RC時間常數。
在一些實施方案中，VDD供應器可在約10mS內自0V斜升至1.2V，且重設定可跟隨VDD且可在VDD已穩定達額外約4mS之後保持高態。此重設定時間常數可被視為與溫度無關且可在0℃至100℃之一溫度範圍內變動僅約1mS。此外，對於亞臨限操作，POR偵測電路300可為全功能的且使操作電壓降至VDD=0.3V。
參考圖3，輸入供應電壓VDD可經組態以提供約0V至約3.3V之一範圍內之一第一電源供應電壓。如本文所描述，電路300之各級310、320及330可經組態以利用各種組件，該等組件可經組態以一起執行POR偵測。
圖4繪示根據本文所描述之各種實施方案之拉高單元電路系統400之一圖式。如圖4中所展示，拉高單元400可經實施為具有多個電晶體之一積體電路且可指稱拉高電路系統及/或一拉高電路。
拉高單元電路系統400可包含經組態以提供一第一電壓供應信號(諸如一輸入供應電壓VDD或信號)之一第一匯流排402。電路400可包含經組態以提供一第二電壓供應信號(諸如另一供應電壓VSS或信號)之一第二匯流排404。
在各種實施方案中，拉高單元電路系統400係一電阻耦合，其可經組態以保護POR偵測電路免於直接耦合至輸入供應電壓VDD。如圖4中所展示，拉高單元電路系統400可包含多個電晶體，其等包含一第一電晶體T1、一第二電晶體T2、一第三電晶體T3及一第四電晶體T4，該多個電晶體經配置以過濾輸入電壓信號VDD且減少與輸入電壓信號VDD相關聯之雜訊。
例如，隨著VDD斜升，第四電晶體T4使節點V0維持高於Vth(V_threshod)，其使第一電晶體T1及第二電晶體T2在VDD已達到一Vth壓降之後接通。此外，拉高單元電路系統400可經組態以在VDD斜升之後提供一滿源輸出電壓Vhi 410。在通電之後，節點V1可接通第二電晶體T2以將節點V0(其耦合至第三電晶體T3及第四電晶體T4兩者之汲極)拉至供應電壓(GND)VSS 404。此時，拉高單元電路系統400可進入一零待機電力狀態(或零待機電流狀態)。
本文描述一積體電路之各種實施方案。在一實施方案中，該積體電路可包含具有一電阻器及一電容器之一第一級，其經配置以接收一輸入電壓信號且在該輸入電壓信號之線性變化期間提供一觸發信號。該積體電路可包含具有至少一電晶體之一第二級，其經配置以自該第一級接收該觸發信號且在該輸入電壓信號之線性變化期間經由透過該至少一電晶體之閘極洩漏而提供一輸出電壓信號。
本文描述一電力開啟重置偵測器之各種實施方案。在一實施方案中，該電力開啟重置偵測器可包含一第一電路，其經組態以接收一輸入電壓且在該輸入電壓之線性變化期間提供一觸發電壓。該電力開啟重置偵測器可包含一第二電路，其經組態以接收該觸發電壓且藉由使用透過至少一電晶體之閘極洩漏來使該輸入電壓之線性變化延遲而提供一輸出電壓。
本文描述一電力開啟重置偵測器電路之各種實施方案。在一實 施方案中，該電力開啟重置偵測器電路可包含一拉高單元及一電容器，其等經配置以接收一輸入信號且在該輸入信號之線性變化期間提供一觸發信號。該電力開啟重置偵測器電路可包含一第一電晶體及一第二電晶體，其等經配置以接收該觸發信號且在該輸入信號之線性變化期間藉由使用透過該第一電晶體之閘極洩漏來使該輸入信號之線性變化延遲而提供一輸出信號。該電力開啟重置偵測器電路可包含一施密特觸發器，其定位於該輸出信號之一路徑中以提供遲滯且減少與該輸出電壓相關聯之雜訊。
本文所提供之討論係針對某些特定實施方案。應瞭解，本文所提供之討論之目的在於使一般技術者能夠製造及使用由本文之申請專利範圍之標的界定之任何標的。
可預期，申請專利範圍之標的不受限於本文所提供之實施方案及說明圖，而是包含該等實施方案之修改形式，其包含根據申請專利範圍之實施方案之部分及不同實施方案之元件之組合。應瞭解，在任何此類實施方案之發展中，如同任何工程或設計項目，應作出諸多特定實施決定來達成可隨實施方案而變動之發展者之特定目標，諸如符合系統相關及商業相關之約束。再者，應瞭解，此一發展努力會較複雜且耗時，但將成為受益於本發明之一般技術者從事設計、製作及製造之一例行工作。
已詳細參考附圖中繪示其實例之各種實施方案。在[實施方式]中，闡述諸多特定細節來提供本文所提供之揭示內容之一完全理解。然而，可在無此等特定細節之情況下實踐本文所提供之揭示內容。在一些其他例項中，未詳細描述熟知之方法、程序、組件、電路及網路以不會不必要地使實施例之細節不清楚。
亦應瞭解，儘管術語「第一」、「第二」等等可在本文中用於描述各種元件，但此等元件不應受限於該等術語。此等術語僅用於區分 元件。例如，可將一第一元件稱為一第二元件，且類似地，可將一第二元件稱為一第一元件。該第一元件及該第二元件係兩個各自元件，但其等不應被視為相同元件。
用於描述本文所提供之揭示內容之術語用於描述特定實施方案且不意欲限制本文所提供之揭示內容。如描述本文所提供之揭示內容及隨附申請專利範圍時所使用，除非上下文另有明確指示，否則單數形式「一」及「該」意欲亦包含複數形式。如本文所使用，術語「及/或」涉及且涵蓋相關聯列項之一或多者之任何及所有可能組合。用於本說明書中之術語「包含」及/或「包括」特指存在所陳述之特徵、整體、步驟、操作、元件及/或組件，但不排除存在或增加一或多個其他特徵、整體、步驟、操作、元件、組件及/或其等之群組。
如本文所使用，術語「若」可被解譯為意謂「當...時」或「在...之後」或「回應於判定...」或「對應於偵測到...」，其取決於上下文。類似地，片語「若判定...」或「若偵測到[一所陳述之條件或事件]」可被解譯為意謂「在判定...之後」或「回應於判定...」或「在偵測到[該所陳述之條件或事件]之後」或「回應於偵測到[該所陳述之條件或事件]」，其取決於上下文。術語「向上」及「向下」、「上」及「下」、「向上地」及「向下地」、「上方」及「下方」、及指示一給定點或元件上方或其下方之相關位置之其他類似術語可與本文所描述之各種技術之一些實施方案一起使用。
儘管上文係針對本文所描述之各種技術之實施方案，但可根據可由以下申請專利範圍判定之本發明而設計其他及進一步實施方案。
儘管已用專針對結構特徵及/或方法動作之語言描述標的，但應瞭解，隨附申請專利範圍中所界定之標的未必受限於上文所描述之特定特徵或動作。確切而言，揭示上文所描述之特定特徵及動作作為實施申請專利範圍之實例性形式。
200:電力開啟重置(POR)偵測器電路系統
202:第一匯流排/輸入電壓
204:第二匯流排
210:第一級
212:觸發電壓(vpu)
220:第二級
222:起動信號
224:輸出電壓(vrc)
230:第三級
232:重設定信號

Claims (17)

  1. 一種用於電力開啟重置之積體電路，其包括：一第一級，其具有一電阻器及一電容器，該第一級經配置以接收一輸入電壓信號；一觸發信號，其在該輸入電壓信號之線性變化(ramp)期間由該電阻器及該電容器提供；及一第二級，其具有至少一電晶體，該第二級經配置以自該第一級接收該觸發信號且在該輸入電壓信號之線性變化期間經由透過該至少一電晶體之閘極洩漏而提供一輸出電壓信號，其中該觸發信號驅動該至少一電晶體之一閘極，其中該至少一電晶體包括一金屬氧化物半導體場效電晶體(MOSFET)，該MOSFET之兩端經相互耦合以用作具有高閘極輸入電阻之一電容器。
  2. 如請求項1之積體電路，其中該電阻器包括一拉高單元，該拉高單元具有多個電晶體，且其中該拉高單元及該電容器經配置以過濾該輸入電壓信號且減少與該輸入電壓信號相關聯之雜訊。
  3. 如請求項1之積體電路，其中該第二級經組態以藉由使用透過該至少一電晶體之該閘極洩漏來使該輸入電壓信號之線性變化延遲而提供該輸出電壓信號，且其中該觸發電壓係產生在將該電阻器及該電容器連接在一起之一節點上。
  4. 如請求項1之積體電路，其中該第二級之該至少一電晶體包括具有一第一電晶體及一第二電晶體之多個電晶體，該第一電晶體及該第二電晶體經配置以分別自該第一級接收該觸發信號且在該輸入電壓信號之線性變化期間經由透過該第一電晶體之閘極洩漏而提供該輸出電壓信號。
  5. 如請求項1之積體電路，其中該輸出電壓信號對應於一重設定時序信號，且其中透過該至少一電晶體之該閘極洩漏對應於經組態以控制該重設定時序信號之一電阻電容(RC)時間常數。
  6. 如請求項1之積體電路，其中該輸出電壓信號對應於一重設定時序信號，且其中透過該至少一電晶體之該閘極洩漏對應於與溫度無關之一電阻電容(RC)時間常數，該RC時間常數使用閘極洩漏以提供一預定時間常數來控制該重設定時序信號。
  7. 如請求項1之積體電路，其中該輸出電壓信號對應於一重設定時序信號，且其中該第一級及該第二級經配置以在該輸入電壓信號已達到一滿源電壓之後使該重設定時序信號延遲一段時間。
  8. 如請求項1之積體電路，其進一步包括具有一施密特(Schmitt)觸發器之一第三級，該施密特觸發器定位於該輸出電壓信號之一路徑中以提供遲滯且減少與該輸出電壓信號相關聯之雜訊。
  9. 如請求項1之積體電路，其進一步包括一第三級，該第三級具有定位於該輸出電壓信號之一路徑中之一反相器及經組態以抑制該反相器中之一快速通過電流之一第三電晶體。
  10. 一種電力開啟重置偵測器，其包括：一第一電路，其經組態以接收一輸入電壓且在該輸入電壓之線性變化期間提供一觸發電壓，其中該觸發電壓係產生在將至少一電阻器及至少一電容器連接在一起之一節點上；及一第二電路，其經組態以接收該觸發電壓且藉由使用透過至少一電晶體之閘極洩漏來使該輸入電壓之線性變化延遲而提供一輸出電壓，其中該至少一電晶體包括一金屬氧化物半導體場效電晶體(MOSFET)，該MOSFET之兩端經相互耦合以用作具有高閘極輸入電阻之一電容器，且 其中該MOSFET經定位以自該第一電路接收該觸發電壓且在該輸入電壓之線性變化期間經由透過該至少一電晶體之閘極洩漏而提供該輸出電壓。
  11. 如請求項10之偵測器，其中該至少一電阻器及該至少一電容器經配置以過濾該輸入電壓且減少與該輸入電壓相關聯之雜訊。
  12. 如請求項11之偵測器，其中該至少一電阻器包括具有多個電晶體之一拉高單元，該拉高單元經配置以在該輸入電壓之線性變化之後提供該輸入電壓。
  13. 如請求項10之偵測器，其進一步包括：一反相器，其定位於該輸出電壓之一路徑中；一第三電晶體，其經定位以抑制該反相器中之一快速通過電流；及一施密特觸發器，其定位於該反相器之後之該輸出電壓之該路徑中以提供遲滯且減少與該輸出電壓相關聯之雜訊。
  14. 一種電力開啟重置偵測器電路，其包括：一拉高單元及一電容器，其等經配置以接收一輸入信號且在該輸入信號之線性變化期間提供一觸發信號；一第一電晶體及一第二電晶體，其等經配置以接收該觸發信號且在該輸入信號之線性變化期間藉由使用透過該第一電晶體之閘極洩漏來使該輸入信號之線性變化延遲而提供一輸出信號；及一施密特觸發器，其定位於該輸出信號之一路徑中以提供遲滯且減少與該輸出電壓相關聯之雜訊，其中該第一電晶體包括一p型金屬氧化物半導體(PMOS)電晶體，該PMOS電晶體之兩端經相互耦合以用作具有高閘極輸入電阻之一電容器，且其中該第二電晶體包括一n型金屬氧化物半導 體(NMOS)電晶體。
  15. 如請求項14之電路，其中該輸出電壓對應於一重設定時序信號，且其中透過該第一電晶體之該閘極洩漏對應於經組態以控制該重設定時序信號之一電阻電容(RC)時間常數。
  16. 如請求項14之電路，其中該輸出電壓對應於一重設定時序信號，且其中透過該至少一電晶體之該閘極洩漏對應於與溫度無關之一電阻電容(RC)時間常數，該RC時間常數使用閘極洩漏以提供一預定時間常數來控制該重設定時序信號。
  17. 如請求項14之電路，其進一步包括定位於該施密特觸發器之前之該輸出電壓之一路徑中之一反相器，及經定位以抑制該反相器中之一快速通過電流之一第三電晶體。
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