CN101030441A - Ddr和ddr2内存控制器的读数据采样方法及装置 - Google Patents

Abstract

本发明公开了一种DDR和DDR2内存控制器的延时滤波电路，由与门、或门和延时单元组成，延时滤波电路分为数据选通信号上升沿处理部分和数据选通信号下降沿处理部分。上升沿处理部分包括延时单元和与门，数据选通信号上升沿处理部分按级分类，每一级有一延时单元和一个与门；延时单元的输入端输入数据选通信号，输出端和本级的与门的一个输入端连接；与门的另一个输入端直接与未延时的数据选通信号连接，与门的输出端与下一级的延时单元的输入端相连，在最后一个级中，与门的输出端与外部电路连接。下降沿处理部分将上升沿处理部分的与门转换为或门。本发明在完成DQS延时的同时，可以滤除DQS的毛刺，并且可以软件配置DQS延时的长度。

Description

DDR和DDR2内存控制器的读数据采样方法及装置

技术领域

本发明涉及DDR和DDR2内存控制器，特别涉及一种DDR和DDR2内存控制器的读数据采样方法。

背景技术

目前主流的内存标准为DDR内存和DDR2内存，其中的DDR指Double DataRate，双倍数据速率，即在每个时钟周期传输两次数据。这样DDR的实际数据传输工作于极高的频率，为了实现高速的数据传输，DDR和DDR2内存使用源同步方式的数据(DQ)和数据选通信号(DQS，数据DQ Strobe)。有数据传输时，设备在驱动数据信号DQ的同时驱动DQS，DQS频率和时钟相同，而DQS的每个上升沿和下降沿各表示一个有效的数据，实现了每个时钟周期传输两次数据。

在读DDR和DDR2内存数据时，数据选通信号DQS和数据DQ是沿对齐的(edge-aligned)，即数据选通信号DQS和数据DQ同时跳变。目前内存控制器中常见的采样DDR读数据的方法有两种。

一种是不管数据选通信号DQS，直接使用内存控制器的时钟或时钟一定相位延时的双沿来采样数据，这样做的缺点是失去了DDR和DDR2内存使用源同步数据和数据选通信号的意义，很难工作于很高的频率，其优点则是作为采样基准的时钟本身是稳定而可靠的。

另一种是使用数据选通信号DQS来采样数据，因为读数据时DQS和DQ是沿对齐的，所以需要将DQS延时一定相位，这样做充分利用了使用源同步数据和数据选通信号的好处，理论上来说可以工作于极高的频率，其缺点是依赖于DQS的信号质量。如果印刷电路板的布局布线对端接和串扰等问题处理不合理，由于信号反射和串扰的影响，DQS信号上很容易出现上冲或下冲。上冲和下冲幅度过大时，即可能看到错误的上升沿和下降沿，引起错误。

发明内容

本发明的目的是克服已有的采样DDR读数据的方法所存在的缺陷，提供一种可解决双倍速高速数据传输的延时滤波电路及相应的数据采样方法。

为了实现上述目的，本发明提供了一种DDR和DDR2内存控制器的读数据采样装置，包括：DDR内存控制器的延时滤波电路和D触发器，所述的DDR内存控制器的延时滤波电路用于对数据选通信号的延时滤波，由与门、或门和延时单元组成，所述的延时滤波电路分为数据选通信号上升沿处理部分和数据选通信号下降沿处理部分，其中：

所述的数据选通信号上升沿处理部分包括延时单元和与门，所述的数据选通信号上升沿处理部分按级分类，每一级有一延时单元和一个与门；所述的延时单元的输入端输入数据选通信号，其输出端和延时单元所在级的与门的一个输入端连接；所述的与门有两个输入端，一个输入端与本级的延时单元的输出端连接，另一个输入端直接与未延时的数据选通信号连接，所述的与门有一个输出端，该输出端与下一级的延时单元的输入端相连，在最后一个级中，所述的与门的输出端与外部电路连接；

所述的数据选通信号下降沿处理部分包括延时单元和或门，所述的数据选通信号下降沿处理部分按级分类，每一级有一延时单元和一个或门；所述延时单元的输入端输入数据选通信号，其输出端和延时单元所在级的或门的一个输入端连接；所述的或门有两个输入端，一个输入端与本级的延时单元的输出端连接，另一个输入端直接与未延时的数据选通信号连接，所述或门有一个输出端，该输出端与下一级的延时单元的输入端相连，在最后一个级中，所述或门的输出端与外部电路连接。

上述技术方案中，所述的延时滤波电路还包括多路选择器，在延时滤波电路的数据选通信号上升沿处理部分中，所述的多路选择器的输入端与数据选通信号上升沿处理部分的某一级的与门的输出端相连，所述多路选择器的输出端与外部的D触发器的时钟端相连接；在延时滤波电路的数据选通信号下降沿处理部分中，所述的多路选择器的输入端与数据选通信号下降沿处理部分的某一级的或门的输出端相连，所述多路选择器的输出端与外部的D触发器的时钟端相连接；所述的多路选择器的输入端具体和哪个级的“与门”或“或门”的输出端连接，根据适用的DDR和DDR2内存的工作频率而定。

所述的数据选通信号上升沿处理部分和数据选通信号下降沿处理部分的级的数目，由单个延时单元所能延时的长短和数据选通信号的总延时决定。

所述的延时滤波电路可用于DDR2内存控制器中。

一种DDR和DDR2内存控制器的读数据采样方法，其具体实现如下：

步骤10、数据选通信号送入DDR和DDR2内存控制器中；

步骤20、延时滤波电路的数据选通信号上升沿处理部分对数据选通信号的上升沿做延时滤波处理，包括如下步骤：

步骤21、将数据选通信号通过一个延时单元；

步骤22、将延时后的数据选通信号和未延时的数据选通信号相与；

步骤23、相与后的信号通过一个延时单元；

步骤24、延时后的数据选通信号和未延时的数据选通信号相与；

步骤25、重复步骤23和24的过程，所重复的次数由多路选择器决定；

步骤26、将多路选择器的输出为延时滤波的最终结果，将该信号的上升沿作为读数据采样的一个基准；

步骤30、延时滤波电路对数据选通信号DQS的下降沿作延时滤波处理，包括如下步骤：

步骤31、将数据选通信号通过一个延时单元；

步骤32、将延时后的数据选通信号和未延时的数据选通信号相或；

步骤33、相或后的信号通过一个延时单元；

步骤34、延时后的数据选通信号和未延时的数据选通信号相或；

步骤35、重复步骤33和34，所重复的次数由多路选择器决定；

步骤36、将多路选择器的输出为延时滤波的最终结果，将该信号的下降沿作为读数据采样的一个基准；

步骤40、将步骤20和步骤30所得到的延时滤波后的数据选通信号作为数据采样的基准，触发D触发器实现数据的采样。

本发明的优点在于：

1)使用经过处理的数据选通信号DQS来采样数据，充分利用了使用源同步数据和数据选通信号的好处；

2)使用一系列小延时的延时单元和与门或者或门完成数据选通信号DQS的延时，可以滤除DQS上的毛刺，减少对DQS信号质量的依赖；

3)软件可配置的寄存器决定延时单元和与门或者或门的级数，即软件可配置延时长度，使内存控制器可以适应更广泛工作频率的DDR或DDR2内存。

附图说明

图1为本发明的DDR和DDR2内存控制器的读数据采样装置的延时滤波电路的数据选通信号上升沿处理部分的一种实施例示意图；

图2为本发明的DDR和DDR2内存控制器的读数据采样装置的延时滤波电路的数据选通信号下降沿处理部分的一种实施例示意图；

图3为本发明的DDR和DDR2内存控制器的读数据采样装置的延时滤波电路的数据选通信号上升沿处理部分的另一实施例示意图；

图4为本发明的DDR和DDR2内存控制器的读数据采样装置的延时滤波电路的数据选通信号下降沿处理部分的另一实施例示意图；

图5为本发明的DDR和DDR2内存控制器的读数据采样方法的流程图。

具体实施方式

下面结合附图和具体实施方式对本发明的方法进行说明。

在对本发明的DDR和DDR2内存控制器的读数据采样方法做说明以前，首先对方法中所采用的读数据采样装置进行说明。在下面的实施例中，都在FPGA芯片Altera EP2S30上实现。

本发明的读数据采样装置包括延时滤波电路和D触发器。延时滤波电路与D触发器电连接。由于在使用数据选通信号DQS采样数据时，需要将DQS延时一定相位，因此在内存控制器中需要有相应的电路以实现延时。同时，内存所在的印刷电路板由于信号反射和串扰的影响，可能会产生“假”的上升沿或下降沿，本发明采用的读数据采样装置中的延时滤波电路可同时解决延时与滤波两个问题。

鉴于数据选通信号的上升沿和下降沿具有不同的特性，所述的延时滤波电路可分为数据选通信号上升沿处理部分和数据选通信号下降沿处理部分，在下面的实施例中，对上升沿处理部分和下降沿处理部分分别作了说明。

实施例1：如图1所示，为位于内存控制器中的延时滤波电路的数据选通信号上升沿处理部分的一个具体实施例，在该实施例中，数据选通信号上升沿处理部分采用9级延时滤波结构。所述电路中包含有9个延时单元和9个与门，每一级有一个延时单元和一个与门。用0表示9级延时滤波结构的起始级，则A0和B0表示0级的延时单元的输入端和输出端，用A1和B1标记1级的延时单元的输入端和输出端，依次类推，N级的延时单元的输入端和输出端用AN和BN表示。在该结构中，输入的DQS信号从AN端进入延时单元，在延时单元作延时操作后，从BN端输出，输出的结果送入本级的与门中。与们有两个输入端，一个输入端输入本级的延时单元所输出的延时后的DQS信号，另一个输入端输入未被延时的DQS信号，两个信号在与门中作与操作。与操作的结果送入下一级的延时单元。在最后一级中，与操作的结果输出延时滤波电路。

在上述延时滤波电路中，延时单元的函数表达式为y(t)＝x(t-Δ)，一个与门的函数表达式为y(t)＝x₁(t)·x₂(t)，其中x表示输入，y表示输出，t表示时刻，Δ表示每个延时单元的延时，·表示“与”操作。图1所示的延时滤波电路的输出可以用下面的表达式表示：

g(t)＝A9(t)＝f(t)·A8(t-Δ)

    ＝f(t)·f(t-Δ)·A7((t-Δ)-Δ)

    ＝f(t)·f(t-Δ)·A7(t-2Δ)

    ＝f(t)·f(t-Δ)·f(t-2Δ)·…·f(t-8Δ)·A0(t-9Δ)

    ＝f(t)·f(t-Δ)·f(t-2Δ)·…·f(t-8Δ)·f(t-9Δ)

本发明的延时滤波电路的级数并不局限于9级，可以根据实际使用的情况决定电路的级数。由于每个延时单元的延时很小，在实际使用中通常需要10数级或几十级延时单元才能完成DQS总的延时。如果延时滤波电路有N级，则延时滤波电路的最后输出为：

g_N(t)＝f(t)·f(t-Δ)·f(t-2Δ)·…·f(t-(N-1)Δ)·f(t-NΔ)

该式对上升沿至少延时NΔ的时间，并且可以滤除NΔ时间内所有脉冲宽度大于Δ小于NΔ的毛刺或下冲，也即滤除了假的上升沿。例如取Δ＝0.2ns，N＝10，则可以滤除所有脉冲宽度大于0.2ns小于2ns的毛刺，可以滤除的毛刺的频率范围是250MHz～2.5GHz。在实际应用中，集成电路芯片的PAD类似一个低通滤波器，不能通过特别高频率的信号；而信号受低频的干扰远小于高频的干扰。所以一般250MHz～2.5GHz的滤波范围就可以很好的工作。

图1所示的延时滤波电路适用于对DQS信号的上升沿作滤波处理，对下降沿中可能存在的“假”的下降沿不能做滤波处理，在图2中，给出了用于对DQS信号的下降沿作滤波处理的延时滤波电路的数据选通信号下降沿处理部分。

在图2所示的电路图中，延时滤波电路的数据选通信号下降沿处理部分采用9级延时滤波结构，所述电路中包含有9个延时单元和9个或门。每一级有一个延时单元和一个或门。用0表示9级延时滤波结构的起始级，则A0和B0表示0级的延时单元的输入端和输出端，用A1和B1标记1级的延时单元的输入端和输出端，依次类推，N级的延时单元的输入端和输出端用AN和BN表示。在该结构中，输入的DQS信号从AN端进入延时单元，在延时单元作延时操作后，从BN端输出，输出的结果送入本级的或门中。或们有两个输入端，一个输入端输入本级的延时单元所输出的延时后的DQS信号，另一个输入端输入未被延时的DQS信号，两个信号在或门中作或操作。或操作的结果送入下一级的延时单元。在最后一级中，或操作的结果输出延时滤波电路。

实施例2：由于DDR和DDR2内存根据类型的不同，可以有多种不同的工作频率，工作频率的不同，就需要DQS信号具有不同的延时。但在内存控制器中，所述的延时滤波电路在硬件实现上是固定的，基于成本和适用性的考虑，又不能为每一种不同工作频率的DDR和DDR2内存配置不同的延时滤波电路。为了提高延时滤波电路的使用范围，本实施例提供了一种改进的延时滤波电路。

如图3所示，图中为对DQS信号的上升沿做延时滤波处理的延时滤波电路的数据选通信号上升沿处理部分的一种实施方式。

在图3中，延时滤波电路采用9级延时滤波结构，所述电路中包含有9个延时单元、9个与门和一个多路选择器(MUX)，每一级有一个延时单元和一个与门。用0表示9级延时滤波结构的起始级，则A0和B0表示0级的延时单元的输入端和输出端，用A1和B1标记1级的延时单元的输入端和输出端，依次类推，N级的延时单元的输入端和输出端用AN和BN表示。所述的多路选择器的输入端与4、5、7、8级的与门的输出端相连接，多路选择器的输出端与D触发器的时钟端相连接，将经过处理的DQS信号作为采样信号的时钟基准。

在各个级中，输入的DQS信号从AN端进入延时单元，在延时单元作延时操作后，从BN端输出，输出的结果送入本级的与门中。在第1、2、3、6、8、路中，本路的与门有两个输入端，一个输入端输入上一路的延时单元所输出的延时后的DQS信号，另一个输入端输入未被延时的DQS信号，两个信号在与门中作与操作，与操作的结果送入下一级的延时单元中。在第4、5、7、8级中，与门对信号做与操作后的结果除了送入下一级的延时单元外，还要送入多路选择器中。多路选择器的控制信号可从内存控制器中一个软件可写的控制寄存器中读取。该控制寄存器记录的长度选择标识决定了多路选择器的输出，也就决定了实际作为采样信号基准的DQS延时的长度。在本实施例中，DQS长度选择标识为2位，‘00’、‘01’、‘10’、‘11’分别对应4、5、7、8级延时单元。当长度选择标识为‘00’时，多路选择器选中4级，多路选择器将经过5次延时的信号输出。在本实施例中，延时单元使用FPGA芯片的Lcell调用，经测试，一级Lcell的延时约0.3纳秒，则选中4级时，延时滤波电路的总延时为1.5ns。同样的，若选中5、7、8级延时单元时，延时滤波电路的总延时分别为1.8ns，2.4ns和3.0ns。DQS长度选择标识的默认值为‘01’，这表示数据选通信号DQS的总延时为1.8ns，可以正常工作在主流的DDR内存，如DDR266到DDR400。

图4是对DQS信号的下降沿做延时滤波处理的延时滤波电路的一种实施方式。图4中的延时滤波电路与图3的延时滤波电路结构上大致相同，只是将其中的与门换成或门，在本实施例中不再详细描述。

在上述两个实施例中，延时滤波电路中的数据选通信号上升沿处理部分和数据选通信号下降沿处理部分分别与D触发器连接，将延时滤波后的数据选通信号发送到D触发器中，实现数据的采样。

应用上述的读数据采样装置可实现对DDR和DDR2内存控制器中读数据的采样。本发明的DDR和DDR2内存控制器的读数据采样方法包括以下步骤：

步骤10、数据选通信号DQS送入DDR和DDR2内存控制器中；

步骤20、延时滤波电路对数据选通信号DQS的上升沿做延时滤波处理，包括如下步骤：

21、将DQS通过一个延时单元；

22、将延时后的DQS和未延时的DQS相与；

23、相与后的信号通过一个延时单元；

24、延时后的信号和未延时的DQS相与；

25、重复步骤23-24的过程，每个延时单元和与门视为一级，最后总的延时单元和与门的级数共9级，以0作为级的开始；

26、将第4、5、7、8级延时单元的输出作为一个多路选择器的输入，在多路选择器的控制信号的控制下，决定多路选择器的输出；

27、多路选择器的输出为延时滤波的最终结果，将该信号的上升沿作为读数据采样的一个基准。

步骤30、延时滤波电路对数据选通信号DQS的下降沿作延时滤波处理，包括如下步骤：

31、将DQS通过一个延时单元；

32、将延时后的DQS和未延时的DQS相或；

33、相或后的信号通过一个延时单元；

34、延时后的信号和未延时的DQS相或；

35、重复步骤33和34，每个延时单元和或门视为一级，最后总的延时单元和或门的级数共9级，以0作为级的开始；

36、将第4、5、7、8级延时单元的输出作为一个多路选择器的输入，在多路选择器的控制信号的控制下，决定多路选择器的输出；

37、多路选择器的输出为延时滤波的最终结果，将该信号的下降沿作为读数据采样的一个基准。

步骤40、将步骤20和步骤30所得到的延时滤波后的数据选通信号作为数据采样的基准，触发D触发器实现数据的采样。

Claims (5)

1、一种DDR和DDR2内存控制器的读数据采样装置，包括：DDR内存控制器的延时滤波电路和D触发器，其特征在于：所述的DDR内存控制器的延时滤波电路用于对数据选通信号的延时滤波，由与门、或门和延时单元组成，所述的延时滤波电路分为数据选通信号上升沿处理部分和数据选通信号下降沿处理部分，其中：

所述的数据选通信号上升沿处理部分包括延时单元和与门，所述的数据选通信号上升沿处理部分按级分类，每一级有一延时单元和一个与门；所述的延时单元的输入端输入数据选通信号，其输出端和延时单元所在级的与门的一个输入端连接；所述的与门有两个输入端，一个输入端与本级的延时单元的输出端连接，另一个输入端直接与未延时的数据选通信号连接，所述的与门有一个输出端，该输出端与下一级的延时单元的输入端相连，在最后一个级中，所述的与门的输出端与外部电路连接；

所述的数据选通信号下降沿处理部分包括延时单元和或门，所述的数据选通信号下降沿处理部分按级分类，每一级有一延时单元和一个或门；所述延时单元的输入端输入数据选通信号，其输出端和延时单元所在级的或门的一个输入端连接；所述的或门有两个输入端，一个输入端与本级的延时单元的输出端连接，另一个输入端直接与未延时的数据选通信号连接，所述或门有一个输出端，该输出端与下一级的延时单元的输入端相连，在最后一个级中，所述或门的输出端与外部电路连接。

2、根据权利要求1所述的DDR和DDR2内存控制器的读数据采样装置，其特征在于，所述的延时滤波电路还包括多路选择器，在延时滤波电路的数据选通信号上升沿处理部分中，所述的多路选择器的输入端与数据选通信号上升沿处理部分的某一级的与门的输出端相连，所述多路选择器的输出端与外部的D触发器的时钟端相连接；在延时滤波电路的数据选通信号下降沿处理部分中，所述的多路选择器的输入端与数据选通信号下降沿处理部分的某一级的或门的输出端相连，所述多路选择器的输出端与外部的D触发器的时钟端相连接；所述的多路选择器的输入端具体和哪个级的“与门”或“或门”的输出端连接，根据适用的DDR和DDR2内存的工作频率而定。

3、根据权利要求1或2所述的DDR和DDR2内存控制器的读数据采样装置，其特征在于，所述的数据选通信号上升沿处理部分和数据选通信号下降沿处理部分的级的数目，由单个延时单元所能延时的长短和数据选通信号的总延时决定。

4、根据权利要求1或2或3所述的DDR和DDR2内存控制器的读数据采样装置，其特征在于，所述的延时滤波电路可用于DDR2内存控制器中。

5、一种DDR和DDR2内存控制器的读数据采样方法，其具体实现如下：

步骤10、数据选通信号送入DDR和DDR2内存控制器中；

步骤20、延时滤波电路的数据选通信号上升沿处理部分对数据选通信号的上升沿做延时滤波处理，包括如下步骤：

步骤21、将数据选通信号通过一个延时单元；

步骤22、将延时后的数据选通信号和未延时的数据选通信号相与；

步骤23、相与后的信号通过一个延时单元；

步骤24、延时后的数据选通信号和未延时的数据选通信号相与；

步骤25、重复步骤23和24的过程，所重复的次数由多路选择器决定；

步骤26、将多路选择器的输出为延时滤波的最终结果，将该信号的上升沿作为读数据采样的一个基准；

步骤30、延时滤波电路对数据选通信号DQS的下降沿作延时滤波处理，包括如下步骤：

步骤31、将数据选通信号通过一个延时单元；

步骤32、将延时后的数据选通信号和未延时的数据选通信号相或；

步骤33、相或后的信号通过一个延时单元；

步骤34、延时后的数据选通信号和未延时的数据选通信号相或；

步骤35、重复步骤33和34，所重复的次数由多路选择器决定；

步骤36、将多路选择器的输出为延时滤波的最终结果，将该信号的下降沿作为读数据采样的一个基准；

步骤40、将步骤20和步骤30所得到的延时滤波后的数据选通信号作为数据采样的基准，触发D触发器实现数据的采样。

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