CN101026178B - 热效率下降最小化的相变存储器件及其制造方法 - Google Patents

热效率下降最小化的相变存储器件及其制造方法 Download PDF

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Abstract

一种相变存储器件具有不同材料接触插塞，所述不同材料接触插塞具有由第一导电材料制成的第一导电材料插塞和由第二导电材料制成的第二导电材料插塞，第二导电材料具有小于第一导电材料的电阻率，第一导电材料插塞和第二导电材料插塞埋入共用接触孔中。所述不同材料接触插塞对于降低来自在相变层下面的接触插塞的热辐射是有效的。所述相变存储器件还包含延伸电极层，所述延伸电极层在如下区域内与所述相变层的底表面的一部分保持接触，所述区域偏离所述相变层和加热电极相互接触的接触表面正上方的位置。所述延伸电极层降低来自在所述相变层上面的电极的热辐射。

Description

热效率下降最小化的相变存储器件及其制造方法
技术领域
本发明涉及相变一种存储器件和制造该相变存储器件的方法。 
背景技术
相变存储器件是在它们的存储器单元中使用相变层(硫族化物半导体薄膜等)的存储器件，所述相变层的电阻依赖于它的结晶状态。硫族化物半导体指包含硫族元素的非晶半导体。 
硫族元素包括在周期表的第6族中的S(硫)、Se(硒)和Te(碲)。硫族化物半导体通常在两个领域：光盘和电子存储器中得到应用。在电子存储器领域中使用的硫族化物半导体包括作为Ge(锗)、Te(碲)和Sb(锑)的化合物的GeSbTe(以下称为″GST″)，AsSbTe，SeSbTe等。 
硫族化物半导体在某个时刻可以处于两种稳定态中的一种，即非晶半导体态和晶态中的一种。为了从非晶态转变到晶态，需要供应硫族化物半导体超过能量势垒的热量。非晶态表现出更高的电阻，对应数字值″1″，并且晶态表现出更低的电阻，对应数字值″0″。这允许硫族化物半导体存储数字信息。检测流经硫族化物半导体的电流量或穿过硫族化物半导体的电压降以确定在硫族化物半导体中存储的信息是″1″还是″0″。 
作为以在硫族化物半导体中引起相变而供应的热量，使用焦耳热。具体而言，将具有不同峰值和不同脉冲持续时间的脉冲施加到硫族化物半导体上以在电极和硫族化物半导体的接触表面附近产生焦耳热，并且所述焦耳热引起相变。 
更具体而言，在接近熔点的温度供应硫族化物半导体以热量之后，当硫族化物半导体迅速冷却时，它转变为非晶态。在低于熔点的结晶温度长时间地供应硫族化物半导体以热量之后，当硫族化物冷却时，它转变为晶态。例如，在接近熔点(约610℃)的温度，在短时间(1至10ns)内供应GST 以热量之后，当GST在约1ns内迅速冷却时，它转变为非晶态。在结晶温度(约450℃)，长时间(30至50ns)地供应GST以热量之后，当GST冷却时，它转变为晶态。 
从非晶态到晶态的转变称为″置位″(结晶过程)，并且用以将硫族化物半导体置位而施加的脉冲称为″置位脉冲″。在此，假设使硫族化物半导体结晶需要的最低温度(结晶温度)由Tc表示，并且使硫族化物半导体结晶需要的最少时间(结晶时间)由tr表示。相反，从晶态至非晶态的转变称为″复位″(非晶体化过程)，并且用以将硫族化物半导体复位而施加的脉冲称为″复位脉冲″。用于硫族化物半导体以将硫族化物半导体复位的热量是在接近熔点Tm的温度的热量。在硫族化物半导体熔融之后使它骤冷。 
附图中的图22A和22B是举例说明相变存储器件的基本结构和将相变存储器件置位和复位的方式的图。 
如图22A所示，相变存储器件具有含有夹在上电极48和下电极42之间的硫族化物半导体层(相变层)46的基本结构。将下电极42装配在衬底40上，并且通过电绝缘膜44与上电极48隔离。上电极48连接到将置位脉冲施加于其上的端子p。下电极42接地(参考电位)。 
如图22B中所示，在图22A中显示的相变存储器件等效于电阻器R1。电阻器R1的电阻根据硫族化物半导体层46是处于非晶态还是晶态而变化。如图22B的左边部分中所示，将如下脉冲选择性施加到端子P上：置位脉冲S1，即具有超过阈值Vth的峰值的脉冲；复位脉冲S2，即具有大于置位脉冲S1的峰值和比置位脉冲S1更短的脉冲持续时间的脉冲；和读脉冲S3，即具有小于阈值Vth的峰值和比置位脉冲S1更长的脉冲持续时间的脉冲。阈值Vth表示可以产生结晶所需的焦耳热的下限电压。 
置位脉冲S1的电压值超过阈值Vth，并且置位脉冲S1的脉冲持续时间等于或长于结晶时间tr，即，使硫族化物半导体结晶需要的最少时间。因焦耳热而升高的温度显著低于熔点Tm并且高于结晶所需的最低温度，即结晶温度Tc。 
复位脉冲S2具有比阈值Vth高得多的峰值和足够小的脉冲持续时间。因焦耳热而升高的温度超过硫族化物半导体的熔点Tm。温度在足够短的时间内从峰值下降至结晶温度Tc。因此，在硫族化物半导体熔融之后，使 它骤冷回到非晶态。 
读脉冲S3是用于测量电阻器R1的电阻值的脉冲，并且无论怎样都对硫族化物半导体的状态没有影响。 
在图22A至22B中显示的相变存储器件具有用于从端子P提供置位脉冲S1和复位脉冲S2的电路布置。然而，相变存储器件可以具有如附图中的图23中所示的电路布置。 
图23是相变存储器件的电路布置的电路图。 
在图23中，电阻器R1等效于相变存储器件，并且具有连接到端子P上的一端，端子P连接到电源电压VDD上。电阻器R1具有连接到尺寸调整的MOS晶体管M1、M2、M3的另一端，M1、M2、M3具有分别连接到置位脉冲端子P1、复位脉冲端子P2和读脉冲端子P3的各自的栅极。 
将置位、复位和读脉冲信号分别选择性地施加到置位脉冲端子P1、复位脉冲端子P2和读脉冲端子P3上，以选择MOS晶体管M1、M2、M3中的哪一个将要被接通，并且控制MOS晶体管M1、M2、M3中被选择的那个的接通时间。以这种方式，相变存储器件以置位、复位和读模式工作。 
附图中的图24是显示相变存储器件(相变存储器IC)以读模式工作的方式的电路图。图24中显示的与在图22A至22D和23中显示的那些相同的那些部分由相同标记表示。 
在图24中，字线由W表示，接地线由G表示，位线(连接到端子P上以输入置位脉冲S1、复位脉冲S2和读脉冲S3的脉冲输入线)由B表示，与作为存储单元的相变存储器件(包含硫族化物半导体层46)等效的电阻器由R1表示。 
用于选择存储单元的NMOS晶体管(开关器件)由M4表示，电流-电压转换电阻器由R2表示，读出放大器由A1表示，读出放大器A1的参考电压源由62表示，流经在读模式中的存储单元的电流由I1表示，并且读出放大器A1的输出电压(读出输出)由Vout表示。 
在置位模式中(同样在复位和读模式中)，激活字线W以导通NMOS晶体管M4。之后，从端子P提供脉冲S1、S2、S3中的一种。在读模式中，从端子P提供读脉冲S3。
根据存储单元的硫族化物半导体层46是处于非晶态还是晶态，电阻器R1的电阻变化，从而流经其中的电流I1的量变化。通过将电流I1的量转换为电压并且读出电压，可以确定在存储单元中存储的信息是″1″还是″0″。 
附图中的图25是在相变存储器件(相变存储器IC)中的存储单元的具体结构细节的横截面图。 
在图25中，p型半导体衬底70具有在其中形成的n型源极层71和n型漏极层72，并且将连接到字线W上的栅极电极74安置在栅极绝缘膜73上，所述栅极绝缘膜73安置在p型半导体衬底70上。 
将层间绝缘膜75、79安置在栅极绝缘膜73上。连接到n型源极层71上的电极包含接触插塞76以及电极78，接触插塞76延伸通过层间绝缘膜75和栅极绝缘膜73，电极78连接到接触插塞76上并且包含在层间绝缘膜79中安置的第一导电层。将所述电极连接到接地线G上。 
例如，由钨(W)制成的接触插塞77延伸通过层间绝缘膜75和栅极绝缘膜73并且连接到n型漏极层72上。作为加热电极的接触插塞80延伸通过层间绝缘膜79并且连接到接触插塞77上。 
用胶合层81将包含硫族化物半导体的相变层82安置在层间绝缘膜79上，胶合层81处于薄金属膜的形式，插入它们之间。插入胶合层81以将相变层82和层间绝缘膜79紧密地固定在一起，因为相变层82和层间绝缘膜79不会紧密地相互粘合。 
包含第二导电层的上电极83被安置在相变层82上，并且在它的上表面上延伸。将层间绝缘膜84安置在上电极83上。连接到上电极83上的接触插塞85延伸通过层间绝缘膜84。将包含第三导电层的电极86安置在层间绝缘膜84上，并且连接到接触插塞85上。电极86作为脉冲提供端子P。接触插塞85和电极86共同构成接触电极。 
相变层82包含其中发生相变的被虚线X包围的区域。将由氮化钛(TiN)制成的电极80埋入到层间绝缘膜79中。电极80阻塞流经相变层82的电流以增加用于在相变区X有效地产生焦耳热的电流密度。因此，将电极80称为加热电极(加热用电极)，并且将在下文中称为加热电极80。 
随着在加热电极80和相变层82之间的接触面积减小，流经相变层82 的电流的电流密度增加，并且产生的焦耳热的增加。因此，将在加热电极80和相变层82之间的接触面积设定为足够小的面积，例如通过光刻设计的最小尺寸确定的面积。 
例如，在JP2003-332529A中公开了如在图22A中所示，具有夹在上电极和下电极之间的相变层的相变存储器件。该公布文本还公开了下电极(加热电极)具有减小在该电极和相变层之间的接触面积的尖端，以防止在相变存储器件的相变过程中热效率降低。 
本发明的发明人研究了在图25中显示的相变存储器件，并且发现它存在如下所述的两个缺点。 
(1)来自上电极的热辐射导致的热效率的降低： 
在图25中显示的相变存储器件中，自上电极83辐射出在相变层82的相变区X中产生的热量，从而在相变时导致热效率的降低，或者特别是在将相变层82复位时导致热效率的降低。换句话说，由高导电性金属，例如钨(W)制成的上电极83起着热沉(散热片)以降低热效率的作用。 
(2)来自接触插塞的热辐射导致的热效率的降低： 
在图25中显示的相变存储器件具有热辐射通道，所述热辐射通道用于将在相变层82的相变区X中产生的热量向下通过加热电极80传输至接触插塞77并且用于自接触插塞77辐射出热量。因为相变存储器件的结构，肯定存在热辐射通道。 
具体而言，接触插塞77由低电阻的材料例如钨(W)制成以降低接触插塞77的电阻，并且加热电极80由高电阻的材料例如氮化钛(TiN)制成以有效地产生焦耳热。因为具有较高电导率(电阻率的倒数)的金属材料具有较高的热导率，与具有更高电阻，即更低的电导率的加热电极80相比，具有更低电阻，即更高电导率的接触插塞77具有更高的热导率。因此，接触插塞77起着具有良好的热辐射能力的热沉(散热片)的作用。 
如图22A所示，相变存储器的存储单元具有其中将硫族化物半导体层46夹在上电极48和下电极42之间的结构。因此，必将发生来自存在于相变区X上面和下面的金属层的热辐射。 
当制造单个相变存储器件或具有低集成度的相变存储器IC作为模型时，这种热效率的降低没有造成显著的问题。然而，在实际中根据微制造 法大量生产高度集成的相变存储器IC时，它可能是一个大问题。 
具体而言，为了制造具有高存储容量的相变存储器件，必须减小存储单元的尺寸，并且减小复位电流，即将相变层从晶态转变为非晶态需要的电流是重要的。其中在相变区上面和下面的金属层起着具有良好的热辐射能力的热沉(散热片)的作用的结构负责降低热效率并且防止复位电流的量降低。 
在JP2003-332529A中公开的发明涉及在相变层和加热电极之间的接触界面中的热辐射，并且没有涉及或暗示来自相变区上面的电极的热辐射。上述公布的内容没有涉及或暗示经由加热电极，通过下电极传输的热辐射。 
因此，上述公布的内容没有提供上述问题的解决方案。根据上述公布的内容，需要将加热电极的端部削尖成锐角。然而，制造加热电极的尖端的需要趋向于使制造相变存储器件的方法变得复杂化。 
发明内容
本发明的一个目的是提供：一种相变存储器件，所述相变存储器件抑制来自在存储单元上面和下面的金属层的热辐射以使其热效率的降低最小化，并且可以以大规模进行大量生产；和制造这种相变存储器件的方法。 
根据本发明的一个方面，提供包含不同材料接触插塞的相变存储器件，所述不同材料接触插塞具有由第一导电材料制成的第一导电材料插塞和由第二导电材料制成的第二导电材料插塞，第二导电材料具有小于第一导电材料的电阻率，第一导电材料插塞和第二导电材料插塞埋入到共用接触孔中；一端连接到第一导电材料插塞上的加热电极；具有包含连接到所述加热电极的另一端上的部分的底表面的相变层；延伸电极层，所述延伸电极层与所述相变层的底表面的一部分在如下区域内保持接触，所述区域偏离所述相变层和所述加热电极相互接触的接触表面正上方的位置；和连接到延伸电极层的上表面的一部分上的接触电极。 
因此，本发明提供相变存储器件的一种新型基本结构，即具有不同材料接触插塞和延伸电极层以达到高热效率的基本结构，代替具有夹在上电极和下电极之间的相变层的常规基本结构。根据本发明，通过不同材料接 触插塞降低来自在相变层之下的接触插塞的热辐射。具体而言，因为将加热电极连接到第一导电材料的第一导电材料插塞上，与第二导电材料相比，第一导电材料的电阻率更大并且热导率更小，所以热辐射降低。另一方面，通过采用其中使用延伸电极并且不将延伸电极安置在相变层正上方的电极结构，降低来自相变层的上电极的辐射。从而，因为在相变区正上方不存在起着热沉作用的电极，热辐射得到充分降低。因此，有效地降低来自在相变层上面和下面的两个金属层的热辐射，从而提高在相变时或者特别是在将相变层复位时的热效率。因此，在相变存储器件的存储单元中，来自相变层上面和下面的两个金属层的热辐射降低，从而使热效率的降低最小化并且使得可以大量生产大规模相变存储器件。 
将在下面说明对于降低来自在相变层之下的金属层的热辐射使用的某些术语。接触插塞是用于将一个电子电路元件电连接到另一个电子电路元件上的电极，并且通常将其埋入到电绝缘膜中。不同材料接触插塞指由通过它们的表面保持相互接触的至少两个导电材料层(导电插塞)形成的复合接触插塞。 
一种常规的接触插塞具有通过如下方法形成的结构：沉积薄的金属阻挡层，例如辅助性钛层以提供与下层硅衬底的良好电连接，之后将具有小电阻率的金属，例如钨埋入到绝缘膜中。这种结构的常规接触插塞不等于根据本发明的″不同材料接触插塞″。原因是起着用于使电子电路元件相互连接的电极作用的常规接触插塞的部分，即提供电流通道的部分只由具有小电阻率的金属，例如钨组成，并且仅仅为了将半导体器件制造得更好，提供金属阻挡层。根据本发明＂的不同材料接触插塞＂包含起着用于使电子电路元件相互连接的电极作用，即起着接触插塞的作用的部分作用的至少两个部分，两个接触插塞由不同导电材料制成，并且被整体组合到复合接触插塞中。根据本发明的″不同材料接触插塞″的导电材料还可以起着上述金属阻挡层的作用。使用根据本发明的″不同材料接触插塞″使加热电极和导电层相互电连接，所述导电层包含在硅衬底中安置的扩散层，金属电极和互连以及另一个接触插塞。根据本发明的接触加热电极的″不同材料接触插塞″的部分处于由第一导电材料制成的第一导电材料插塞的形式，第一导电材料具有比第二导电材料更大的电阻率(更小的电导率和更小的热 导率)，从而降低来自第一导电材料插塞的热辐射。因此，在其中写入数据时，特别是在将相变存储器件复位时，提高相变存储器件的热效率。第二导电材料插塞的第二导电材料具有比第一导电材料更小的电阻率(更大的电导率和更大的热导率)。第二导电材料插塞在充分降低不同材料接触插塞的总电阻方面是有效的。将插塞至少通过它们的侧表面保持相互接触，并且加热电极和第二导电材料插塞不相互交迭。因为第二导电材料插塞由具有高电导率的材料制成，所以充分降低电子电路的电阻。与加热电极保持接触的部分由具有低热导率的材料制成以降低热辐射。因此，其它电极和互连可以由具有低电阻率的金属材料，例如在硅基LSI电路中使用的钨(W)或铝(Al)或铜(Cu)制成。因此，可以得到可使用的材料的更大选择性，使得可以制造大规模相变存储器件。电阻率(ρ)也称为体电阻率，并且其倒数(1/ρ)称为电导率。根据本发明，将使用术语″电阻率″和″电导率″。 
根据本发明的一个实施方案，将第一导电材料插塞和第二导电材料插塞至少通过它们各自的侧表面保持相互接触，并且加热电极和第二导电材料插塞不相互交迭。 
通过适当地设计接触孔的平面形状并且使用CVD埋入技术，可以容易地形成其中将第一导电材料插塞和第二导电材料插塞并置的不同材料接触插塞的结构。因此，它对于大量生产相变存储器是有利的。具体而言，如果接触孔的平面形状为P形、L形或T形中的任一种并且具有较宽的主体和较窄的突部，那么在将第一和第二导电材料相继沉积至调整的厚度时，用第一导电材料完全充满所述较窄的突部，并且用第二导电材料填充所述较宽的主体。因此，在不需要任何特别的制造技术的情况下，易于制造不同材料接触插塞。 
根据本发明的另一个实施方案，将第一导电材料插塞和第二导电材料插塞层叠在接触孔中，并且加热电极和第二导电材料插塞相互交迭。 
不同材料接触插塞的如下结构，其中将第一导电材料插塞和第二导电材料插塞相互层叠，可以使被不同材料接触插塞占据的面积最小化。与加热电极保持接触的部分包含第一导电材料插塞，第一导电材料插塞由具有更大的电阻率(更小的电导率和更小的热导率)的第一材料制成。因此，对于降低通过加热电极传输的热辐射是有效的。第二导电材料插塞由具有更 小的电阻率(更大的电导率和更大的热导率)的第二导电材料制成。第二导电材料插塞充分降低不同材料接触插塞的总电阻。 
根据本发明的另一个实施方案，第一导电材料包含金属、金属的氮化物、或金属的硅化物，所述金属为钛(Ti)、钽(Ta)、钼(Mo)、铌(Nb)、锆(Zr)和钨(W)中的任何一种。 
可以用作第一导电材料插塞的主要组分的这些金属材料还可以用作加热电极的材料。与在硅LSI电路中使用的铝(Al)和铜(Cu)相比，所述金属材料中的任一种具有更小的电导率和更小的热导率。这些金属材料包括可以用作第二导电材料插塞的材料的金属材料。 
根据本发明的另一个实施方案，第一导电材料包括氮化钛(TiN)，氮化钽(TaN)、氮化钼(MoN)、氮化铌、氮化硅钛、氮化铝钛、氮化硼钛、锆-硅氮化物、钨-硅氮化物、钨-硼氮化物、锆-铝氮化物、钼-硅氮化物、钼-铝氮化物、钽-硅氮化物、钽-铝氮化物、氧氮化钛、氧氮化铝钛、氧氮化钨、氧氮化钽、硅化钽(TaSi)、硅化钨(WSi)或硅化钼(MoSi)。 
可用于制造第一导电材料插塞的这些金属材料基本上可以用作加热电极的材料。这些金属材料包括可以用作第二导电材料插塞的材料的金属材料。 
根据本发明的另一个实施方案，第二导电材料包含钨(W)、铝(Al)、钼(Mo)或铜(Cu)中的任一种金属或者该金属的硅化物。 
可用于制造第二导电材料插塞的这些金属材料基本上可以用作接地电极和接地互连的材料。这些金属材料包括可以用作第一导电材料插塞的材料的金属材料。 
根据本发明的另一个实施方案，第一导电材料的电阻率是第二导电材料的电阻率的至少10倍。 
可以优选但是不是必需的，第一导电材料和第二导电材料的电导率和热导率两个都相差约10倍。 
根据本发明的另一个实施方案，相变器件还包含将加热电极埋入其中的第一绝缘膜，和在第一绝缘膜上安置并且形成图案以使加热电极的上表面的至少一部分暴露的第二绝缘膜，其中延伸电极层具有预定的图案并且被安置在形成图案的绝缘膜上，并且以覆盖延伸电极层的一部分和加热电 极的上表面的暴露表面的关系安置相变层。 
将加热电极和延伸电极层两者均与相变层的底表面保持接触。然而，以与如下区域中的相变层的底表面交迭的关系使延伸电极层与相变层的底表面保持接触，所述区域偏离相变层和加热电极相互接触的接触表面正上方的位置。在偏离加热电极上面的位置的位置，将接触电极直接连接到延伸电极层上。因为在相变层的相变区正上方没有起着热沉作用的电极，由电流产生的焦耳热不像常规的那样通过电极辐射，并且提高相变过程的热效率。因此，降低复位电流，并且减小相变存储器件的存储器尺寸。因为不存在常规的上电极，也不引起上电极厚度问题。在根据本发明的相变存储器件中，因为可以毫无问题地将延伸电极层形成至足够的厚度，所以降低互连的电阻。因为在接触电极正下方不存在GST的相变层等，当形成接触孔时，不导致由暴露的相变层引起的污染，这种相变层的一部分的升华或消除和接触孔埋入失败的问题。在根据本发明的相变存储器件的结构中，相变层具有这样的底表面，与其中相变层与绝缘膜保持接触的常规结构相比，所述底表面与延伸电极层(金属层)保持更好的接触。即使将接触层如钛(Ti)薄膜等安置在延伸电极层上以增加粘附性，也因为接触层不接触在其中发生相变的相变区中的相变层，接触层的组分和在相变区中的相变层不会相互粘合，并且不会发生组成变化。因此，接触层对相变存储器件的写入特性不产生负面影响。因为在制造过程中，延伸电极层，即钨(W)的金属层等独立于相变层，所以在形成存储单元中的延伸电极层的过程中，可以同时形成外围电路的互连和电极。因此，制造过程可以被相变存储器件和外围电路共用。可以通过改变延伸电极层的图案随意改变接触电极的位置，从而导致设计电极结构的自由度增加。 
根据本发明的另一个实施方案，延伸电极层包含主电极层和接触层，所述接触层在所述主电极层的表面上形成以在延伸电极层和相变层之间更好的接触。 
因为在延伸电极层中的由钨(W)等制成的主电极层上安置由钛(Ti)等制成的接触层，所以相变层和延伸电极层保持更好的相互接触。因为接触层与在其中发生相变的区域中的相变层不保持接触，延伸电极层的组分和在相变区中的相变层不会相互粘合并且不会导致组成变化。因此，延伸电 极层对相变存储器件的写入特性不产生负面影响。 
根据本发明的另一个方面，还提供制造相变存储器件的方法，所述方法包括如下步骤： 
(a)在第一绝缘膜中形成接触孔，并且在接触孔中埋入由第一导电材料制成的第一导电材料插塞和由第二导电材料制成的第二导电材料插塞，第二导电材料具有小于第一导电材料的电阻率，从而制造不同材料接触插塞； 
(b)在第一绝缘膜上形成第二绝缘膜，在第二绝缘膜中形成接触孔，并且在第二绝缘膜中的接触孔内形成加热电极，所述加热电极具有连接到第一导电材料插塞上的一端； 
(c)形成延伸电极层并且使加热电极的至少一部分暴露； 
(d)以覆盖延伸电极层和加热电极的暴露部分的关系形成相变层； 
(e)将相变层形成图案以将相变层的一部分和延伸电极层的一部分在接近加热电极处保持相互交迭的关系，并且使延伸电极层在偏离相变层和延伸电极层的交迭部分的位置暴露；和 
(f)在相变层和延伸电极层上的绝缘膜中形成接触孔，所述接触孔延伸至延伸电极层，并且形成通过接触孔与延伸电极层保持直接接触的接触插塞。 
根据上述方法，在无需任何特别的制造方法的情况下，使用硅IC的基本制造加工工艺，形成不同材料接触插塞、相变层、延伸电极层和与延伸电极层保持直接接触的接触插塞。因此，可以在没有不适当的限制的情况下，容易地大量生产具有不同材料接触插塞和延伸电极层的新型相变存储器件。 
根据本发明的一个实施方案，步骤(a)包括如下步骤： 
将第一绝缘膜的一部分选择性形成图案以在其中形成接触孔，所述接触孔具有平面形状，包含较宽的主体和从所述主体突出并且宽度小于所述主体的宽度的较窄突部； 
将第一导电材料埋入到接触孔中以完全埋入所述突部，从而形成第一导电材料插塞；并且 
将第二导电材料埋入到接触孔与所述主体对应的一部分中，从而形成 第二导电材料插塞。 
可以用具有给定厚度的薄膜完全充满窄的凹槽，并且不能完全充满较宽的凹槽。基于这种现象的理解，设计接触孔的平面形状以具有主体和突部。用第一导电材料完全充满较窄的凹槽，即突部，从而制造第一导电材料插塞。然后，用第二导电材料填充保持内凹的较宽的凹槽，即主体，从而制造第二导电材料插塞。通过调整凹槽的平面形状，即接触孔和凹槽的宽度，以及第一和第二导电材料的膜厚度，简单根据接触孔埋入技术如CVD等，可以容易地形成不同材料接触插塞。所述制造方法对于如下情况是有效的：使用通用制造工艺，即无需任何特别的制造步骤，大规模制造满足对降低的热辐射和降低的电阻的矛盾需求的相变存储器件。 
根据本发明的一个实施方案，步骤(a)包括如下步骤： 
将第一绝缘膜的一部分选择性形成图案以在其中形成接触孔； 
将第二导电材料埋入到接触孔中并且深腐蚀(etching back)第二导电材料直至第二导电材料具有比接触孔的上表面更低的上表面，从而形成第二导电材料插塞；并且 
将第一导电材料埋入到在第二导电材料插塞上面的接触孔中，从而形成第一导电材料插塞。 
在使用金属材料埋入技术和刻蚀技术，将第二导电材料埋入到接触孔中的下部空间中之后，将第一导电材料埋入到接触孔中的上部空间中，从而形成不同材料接触插塞。所述制造方法对于如下情况是有效的：使用通用制造工艺，即无需任何特别的制造步骤，大规模制造满足对降低的热辐射和降低的电阻的矛盾需求的相变存储器件。 
根据本发明的另一个实施方案，步骤(c)包括如下步骤： 
将延伸电极层和在其之下的绝缘膜相继形成图案以使加热电极的上表面的至少一部分暴露； 
其中在将延伸电极层和在其之下的绝缘膜相继形成图案时，由于延伸电极层和在其之下的绝缘膜的不同刻蚀速率，形成图案的延伸电极层具有基本上垂直的横截面形状，而形成图案的绝缘膜具有倾斜的横截面形状，使得延伸电极层的一端自动位于如下位置，所述位置偏离在相变层和加热电极相互接触的接触区域正上方的位置。
在根据本发明的相变存储器中，在加热电极和延伸电极层的端部之间的相对位置关系非常重要。具体而言，延伸电极层不应该阻碍在加热电极和相变层之间的良好接触。然而，如果延伸电极层的端部与在加热电极和相变层之间的接触表面间隔过远，那么对于降低的存储器尺寸的需求不能得到满足。根据本发明的制造方法使用自对准定位技术以自动确定加热电极和延伸电极的端部的相对位置。根据自对准定位技术，在将加热电极上的绝缘膜形成图案时，使用共用的掩模处理延伸电极层并且除去在其之下的绝缘膜，从而形成开口。因为延伸电极层的刻蚀速率较高，延伸电极层的处理部分具有基本上垂直的横截面形状，并且因为绝缘膜的刻蚀速率较低(绝缘膜在将它刻蚀的同时再生长)，绝缘膜的处理部分具有锥形(倾斜的)横截面形状。因此，形成在加热电极和相变层之间的接触表面使其与延伸电极层的端部以与绝缘膜的倾斜表面的水平投影对应的距离隔开。因此，自动确定延伸电极层的端部和接触表面之间的相对位置关系，所述接触表面在加热电极和相变层之间。结果，便于微小的相变存储器件的制造而没有定位问题。 
根据本发明的另一个实施方案，步骤(c)包括如下步骤： 
形成主电极层；和 
形成接触层，所述接触层被安置在主电极层的表面上以在延伸电极层和相变层之间更好地接触，从而形成延伸电极层。 
因为在延伸电极层中的由钨(W)等制成的主电极层上安置由钛(Ti)等制成的接触层，相变层和延伸电极层保持更好的相互接触。因为在其中发生相变的区域中的接触层与相变层不保持接触，延伸电极层的组分和在相变区中的相变层不会相互粘合并且不会发生组成变化。因此，延伸电极层对相变存储器件的写入特性不产生负面影响。 
从如下描述中，参考举例说明本发明的实施例的附图，本发明的上述和其它目的，特征和优点将变得明显。 
附图说明
图1A是显示根据本发明的相变存储器件的基本结构的图； 
图1B是显示作为比较例的加热电极和接触插塞通过其相互连接的常规结构的图；； 
图2是显示不同材料接触插塞和地电位插塞的平面构造和具有这些插塞的相变存储器件的基本横截面结构的图； 
图3A至3D是在如下主要处理步骤中的器件的横截面图，所述主要处理步骤说明制造在图2中显示的相变存储器件的基本结构的方法； 
图4A至4D是显示不同材料接触插塞的平面构造的图； 
图5是显示根据本发明的相变存储器件(相变存储器IC)的全部电路布置的电路图； 
图6是经由实例显示在图5中显示的相变存储器件(相变存储器IC)的存储单元区中，元件和互连的布局的俯视图； 
图7是第一制造步骤的横截面图，举例说明了制造沿图6的线A-A所取器件的横截面结构的方法； 
图8是第二制造步骤的横截面图，举例说明了制造沿图6的线A-A所取器件的横截面结构的方法； 
图9是第三制造步骤的横截面图，举例说明了制造沿图6的线A-A所取器件的横截面结构的方法； 
图10是第四制造步骤的横截面图，举例说明了制造沿图6的线A-A所取器件的横截面结构的方法； 
图11是第五制造步骤的横截面图，举例说明了制造沿图6的线A-A所取器件的横截面结构的方法； 
图12是第六制造步骤的横截面图，举例说明了制造沿图6的线A-A所取器件的横截面结构的方法； 
图13是显示根据本发明的另一种相变存储器件的基本结构的图，所述相变存储器件具有在共用接触孔中层叠的第一和第二导电材料插塞； 
图14A至14E是在如下主要步骤中的器件结构的横截面图，说明的是制造根据本发明的不同材料接触插塞的方法； 
图15是经由实例显示在具有图13中显示的结构的相变存储器件(相变存储器IC)的存储单元区中，元件和互连的布局的俯视图； 
图16是沿图15的线A-A所取器件的横截面结构的第一步骤的横截面图；
图17是沿图15的线A-A所取器件的横截面结构的第二步骤的横截面图； 
图18是沿图15的线A-A所取器件的横截面结构的第三步骤的横截面图； 
图19是沿图15的线A-A所取器件的横截面结构的第四步骤的横截面图； 
图20是沿图15的线A-A所取器件的横截面结构的第五步骤的横截面图； 
图21是沿图15的线A-A所取器件的横截面结构的第六步骤的横截面图； 
图22A和22B是举例说明相变存储器件的基本结构和将相变存储器件置位和复位的方式的图； 
图23是相变存储器件的电路布置的电路图； 
图24是显示相变存储器件(相变存储器IC)在读模式中工作的方式的电路图；和 
图25是显示相变存储器件(相变存储器IC)的存储单元的具体结构细节并且举例说明它们的问题的部分横截面图。 
具体实施方式
第一实施方案： 
图1A和1B显示了根据本发明的相变存储器件的特征结构。图1A显示了根据本发明的相变存储器件的基本结构，并且作为比较例，图1B显示了加热电极和接触插塞通过其相互连接的常规结构。 
如图1A所示，NMOS晶体管(N-通道绝缘栅极场效应晶体管)M是用于选择存储单元的开关元件，并且具有连接到字线WL1上的栅极。将NMOS晶体管M的源极连接到由材料β制成的接地电位金属插塞100上，并且还通过接地电位互连102连接到接地电位(参考电位)GND上，接地电位互连102是由材料β制成的接地互连。将NMOS晶体管M的漏极电连接到不同材料接触插塞104的第二导电材料插塞108上。 
不同材料接触插塞104包含由第一导电材料α制成的第一导电材料 插塞106和由第二导电材料β制成的第二导电材料插塞108。插塞106、108至少通过它们各自的侧表面保持相互接触，从而导致在插塞106、108之间的电连接。第一导电材料插塞106具有电阻率R11，并且第二导电材料插塞108具有电阻率R10。电阻率R11、R10相互关联使得R11>R10。 
电阻率(ρ)还称为体电阻率，并且它的倒数(1/ρ)称为电导率。根据本发明，将使用术语″电阻率″和″电导率″。允许电流容易地流经其中的金属材料同样允许热量在其中容易地传输通过。因此，具有更大的电阻率的材料具有更大的电导率和更大的热导率。第一导电材料α和第二导电材料β相互关联使得在它们的电导率和热导率方面，α<β。 
加热电极110是由材料α制成的下电极，具有与第一导电材料插塞106的上表面保持接触的底表面。加热电极110具有与相变层114的底表面(还称为GST)保持接触的上表面。靠近接触表面112的区域作为其中发生相变的相变区，加热电极110和相变层114跨过接触表面112相互接触。 
在常规结构中，将上电极安置在相变层114的上表面上。在图1A中，没有安置上电极。改为安置连接到相变层114的底表面的一部分上的延伸电极层116。将接触插塞117在偏离在接触表面112正上方的区域(即，相变区)的位置直接连接到延伸电极层116上，加热电极110和相变层114跨过接触表面112相互接触。电极119被安置在接触插塞117上并且作为将各种脉冲施加到上面的端子P(见图22A，25)。 
根据该实施方案的上述结构的相变存储器件可以提高在相变时(特别是在将复位时)的热导率，适合低电阻电路的实现。具体而言，在相变存储器件的存储单元中，来自在相变区上面和下面的金属层的热辐射降低，将热效率的任何降低最小化，并且可以大量生产大规模相变存储器。 
从图1A中可以看出，加热电极110的底表面与第一导电材料插塞106保持接触，第一导电材料插塞106由具有大电阻率和低热导率的第一导电材料制成。因此，抑制了来自位于加热电极110下面的金属层(即，第一导电材料插塞106)的热辐射。如果如图1B所示，加热电极110的底表面与第二导电材料插塞108保持接触，第二导电材料插塞108由是良好的电导体的第二导电材料制成，则第二导电材料插塞108起着具有良好的热辐射能力的热沉的作用，增加辐射热的量，从而导致将用于引起相变的焦耳热 的损耗增加。使用不同材料接触插塞104对于降低通过在加热电极110下面的金属层的热辐射是有效的。 
在图25中显示的常规结构中，在相变层(GST层)82上面的电极起着用于从相变区释放焦耳热的热沉的作用。然而，在图1A中显示的电极结构中，在相变层(GST层)114上面没有安置电极，从而在其上没有金属层起着热沉的作用。因此，防止热量直接从加热电极110的相变区上面通过金属层释放。在图1A中，在从相变层114向上指示的虚线箭头(表示热辐射)中的″×″表示没有来自相变层114的上表面的热辐射。 
因此，延伸电极层116用于提供其中在相变层114上面没有安置电极的电极结构，由此有效地降低通过在加热电极110上面的金属层的热辐射。 
基于在图1A中显示的根据该实施方案的相变存储器件的基本结构，有效地降低来自在加热电极上面的金属层和在加热电极下面的金属层两者的热辐射以使焦耳热的任何损耗最小化。因此，可以大规模制造相变存储器件。 
使用延伸电极层116的电极结构提供更多优点。与相变层114与下绝缘膜保持接触时相比，相变层114的底表面与延伸电极层116保持接触时的粘附更好。即使将接触层(在图1A中没有显示)，如钛(Ti)薄膜等安置在延伸电极层116上以增加粘附性，因为所述接触层不接触相变区，所以所述接触层的组分和相变区不会相互粘合并且不会发生组成变化。因此，所述接触层对相变存储器件的写入特性不产生负面影响。因此，根据本发明，对相变存储器件的写入特性根本不产生负面影响，并且相变层的剥离问题得到可靠的解决。 
使用在图1A中显示的延伸电极层116的结构使得通过改变延伸电极层116的图案可以随意改变接触插塞的位置，从而导致设计电极结构的自由度增加。 
因为延伸电极层116独立于相变层114，所以在形成延伸电极116的过程中可以同时形成外围电路的互连和电极。这在制造大的LSI电路中是有利的。 
如果将电极安置在相变层上面，那么必须在电极上安置层间绝缘膜，在层间绝缘膜中形成接触孔，并且将接触插塞埋入到接触孔中以提供电极 端子P。在图25中显示的常规结构中，当形成接触孔时，如果起着刻蚀阻挡物(stopper)的上电极层(在图25中由83表示)偶尔被穿透，那么将使相变层(在图25中由82表示)暴露，从而导致线污染，或者从相变层中产生的气体将充满接触孔，从而防止接触插塞被埋入到接触孔中。这种意外事件的可能性极低，但是存在一些可能性。使用在图1A中显示的延伸电极层116的结构消除了在制造过程中的所有这些问题。 
在无需任何特别的制造步骤的情况下，通过基本的硅LSI制造工艺可以容易地形成延伸电极层116。因此，可以适度地大量生产在图1A中显示的相变存储器件。 
如上所述，在图1A中显示的相变存储器件是高度有利的，因为不同材料接触插塞104提高热效率，使用延伸电极层的电极结构提高热效率，易于形成接触层，没有制造方法问题，相变存储器件可以与外围电路共用制造方法，并且设计电极结构的自由度高。因此，所述的相变存储器件对于稳定地大量生产大规模相变存储器IC是高度有利的。 
第二实施方案： 
在第二实施方案中，下面将考虑在图1A中显示的不同材料接触插塞104的各种细节。 
如下列出了不同材料接触插塞104的优选方面和它们的特征： 
(1)不同材料接触插塞104由第一导电材料插塞106和第二导电材料插塞108组成。如上所述，第一导电材料插塞106的第一导电材料α和第二导电材料插塞108的第二导电材料β相互关联使得在电阻率方面，α>β并且在电导率和热导率方面，α<β。 
例如，如果使用钛(Ti：1.34×104S/cm的电导率和21.9W/m·K的热导率)作为第一导电材料α，那么使用电导率和热导率大于钛的钨(W：10.0×104S/cm的电导率和17.4W/m·K的热导率)作为第二导电材料β。 
在下面的(2)和(3)中，将列举可以用作第一和第二导电材料的具体材料。在(2)和(3)中都列举了一些金属材料，例如钨和钼。另外声明，钨和钼可以既用作第一导电材料又用作第二导电材料。本发明的思想不在于材料本身，而在于它们的组合。根据本发明，在电阻率方面满足关系α>β，并 且在电导率和热导率方面满足关系α<β是重要的。 
(2)第一导电材料插塞106由第一导电材料α组成，第一导电材料α从认为热导率比电导率更重要并且降低热导率的观点出发进行选择，例如氮化钛(TiN)。第一导电材料α应当优选为与加热电极110相同的材料或者与加热电极110类似的材料，即主要组分与加热电极110的主要组分相同的材料。 
具体而言，第一导电材料α可以是选自下列材料的材料：钛(Ti)、钽(Ta)、钼(Mo)、铌(Nb)、锆(Zr)和钨(W)，或所述金属中任一种的氮化物，或所述金属中任一种的硅化物。更具体而言，第一导电材料α可以是包括下列材料的材料:氮化钛(TiN)、氮化钽(TaN)、氮化钼(MoN)、氮化铌、氮化硅钛、氮化铝钛、氮化硼钛、锆-硅氮化物、钨-硅氮化物、钨-硼氮化物、锆-铝氮化物、钼-硅氮化物、钼-铝氮化物、钽-硅氮化物、钽-铝氮化物、氧氮化钛、氧氮化铝钛、氧氮化钨、氧氮化钽、硅化钽(TaSi)、硅化钨(WSi)或硅化钼(MoSi)。 
(3)第二导电材料插塞108由第二导电材料β组成，第二导电材料β从认为电导率比热导率更重要并且降低电路电阻的观点出发进行选择，例如钨(W)。第二导电材料α应当优选为与必须是低电阻的接地电位插塞100和接地电位互连102相同的材料，或者应当优选为与接地电位插塞100和接地电位互连102类似的材料，即主要组分与接地电位插塞100和接地电位互连102的主要组分相同的材料。具体而言，第二导电材料β可以是包括钨(W)、铝(Al)、钼(Mo)和铜(Cu)的金属中的任一种，或者这些金属中的任一种的硅化物。 
(4)第一导电材料α和第二导电材料β的主要金属材料的电导率和热导率应当优选，但是不是必需具有如下的大概数值： 
第一导电材料插塞106的主要金属材料(第一导电材料α)应当优选具有1.0×104S/cm量级的电导率和10.0W/m·K量级的热导率，并且第二导电材料插塞108的主要金属材料(第二导电材料β)应当优选具有10.0×104S/cm量级的电导率和100.0W/m·K量级的热导率。适宜的是第一导电材料α的电导率和热导率与第二导电材料β的电导率和热导率相差约10倍，优选相差10倍以上。
可作为第一导电材料α和第二导电材料β的主要组分的候选者的金属材料的电导率和热导率如下：电导率由C表示，并且热导率由P表示。 
作为第一导电材料α的主要组分的候选者为： 
Ti(钛)：C＝2.34×104S/cm，P＝21.9W/m·K 
Nb(铌)：C＝6.93×104S/cm，P＝53.7W/m·K 
Ta(钽)：C＝7.61×104S/cm，P＝57.5W/m·K 
Zr(锆)：C＝2.36×104S/cm，P＝22.7W/m·K 
作为第二导电材料β的主要组分的候选者为： 
Al(铝)：C＝37.7×104S/cm，P＝237W/m·K 
Mo(钼)：C＝18.7×104S/cm，P＝138W/m·K 
Cu(铜)：C＝59.6×104S/cm，P＝401W/m·K 
W(钨)：C＝18.9×104S/cm，P＝174W/m·K 
从金属材料的电导率(和薄膜电阻率)数值和热导率数值可以看出可以是第一导电材料α的主要组分的金属材料具有1.0×104S/cm量级的电导率和10.0W/m·K量级的热导率，可以是第二导电材料β的主要组分的金属材料具有10.0×104S/cm量级的电导率和100.0W/m·K量级的热导率，并且第一导电材料α的电导率和热导率与第二导电材料β的电导率和热导率相差约10倍。 
(5)优选的导电材料的实例是氮化钛(TiN)和钨(W)。即，可以使用氮化钛(TiN)薄膜作为第一导电材料α，并且可以使用钨(W)薄膜作为第二导电材料β。下面将相互比较氮化钛(TiN)薄膜和钨(W)薄膜的电阻率。如果通过CVD形成金属氮化物的薄膜，那么所述薄膜的电阻率根据原料气体变化，并且所述薄膜的电阻率变化的范围也根据原料气体不同。根据本发明的发明人进行的实验，如果使用TiCl4作为原料气体，那么TiN薄膜的电阻率可以在220μΩ·cm至900μΩ·cm的范围内变化。根据MOCVD方法，即，如果使用Ti[N(C2H5)2]4作为原料气体，那么TiN薄膜的电阻率可以在200μΩ·cm至6000μΩ·cm的范围内变化。在任一种情况下，TiN薄膜的电阻率显著较大。 
本发明的发明人根据CVD法制备了钨(W)薄膜，并且测量了薄膜的电阻率。测量的薄膜的电阻率为10μΩ·cm。这表明钨薄膜的电阻率小于TiN 薄膜的电阻率的1/10。 
(6)第二导电材料插塞108的体积应当优选大于第一导电材料插塞106的体积。安置第一导电材料插塞106主要用于降低从加热电极110传输的热辐射。第一导电材料插塞106的电阻趋向于略有增加。然而，如果由良导体制成的第二导电材料插塞108的体积大于第一导电材料插塞106的体积，那么通过第二导电材料插塞108控制不同材料接触插塞104的电阻。因此，不同材料接触插塞104的总电阻可以足够低，从而不导致电路操作问题。 
(7)第一导电材料插塞106和第二导电材料插塞108至少通过它们各自的侧表面保持相互接触。加热电极110和第二导电材料插塞108不相互交迭。另外声明，在加热电极110正下方不存在第二导电材料插塞108。短语″第一导电材料插塞106和第二导电材料插塞108至少通过它们各自的侧表面相互接触″指第一导电材料插塞106和第二导电材料插塞108可以通过它们的任何表面相互接触，但是这些表面必须包括它们的侧表面。 
(8)当在平面图中观察它时，不同材料接触插塞104包含主要要由第二导电材料插塞108组成的主体X1和主要由第一导电材料插塞106组成的突部X2，突部X2从主体X1突出。考虑到制造不同材料接触插塞104的方法，选择包括不同材料接触插塞104的主体X1和突部X2的平面形状。具体而言，在层间绝缘膜中形成的接触孔具有平面形状，所述平面形状包含较宽的主体和较窄的突部。当通过CVD法在层间绝缘膜上形成由第一导电材料制成的薄膜时，用第一导电材料完全充满较窄的突部以制造突部X2，并且较宽的主体没有完全充满第一导电材料，从而留下大空腔。然后，用由第二导电材料制成的薄膜完全充满大空腔以制造主体X1。以这种方式，易于制造不同材料接触插塞104。稍后将参考图2至4D描述不同材料接触插塞104的制造。 
第三实施方案： 
在该实施方案中，将在下面参考图2至4D描述不同材料接触插塞的平面形状、使用的材料的实例和制造不同材料接触插塞(和接地电位插塞)的方法。
图2显示了不同材料接触插塞和接地电位插塞的平面构造，以及具有这些插塞的相变存储器件的基本横截面结构。在图2中，上部分显示了不同材料接触插塞和接地电位插塞的平面构造，中间部分显示了沿上部分的线A-B所取器件的横截面，并且下部分显示了沿上部分的线A-C所取器件的横截面。 
接地电位插塞100和不同材料接触插塞104包含：各自的TiN/Ti膜217a、217b，它们各自具有下面的薄钛膜和在其上安置的氮化钛膜，由第一导电材料，即为热导率选择的材料制成；和各自的W(钨)膜212a、212b，它们由第二导电材料，即为电导率选择的材料制成。 
在图2中的上部分中，将TiN/Ti膜217a、217b看作是单一膜。在图2中的中间和下部分中，TiN/Ti膜217a、217b显示为包含各自的钛(Ti)膜216a、216b和各自的氮化钛(TiN)膜214a、214b。薄的钛(Ti)膜216a、216b作为用于将TiN/Ti膜217a、217b与下面硅衬底200保持良好电接触的膜，因为它们导致与硅衬底200的硅化物反应以提供良好的欧姆接触。因此，钛(Ti)膜216a、216b不是TiN/Ti膜217a、217b的必需的膜。而氮化钛(TiN)膜214a、214b提供作为第一导电材料的基本功能。 
从图2的上部分可以看出，接地电位插塞100具有圆形(椭圆形)形状。通过用包含下面的薄钛膜216a和在其上的氮化钛膜214a的TiN/Ti膜217a填充层间绝缘膜210中的接触孔的外围部分，并且用W(钨)膜212a填充接触孔的中心部分，形成接地电位插塞100。 
如图1A中所示，不同材料接触插塞104具有由主体和突部的组合提供的L形状。下面将参考图4A至4D描述不同材料接触插塞104的平面构造的具体实例。 
通过用包含下面的薄钛膜216b和在其上的氮化钛膜214b的TiN/Ti膜217b填充层间绝缘膜210中的接触孔的较窄部分，TiN/Ti膜217b，并且用W(钨)膜212b填充接触孔的较宽的中心部分，形成不同材料接触插塞104。所述突部，即接触孔的填充的较窄部分的一部分具有宽度L1，并且包含接触孔的填充的较宽中心部分的主体具有宽度L2。将由氮化钛(TiN)制成的加热电极218连接到靠近它的远端的突部上。 
从图2的中间部分可以看出，p型半导体衬底200包含被STI(浅沟隔 离)204a、204b环绕并且具有在其中形成的NMOS晶体管的场效应区。NMOS晶体管包含n型扩散层(源极层和漏极层)202a、202b、栅极绝缘膜206和栅极电极(掺杂多晶硅层)208。层间绝缘膜210中具有限定的接触孔，用Ti、TiN和W相继填充所述接触孔以提供接地电位插塞100和不同材料接触插塞104。 
从图8的下部分中可以看出，不同材料接触插塞104的突部包含钛(Ti)膜216b和氮化钛(TiN)膜214b，它们完全充满在层间绝缘膜210中的相应的接触孔。由TiN制成的加热电极218与所述突部保持接触。 
下面将说明制造在图2中显示相变存储器件的基本结构的方法。 
图3A至3D是在如下主要处理步骤中的器件的横截面图，用于说明制造在图2中显示的相变存储器件的基本结构的方法。 
如图3A中显示，在p型半导体衬底200中形成STI(浅沟隔离)204a、204b。器件形成区(场效应区)被STI204a、204b环绕。然后，将栅极绝缘膜206在例如半导体衬底200的表面上沉积至7nm的厚度。然后，将掺杂硅膜和硅化钨膜相继沉积至各自为100nm的厚度，之后形成光刻掩模。然后，通过各向异性刻蚀，刻蚀掺杂硅膜和硅化钨膜，从而形成栅极电极208。然后，使用栅极电极208作为掩模，将磷(P)离子引入到半导体衬底200中。然后，加热组件以形成n型扩散层(源极和漏极层)202a、202b。然后，将层间绝缘膜210以TEOS氧化物膜的形式沉积至700nm的厚度，之后通过CMP(化学机械抛光)将组件平面化。 
例如，将层间绝缘膜210形成图案，形成具有圆形平面形状和200nm的宽度的接触孔(开口)218，以形成接地电位插塞100，和用于形成不同材料接触插塞104的具有L形平面形状(见图2，在右边的上部分)的接触孔220。在图3A中，标记220表示与突部对应的接触孔的窄凹槽。凹槽220的宽度为例如100nm。 
然后，如图3B中所示，将Ti膜216沉积至15nm的厚度并且将TiN膜214沉积至50nm的厚度。此时，用TiN/Ti膜完全充满较窄的凹槽220。在较宽的接触孔218中，只有底表面和侧表面覆盖有TiN/Ti膜。尽管没有显示，在与不同材料接触插塞104的主体对应的接触孔220的部分中，只有底表面和侧表面覆盖有TiN/Ti膜。
然后，如图3C所示，将钨(W)层在已经形成的表面上沉积至约250nm的厚度。之后，如图3D所示，通过CMP将钨(W)和TiN/Ti膜214、216的沉积层连续平面化，从而形成接地电位插塞100和不同材料接触插塞104。在图3D中，膜214a、214b由217a共同表示，并且膜214b、216b由217b表示。 
下面将参考图4A至4D描述不同材料接触插塞的平面构造的具体实例。 
图4A至4D显示了不同材料接触插塞的平面构造。图4A显示了P形不同材料接触插塞。图4B显示了L形不同材料接触插塞。图4C显示了第一突部式(T形)接触插塞。图4D显示了第二突部式(I形)接触插塞。 
如图4A至4D所示，不同材料接触插塞的每一个包含主体X1和突部X2。主体X1具有宽度L2并且突部X2具有充分小于宽度L2的宽度L1。 
在图4A至4D中，用TiN/Ti膜217填充的部分作为第一导电材料插塞，并且用钨(W)膜212填充的部分作为第二导电材料插塞。因此，不同材料接触插塞是复合接触插塞，包含通过它们的表面保持相互接触的第一导电材料插塞和第二导电材料插塞。 
第四实施方案： 
在第四实施方案中，将在下面描述相变存储器件(相变存储器IC)的电路布置、存储单元的布局、存储单元组件的具体的横截面结构和制造该结构的方法。 
图5是显示根据本发明的相变存储器件(相变存储器IC)的总电路布置的电路图。 
如图5所示，相变存储器IC具有在其中心区域中安置的存储单元组件。所述存储单元组件具有存储单元的矩阵，所述存储单元每一个包含元件选择MOS晶体管M的元件和根据本发明的相变存储器件(表示为等效电阻器R)。 
相变存储器IC还具有接地线G1至G3，字线WL1至WL4和位线B1至B3。 
X解码器120、121和Y解码器122、123共同组成地址选择电路。X 解码器120、121激活字线WL1至WL4，并且Y解码器122、123激活位线B1至B3。 
控制电路124通常控制相变存储器IC的操作。控制电路124将控制信号S5、S6、S7和S8分别提供给Y解码器122、123和X解码器120、121，以单独控制X解码器120、121和Y解码器122、123的操作。 
脉冲发生电路125基于来自控制电路124的控制信号S10产生各种脉冲信号(置位、复位和读脉冲信号)S20，并且将产生的脉冲信号S20提供给Y解码器122、123。 
相变存储器IC还具有作为读出放大器的运算放大器A10a、A10b和用于将电流I(在图5中由粗实线表示)转换为电压的电流电压转换电阻器R10a、R10b。将参考电压Vref施加到运算放大器A10a、A10b上，运算放大器A10a、A10b输出各自的相变存储器IC的检测信号(读出信号)Vout1、Vout2。 
图6是经由实例显示在图5中显示的相变存储器件(相变存储器IC)的存储单元区中的元件和互连的布局的俯视图。图6中与在图3A至3D中显示的那些相同的部分由相同的标记表示。 
在图6中，接地电位插塞100包含由TiN/Ti制成的第一导电材料插塞217a和由钨(W)制成的第二导电材料插塞212a。 
不同材料接触插塞104包含由TiN/Ti制成的第一导电材料插塞217b和由钨(W)制成的第二导电材料插塞212b(与在图1中显示的第二导电材料插塞108对应)。不同材料接触插塞104具有P形平面形状(见图4A)。 
在图6中，被实线环绕的区域F是场效应区(器件形成区)。两个垂直互连DP延伸通过存储单元区。这些垂直互连DP包含作为各自的字线WL1至WL4并且兼作MOS晶体管的栅极电极的各自的掺杂硅层。 
作为相变层的GST膜114水平延伸通过存储单元区。将加热电极218在没有绝缘膜的接合区Q中连接到GST膜114上。如稍后所述，接合区Q在两个邻近的加热电极218之间延伸以提供宽的定位余地。 
与在图5中的接地线G1至G3对应的接地电位互连260由钨(W)组成并且将接地电位插塞100接地。 
将延伸电极层304连接到相变层114(GST)的底表面的一部分上。将接 触插塞通过接触孔CN3连接到延伸电极层304上。 
下面将参考图7至12描述制造沿图6的线A-A所取器件的横截面结构的方法。图7至12是在如下主要制造步骤中的横截面图，用以说明制造沿图6的线A-A所取器件的横截面结构的方法。 
第一步骤(图7)： 
如图7所示，在p型半导体衬底200中形成STI(浅沟隔离)204。器件形成区(场效应区)被STI204环绕。将栅极绝缘膜206在半导体衬底200的表面上沉积至例如7nm的厚度。然后，将掺杂硅膜232和硅化钨膜234相继沉积至各自为100nm的厚度，之后沉积氮化物膜236。然后，形成光刻掩模。通过各向异性刻蚀相继刻蚀氮化物膜236、硅化钨膜234和掺杂硅膜232。 
然后，在半导体衬底的整个表面上形成氮化硅膜，并且通过各向异性刻蚀如RIE(活性离子刻蚀)，形成侧壁230。由此制造的MOS晶体管的栅极作为在图5中显示的电路中的字线DP(WL1、WL2)。 
第二步骤(图8)： 
如图8所示，将层间绝缘膜238以TEOS氧化物膜的形式沉积至700nm的厚度，然后通过CMP平面化。然后，将层间绝缘膜238形成图案以形成具有P形平面形状的接触孔(开口)239a(见图6、4A)，接触孔239a用于形成不同材料接触插塞104(标记239a表示与突部对应的接触孔的窄凹槽，并且以下将称为凹槽239a)。自然，以与P形接触孔的突部对应的凹槽239a的结合关系同时形成在图8中没有显示，还称为开口239b的较宽的接触孔。 
凹槽239a具有例如100nm的宽度，并且凹槽239b具有例如200nm的直径。 
尽管在图8中没有显示，但是当形成P形接触孔时，同时形成具有圆形平面形状的接触孔以形成接地电位插塞100(见图6)。 
第三步骤(图9)：
根据上述在图3A至3D中显示的步骤，填充用于形成接地电位插塞的P形接触孔和圆形接触孔。具体而言，首先，形成包含厚度为15nm的Ti膜和厚度为50nm的TiN膜的TiN/Ti膜217b。此时，用TiN/Ti膜217b完全充满凹槽239a。在较宽的接触孔239b中，只有底表面和侧表面覆盖有TiN/Ti膜217b。然后，将钨(W)膜沉积至约250nm的厚度。之后，将钨(W)膜和TiN/TN膜连续平面化。以这种方式，制造包含第一导电材料插塞217a和第二导电材料插塞212a的接地电位插塞100以及包含第一导电材料插塞217b和第二导电材料插塞212b的不同材料接触插塞104。然后，在包含第一导电材料插塞217a和第二导电材料插塞212a的接地电位插塞100上形成接地电位互连(接地互连)260(在图9中没有显示，见图6)。 
然后，形成层间绝缘膜262，例如HDP(高密度等离子体)氧化物膜。然后，在层间绝缘膜262中形成具有60nm的宽度使得可以用加热电极填充它的接触孔。然后，通过CVD沉积氮化钛(TiN)膜。在氧化物膜264上形成作为延伸电极层的主电极层的钨(W)层271和作为接触层的钛(Ti)层273。 
第四步骤(图10)： 
形成抗蚀剂掩模(没有显示)。使用抗蚀剂掩模，通过干法刻蚀相继刻蚀钛(Ti)层273和钨(W)层271，从而形成延伸电极层116。继续干法刻蚀过程将氧化物膜264形成图案以在其中形成开口Q。 
应该指出在氧化物膜264中的开口Q具有倾斜(锥形)的横截面形状。所述倾斜(锥形)的横截面形状自动保持延伸电极层304的端部和加热电极218的暴露表面在水平上相隔预定的距离″H″。下面将详细地描述水平间距。 
在加热电极218和处理的延伸电极层116(271、273)的端部之间的相对位置关系是很重要的。具体而言，延伸电极层116(271、273)不应该阻碍在加热电极218和相变层(GST)之间的良好接触。然而，如果延伸电极层116(271、273)的端部与在加热电极218和相变层(GST)之间的接触表面间隔过远，那么不能满足对降低的存储器尺寸的需求。制造根据本发明的相变存储器件的方法使用自对准定位技术以自动确定加热电极和延伸电 极的端部的相对位置。 
根据自对准定位技术，当使用公用的掩模(在图10中没有显示)相继刻蚀延伸电极层304和氧化物膜264时，因为对延伸电极层304的刻蚀速率更高，延伸电极层304的处理部分具有基本上垂直的横截面形状，并且因为对氧化物膜264的刻蚀速率更低，同时沉积在刻蚀时形成的反应产物，从而导致氧化物膜264的处理部分具有锥形(倾斜的)横截面形状。因此，与相变层保持接触的加热电极218的表面端部以距离″H″与延伸电极层304的端部隔开，因为氧化物膜264的处理的端部水平突出作为倾斜端部。因此，延伸电极层304的端部和与相变层保持接触的加热电极218的表面之间的相对位置关系被自动确定。结果，在没有定位问题的情况下，便于微型相变存储器件的制造。 
在图10中显示的步骤中应该指出的另一点是，在外围电路区中可以将延伸电极层304的组分材料(271、273)形成图案，使得可以同时形成电极和互连。具体而言，在制造过程中延伸电极层304独立于相变层(GST)。因此，当在存储单元区中形成延伸电极层时，可以在外围电路区中同时形成电极和互连。结果，相变存储器件和外围电路区可以共用制造方法，使得可以易于制造大规模相变存储器IC。 
第五步骤(图11)： 
在图11中，通过溅射将相变层(GST)114在半导体衬底的整个表面上沉积至例如100nm的厚度。然后，在相变层(GST)114上形成处理掩模(没有显示)，并且使用处理掩模将相变层(GST)114形成图案。之后，除去处理掩模。 
第六步骤(图12)： 
在图12中，形成层间绝缘膜276，并且在层间绝缘膜276中形成接触孔。在所述接触孔中沉积接触插塞277，然后形成由钨(W)制成的位线279(与在图5中的位线B1至B3对应)。在图12中，被虚线X环绕的区域表示相变区。 
以这种方式，完成根据本发明的具有不同材料接触插塞和延伸电极层 的相变存储器件(相变存储器IC)。 
第五实施方案： 
下面将描述根据第五实施方案的相变存储器件，所述相变存储器件具有如下结构的不同材料接触插塞：其中将第一导电材料插塞和第二导电材料插塞层叠在公用的接触孔中。 
图13是显示根据本发明的相变存储器件的另一种特征结构的图，其具有在公用的接触孔中层叠的第一导电材料插塞和第二导电材料插塞。 
图13中显示的相变存储器件在不同材料接触插塞105的结构方面与在图1A中显示的相变存储器件不同，并且在其它细节方面，与在图1A中显示的相变存储器件相同。根据第二实施方案而给出的在图1A中显示的相变存储器件的不同材料接触插塞的分析，同样适用于在图13中显示的相变存储器件。 
如图13所示，在图13中显示的相变存储器件具有由第一导电材料α制成的第一导电材料插塞107和由第二导电材料β制成的第二导电材料插塞109。将插塞107、109相互层叠。具体而言，以层叠的构造形成插塞107、109。第一导电材料插塞107具有与第二导电材料插塞109的上表面保持接触的底表面。第一导电材料插塞107和第二导电材料插塞109具有安置使得它们不相互接触的侧表面。加热电极110和第二导电材料插塞109相互交迭。具体而言，第二导电材料插塞109存在于加热电极110的正下方。 
第一导电材料插塞107具有电阻率R11，并且第二导电材料插塞109具有电阻率R10。电阻率R11、R10相互关联使得R11<R10。 
加热电极110，即由第一导电材料α制成的下电极，具有与第一导电材料插塞107的上表面保持接触的底表面。加热电极110和第一导电材料插塞107由相同材料α制成，该材料可以认为是可用作加热电极的材料。因此，加热电极110和第一导电材料插塞107提供对通过加热电极110向下传输的热耗散更有抵抗力的结构。 
在根据本发明的不同材料接触插塞105的情况下，在一个接触孔中层叠两种插塞，即第一导电材料插塞和第二导电材料插塞，但这不表示属于 不同层的第一插塞和第二插塞相互连接。因此，层数没有增加，并且制造方法没有变得复杂。 
因为将插塞107、109相互层叠，不同材料接触插塞106没有占据大的面积，这有助于相变存储器件的集成度的增加。因为在加热电极下面的热辐射的问题得到解决，可以更自由地选择低电阻率的材料作为在其它部分中的电极和互连的材料，使得对于可以使用的材料可以有更大的选择性。 
第六实施方案： 
根据第六实施方案，将在下面描述制造具有如图13所示的层叠导电插塞的不同材料接触插塞的方法。图14A至14E是在如下主要制造步骤的器件结构的横截面图，用于说明制造根据本发明的不同材料接触插塞的方法。 
如图14A所示，在P型半导体衬底150中形成n型层(构成NMOS晶体管的漏极层)152以后，在其上沉积层间绝缘膜154。然后，沉积氮化硅(Si3N4)膜156并且将其形成图案。使用形成图案的氮化硅(Si3N4)膜156作为掩模，通过各向异性干法刻蚀在层间绝缘膜154中形成接触孔158。 
然后，在已经形成的表面上相继沉积作为金属阻挡层的钛(Ti)膜177和氮化钛(TiN)膜178。例如，钛(Ti)膜177具有15nm的厚度，并且TiN膜178具有50nm的厚度。金属阻挡层起着在接触插塞和底部硅衬底200之间提供良好的欧姆接触的作用。 
在图14A至14E中，钛(Ti)膜177和氮化钛(TiN)膜178由标记179共同表示。在以下描述中，还可以将这些膜称为“金属阻挡层179”。 
然后，如图14B所示，通过CVD将第二导电材料的钨(W)膜160在已经形成的表面上沉积至约250nm的厚度。 
然后，如图14C所示，通过使用NH3混合气体的RIE(活性离子刻蚀)将钨(W)膜160深腐蚀至约300nm的厚度，直至钨(W)膜160具有比层间绝缘膜154的上表面更低的上表面。换句话说，用钨(W)填充在接触孔158中的下部空间，从而形成由第二导电材料制成的第二导电材料插塞160(在图13中由109表示)。
然后，如图14D所示，在已经形成的表面上沉积第一导电材料的氮化钛(TiN)膜162。 
然后，如图14E所示，通过CMP(化学机械抛光)将已经形成的表面向下平面化至层间绝缘膜154的上表面，将氮化钛膜162埋入到在接触孔158中的上表面中，从而形成第一导电材料插塞162(在图13中由107表示)。第一导电材料插塞162具有例如约50nm的厚度。 
之后，在第一导电材料插塞162(在图13中由107表示)上形成加热电极110(在图14E中用虚线表示)。 
因为加热电极110的正下方存在高电阻第一导电材料插塞162，所以它能够抑制通过加热电极110的热辐射。当在第一导电材料插塞162下面存在低电阻第二导电材料插塞160时，接触插塞的总等效电阻，即半导体衬底的接触电阻没有增加。因此，即使作为存储单元选择元件的晶体管的尺寸(W/L)没有增加，但是需要的电流得到保持，相变存储器件(相变存储器IC)的尺寸减小并且存储容量增加。 
在根据本发明的不同材料接触插塞中，在一个接触孔中层叠两个插塞(第一插塞和第二插塞)162、160，但是这不表示属于不同层的第一插塞和第二插塞相互连接。因此，层数没有增加，并且制造方法没有变得复杂。 
第七实施方案： 
图15是经由实例显示在图13中显示的相变存储器件(相变存储器IC)的存储单元区中的元件和互连的布局的俯视图。 
在图15中，被粗实线环绕的拉长的矩形区F是被浅沟隔离(STI)环绕的场效应区(器件形成区)。 
延伸通过存储单元区的两个垂直互连DP各自包含作为各自的字线W1、W2且兼作MOS晶体管的栅极电极的掺杂硅层。 
水平隔开的不同材料接触插塞105的每一个包含TiN/Ti金属阻挡层179，作为第一接触插塞的氮化钛(TiN)层181和作为第二接触插塞的钨(W)层180(在图15中没有显示)。在各个不同材料接触插塞105上安置加热电极183。 
类似地，中心的接地电位插塞100包含TiN/Ti金属阻挡层179、氮化 钛(TiN)层181和钨(W)层180(在图15中没有显示)。以与不同材料接触插塞105相同的步骤制造中心的接地电位插塞100。 
在图15中，标记200表示接地互连G。在图15中显示为被点划线包围的相变层(GST层)195在图15中水平延伸。 
下面将描述制造方法。 
第一步骤(图16)： 
图16是沿图15的线A-A所取的横截面图，显示了在第一制造步骤中制造的结构。 
如图16所示，在p型硅衬底170中形成作为元件隔离区的浅沟隔离(STI)171之后，沉积栅极氧化物膜173。然后，将掺杂硅层175沉积至100nm的厚度，将硅化钨层176沉积至100nm的厚度，并且将氮化硅膜377沉积至100nm的厚度。之后，通过光刻将光致抗蚀剂(没有显示)沉积并且处理成刻蚀掩模。通过各向异性刻蚀，如RIE(反应离子刻蚀)刻蚀氮化硅膜377，之后除去刻蚀掩模。然后，使用刻蚀的氮化硅膜377作为掩模，相继刻蚀硅化钨层176和掺杂硅层175以制造栅极电极。使用栅极电极作为掩模，将磷(P)离子引入到p型硅衬底170中以形成n型扩散层172a、172b。然后，将氮化硅膜沉积至50nm的厚度，然后通过RIE深腐蚀，从而制造栅极侧壁174。 
由此形成的NMOS晶体管的栅极与在图15中显示的字线DP(W1、W2)对应。 
第二步骤(图17)： 
图17是沿图15的线A-A所取的横截面图，显示了在第二制造步骤中制造的结构。 
如图17所示，将作为层间绝缘膜的TEOS氧化物膜378沉积至700nm的厚度，然后通过CMP平面化。然后，通过光刻在层间绝缘膜(TEOS氧化物膜)378中的给定位置形成接触孔CN。此时，使用氮化硅膜作为掩模，在选择性刻蚀条件下刻蚀层间绝缘膜378。
第三步骤(图18)： 
图18是沿图15的线A-A所取的横截面图，显示了在第三制造步骤中制造的结构。 
在第三步骤中，为了形成金属阻挡层179，将Ti膜和TiN膜相继沉积至分别为10nm的厚度和15nm的厚度。然后，将第二导电材料的钨(W)膜180沉积至250nm的厚度。然后，如图14C所示，通过使用SF6/O2混合气体的RIE深腐蚀钨(W)膜180，直至钨(W)膜180具有比层间绝缘膜378的上表面更低的上表面。换句话说，用钨(W)填充在接触孔CN中的下部空间，从而形成由第二导电材料制成的第二导电材料插塞180。然后，如图14D所示，将第一导电材料的氮化钛(TiN)膜181在第二导电材料插塞180上沉积至50nm的厚度。然后，如图14E所示，通过CMP将已经形成的表面向下平面化至层间绝缘膜378的上表面，将氮化钛膜181埋入到接触孔CN中的上部空间中，从而形成第一导电材料的第一导电材料插塞181。以这种方式，形成不同材料接触插塞105和接地电位插塞100。然后，在接地电位插塞100上沉积钨(W)的接地互连200(G)(在图18中没有显示)。 
如上所述，在不同材料接触插塞105中，在一个接触孔CN中层叠两种插塞(第一插塞和第二插塞)181、180，但是这不表示属于不同层的第一插塞和第二插塞相互连接。因此，层数没有增加，并且制造方法没有变得复杂。因为将插塞181、180相互层叠，不同材料接触插塞的使用没有增加被不同材料接触插塞占据的面积。 
第四步骤(图19)： 
图19是沿图15的线A-A所取的横截面图，显示了在第四步骤中制造的结构。 
如图19所示，在已经形成的表面上沉积HDP(高密度等离子体)膜182作为层间绝缘膜，并且在HDP膜182中形成各自用于将加热电极183埋入其中的接触孔。将TiN埋入所述接触孔中，从而形成加热电极183。加热电极183具有连接到不同材料接触插塞105的第一导电材料插塞(TiN)181的上表面的底表面。 
因为在加热电极183的正下方存在高电阻的第一导电材料插塞181， 所以它抑制了通过加热电极183传输的热辐射。当在第一导电材料插塞181下面存在具有低电阻的第二导电材料插塞180时，接触插塞的总等效电阻(接触电阻)没有增加。因此，即使作为存储单元选择元件的NMOS晶体管的尺寸(W/L)没有增加，但是需要的电流得到保持，相变存储器件(相变存储器IC)的尺寸减小并且存储容量增加。 
通过CVD在HDP膜182上沉积氧化物膜190，之后沉积作为延伸电极层400的主电极层的钨(W)层191和作为接触层的钛(Ti)膜191。然后，使用共用的掩膜，将延伸电极层400和氧化物膜190相继形成图案以形成开口Q。 
第五步骤(图20)： 
图20是沿图15的线A-A所取的横截面图，显示了在第五制造步骤中制造的结构。 
如图20所示，形成相变层(GST)195，然后使其形成图案。 
第六步骤(图21)： 
图21是沿图15的线A-A所取的横截面图，显示了在第六制造步骤中制造的结构。 
如图21所示，在相变层(GST)195上形成层间绝缘膜198，并且在层间绝缘膜198中形成接触孔。然后，在所述接触孔中沉积接触插塞198，并且沉积提供在图5中显示的电路布置中的位线B1至B3的钨(W)层199。 
以这种方式，完成具有在图13中显示的结构的相变存储器件。 
尽管在上面描述了本发明的优选的实施方案，但是本发明不限于举例说明的实施方案，并且可以在不偏离本发明的范围的情况下，在其中进行各种改变和修改。 
例如，可以用各种开关元件如双极晶体管、结型二极管、肖特基势垒二极管等代替存储单元的MOS晶体管。 
所述相变层可以由与硫族化物半导体不同的材料制成。所述相变存储器IC可以具有在图23中显示的电路布置，其中不输入具有不同波形的脉冲，而是选择性导通不同尺寸的晶体管以引出电流。

Claims (23)

1.一种相变存储器件，其包含：
不同材料接触插塞，所述不同材料接触插塞具有由第一导电材料制成的第一导电材料插塞和由第二导电材料制成的第二导电材料插塞，所述第二导电材料具有小于所述第一导电材料的电阻率，所述第一导电材料插塞和所述第二导电材料插塞埋入到共用接触孔中；
加热电极，所述加热电极具有连接到所述第一导电材料插塞上的一端；
相变层，所述相变层具有包含连接到所述加热电极的另一端上的一部分的底表面；
延伸电极层，所述延伸电极层在如下区域内与所述相变层的底表面的一部分保持接触，所述区域偏离所述相变层和所述加热电极相互接触的接触表面正上方的位置；和
接触电极，所述接触电极连接到所述延伸电极层的上表面的一部分上。
2.根据权利要求1所述的相变存储器件，其中所述第一导电材料插塞和所述第二导电材料插塞至少通过它们各自的侧表面保持相互接触，并且所述加热电极和所述第二导电材料插塞不相互交迭。
3.根据权利要求1所述的相变存储器件，其中在所述接触孔中层叠所述第一导电材料插塞和所述第二导电材料插塞，并且所述加热电极和所述第二导电材料插塞相互交迭。
4.根据权利要求1所述的相变存储器件，其中所述第一导电材料包含金属、金属的氮化物或金属的硅化物，所述金属是钛(Ti)、钽(Ta)、钼(Mo)、铌(Nb)、锆(Zr)和钨(W)中的任何一种。
5.根据权利要求1所述的相变存储器件，其中所述第一导电材料包含氮化钛(TiN)、氮化钽(TaN)、氮化钼(MoN)、氮化铌、氮化硅钛、氮化铝钛、氮化硼钛、锆-硅氮化物、钨-硅氮化物、钨-硼氮化物、锆-铝氮化物、钼-硅氮化物、钼-铝氮化物、钽-硅氮化物、钽-铝氮化物、氧氮化钛、氧氮化铝钛、氧氮化钨、氧氮化钽、硅化钽(TaSi)、硅化钨(WSi)或硅化钼(MoSi)。
6.根据权利要求1所述的相变存储器件，其中所述第二导电材料包含选自钨(W)、铝(Al)、钼(Mo)和铜(Cu)的金属，或所述金属的硅化物。
7.根据权利要求1所述的相变存储器件，其中所述第一导电材料的电阻率是所述第二导电材料的电阻率的至少10倍。
8.根据权利要求1所述的相变存储器件，其还包含：
将所述加热电极埋入其中的绝缘膜；和
在所述绝缘膜上安置并且形成图案以使所述加热电极的上表面的至少一部分暴露的绝缘膜；
其中所述延伸电极层具有预定的图案，并且在形成图案的绝缘膜上形成，并且以覆盖所述延伸电极层的一部分和所述加热电极的所述上表面的暴露部分的关系安置所述相变层。
9.根据权利要求1所述的相变存储器件，其中所述延伸电极层包含主电极层和接触层，所述接触层被安置在所述主电极层的表面上以达到所述延伸电极层和所述相变层之间更好的接触。
10.一种制造根据权利要求1的相变存储器件的方法，所述方法包括如下步骤：
(a)在第一绝缘膜中形成接触孔，并且在所述接触孔中埋入由第一导电材料制成的第一导电材料插塞和由第二导电材料制成的第二导电材料插塞，所述第二导电材料具有小于所述第一导电材料的电阻率，从而制造不同材料接触插塞；
(b)在所述第一绝缘膜上形成第二绝缘膜，在所述第二绝缘膜中形成接触孔，并且在第二绝缘膜中的所述接触孔内形成加热电极，所述加热电极具有连接到所述第一导电材料插塞上的一端；
(c)形成所述延伸电极层并且使所述加热电极的至少一部分暴露；
(d)以覆盖所述延伸电极层和所述加热电极的暴露部分的关系形成所述相变层；
(e)将所述相变层形成图案以将所述相变层的一部分和所述延伸电极层的一部分在接近所述加热电极处保持相互交迭的关系，并且使所述延伸电极层在偏离所述相变层和所述延伸电极层的交迭部分的位置暴露；和
(f)在所述相变层和所述延伸电极层上的绝缘膜中形成接触孔，所述接触孔延伸至所述延伸电极层，并且形成通过所述接触孔与所述延伸电极层保持直接接触的接触插塞。
11.根据权利要求10所述的方法，其中所述步骤(a)包括如下步骤：
将所述第一绝缘膜的一部分选择性形成图案以在其中形成所述接触孔，所述接触孔具有平面形状，包含较宽的主体和从所述主体突出并且宽度小于所述主体的宽度的较窄突部；
将所述第一导电材料埋入到所述接触孔中以完全埋入所述突部，从而形成所述第一导电材料插塞；并且
将所述第二导电材料埋入到所述接触孔与所述主体对应的一部分中，从而形成所述第二导电材料插塞。
12.根据权利要求10所述的方法，其中所述步骤(a)包括如下步骤：
将所述第一绝缘膜的一部分选择性形成图案以在其中形成所述接触孔；
将所述第二导电材料埋入到所述接触孔中并且深腐蚀所述第二导电材料，直至所述第二导电材料具有比所述接触孔的上表面更低的上表面，从而形成第二导电材料插塞；和
将所述第一导电材料埋入到在所述第二导电材料插塞上面的所述接触孔中，从而形成第一导电材料插塞。
13.根据权利要求10所述的方法，其中所述步骤(c)包括如下步骤：
将所述延伸电极层和在其之下的绝缘膜相继形成图案以使所述加热电极的上表面的至少一部分暴露；
其中在将所述延伸电极层和在其之下的绝缘膜相继形成图案时，由于所述延伸电极层和在其之下的绝缘膜的不同刻蚀速率，所述形成图案的延伸电极层具有垂直的横截面形状，而所述形成图案的绝缘膜具有倾斜的横截面形状，使得所述延伸电极层的一端自动位于如下位置，所述位置偏离在所述相变层和所述加热电极相互接触的接触区域正上方的位置。
14.根据权利要求10所述的方法，其中所述步骤(c)包括如下步骤：
形成主电极层；和
形成接触层，所述接触层被安置在所述主电极层的表面上以达到所述延伸电极层和所述相变层之间更好的接触，从而形成所述延伸电极层。
15.一种存储器件，其包含：
晶体管，所述晶体管具有限定其间的通道的一对区域，以及覆盖所述通道的栅极结构，其间插入栅极绝缘膜；
覆盖所述晶体管的第一绝缘层，所述绝缘层具有在其中选择性形成的孔和平坦的表面；
导电插塞，所述导电插塞填充所述绝缘层的所述孔，与所述区域之一电连接，并且具有与所述第一绝缘层的所述平坦表面共平面的上表面，接触插塞包括第一导电材料插塞以及第二导电材料插塞，所述第一导电材料与所述第二导电材料相比，产生更多热量；
第二绝缘层，所述第二绝缘层覆盖所述第一绝缘层和所述导电膜；
加热电极，所述加热电极选择性地形成于第二绝缘膜中，与所述第一导电材料接触，并且远离所述第二导电材料；以及
相变层，所述相变层被安置成与所述加热电极接触。
16.如权利要求15所述的器件，其中所述第一导电材料形成所述导电插塞的所述上表面的一部分，并且所述第二导电材料形成所述导电插塞的所述上表面的另一部分。
17.如权利要求15所述的器件，其中所述第一和第二导电材料相互层叠，使得所述第一导电材料形成所述导电插塞的整个上表面。
18.如权利要求15所述的器件，所述器件还包括覆盖所述加热电极和所述第二绝缘层的第三绝缘层，所述第三绝缘层具有使所述加热电极的一部分暴露的开口，所述加热电极的其余部分保持为被所述第三绝缘层覆盖，从而所述相变层与所述第三绝缘层的所述开口暴露的所述加热电极的所述一部分接触。
19.如权利要求18所述的器件，所述器件还包括形成于所述第三绝缘层的上表面上的导电层，所述相变层从所述加热电极的所述一部分延伸到所述导电层并与其接触。
20.如权利要求15所述的器件，所述器件还包括另外的导电插塞，所述另外的导电插塞形成于所述第一绝缘层中，与所述晶体管的所述区域的另一个电连接。
21.如权利要求20所述的器件，所述另外的导电插塞具有所述第一和第二导电材料插塞。
22.一种存储器件，其包含：
第一绝缘层；
形成于所述第一绝缘层中的加热电极，所述加热电极具有从所述第一绝缘层暴露的表面部分；
形成于所述第一绝缘层上的导电层，所述导电层具有第一表面部分和第二表面部分；
相变层，所述相变层形成为与所述加热电极的所述表面部分接触，并且在所述导电层上伸长以与所述导电层的第一表面部分接触；
第二绝缘层，所述第二绝缘层形成于所述相变层和所述导电层上；以及
导电插塞，所述导电插塞形成于所述第二绝缘层中，与所述导电层的所述第二表面部分接触。
23.如权利要求22所述的器件，所述器件还包括形成于所述第一绝缘层中的复合导电插塞，所述复合导电插塞包含第一导电材料以及第二导电材料，所述第一导电材料与所述第二导电材料相比，产生更多热量，所述加热电极与所述复合导电插塞的所述第一导电材料接触。
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