CN101005037A - 一种半导体器件制造方法 - Google Patents
一种半导体器件制造方法 Download PDFInfo
- Publication number
- CN101005037A CN101005037A CN 200610147713 CN200610147713A CN101005037A CN 101005037 A CN101005037 A CN 101005037A CN 200610147713 CN200610147713 CN 200610147713 CN 200610147713 A CN200610147713 A CN 200610147713A CN 101005037 A CN101005037 A CN 101005037A
- Authority
- CN
- China
- Prior art keywords
- adopt
- silicon dioxide
- vapor deposition
- technique
- chemical vapor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种半导体器件制造方法，步骤为：首先形成晶体管器件的源/漏极，再形成栅极；在形成栅极的工艺过程中，采用原子层化学气相淀积技术生长二氧化硅栅电极绝缘层、使用化学气相淀积技术生长多晶硅电极、采用化学机械抛光技术移除表面多余的多晶硅，形成无侧墙的半导体晶体管器件。本发明利用半导体多晶硅化学机械抛光技术代替等离子体刻蚀技术制造无侧墙的半导体器件，避免等离子体对器件栅电极绝缘层的损伤，从而降低漏电流。
Description
【技术领域】
本发明涉及集成电路制造领域，特别涉及一种半导体器件制造方法。
【背景技术】
半导体器件已经从普通的单一功能分离元件，演变成整合高密度多功能的集成电路；由最初的IC(集成电路)随后发展到LSI(大规模集成电路)，VLSI(超大规模集成电路)，直至今天的ULSI(特大规模集成电路)，其功能更为全面强大。考虑到为了进一步缩小器件的面积，图形也必须不断缩小，同时为了不断提高器件的工作频率和响应速度，其栅电极绝缘层厚度也必须不断减薄，这就会导致器件的漏电流会不断提高，过高的漏电流无疑会导致器件的失效。根据统计，随着工艺技术的不断进步，漏电流也呈指数形式向上增长。在漏电流的成因中，栅电极等离子体刻蚀带来的栅电极绝缘层损伤是一个主要原因，因此如何解决这一问题一直是业界注视的焦点。通常情况下，工程师们采用降低反应离子的能量和等离子体的密度，以及减少离子对栅氧绝缘层的轰击来改善等离子体刻蚀的表现，但这并不能最终解决问题，而且其副反应是使用这种等离子体刻蚀技术会影响刻蚀的图形形貌，进而也使器件的表现大打折扣。
此外，半导体常规芯片生产中主要采用有侧墙器件结构，该结构的优势在于能够便于实现器件的离子注入自对准工艺，但是不利之处是这种方法会导致栅电极之间的间距无法缩小，从而会占用较大的器件面积。为了克服上述问题，业界也提出了无侧墙的技术解决方案，常规是采用更多的掩膜版实现源/漏电极，其工艺相对复杂、成本较高、目前并无商用。
化学机械抛光(CMP)方法是一种常用的使用抛光垫和抛光浆平整化硅层或暴露底层绝缘层的方法。有效的CMP工艺提供平整的衬底表面而没有小规模的不平整、大规模的图形差异。另外，CMP工艺抑制凹陷(过度抛光硅层使得硅层比绝缘层低)和腐蚀(去除绝缘层)到最小程度。
在自对准FET器件等的情况，晶体管电极或电容器电极通过在衬底表面凹陷部分嵌入硅层来形成。
请参见日本专利JP-A2002-51885中揭示的一种常规平整化技术。氧化硅等形成的绝缘层在硅原片等半导体层上形成。绝缘层被图形化或在图形化的底层上形成，这样使其具有凸出和凹陷部分的不平整外表面。在此后的化学和机械抛光硅层步骤中，绝缘层在去除硅层凸出部分时具有用作停止层的功能。进一步，在上述衬底的整个面上，形成多晶硅层以覆盖绝缘层。多晶硅层的外表面复制了包括绝缘层的底层的表面结构，形成一系列凹陷部分和凸出部分使暴露的面不平整。接着使用多晶硅抛光浆，绝缘层上的多晶硅层通过化学机械抛光去除。相应的，多晶硅的嵌入图形在绝缘层的凹陷部分中形成。
然而，在该方法中，衬底表面的凹陷部分中的多晶硅层连续地暴露在多晶硅抛光浆和抛光垫中。硅层的凹陷发生，使得嵌入的多晶硅层的厚度不均匀。特别是，多晶硅图案的宽度等于或大于1μm的情况，凹陷显著。该过度抛光硅层使得制备导线或电极的嵌入的硅层不均匀，或消除了硅层区域，导致晶体管特性的不均匀性和导线电阻或电极消失，或导线不连接，这些使工艺成品率降低。
因此，有必要提出一种改进的半导体集成电路制造工艺的方法，能较好的解决现有技术存在的问题。
【发明内容】
本发明的目的是提供一种新颖的半导体集成电路制造工艺的方法，利用半导体多晶硅化学机械抛光技术代替等离子体刻蚀技术制造无侧墙的半导体器件，避免等离子体对器件栅电极绝缘层的损伤，从而降低漏电流。
为解决上述技术问题，本发明的技术方案如下：首先形成晶体管器件的源/漏极，再形成栅极；在形成栅极的工艺过程中，采用原子层化学气相淀积技术生长二氧化硅栅电极绝缘层、使用化学气相淀积技术生长多晶硅电极、采用化学机械抛光技术移除表面多余的多晶硅，形成无侧墙的半导体晶体管器件。
进一步地，发明中所述的半导体器件制造工艺，包括如下步骤：
(1)完成器件之间的二氧化硅绝缘区域的制造，并清洗；
(2)采用化学气相淀积技术生长二氧化硅并清洗；
(3)采用光刻技术，制造注入掩蔽层；
(4)注入掺杂元素，形成器件源/漏极；
(5)采用湿法刻蚀技术移除器件源/漏极上方二氧化硅；
(6)移除光刻胶、清洗并制造金属硅化物；
(7)再次采用化学气相淀积技术生长二氧化硅并清洗；
(8)采用光刻技术，形成栅电极图形；
(9)再次采用湿法刻蚀技术移除栅电极区域的二氧化硅并清洗；
(10)采用原子层化学气相淀积技术生长二氧化硅栅电极绝缘层，随后使用化学气相淀积技术生长多晶硅电极；
(11)采用化学机械抛光技术移除表面多余的多晶硅，清洗，完成制造过程。
其中，步骤(2)和(7)所述的化学气相淀积技术生长二氧化硅，厚度为1纳米至1000纳米。
其中，步骤(10)所述的原子层化学气相淀积技术生长二氧化硅栅电极绝缘层，厚度为1埃至100埃。
其中，步骤(10)所述的化学气相淀积技术生长多晶硅电极，厚度为1纳米至1000纳米。
本发明的优点在于：利用半导体多晶硅化学机械抛光技术，并依靠光刻技术、化学气相淀积技术、原子层化学气相淀积技术、湿法刻蚀技术制造无侧墙的半导体器件，彻底取代传统多晶硅栅电极的等离子刻蚀技术，从而避免了等离子体对器件栅电极绝缘层的损伤，降低了漏电流，并进一步缩小器件尺寸。
【附图说明】
图1是完成二氧化硅绝缘区域的硅衬底剖视图；
图2是化学气相淀积技术生长二氧化硅的剖视图；
图3是光刻注入掩蔽层的剖视图；
图4是注入掺杂形成器件源/漏的剖视图；
图5是采用湿法刻蚀技术移除器件源/漏上方二氧化硅的剖视图；
图6是移除光刻胶并制造金属硅化物的剖视图；
图7是再次采用化学气相淀积技术生长二氧化硅的剖视图；
图8是光刻形成栅电极图形的剖视图；
图9是湿法刻蚀移除栅电极区域的二氧化硅的剖视图；
图10是生长二氧化硅栅电极绝缘层和多晶硅电极的剖视图；
图11是利用化学机械抛光技术移除表面多余的多晶硅完成器件制造的剖视图。
标号说明：
1、硅衬底；2、二氧化硅器件绝缘区域；3、二氧化硅；4、光刻胶；5、器件注入区域；6、金属硅化物；7、栅氧绝缘层；8、多晶硅电极
【具体实施方式】
以下结合附图和具体实施例对本发明作详细说明。
本发明工艺方法包括如下步骤：
(1)完成器件之间的二氧化硅绝缘区域的制造，并清洗；请参照图1，此步骤中在硅衬底1两侧形成二氧化硅器件绝缘区域2。
(2)采用化学气相淀积技术生长二氧化硅，其厚度为50纳米并清洗；请参见图2，此步骤在硅衬底1两侧以及二氧化硅器件绝缘区域2上方形成二氧化硅层3。所述二氧化硅层3的厚度可为1纳米～1000纳米，在本实施例中取50纳米。
(3)采用光刻技术，制造注入掩蔽层；参见图3，利用光刻技术将光刻胶4涂布于二氧化硅层3之上，曝光后仅剩余不需要离子注入部分的光刻胶4形成注入掩蔽层。
(4)注入掺杂元素，形成器件源/漏极；参见图4，由于掩蔽层区域以及二氧化硅器件绝缘区域2的阻隔，掺杂元素不能进入，而衬底中无阻隔的部分形成一定深度的器件注入区域5。
(5)采用湿法刻蚀技术移除器件源/漏极上方二氧化硅；请参见图5，刻蚀后仅留下掩蔽层下方的二氧化硅层3。
(6)移除光刻胶、清洗并制造金属硅化物；参见图6，在器件注入区域5上方形成金属硅化物6。
(7)再次采用化学气相淀积技术生长二氧化硅，其厚度为50纳米并清洗；参见图7，再次在整个晶圆上方形成二氧化硅层3。所述二氧化硅层3的厚度可为1纳米～1000纳米，在本实施例中取50纳米。
(8)采用光刻技术，形成栅电极图形；参见图8，再次利用光刻胶4曝光形成栅电极图形。
(9)再次采用湿法刻蚀技术移除栅电极区域的二氧化硅并清洗；参见图9，利用遮蔽层刻蚀二氧化硅层3。
(10)采用原子层化学气相淀积技术生长二氧化硅栅电极绝缘层，厚度为10埃。随后使用化学气相淀积技术生长多晶硅电极，厚度为150纳米。如图10所示栅极绝缘层7形成于栅极之上，多晶硅电极8沉积在整个晶圆之上。所述二氧化硅栅电极绝缘层的厚度为1埃～100埃，在本实施例中取10埃。所述多晶硅电极厚度为1纳米～1000纳米，在本实施例中取150纳米。
(11)如图11所示，采用化学机械抛光技术移除表面多余的多晶硅，清洗，并在剩余的多晶硅电极8上生成金属硅化物6，完成整个制造过程。
以上所述仅为本发明的较佳实施例而已，并非用来限定本发明的实施范围。即凡依本发明申请专利范围的内容所作的等效变化与修饰，都应为本发明的技术范畴。
Claims (5)
1、一种半导体器件制造方法，其特征在于该方法的步骤为：首先形成晶体管器件的源/漏极，再形成栅极；在形成栅极的工艺过程中，采用原子层化学气相淀积技术生长二氧化硅栅电极绝缘层、使用化学气相淀积技术生长多晶硅电极、采用化学机械抛光技术移除表面多余的多晶硅，形成无侧墙的半导体晶体管器件。
2、如权利要求1所述的半导体器件制造方法，其特征在于，包括如下步骤：
(1)完成器件之间的二氧化硅绝缘区域的制造，并清洗；
(2)采用化学气相淀积技术生长二氧化硅并清洗；
(3)采用光刻技术，制造注入掩蔽层；
(4)注入掺杂元素，形成器件源/漏极；
(5)采用湿法刻蚀技术移除器件源/漏极上方二氧化硅；
(6)移除光刻胶、清洗并制造金属硅化物；
(7)再次采用化学气相淀积技术生长二氧化硅并清洗；
(8)采用光刻技术，形成栅电极图形；
(9)再次采用湿法刻蚀技术移除栅电极区域的二氧化硅并清洗；
(10)采用原子层化学气相淀积技术生长二氧化硅栅电极绝缘层，随后使用化学气相淀积技术生长多晶硅电极；
(11)采用化学机械抛光技术移除表面多余的多晶硅，清洗，完成制造过程。
3、如权利要求2所述的半导体器件制造方法，其特征在于采用化学气相淀积技术生长二氧化硅，其厚度为1纳米至1000纳米。
4、如权利要求1或2所述的半导体器件制造方法，其特征在于采用原子层化学气相淀积技术生长二氧化硅栅电极绝缘层，其厚度为1埃至100埃。
5、如权利要求1或2所述的半导体器件制造方法，其特征在于采用化学气相淀积技术生长多晶硅电极，其厚度为1纳米至1000纳米。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200610147713 CN101005037A (zh) | 2006-12-21 | 2006-12-21 | 一种半导体器件制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200610147713 CN101005037A (zh) | 2006-12-21 | 2006-12-21 | 一种半导体器件制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101005037A true CN101005037A (zh) | 2007-07-25 |
Family
ID=38704075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 200610147713 Pending CN101005037A (zh) | 2006-12-21 | 2006-12-21 | 一种半导体器件制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101005037A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102270576A (zh) * | 2011-09-01 | 2011-12-07 | 上海宏力半导体制造有限公司 | Mos晶体管制造方法 |
| CN102800574A (zh) * | 2011-05-26 | 2012-11-28 | 中国科学院微电子研究所 | 多晶硅栅极的制造方法 |
| CN103219368A (zh) * | 2012-01-18 | 2013-07-24 | 格罗方德半导体公司 | 在替代栅极结构上方形成栅极覆盖层的方法以及相关装置 |
| CN104882362A (zh) * | 2015-05-25 | 2015-09-02 | 上海华力微电子有限公司 | 氧化硅层清洗工艺及改善阱注入前光刻残留的方法 |
-
2006
- 2006-12-21 CN CN 200610147713 patent/CN101005037A/zh active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102800574A (zh) * | 2011-05-26 | 2012-11-28 | 中国科学院微电子研究所 | 多晶硅栅极的制造方法 |
| CN102270576A (zh) * | 2011-09-01 | 2011-12-07 | 上海宏力半导体制造有限公司 | Mos晶体管制造方法 |
| CN103219368A (zh) * | 2012-01-18 | 2013-07-24 | 格罗方德半导体公司 | 在替代栅极结构上方形成栅极覆盖层的方法以及相关装置 |
| US10199479B2 (en) | 2012-01-18 | 2019-02-05 | Globalfoundries Inc. | Methods of forming a gate cap layer above a replacement gate structure |
| CN104882362A (zh) * | 2015-05-25 | 2015-09-02 | 上海华力微电子有限公司 | 氧化硅层清洗工艺及改善阱注入前光刻残留的方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108321079B (zh) | 半导体结构及其形成方法 | |
| KR20040096365A (ko) | 반도체소자의 제조방법 | |
| TWI661540B (zh) | 記憶元件的製造方法 | |
| US20070013070A1 (en) | Semiconductor devices and methods of manufacture thereof | |
| CN101005037A (zh) | 一种半导体器件制造方法 | |
| KR100597768B1 (ko) | 반도체 소자의 게이트 스페이서형성방법 | |
| CN102054672B (zh) | 在表面起伏的衬底上形成小尺寸图形的工艺方法 | |
| JP2002359369A (ja) | 半導体装置の製造方法 | |
| JP2004119905A (ja) | ポリシリコンエッチング方法 | |
| JP4283017B2 (ja) | 半導体装置の製造方法 | |
| KR100792383B1 (ko) | 반도체 소자 제조 방법 | |
| KR100719168B1 (ko) | 비정질카본을 이용한 반도체소자의 제조 방법 | |
| KR100691939B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20080074486A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR101032115B1 (ko) | 반도체 소자의 플러그 형성방법 | |
| KR100588647B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100571629B1 (ko) | 반도체 소자 제조 방법 | |
| KR20060099699A (ko) | 반도체 소자의 ｃ-할로 마스크 패턴 형성 방법 | |
| KR20040007949A (ko) | 반도체 소자의 제조 방법 | |
| KR100597090B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| CN114038752A (zh) | 一种高压mosfet器件及其制造方法 | |
| US7399669B2 (en) | Semiconductor devices and methods for fabricating the same including forming an amorphous region in an interface between a device isolation layer and a source/drain diffusion layer | |
| CN117954324A (zh) | 半导体结构的形成方法 | |
| KR20030045216A (ko) | 반도체 소자의 트렌치 형성 방법 | |
| KR100546203B1 (ko) | 반도체 소자의 소자 분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20070725 |