CN100552939C - 静电放电保护器件及其制造方法 - Google Patents

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Abstract

一种静电放电保护器件及其制造方法，包括衬底、形成在衬底中的n阱、形成在n阱上的p阱、形成在p阱上的NMOS晶体管、以及形成在p阱中的接地p+阱拾取器，该NMOS晶体管包括栅极电极、n+源极和n+漏极，其中n阱连接至NMOS晶体管的n+漏极，且n+源极接地。连接n+漏极和n阱，从而减小触发电压和衬底表面的电流密度。

Description

静电放电保护器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。更加具体而言，本发明涉及一种静电放电保护器件及其制造方法。
背景技术
包括MOS场效应晶体管(MOSFET)的集成电路可以轻易地由静电放电(ESD)所损坏。ESD可由另一IC的输入/输出(I/O)引脚、电源引脚或焊垫传递到一IC，并且可以侵害晶体管的结、电介质和单位器件。
已经开发出各种结构的ESD保护电路来保护器件免受ESD。ESD保护电路的重要角色为引导ESD电流由易受攻击电路到低阻抗路径。
这种ESD保护电路可并联连接在I/O和电源引脚于中间电路之间，并起到通过在ESD期间提供低功率电流路径将ESD电流引导至外部区域的作用。具有代表性的放电保护电路可分为硅控制整流器(SCR)和npn双极晶体管。SCR使用寄生的npnp二极管向节点Vss释放ESD电流。npn双极晶体管基于回弹现象通过MOS晶体管的寄生npn双极晶体管的工作向节点Vss释放ESD电流。对于npn双极晶体管的结构，这种ESD保护电路可使用栅极接地的NMOS晶体管(ggNMOS)。
图1为使用ggNMOS的传统ESD保护电路的电路图。图2为示出在释放电流时图1的ggNMOS的电压-电流(V-I)特性的曲线图。
参照图1，ESD保护电路5并联连接在焊垫1与中间电路3之间。ggNMOS晶体管的漏极电性连接至焊垫1。该晶体管的栅极、源极和沟道连接至接地节点Vss。
参照图2，当高于触发电压Vt的电压通过ESD施加于ggNMOS晶体管时，ggNMOS晶体管中漏极结的击穿使得电荷的一部分在衬底中流动。电荷使寄生npn晶体管开启，从而通过低阻抗路径将大量ESD电流稳定地释放至Vss节点。因此，保护中间电路3免受损伤。
三个问题会使ESD保护器件的能力降低。这些问题为在ESD期间表面电流密度的增大、热载流子问题和焦尔热。为解决此问题，硅化物阻挡层可形成在ggNMOS栅极与源极/漏极接触之间。然而，此结构需要硅化物在源极/漏极接触连接至栅极的区域分开。另外，这种结构具有增大ESD电路面积的缺点。
图3示出了用于ESD保护器件的另一种传统半导体器件，具有由n扩散层围绕的n+漏极而不增大设计面积。
参照图3，ESD保护器件形成在衬底10的p阱12处，并包括共享n+漏极2串联连接的NMOS晶体管T1和T2。每个NMOS晶体管T1和T2的源极16和p+护圈18连接至节点Vss。n+漏极20电性连接焊垫24。该器件包括围绕n+漏极20的n-扩散层22，从而克服表面电流密度的增大和热载流子问题。n-扩散层22包括n+漏极20下的空隙。
n+漏极20下的空隙具有相对较低的击穿电压。因此，在向n+漏极20施加ESD电压时，衬底电流通过该空隙产生并通过NMOS晶体管的寄生npn双极晶体管Q1和Q2释放至节点Vss。此结构可以改善ESD的耐用性，因为电流路径由衬底表面和相对较弱的晶体管通道分开。然而，这种结构通过复杂的工艺形成，因为其需要额外的层形成在n+漏极20下具有空隙的n-扩散层22。
发明内容
因此，本发明公开了一种静电放电保护器件及其制造方法，其基本克服了由于现有技术的限制和缺点导致的一个或多个问题。
本发明实施例的特征在于提供一种具有良好ESD耐性的ESD保护器件及其制造方法。
本发明实施例的另一特征在于提供一种在不增大ESD电路面积的情况下增大ESD耐性的ESD保护器件及其制造方法。
本发明实施例的又一特征在于提供一种能够无需额外复杂工艺制造的ESD保护器件及其制造方法。
本发明的上述及其它特征和优点中的至少一个可以通过提供一种静电放电保护器件来实现，其包括衬底、形成在衬底中的n阱、形成在n阱上的p阱、形成在p阱上的NMOS晶体管、以及形成在p阱中的接地p+阱拾取器，该NMOS晶体管包括栅极电极、n+源极和n+漏极，其中n阱连接至NMOS晶体管的n+漏极，且n+源极接地。
该栅极电极可以接地。该栅极电极可以电性连接至n+漏极。
该n+漏极的杂质浓度可以高于n+源极的。该n阱可以垂直延伸在n+漏极下并可以与n+漏极接触。该n阱可以垂直延伸从而与p阱形成结并且n阱和p阱的结可以与n+漏极交叠。
本发明的上述及其它特征和优点中的至少一个可以通过提供一种静电放电保护器件来实现，其包括形成在衬底中的p阱，形成在p阱上的NMOS晶体管，该NMOS晶体管包括电性连接至接地端的栅极电极和n+源极、以及电性连接至电路端的n+漏极，形成在p阱中的p+阱拾取器，电性连接至接地端，以及形成在p阱区域下的n阱，其中n阱垂直延伸从而与NMOS晶体管的n+漏极接触。
静电放电保护器件还可以包括互连线，连接至接地端，其中n+源极、栅极电极和p+阱拾取器并联连接至互连线。
本发明的上述及其它特征和优点中的至少一个可以通过提供一种静电放电保护器件来实现，其包括形成在衬底中的p阱，形成在p阱上的NMOS晶体管，该NMOS晶体管包括电性连接至电路端的栅极电极、电性连接至接地端的n+源极、以及电性连接至电路端的n+漏极，形成在p阱中的p+阱拾取器，从而电性连接至接地端，形成在p阱区域下的n阱，其中n阱垂直延伸从而与NMOS晶体管的n+漏极接触。
静电放电保护器件还可以包括第一互连线，连接至接地端，其中n+源极和p+阱拾取器并联连接至第一互连线。静电放电保护器件还可以包括第二互连线，用于连接电路端和n+漏极，其中栅极电极为第二互连线的延伸部分。
本发明的上述及其它特征和优点中的至少一个可以通过提供一种制造静电放电保护器件的方法来实现，其包括在衬底的上部形成p阱区，并在p阱区下形成n阱区，其中n阱区沿着p阱区的侧壁垂直延伸从而在衬底的表面限定p阱区与n阱区之间的结，通过在p阱区中注入杂质形成彼此分开的n+源极和n+漏极，其中n+漏极形成为与p阱区和n阱区的结交叠，通过在p阱区中注入杂质形成p+阱拾取器，以及形成连接至p+阱拾取器、n+源极和n+漏极中每一个的互连线，其中p+阱拾取器和n+源极连接至接地端，而n+漏极连接至电路端。
该方法还可以包括在形成n阱区和p阱区之前，在衬底中形成器件隔离层从而限定有源区，其中有源区包括n阱区和p阱区，n+源极、p+阱拾取器和n+漏极形成在有源区中。
该方法还可以包括在形成n阱区和p阱区之后，在衬底中形成器件隔离层从而限定有源区，其中有源区包括n阱区和p阱区，n+源极、p+阱拾取器和n+漏极形成在有源区中。
连接至n+漏极的互连线可以延伸在n+源极和n+漏极之间区域的上方，使得互连线的边缘与n+源极交叠。
本发明的上述及其它特征和优点中的至少一个可以通过提供一种制造连接于电路端和接地端之间的静电放电保护器件的方法来实现，其包括在衬底的上部形成p阱区，并在p阱区下形成n阱区，其中n阱区沿着p阱区的侧壁垂直延伸从而在衬底的表面限定p阱区与n阱区之间的结，在p阱区上形成栅极电极，在栅极电极每一侧的衬底中注入杂质从而形成n+源极和n+漏极，其中n+漏极形成为与p阱区和n阱区之间的结交叠，在p阱区中注入杂质从而形成p+阱拾取器，以及形成连接至p+阱拾取器、栅极电极、n+源极和n+漏极中每一个的互连线，其中p+阱拾取器和n+源极连接至接地端，而n+漏极连接至电路端。
该方法还可以包括在形成n阱区和p阱区之前，在衬底中形成器件隔离层从而限定有源区，其中有源区包括n阱区和p阱区，栅极电极跨过有源区中p阱区的上方，以及其中在栅极电极一侧的有源区包括p阱区，而在栅极电极另一侧的有源区包括p阱区和n阱区。
该方法还可以包括在形成n阱区和p阱区之后，在衬底中形成器件隔离层从而限定有源区，其中有源区包括n阱区和p阱区，以及其中栅极电极跨过有源区中p阱区的上方，而在栅极电极一侧的有源区为p阱区，在另一侧的有源区包括p阱区和n阱区。
附图说明
通过参照附图详细介绍本发明的典型实施例，将使其上述和其它特征及优点更加明显易懂，附图中：
图1为使用ggNMOS晶体管的ESD保护电路的电路图；
图2为示出释放静电电流时图1的ggNMOS晶体管的电压-电流(V-I)特性的曲线图；
图3示出了用于ESD保护器件的另一种传统半导体器件；
图4A示出了根据本发明第一实施例的ESD保护器件的截面图；
图4B为根据本发明第一实施例的ESD保护器件的等效电路图；
图5A示出了根据本发明第二实施例的ESD保护器件的截面图；
图5B为根据本发明第二实施例的ESD保护器件的等效电路图；
图6至8示出了制造根据本发明第一实施例的ESD保护器件的方法中各阶段的截面图；以及
图9至11示出了制造根据本发明第二实施例的ESD保护器件的方法中各阶段的截面图。
具体实施方式
于2003年12月15日提交韩国知识产权局、名为“静电放电保护器件及其制造方法”的韩国专利申请2003-91308全文作为参考在此引入。
现在，经参照附图更加全面地介绍本发明，附图中示出了本发明的典型实施例。然而，本发明可以按不同的形式实施，并且不应限于在此提出的实施例。提供这些实施例是为了使本公开更加透彻和完整，并将本发明的范围完全传达给本领域技术人员。附图中，膜、层和区域的尺寸为说明清楚起见而放大。另外，应理解，在称一层在另一层“下”时，其可以直接在下面，也可以有一个或更多个中间层存在。另外，应理解，在称一层在两层“之间”时，可以仅有该层在该两层之间，也可以有一个或更多个中间层存在。相同的附图标记始终表示相同的元件。
图4A示出了根据本发明第一实施例的ESD保护器件的截面图。
参照图4A，ESD保护器件包括形成在衬底50中的n阱52和形成在n阱52上的p阱54。p阱54延伸至衬底50的表面。n阱52包括沿着p阱54的侧壁垂直延伸至衬底50表面的部分。器件隔离层56形成在衬底50中从而限定有源区。有源区包括形成p阱的区域(以下称作p阱区)和形成n阱的区域(以下称作n阱区)。栅极电极58形成在有源区上。栅极电极58跨过有源区，尽管图中未示出，其可以延伸至器件隔离层56上方。栅极电极58将有源区分为在栅极电极58的一侧包括p阱区和n阱区的有源区第一部分和在栅极电极58的另一侧包括p阱区的有源区第二部分。n+源极64和n+漏极62形成在有源区中栅极电极58的每一侧。栅极电极58、n+源极64和n+漏极62构成了NMOS晶体管。n+源极64形成在p阱54中，n+漏极62形成为覆盖p阱54和n阱52。
通常，NMOS晶体管的源极和漏极形成在p阱或p衬底中，但根据本发明的ESD保护器件中NMOS晶体管的n+漏极62与p阱54和n阱52交叠并与n阱52接触。n+漏极62的杂质浓度可以高于n+源极64的，因为n阱52的影响。
掺杂有杂质的p+阱拾取器66形成在p阱区54中。p+阱拾取器66可以通过器件隔离层56由NMOS晶体管分开。n+漏极62连接至集成电路的电路端60。n+源极64和p+阱拾取器66连接至接地端。电路端60可以为输入/输出(I/O)引脚、数据引脚或电源引脚，并且可以电性连接至中间电路。栅极电极58起到了将n+源极64由n+漏极62分开从而形成寄生npn双极晶体管基极的作用。然而，栅极电极58可以连接至接地端，从而通过ESD保护电路防止NMOS晶体管由于p阱54的电压降而非正常工作。
尽管图4A中示出的是典型连续栅极电极，但NMOS晶体管可采用插指结构的栅极电极从而释放大量的电流。在此情况下，n阱52垂直延伸从而连接至n+漏极62。另外，p+阱拾取器66可以形成在p阱54中，成为围绕ESD保护电路的保护环型。
图4B为根据本发明第一实施例的ESD保护器件的等效电路图。
ESD保护器件使用NMOS晶体管中的寄生npn双极晶体管的并联电路工作。n+源极64、n+漏极62和p阱54分别对应于第一npn双极晶体管Q11的发射极、集电极和基极。n+源极64、n阱52和p阱54分别对应于第二npn双极晶体管Q12的发射极、集电极和基极。
当将ESD电压施加于n+漏极62从而击穿n+源极64、n阱52和p阱54之中的结时，第一和第二npn双极晶体管Q11和Q12触发。p阱54的寄生电阻R1和R2导致的电压降驱动第一和第二npn双极晶体管Q11和Q12，从而通过接地端立即地释放ESD电流。ESD保护器件通过横向npn双极晶体管Q11和纵向npn双极晶体管Q12的工作释放ESD电流。横向npn双极晶体管Q11包括n+源极64、n+漏极62和p阱54。纵向npn双极晶体管Q12包括n+源极64、n阱52和p阱54。因此，放电电流扩散，从而降低了衬底的表面电流，并抑制了由衬底表面产生的焦尔热。
n阱52的杂质提高了n+漏极62的杂质浓度。因此，n+漏极62与p阱54之间的结击穿电压可以降低，从而为双极晶体管提供较低的触发电压。在此情况下，n+漏极62的杂质浓度在p阱54、n阱52和n+漏极62彼此接触的部分最高。因此，这部分首先击穿，从而降低了邻近栅极处表面的电流密度。
图5A示出了根据本发明第二实施例的ESD保护器件的截面图。
参照图5A，ESD保护器件类似地包括具有连接于n阱52的n+漏极62。n阱52和p阱54形成在衬底50中。p阱54延伸至衬底50的表面。n阱52的一部分沿着p阱54的侧壁垂直延伸至衬底50表面。器件隔离层56形成在衬底50中从而限定有源区。有源区包括形成p阱区和n阱区。栅极电极58形成在有源区上。栅极电极58跨过有源区，尽管图中未示出，其可以延伸至器件隔离层56上方。栅极电极58将有源区分为在栅极电极58的一侧包括p阱区和n阱区的有源区第一部分和在栅极电极58的另一侧仅包括p阱区的有源区第二部分。n+源极64和n+漏极62形成在有源区中栅极电极58的每一侧。栅极电极58、n+源极64和n+漏极62构成了NMOS晶体管。在本发明的第二实施例中，可以较厚的介电层(图5A中未示出，图11中的224)插在栅极电极58与有源区之间。n+源极64形成在p阱54中，n+漏极62形成为覆盖p阱54和n阱52。因此，ESD保护器件中的NMOS晶体管的漏极包括覆盖p阱54和n阱52的漏极62，从而与n阱62接触。n+漏极62可以具有高于n+源极64的杂质浓度，由于n阱52的影响。
掺杂有杂质的p+阱拾取器66形成在p阱54中。p+阱拾取器66可以通过器件隔离层56由NMOS晶体管分开。n+漏极62连接至集成电路的电路端60。在本发明第二实施例中，n+源极64和p+阱拾取器66连接至接地端，栅极电极58和n+漏极62连接至电路端60。NMOS晶体管的阈值电压可以较高，从而保持ESD保护器件的NMOS晶体管处于关闭的稳定状态。因此，绝缘层插在栅极电极58与有源区之间。栅极电极58可以为将在下面介绍的、连接至n+漏极62的互连线的延伸部分。在此情况下，间层介电层可以对应于栅极绝缘层。
尽管图5A中示出的是典型连续栅极电极，但NMOS晶体管可采用插指结构的栅极电极从而释放大量的电流。在此情况下，n阱52垂直延伸从而连接至n+漏极62。另外，p+阱拾取器66可以形成在p阱54中，成为围绕ESD保护电路的保护环型。
图5B为根据本发明第二实施例的ESD保护器件的等效电路图。
参照图5B，ESD保护器件使用NMOS晶体管T11和NMOS晶体管T11中的寄生npn双极晶体管Q21和Q22工作。n+源极64、n+漏极62和p阱54分别对应于第一npn双极晶体管Q21的发射极、集电极和基极。n+源极64、n阱52和p阱54分别对应于第二npn双极晶体管Q22的发射极、集电极和基极。
当由于将ESD电压施加于n+漏极62而导致n+源极64、n阱52和p阱54之中的结击穿时，第一和第二npn双极晶体管Q21和Q22触发。由于p阱54的寄生电阻R21和R22导致的电压降驱动第一和第二npn双极晶体管Q21和Q22，使得ESD电流立即地向接地端释放。ESD保护器件通过横向npn双极晶体管Q21、纵向npn双极晶体管Q22和NMOS晶体管T11的工作释放ESD电流。横向npn双极晶体管Q21包括n+源极64、n+漏极62和p阱54。纵向npn双极晶体管Q22包括n+源极64、n阱52和p阱54。即，该些晶体管在n+漏极62与p阱54之间的结击穿电压、n阱52与p阱54之间的结击穿电压、以及NMOS晶体管T11的阈值电压中较低的一个处触发，由此立即释放ESD电流。
图6至8示出了制造根据本发明第一实施例的ESD保护器件的方法中阶段的截面图。
参照图6，深n阱102通过在衬底100中注入杂质而形成。垂直n阱104通过在衬底100中注入杂质而形成。深n阱102与衬底表面分开预定距离。垂直n阱104连接至深n阱102并垂直延伸至衬底100的表面。
CMOS集成电路可具有各种阱结构。例如，集成电路可包括形成NMOS晶体管的p阱、形成PMOS晶体管的n阱、以及用于阱偏置和阱隔离的口袋p阱等。因此，通过改变现有的设计可以形成深n阱102和垂直n阱104无须额外的工艺。器件隔离层108可以在形成阱前形成。第一有源区110a为待形成ESD保护器件的NMOS晶体管的区域。第二有源区110b为待形成阱拾取器的区域。在备选构造中，第二有源区110b可以略去，阱拾取器可以形成在第一有源区110a中。第一有源区110a的表面包括形成p阱106的p阱区和形成垂直n阱104的n阱区。
参照图7，栅极电极112形成在第一有源区110a上。栅极绝缘层111插在栅极电极112与第一有源区110a之间。栅极电极112跨过第一有源区110a上，延伸在器件隔离区108上方。栅极电极112将第一有源区110a分为两部分。在栅极电极112一侧的第一有源区110a为p阱区，在栅极电极112另一侧的第一有源区110a包括p阱区和n阱区。通过向第一有源区110a中注入杂质，n+源极116和n+漏极114形成在栅极电极112的每一侧。n+源极116形成在p阱区中，n+漏极114形成为覆盖p阱区和n阱区。由此，n+漏极114连接至垂直n阱104。杂质注入在p阱区中从而形成p+阱拾取器118。p+阱拾取器118形成在第二有源区110b中。如上所述，若第二有源区110b未形成，p+阱拾取器118可形成为具有围绕ESD保护器件的保护环形状。通过采用保护环结构，其能够防止流经p阱106的ESD电流沿一个方向集中带来的电流密度增大。
p+阱拾取器118、n+源极116和n+漏极114可以在中间电路中形成扩散层期间形成。由此，可以根据形成中间电路的顺序改变形成顺序。
参照图8，间层介电层124形成在衬底的整个表面上。构图间层介电层124从而形成暴露出p+阱拾取器118、n+源极116、n+漏极114和栅极电极112中每个的接触孔。尽管未在图8中示出，暴露出栅极电极112的接触孔可以设置在器件隔离层108上方。即，暴露栅极电极112的接触孔可以形成在栅极电极112延伸至器件隔离层108上方的部分上。
包括第一互连线126和第二互连线128的互连线随后形成在间层介电层124上。第一互连线126延伸通过接触孔之一从而接触n+源极116。第二互连线128延伸通过接触孔之一从而接触n+漏极114。第一互连线126可以延伸通过另一接触孔从而接触栅极电极112。附图中，第一互连线126和第二互连线128示出为单层，但第一和第二互连线126和128可具有多层结构。即，局部互连线可形成在间层介电层124上，随后另一层间层介电层可进一步形成在局部互连线上，使得可以形成全局互连线从而连接局部互连线。局部互连线和全局互连线可使用传统的多层互连线技术形成。
在形成间层介电层124之前，硅化层122可以进一步形成在n+源极116、n+漏极114和p+阱拾取器118的表面上。额外的硅化层(未示出)可以形成在栅极电极112的顶面上。硅化层122可以通过应用传统的自对准硅化工艺形成。间隔壁图形120可以防止硅化层122和栅极电极112短路，并且还形成了硅化层与结之间的镇流电阻。即使未形成硅化层122，间隔壁图形120(spacer pattern)可以共同形成在集成电路器件中，从而结驱动中间电路。
尽管未在图中示出，第一互连线126连接至接地端，第二互连线128连接至电路端，类似于图4A所示。
图9至11示出了制造根据本发明第二实施例的ESD保护器件的方法中各阶段的截面图。
参照图9，深n阱202通过在衬底200中注入杂质而形成。垂直n阱204通过在衬底中注入杂质而形成。深n阱202与衬底表面200分开预定距离。垂直n阱204连接至深n阱202并垂直延伸至衬底200的表面。深n阱202和垂直n阱204可以通过改变传统设计而无需额外的工艺来形成。
p阱206通过在深n阱202上在衬底200中注入杂质而形成。器件隔离层208可以在衬底200中形成，包括用于限定第一有源区210a和第二有源区210b的阱。器件隔离层208在形成该些阱以前形成。第二有源区210b为待形成阱拾取器的区域。若阱拾取器形成在第一有源区210a中，可以不形成第二有源区210b。第一有源区210a的表面包括形成p阱206的p阱区和形成垂直n阱204的n阱区。
虚拟栅极图形212形成在有源区210a上。虚拟栅极图形212跨过第一有源区210a的上方，且其一部分延伸在器件隔离层208上。第一有源区210a在虚拟栅极图形212一侧的部分为p阱区，第一有源区210a在虚拟栅极图形212另一侧的另一部分包括p阱区和n阱区。杂质注入在第一有源区210a中，使得n+源极216和n+漏极214形成在虚拟栅极图形(dummy gatepattern)212的每一侧。n+源极216和n+漏极214形成为交叠于p阱区和n阱区。由此，n+漏极214连接至垂直n阱204。杂质注入在p阱区中，从而形成p+阱拾取器218。p+阱拾取器218形成在第二有源区210b中。若第二有源区210b未形成，如上所述，p+阱拾取器218可以形成在第一有源区210a中。可以形成p+阱拾取器218使其具有围绕ESD保护器件的保护环形状。通过采用保护环结构，从而防止流经p阱206的ESD电流沿一个方向集中带来的电流密度增大。
p+阱拾取器218、n+源极216和n+漏极214可以在形成中间电路的杂质扩散层时形成。由此，形成该些元件的顺序可以根据形成中间电路的顺序改变。
参照图10，间层介电层224形成在中间电路的整个表面上。构图间层介电层224从而形成暴露出p+阱拾取器218、n+源极216和n+漏极214中每个的接触孔225。可以在形成间层介电层224之前去除虚拟栅极图形212。若虚拟栅极图形212为绝缘层，间层介电层224可以形成在虚拟栅极图形212上，并随后平整化。
在形成间层介电层224之前，可以在n+源极216、n+漏极214和p+阱拾取器218的表面上进一步形成硅化层222。在此情况下，硅化层可以不形成在n+源极216与n+漏极214之间的区域，因为虚拟栅极图形212。虚拟栅极图形212可以在去除硅化层222后随后去除。
参照图11，包括第一互连线226和第二互连线228的互连线形成在间层介电层224上。第一互连线226延伸通过接触孔225从而连接至p+阱218和n+源极216。第二互连线228延伸通过接触孔225之一从而连接至n+漏极214。第二互连线228可以延伸在n+源极216与n+漏极214之间的区域上方。在此情况下，第二互连线228的侧壁可以与n+源极216交叠。若高于预定电平的电压施加于第二互连线228，沟道可以形成在n+源极216与n+漏极214之间的第一有源区210a处。即，第二互连线228的延伸部分G、n+源极216和n+漏极214可以构成MOS晶体管。在此情况下，延伸部分G与第一有源区210a之间的间层介电层224可以对应于MOS晶体管的栅极间层介电层。在图11中，第一和第二互连线226和228示为单层，但第一和第二互连线226和228的每一个可以形成为具有多层结构。即，局部互连线可形成在间层介电层224上，随后另一层间层介电层可以额外地形成在局部互连线上，由此形成用于连接局部互连线的全局互连线。局部互连线和全局互连线可使用传统的多层互连线技术形成。
尽管未在图中示出，第一互连线226连接至接地端，第二互连线228连接至电路端，类似于图5A所示。当ESD电压施加于第二互连线228时，ESD保护器件工作。若ESD电压高于预定电平，第二互连线228的延伸部分G可以形成形成于n+源极216与n+漏极214之间的沟道，从而通过n+源极216释放ESD电流至接地端。
根据本发明，ESD电流通过横向npn双极晶体管和垂直npn双极晶体管两者的工作经接地端释放，使得若衬底表面的电流密度可以减小。由于电流根据由衬底表面隔开的衬底的体路径释放，由衬底表面产生的焦尔热可以抑制。另外，n阱和n+漏极连接在一起，使得n+漏极的杂质浓度由于n阱的杂质而增大。若触发电压降低，ESD得到有效抑制，并且可以减小ESD保护器件的压力。
另外，连接至漏极的n阱可以在形成中间电路的阱结构的同时形成，仅改变通常的设计。由此，由于不需要额外的工艺，因此可以原状应用现存的工艺。另外，本发明改变了阱结构而不增大横向尺寸，使得ESD保护器件可以具有改善的耐性而不增大面积。
本发明的典型实施例已经在此公开，尽管采用了具体的术语，使用其且仅以一般性和说明性的认识解释，而不以限制为目的。因此，本领域技术人员将理解可以在不脱离由所附权利要求限定的本发明的实质和范围的基础上对形式和细节进行各种改变。

Claims (21)

1.一种静电放电保护器件，包括：
衬底；
n阱，形成在衬底中；
p阱，形成在n阱上；
NMOS晶体管，形成在p阱上，该NMOS晶体管包括栅极电极、n+源极和n+漏极；以及
接地p+阱拾取器，形成在p阱中作为保护环型，
其中n阱连接至NMOS晶体管的n+漏极，且n+源极接地。
2.如权利要求1所述的器件，其中该栅极电极接地。
3.如权利要求1所述的器件，其中该栅极电极电性连接至n+漏极。
4.如权利要求1所述的器件，其中该n+漏极的杂质浓度高于n+源极的杂质浓度。
5.如权利要求1所述的器件，其中该n阱垂直延伸在n+漏极下并与n+漏极接触。
6.如权利要求1所述的器件，其中该n阱垂直延伸从而与p阱形成结；以及
其中n阱和p阱的结与n+漏极交叠。
7.一种静电放电保护器件，包括：
p阱，形成在衬底中；
NMOS晶体管，形成在p阱上，该NMOS晶体管包括电性连接至接地端的栅极电极和n+源极、以及电性连接至电路端的n+漏极；
p+阱拾取器，形成在p阱区中作为保护环型，电性连接至接地端；以及
n阱，形成在p阱区域下，其中n阱垂直延伸从而与NMOS晶体管的n+漏极接触。
8.如权利要求7所述的器件，还包括互连线，连接至接地端，
其中n+源极、栅极电极和p+阱拾取器并联连接至互连线。
9.如权利要求7所述的器件，其中该n+漏极的杂质浓度高于n+源极的杂质浓度。
10.一种静电放电保护器件，连接至电路端和接地端，包括：
p阱，形成在衬底中；
NMOS晶体管，形成在p阱上，该NMOS晶体管包括电性连接至电路端的栅极电极、电性连接至接地端的n+源极、以及电性连接至电路端的n+漏极；
p+阱拾取器，形成在p阱区中作为保护环型，从而电性连接至接地端；以及
n阱，形成在p阱区域下，其中n阱垂直延伸从而与NMOS晶体管的n+漏极接触。
11.如权利要求10所述的器件，还包括第一互连线，连接至接地端，
其中n+源极和p+阱拾取器并联连接至第一互连线。
12.如权利要求10所述的器件，还包括第二互连线，用于连接电路端和n+漏极，其中栅极电极为第二互连线的延伸部分。
13.如权利要求10所述的器件，其中该n+漏极的杂质浓度高于n+源极的杂质浓度。
14.一种制造静电放电保护器件的方法，包括：
在衬底的上部形成p阱区，并在p阱区下形成n阱区，其中n阱区沿着p阱区的侧壁垂直延伸从而在衬底的表面限定p阱区与n阱区之间的结；
通过在p阱区中注入杂质形成彼此分开的n+源极和n+漏极，其中n+漏极形成为与p阱区和n阱区的结交叠；
通过在p阱区中注入杂质形成p+阱拾取器作为保护环型；以及
形成连接至p+阱拾取器、n+源极和n+漏极中每一个的互连线，其中p+阱拾取器和n+源极连接至接地端，而n+漏极连接至电路端。
15.如权利要求14所述的方法，还包括在形成n阱区和p阱区之前，在衬底中形成器件隔离层从而限定有源区，
其中有源区包括n阱区和p阱区，并且n+源极、p+阱拾取器和n+漏极形成在有源区中。
16.如权利要求14所述的方法，还包括在形成n阱区和p阱区之后，在衬底中形成器件隔离层从而限定有源区，
其中有源区包括n阱区和p阱区，并且n+源极、p+阱拾取器和n+漏极形成在有源区中。
17.如权利要求14所述的方法，其中连接至n+漏极的互连线延伸在n+源极和n+漏极之间区域的上方，使得互连线的边缘与n+源极交叠。
18.一种制造连接于电路端和接地端之间的静电放电保护器件的方法，包括：
在衬底的上部形成p阱区，并在p阱区下形成n阱区，其中n阱区沿着p阱区的侧壁垂直延伸从而在衬底的表面限定p阱区与n阱区之间的结；
在p阱区上形成栅极电极；
在栅极电极每一侧的衬底中注入杂质从而形成n+源极和n+漏极，其中n+漏极形成为与p阱区和n阱区之间的结交叠；
在p阱区中注入杂质从而形成p+阱拾取器作为保护环型；以及
形成连接至p+阱拾取器、栅极电极、n+源极和n+漏极中每一个的互连线，
其中p+阱拾取器和n+源极连接至接地端，而n+漏极连接至电路端。
19.如权利要求18所述的方法，还包括在形成n阱区和p阱区之前，在衬底中形成器件隔离层从而限定有源区，
其中有源区包括n阱区和p阱区，栅极电极跨过有源区中p阱区的上方，以及
其中在栅极电极一侧的有源区包括p阱区，而在栅极电极另一侧的有源区包括p阱区和n阱区。
20.如权利要求18所述的方法，还包括在形成n阱区和p阱区之后，在衬底中形成器件隔离层从而限定有源区，
其中有源区包括n阱区和p阱区，以及
其中栅极电极跨过有源区中p阱区的上方，而在栅极电极一侧的有源区为p阱区，并且在另一侧的有源区包括p阱区和n阱区。
21.如权利要求18所述的方法，其中栅极电极连接至接地端。
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