CN1005372B - 互补型金属氧化物半导体(cmos)倒相器链 - Google Patents

Abstract

本发明的ＣＭＯＳ倒相器链由Ｎ、Ｐ型倒相器交错串联组成。Ｎ型倒相器是在两个Ｐ、Ｎ型晶体之间使用－Ｎ型中间晶体管的ＣＭＯＳ倒相器，Ｐ型倒相器是在两个Ｐ、Ｎ型晶体管之间使用－Ｐ型中间晶体管的ＣＭＯＳ倒相器。中间晶体管的栅极相互连接，并由时钟信号（ｔ）控制，各倒相器的Ｐ、Ｎ型晶体管互连的栅极构成倒相器的输入端。这类倒相器链可用作数字脉宽鉴别器、终位计数器、补偿输入中的信号下跌的电路，或实现环形振荡器的同步性。

Description

互补型金属氧化物半导体(CMOS)倒相器链

本发明所涉及的CMOS倒相链至少有两个N或P型倒相器（从信号流的角度来说这些倒相器是交错串联排列的），并在直流电压源（U）的电极间具有受控电流通路。其中，各N型倒相器由一个普通的CMOS倒相器构成，在该倒相器的N型和P型晶体管之间的受控电流通路中接入一N型中间晶体管;各P型倒相器由另一个普通的CMOS倒相器构成，在该倒相器的N型和P型晶体管之间的受控电流通路中接入一P型中间晶体管;N或P型倒相器的信号输出端分别为P型晶体管和N型中间晶体管的连接点或N型晶体管和P型中间晶体管的连接点;N型或P型倒相器分别由时钟信号控制;将输入信号（s）加于该链的第一个倒相器（N或P型）。

在德国Offenlegungsschrift DE 2450882A1中描述了一种这样的CMOS倒相器链（特别与其中的图7有关），该链包括一个单一的N型倒相器和另一个单一的P型倒相器，该P型倒相器从信号流的角度来说是与N型倒相器串联的。与此相关，各个信号输入端是N或P型中间晶体管的栅极N和P型晶体管的栅极用已知的方式连接，在N型倒相器的情况下，将一时钟信号馈入这两个晶体管的栅极，而在P型倒相器的情况下，馈入的时钟信号与上述信号反相。上述两极CMOS倒相器链的作用是保证在P型倒相器的输出端上将出现两个额定二进制信号电平。根据前述德国Offenlegungsschrift中进一步披露的内容，N和P型中间晶体管仅相当于最简单的逻辑门，这些逻辑门可接入一般类型的CMOS倒相器来代替这些中间晶体管。因此，在上面提到的装置中，能够设置几个由信号流来看是串联的CMOS逻辑门，并能够使它们处于动态工作状态（参考图11）。

与上述技术截然不同，本发明从信号流的角度来说，目的不在于实现一个动态CMOS门电路的串联装置，而是为其目的提供一个具有新颖特性的CMOS倒相器链，因为在根据本发明改进前述装置时，即，仅把一个单一的时钟信号加在所有中间晶体管的相互连接的栅极上，以及同时用已知的方式将各个倒相器的N和P型晶体管的相互连接的栅极用作信号输入端的，本发明的CMOS倒相器链既可以用作数字脉宽鉴别器，脉冲下跌补偿电路，也能用作同步（CMOS）环形振荡器电路中的可逆型终位计数器。

应注意到，在另一个德国Offenlegungsschrift DE 2327733A1中，尤其在它的图2g中，描述了使用一个栅极上加有时钟信号的中间晶体管的单一CMOS倒相器。然而，该倒相器构成可随机取数的动态存储器的串联选择电路部分，而且不是倒相器链的第一个倒相器。

现在，将参考附图1至6更详细地说明本发明及其优点，其中，

图1为本发明CMOS倒相器链的基本电路图;

图2为图1所示装置工作时出现的不同脉冲形状;

图3为一个实施例的电路图，该实施例用图1中所示的那种CMOS倒相器链在时钟信号的周期内产生环形振荡器的r个脉冲;

图4为图3的脉冲图形;

图5为一个实施例的电路图，该实施例用图1所示的那种CMOS倒相器链使环形振荡器同步;

图6为与图5所示实施例有关的脉冲图。

现在参考图1的电路图，该图表示出一个设想有2m个倒相器的倒相器链中的四个倒相器，即N型倒相器in1、in2和P型倒相器ip1、ipm。所有倒相器的共同点是各自的P型晶体管（P沟道晶体管）在其受控电流通路的一个端点与直流电压源的正极相接，各自的N型晶体管（N沟道晶体管）在其受控电流通路的一个端点与电路的零点相接（接地）。在各个倒相器中，P型晶体管的栅极与N型晶体管的栅极相接，已知该栅极实际上就是信号输入端，输入信号S加在N型倒相器in1中互相连接起来的栅极上。

在各个N或P型倒相器中，P型和N型晶体管之间分别插入N型中间晶体管n1、n2构成的受控电流通路或P型中间晶体管P1、Pm构成的受控电流通路;以便在各个倒相器中，三个晶体管的受控电流通路串联在直流电压源U的电极间。在各个倒相器中，信号输出端分别为P型晶体管和N型中间晶体管或N型晶体管和P型中间晶体管之间各个电流通路连接点。在该倒相器链内部，这些输出端与紧接着的下一个倒相器的P型和N型晶体管相互连接的栅极相连，因此，一个N型倒相器总是紧跟着一个P型倒相器，然后再跟着一个N型倒相器，依此类推。输出信号Z出现在最后一个P型倒相器ipm的输出端上。

可以看到本发明的倒相器链有下述新颖的特性：

当一脉冲形式的输入信号S输入到链的输入端时，由时钟信号t控制的一个脉冲沿通过该链，在m个脉冲信号周期（相当于该链的总延迟时间）之后，能够在链的输出端取出相应的脉冲沿。然而，与该脉冲沿相对的另一脉冲沿（与时钟信号无关）迅速地通过倒相器链，在相当早的时刻出现在输出端，事实上这时刻相当于2m倍的纯倒相器设计规定延迟时间，下面称这个延迟时间为倒相器链的固有延迟时间，如果上面所说的第一个沿在这个特定的时刻还没有到达倒相器的输出端，可以说，它将被前面所说的第二个沿赶上，并因此而被消去。

初看起来，本发明的倒相器链的这一特性似乎不是优点，因为只有一个脉冲宽度比上述m个时钟脉冲周期大的脉冲群才能通过此链。然而，根据本发明提议的实际应用，这一特性能用于脉冲群脉冲宽度的数值确定，也就是说，在脉冲宽度小于预定的宽度阈值时产生两个二进制信号电平H、L中的一个，而在脉冲宽度超过该阈值时，产生相应的另一个二进制信号电平。脉宽阈值就是上述总延迟时间和上面也提到的固有延迟时间的差。

图2所示的脉冲图形和信号波形详细地说明了这一点。图中示出时钟信号t的一些脉冲，以及宽度d1大于脉宽阈值sw的第一个输入信号s1。于是，将产生一个第一输出信号z1。然而，第二个输入信号s2的脉冲宽度d2比脉宽阈值sw短（小）时，第二个输出信号z2只表现为一个恒定的L电平。

根据本发明的另一个实际应用，本发明的CMOS倒相器链的上述新颖特性也能被用来补偿输入信号的下跌，这时的输入信号脉冲宽度大于即超过前述的时间差，因而也就大于前面曾提到的脉宽阈值。在这种特定情况下，一个脉冲沿不受时钟脉冲的控制并以最大速度通过倒相器链，而由短促下跌造成的不希望有的另一脉冲沿受到时钟脉冲的控制而通过此链，但是不能到达链的终端，因为它被早已到达的那个脉冲沿抵消了。

如图1所示，如果CMOS倒相器链开始于N型倒相器，那么在链内传递的是由时钟信号控制的一个脉冲的L/H沿。当链开始于P型倒相器时，在链内传递的是被时钟脉冲控制的H/L沿。

图3为使用图1所示那种类型的CMOS倒相器链时，在时钟信号t的周期内，产生环形振荡器ro的r个脉冲ri的一个实施例的电路图。与此相关，图5中，类似倒相器被用作一个可逆型终位计数器，该计数器在到达一个由倒相器链的“长度”（级数）预先确定下来的数（计数器读出）时，发送一个输出信号。

在这个实际应用电路中，该倒相器链由2r+1个倒相器n1、P1、n2……Pr、nr+1组成。环形振荡器ro由奇数个（2q+1）CMOS标准倒相器组成，从信号流的角度来看，这些倒相器串联连接，并从最后一个的输出端反馈到第一个的输入端，在图3中，第一个标准倒相器由与非门ng所代替。图3中，纯粹作为一个示例，环形振荡器ro就是这样构成的;按照变量q＝3，振荡器ro有7级，也就是说，上面已经提到的与非门ng，标准倒相器si2、si3、si4、si5、si6、si7。最后一个标准倒相器si7的输出端和与非门ng两个输出端之一相连。

作CMOS标准倒相器用的是由一个N沟道和P沟道增强型绝缘栅场效应晶体管组成的传统型式的倒相器，它们的受控电流通路串联连接并设置于工作电压源的两极之间，相互连接的栅极形成信号输入端，而连接其电流通路的那点形成信号输出端。

经去耦级ek在第q个标准倒相器si3的输出端得到环形振荡器的输出信号并送到倒相器链的时钟脉冲输入端。去耦级ek可以由其它一些串联连接的CMOS标准倒相器组成，以便防止与去耦级ek的输出端相连接的部分电路以不希望有的方式影响环形振荡器的振荡频率。

时钟信号t加在由两个另外的与非门组成的双稳态多谐振荡器（以后称为与非门双稳态多谐振荡器）的第一个输入端上。该倒相器链的最后一个倒相器nr+1的信号输出端与该与非门双稳态多谐振荡器nf的第二个输入端相连，它的输出端（属于第一输入端的）与该倒相器链的信号输入端相连。

图4示出在图3所示的装置中发生的两个信号波形，一个与时钟信号t有关，另一个与输出信号ri有关，因此与环形振荡器ro预期的r个脉冲有关。图4假设认为在时钟脉冲t的周期内产生8个脉冲ri，结果r＝8。正如图4b所示波形右端无脉冲区间所表示的，通过按环形振荡器ro的频率和需要产生的脉冲数r相应地选定时钟脉冲信号t的频率，要记住环形振荡器的频率在工作时很可能是要改变的。所以时钟信号t的频率总是选择得比环形振荡器频率大r倍，以便在所有预料得到的工作条件下都能可靠地产生r个脉冲。

在图3所示的装置中，本发明的CMOS倒相器链以这样的方式工作，即时钟信号t是通过倒相器链的信号，而环形振荡器ro的信号起作时钟信号的作用。适当考虑这些情况，以及与非门双稳态多谐振荡器nf为一个包括一个S输入端（第一输入端）、一个R输入端（第二输入端）和一个Q输出端的RS双稳态多谐振荡器，结果立即得出与图4所示信号波形相对应的工作模式。

在如图5所示的与本发明CMOS倒相器链另一个实施例有关的电路中，该链以在一个时钟信号周期内平均有y个环形振荡器脉冲rs发生的方式调节环形振荡器ro′的同步性，该环形振荡器由奇数2x+1CMOS标准倒相器si1…si7组成（从信号流的角度来说，这些标准倒相器串联连接并从最后一个倒相器的输出端反馈到第一个倒相器的输入端）。在所推荐的这个实际应用中，倒相器链由偶数2y个倒相器n1…py组成。环形振荡器ro′的最后一个标准倒相器si7的输出被加到该倒相器链的时钟脉冲输入端，并通过去耦级ek′加到信号输出端。将此倒相器链的输出端加到x级移位寄存器sr的串接输入端，用时钟信号t作为此寄存器的时钟脉冲输入。该倒相器链的信号输入由时钟信号t经微分电路dg进行控制或启动。各偶数标准倒相器si2、si4、si6的输出端经电容器c1、c2、cx与移位寄存器sr的各级输出端相连。

图6为图5所示电路的4个不同的信号波形。图6a为时钟信号t的波形，图6b为环形振荡器脉冲rs的波形，图6c为微分电路dg的输出信号的波形，图6d为倒相器链输出信号Z的波形，即在y＝2时的波形。

由图6b所示可以清楚地看到，环形振荡器各个脉冲的持续时间在时钟信号周期期间变化，这是通过使电容c1…cx分别与偶数位的标准倒相器si2、si4、si6的输出端相接或断开而达到的。这种作用可使环形振荡器ro′的频率根据时钟信号t的频率来调节;从而产生同步作用，在这种特殊情况下，这一同步作用可称为在y个时钟信号周期的滑动同步。

因此，显而易见，本发明的CMOS倒相器链以及图3和图5所示的附加电路能很好地做成单片集成半导体电路的形式，并应用到各种CMOS电路中。

Claims (18)

1、至少具有两个N型和两个P型倒相器（in1、ip1、in2、ipm）并在直流电压源（U）的电极间具有受控电流通路的互补型金属氧化物半导体（CMOS）倒相器链，这些倒相器从信号流的角度来说是交错排列串连的，其中，各N型倒相器（in……）由普通的CMOS倒相器构成，在该倒相器的N型和P型晶体管之间的受控电流通路中接入一个N型中间晶体管（n1、n2）;各P型倒相器由一个普通的CMOS倒相器构成，在该倒相器的N型和P型晶体管之间的受控电流通路中接入一P型中间晶体管（P1，Pm）;N或P型倒相器的信号输出端分别为P型晶体管和N型中间晶体管的连接点或N型晶体管和P型中间晶体管的连接点;N型或P型倒相器分别受时钟信号控制;输入信号（s）加于该链的第一个倒相器（N或P型），其特征在于：

上述N型和P型中间晶体管（n1…pm）的栅极互相连接;

单一的时钟信号（t）加于这些栅极之上;

N型和P型晶体管相互连接的栅极构成各N或P型倒相器的信号输入端。

2、权利要求1所述的CMOS倒相器链用于数字脉宽鉴别器，对于一个脉宽超过总的延迟时间和固有延迟时间之差值的输入脉冲，该鉴别器发送一个输出脉冲。

3、权利要求1所述的CMOS倒相器链用于在信号下跌时间短于该链总的延迟时间和固有延迟时间之差的情况下，补偿输入脉冲的信号脉宽大于上述差值时发生的信号下跌。

4、权利要求1所述的CMOS倒相器用作可逆型终位计数器，该计数器在到达由该倒相器链的长度所预先确定的数时，发出一个输出脉冲。

5、权利要求1所述的CMOS倒相器用于在上述时钟信号（t）的周期内，产生由奇数个（2q+1）CMOS标准倒相器（si…）组成的环形振荡器的r个脉冲（ri），从信号流的角度来说，这些标准倒相器串联连接，并由最后的输出端反馈回第一个倒相器的输入端，其特征在于：

倒相器链由2r+1个倒相器（n1……nr+1）组成;

环形振荡器（ro）的第一个标准倒相器由与非门（ng）代替，该与非门的第一个输入端与最后一个标准倒相器（si）的输出端相连，其第二个输入端与该倒相器链的信号输入端相接;

该环形振荡器（ro）的输出信号经去耦级（ek）输出，并接收倒相器链的时钟脉冲输入端;

时钟信号（t）加于由两个与非门组成的双稳态多谐振荡器（nf）（二与非门双稳态多谐振荡器）的第一个输入端;

倒相器链的最后一个倒相器（nr+1）的信号输出端和与非门双稳态多谐振荡器（nf）的第二个输出端相接，其属于第一个输入端的输出端与倒相器链的信号输入端相连。

6、权利要求1所述的CMOS倒相器链用于使由奇数个（2x+1）CMOS标准倒相器（si……）组成的环形振荡器与时钟信号（t）同步，上述标准倒相器从信号流的角度来说是串联连接的，并由最后的输出端反馈回到第一个倒相器的输入端，结果在一个时钟信号（t）的周期内平均产生y个环形振荡器脉冲（rs），其特征在于：

倒相器链由偶数2y个倒相器（n1……py）组成;

最后一个标准倒相器（si）的输出与该倒相器链的时钟脉冲输入端相接，并经去耦级（ek′）接到信号输出端;

倒相器链的输出端接到一个x级移位寄存器（sr）的串行输入端，将时钟信号（t）送到该寄存器的输入端;

由时钟信号（t）经微分电路（dg）控制或起动该倒相器链的信号输入，第偶数位的标准倒相器（si2、si4、si6）的各个输出端经电容器（c1、c2、cx）与上述移位寄存器（sr）的各级输出端相接。

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