CN100536094C - 制作具有含凹口的控制电极的半导体器件的方法及其结构 - Google Patents
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Abstract
一种用于制作半导体器件(10)的方法，包括提供具有表面的衬底(20)；在衬底(20)的表面上形成绝缘层(22)；在绝缘层(22)上形成第一被图案化的导电层(30)；在第一被图案化的导电层(30)上形成第二被图案化的导电层(32)；在第二被图案化的导电层(32)上形成被图案化的非绝缘层(34)；以及选择性地去除第一和第二被图案化的导电层(30，32)的一部分，以形成用于半导体器件(10)的含凹口的控制电极。
Description
技术领域
本发明一般地涉及半导体器件，更具体地涉及控制电极。
背景技术
在蚀刻多晶硅控制电极时，可能去除多晶硅控制电极的底角，从而使控制电极形成底切(undercutting)或形成凹口(notching)。如果不阻止凹口，则底切的程度是未知且不可预测的，但如果受控制，则凹口可以是所需的。通过预先确定控制电极中的凹口的尺寸，栅长度和多晶硅控制电极的密勒电容(Miller capacitance)可以按照希望减小。
随着器件尺度收缩，需要控制N-MOS和P-MOS器件的不同阈值电压(Vt)。此外，随着栅介质的厚度减小，在多晶硅控制电极中发生多晶硅耗尽效应。采用金属材料代替多晶硅作为控制电极消除了多晶硅耗尽效应。此外，具有合适的功函水平的金属材料的存在可以设置NMOS和PMOS器件的所需阈值电压。因此，随着工业领域向金属控制电极发展，底切多晶硅控制电极的优点消除了。因此，存在着能够可控制地减小栅长度和金属控制电极的密勒电容的需要。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：衬底；在衬底上形成的绝缘层；和在绝缘层上形成的控制电极，所述控制电极包括：在绝缘层上形成的具有第一横向尺度的第一导电层；在第一导电层上形成的具有第二横向尺度的第二导电层；和在第二导电层上形成的具有第三横向尺度的非绝缘层，所述第三横向尺度大于所述第一横向尺度并大于所述第二横向尺度。
根据本发明的另一个方面，提供了一种制作半导体器件的方法，包括：提供具有表面的衬底；在衬底的表面上形成绝缘层；在绝缘层上形成第一被图案化的导电层；在第一被图案化的导电层上形成第二被图案化的导电层；在第二被图案化的导电层上形成被图案化的非绝缘层；以及选择性地去除第一和第二被图案化的导电层的一部分，以形成用于半导体器件的含凹口的控制电极。
附图说明
通过举例的方式说明本发明，本发明不限于附图，在附图中，类似的标记表示类似的要素。
图1说明根据本发明的一种实施方式具有在半导体衬底上形成的多层的半导体器件的一部分的截面图；
图2说明根据本发明的一种实施方式，在图案化多层之后的图1的半导体器件；
图3说明根据本发明的一种实施方式，在使第一层形成凹口之后的图2的半导体器件；
图4说明根据本发明的一种实施方式，在形成绝缘层之后的图3的半导体器件；
图5说明根据本发明的另一种实施方式，在使第二层形成凹口之后的图3的半导体器件；
图6说明根据本发明的一种实施方式，在形成源/漏扩展和源/漏晕圈(halos)之后的图4的半导体器件；以及
图7说明根据本发明的一种实施方式，在形成侧壁隔层和源/漏区之后的图6的半导体器件。
本领域的技术人员将理解，对图中要素的说明是为了简单和清楚，而不必按比例绘制。例如，图中一些要素的尺度相对于其它要素被夸大，以便有助于改善对本发明的实施方式的理解。
具体实施方式
诸如通过蚀刻，选择性地去除第一导电层和第二导电层的一部分，以产生凹口。优选地，预先确定要去除的量。该工艺可以被用于在控制电极的相对侧面上形成凹口。在一种实施方式中，可以通过选择性地蚀刻第二导电层和选择性地蚀刻第一导电层产生凹口。在另一种实施方式中，通过氧化第一导电层的一部分去除第一导电层的该部分。可以在控制电极的凹口中和相对侧面上形成第二绝缘层。此外，可以在控制电极的相对侧面上于第二绝缘层上和控制电极的凹口中形成侧壁隔层。
在图1中示出了半导体器件10的一部分，该半导体器件具有半导体衬底20、第一绝缘层22、第一非绝缘层24、导电层26、第二非绝缘层28和第二绝缘层29。非绝缘层可以是半导体层或导电层。半导体衬底20可以是诸如砷化镓、硅锗、绝缘体上硅(SOI)、硅、单晶硅等的材料中的任一种半导体材料或材料组合，以及上述材料的组合。尽管未示出，半导体衬底20包括掺杂阱(即N阱或P阱)。第一绝缘层22可以是任一种绝缘材料(例如二氧化硅)，包括高介电常数(高k)材料(例如氧化铪(HfO2)、氮化铝(AlN)、氧化铝(Al2O3)、五氧化钽(TaO5)、钡钛氧化物(BaTiO3)、铝酸镧(LaAlO3)或氧化锆(ZrO2))，或这些材料的组合(例如氧化铪和氧化锆的叠层、氧化铪和二氧化硅的叠层，以及氧化铪、氧化锆和二氧化硅的叠层)等。可以通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)等或上述方法的组合沉积第一绝缘层22，或者，热生长第一绝缘层22。在一种实施方式中，第一绝缘层是大约4至5纳米(40至50埃)的氧化铪。
选择第一非绝缘层24以设置所形成的半导体器件的阈值电压。所需的阈值电压取决于形成N-MOS半导体器件还是P-MOS半导体器件。对于N-MOS器件，第一非绝缘层24可以是碳化钽(TaC)、氮化钽(TaN)、硅化镍(NiSi)、硅化钽(TaSi)、硅化钴(CoSi)、钨(W)等或上述材料的组合。对于P-MOS器件，第一非绝缘层24可以是氮化钽、铼(Re)、铂(Pt)、氧化钌(RuO2)、硅化铑(RhSi)、硅化钯(PdSi)、钨碳氮化物(WCxNy)等或上述材料的组合。在一种实施方式中，第一非绝缘层24可以是材料叠层，其中两种材料功函的组合满足半导体器件10的所需功函。例如，5纳米厚的具有第一功函的材料和5纳米厚的具有第二功函的材料可以组成第一非绝缘层24，使得第一非绝缘层24具有介于第一功函和第二功函之间的功函。第一非绝缘层24可以由CVD、PVD、ALD、镀覆等或上述方法的组合形成。在一种实施方式中，第一导电层为大约1至40纳米(10至400埃)。
导电层26可以是掺杂的硅锗(SiGe)、掺杂的硅(Si)、掺杂的碳化硅(SiC)、硅化物、金属碳化物、金属氮化物等或上述材料的组合。例如，如果导电层26是掺杂层，则该层可以被原位掺杂或例如借助于注入方法掺杂。导电层26可以由CVD、PVD、ALD、镀覆等或上述方法的组合形成。在一种实施方式中，导电层26的厚度为大约25至50纳米(250至500埃)。不必说，导电层26优选地比第一非绝缘层24更厚，以使能够进行凹口形成，正如在下面的进一步解释之后将更好地理解的那样。
第二非绝缘层28可以是半导体材料(例如多晶硅)、任何导电材料(例如钨)或上述材料的组合。第二非绝缘层28可以由CVD、PVD、ALD、镀覆等或上述方法的组合形成。第二非绝缘层28比第一非绝缘层24更厚，并且比导电层26更厚。在一种实施方式中，第二非绝缘层28的厚度为大约60至120纳米(600至1200埃)。
在第二非绝缘层28上可以形成(可选的)第二绝缘层29。如果执行在下文中将参照图4讨论的再次氧化实施方式，则第二绝缘层29是优选的。第二绝缘层29可以是任一种绝缘材料，如氮化硅。第二绝缘层29可以由PVD、CVD、ALD、镀覆等或上述方法的组合形成，并且厚度可以为大约5至30纳米(50至300埃)。
在形成第一绝缘层22、第一非绝缘层24、导电层26、第二非绝缘层28和第二绝缘层29之后，对第一非绝缘层24、导电层26、第二非绝缘层28和第二绝缘层29图案化，如图2所示。在一种实施方式中，在半导体器件10上形成并图案化光致抗蚀剂层(未示出)。光致抗蚀剂层被用于图案化第二绝缘层29。第二绝缘层29可以被单独用作硬掩，或者与光致抗蚀剂层一起使用，以图案化下面的各层(即第一非绝缘层24、导电层26和第二非绝缘层28)。如果在此时去除光致抗蚀剂层，可以使用本领域的技术人员公知的灰化工艺。一旦图案化，第二绝缘层29就变成被图案化的绝缘层35。在随后的处理中，被图案化的绝缘层35可用作抗反射涂层(ARC)。在一种实施方式中，使用传统的蚀刻化学物质和工艺执行蚀刻，以图案化第一非绝缘层24、导电层26、第二非绝缘层28和第二绝缘层29。一旦图案化，第一非绝缘层24就变成第一被图案化的导电层30，导电层26就变成第二被图案化的导电层32，第二非绝缘层28就变成被图案化的非绝缘层34。第一被图案化的导电层30、第二被图案化的导电层32和被图案化的非绝缘层34形成控制电极(栅电极)31的各层。如果之前未去除(即，如果用作用于图案化第一非绝缘层24、然后图案化导电层26或第二非绝缘层28的掩模)，可以使用灰化工艺去除光致抗蚀剂层。第一绝缘层22位于控制电极31下方的部分将用作栅介质。
如图3所示，在图案化控制电极31之后，去除第二导电层32的一部分以产生凹口36。换句话说，第二导电层32相对于另一层如被图案化的非绝缘层凹进。在一种实施方式中，通过相对于第一被图案化的导电层30和被图案化的非绝缘层34选择性地蚀刻被图案化的导电层32，形成凹口36。因而第一被图案化的导电层30和第二被图案化的导电层32不应是相同的材料，使得能够选择性地蚀刻第二被图案化的导电层32的一部分。在一种实施方式中，为了形成凹口36，如果第一被图案化的导电层30是任一种金属或金属合金，第二被图案化的导电层32是掺杂的硅锗，并且被图案化的非导电层34是多晶硅，则可以使用40毫升HNO3+20毫升H2O2+5毫升0.5％HF的湿法蚀刻或各向同性等离子体蚀刻。在另一实施方式中，如果第一被图案化的导电层30是TiN，第二被图案化的导电层32是TaN，以及被图案化的非导电层34是多晶硅，则可以使用由Air Products销售的
940形成凹口36，因为940在65摄氏度时蚀刻TiN对TaN的比率为大约1∶20，在65摄氏度时蚀刻多晶硅对TaN的比率为大约1∶16。
在一种实施方式中，在形成凹口36之后，沿着控制电极31的露出的壁形成绝缘层40，如图4所示。在暴露于此处用于形成绝缘层40的条件时，用于被图案化的绝缘层35的材料通常不形成氧化物。因而，在被图案化的绝缘层35上形成氧化物是不太可能的；然而，如果使用不同的材料，则可以形成氧化物。如果没有被图案化的绝缘层35，则将不在被图案化的非绝缘层34顶部形成绝缘层40。然而，希望在被图案化的非绝缘层34顶部上没有绝缘材料形成，以使在对控制电极31的随后处理中能够实现接触。因而，如果在被图案化的非绝缘层34顶部上形成，则将不得不去除该绝缘材料，如果在被图案化的非绝缘层34上形成；然而，这样做可能很困难。因此，优选存在着被图案化的绝缘层35。
可以通过再次氧化工艺形成绝缘层40，其中在750摄氏度至850摄氏度的温度将半导体器件10暴露于氧气氛中。氧气氛可以是干氧化气氛。在一种实施方式中，该工艺可以是快速热氧化(RTO)工艺。通过氧化控制电极31的侧面产生绝缘层40。结果，绝缘层40包括不同的绝缘材料。例如，被图案化的非绝缘层34将沿着其露出的壁氧化并产生第一氧化物材料，第二被图案化的导电层32将沿其露出的壁(所述壁为侧壁)产生第二氧化物材料，并且第一被图案化的导电层30将沿其露出的侧壁产生第三氧化物材料。正如本领域的技术人员应当认识到的那样，在不同的氧化物之间可能存在着区域作为氧化物之间的过渡区域，表明一种氧化物向另一种氧化物过渡。尽管第二被图案化的导电层32和第一被图案化的导电层30的一部分将被消耗(未示出)以形成氧化物，但仅有少量的层将被转化成氧化物。然而，第一被图案化的导电层30通过凹口36露出的部分在再次氧化工艺期间将被转化成绝缘体，并将形成氧化区41，因为所述部分薄且通过凹口36露出。氧化区41位于凹口43内。因此，通过形成氧化区41，被图案化的第一导电层30将具有基本上等于被图案化的第二导电层32的长度的长度(横向尺度)。并且，被图案化的非绝缘层34将具有大于被图案化的第一导电层30、并且大于被图案化的第二导电层32的长度。
在另一实施方式中，通过使第一被图案化的导电层30凹进以形成凹口45，被图案化的第二导电层32的长度基本上等于被图案化的第一导电层30的长度，如图5所示。在该实施方式中，被图案化的非绝缘层34也具有大于被图案化的第一导电层30、并且大于被图案化的第二导电层32的长度。在一种实施方式中，第一导电层30露出的横向边缘可以被选择性地蚀刻。在一种实施方式中，通过软蚀刻工艺形成凹进。在一种实施方式中，软蚀刻工艺是对第一绝缘层22和控制电极31的其它层有选择性的干法蚀刻。在一种实施方式中，软蚀刻是稀释的蚀刻工艺。在其中第一绝缘层22是二氧化硅且第一被图案化的导电层30是TaSiN的一种实施方式中，HBr/Cl2/O2/CF4可以被用于RF偏置功率低于25瓦的等离子体蚀刻中。在第一绝缘层22是氧化铪且第一被图案化的导电层30是TaSiN、TaC、TaN或上述材料的组合的另一种实施方式中，大约100sccm的Cl2可以被用于功率设置为大约4mTorr、源功率为大约1000瓦、偏置功率大约为60瓦的等离子体蚀刻中。在另一种实施方式中，可以使用Ar/Cl2、SF6、BlC3或Cl2等离子体相对于氧化铪选择性地蚀刻TaC。在本文中，将按照图4的结构描述进一步的处理，但对于图5中的结构可以使用相同的处理。
在使第一被图案化的导电层30凹进之后，第一被图案化的导电层具有小于初始形成的长度，这将减小沟道长度和所形成的半导体器件的密勒电容。此外，控制电极31具有通过可控制的工艺制成的凹口。该凹口的存在也有助于晕圈注入，该晕圈注入在一种实施方式中以某一角度形成。为了倾斜地执行晕圈注入，凹口允许要注入的原子倾斜地仅经过第一绝缘层22。换句话说，如果没有凹口，则晕圈注入将不能在被图案化的非绝缘层34下方形成为在横向上如同在有凹口时所形成的那样远，因为在凹口中存在的材料将阻挡注入。因而，所得到的沟道将具有更长的长度。
如图6所示，在形成凹口43和氧化区40之后，在半导体衬底20中形成源晕圈46、漏晕圈48、源扩展42和漏扩展44。在一种实施方式中，通过呈角度的离子注入形成源晕圈46和漏晕圈48，其中该角度可以垂直于半导体衬底20的表面呈大约20度至40度。掺杂浓度可以是n型(例如磷)或p型(例如硼)掺杂剂大约5E17至8E18原子每立方厘米之间。用于源/漏晕圈46、48的掺杂类型与用于源/漏扩展42、44和深源/漏区52、54的掺杂类型相反。由于倾斜地执行注入，源晕圈46和漏晕圈48的一部分位于控制电极31的一部分的下方。
通过相对于半导体衬底20表面的法线成零度或者按某一角度注入，可以形成源扩展42和漏扩展44。用于源扩展42和漏扩展44的掺杂剂可以与用于源晕圈46和漏晕圈48的掺杂剂相同，然而所用的浓度以及相应的剂量更大。在一种实施方式中，掺杂浓度可以是n型(例如磷)或p型(例如硼)掺杂剂大约1E19至5E20原子每立方厘米之间。
在形成源晕圈46、漏晕圈48、源扩展42和漏扩展44之后，沿控制电极31的侧壁形成隔层50，并且在半导体衬底20中形成深源极52和深漏极53。该隔层50优选地填充凹口。通过在半导体器件10上沉积诸如氮化硅(SixNy)的绝缘层，并使用传统的化学物质各向异性蚀刻该绝缘层，可以形成隔层50。或者，可以使用其它的隔层注入和结构。
使用隔层50和控制电极31作为掩模，形成深源极52和深漏极54。可以使用与用于形成源晕圈46、漏晕圈48、源扩展42和漏扩展44相同的掺杂剂，然而，掺杂剂浓度将比用于形成扩展42、44的掺杂剂浓度更大，并且比用于形成晕圈46、48的掺杂剂浓度更大。在一种实施方式中，掺杂浓度可以是n型(例如磷)或p型(例如硼)掺杂剂大约5E19至1E21原子每立方厘米之间。源扩展42和深源极52形成半导体器件10的源区(电流电极)，漏扩展44和深漏极54形成半导体器件10的漏区(电流电极)。
至此，应当理解已经提供了一种降低密勒电容同时借助于晕圈注入的有利位置提高短沟道效应不敏感性的方法。此外，因为半导体器件10的沟道长度比由仅仅执行多层的蚀刻工艺而获得的沟道长度更短，所以所用的光刻工艺不需要能够印制最终的沟道长度。换句话说，最终的沟道长度可以比光刻工艺可印制的长度更短，从而扩展了对于较小的几何形状器件使用较老的光刻工艺的能力。
在以上的说明书中，已经参照特定的实施方式描述了本发明。然而，本领域的技术人员可以理解，可以进行各种变更和改变，而不背离以下权利要求中提出的本发明的范围。例如，可以转换源区和漏区，或者按不对称的方式来设计。因此，说明书和附图将以示例说明而非限制性的方式来看待，并且希望所有这种变更都被包含在本发明的范围内。
在上文中已经参照特定的实施方式描述了益处、其它优点和对问题的解决。然而，所述益处、优点、对问题的解决，以及导致任何益处、优点、或解决发生或变得更显著的任何要素都将不被解释成任何或全部权利要求的关键的、所需的、或必要的特征或要素。希望在本文中使用的术语“包括”、“包括...的”或其任何变化覆盖非排它性的包括，使得包括一组要素的工艺、方法、物品或设备不仅包括那些要素，而且可包括未特意列出或对于这种工艺、方法、物品或设备本身包含的其它要素。本文中使用的术语“一个”被定义为一个或多于一个。并且，在说明书和权利要求书中的术语“前”、“后”、“顶”、“底”、“在...上”、“在...下”，如果出现的话则出于描述性的目的而使用，而非出于描述永久的相对位置而必要地使用。应当理解，所使用的术语在适当的情况下是可互换的，使得本文中描述的本发明的实施方式例如能够按照与本文中示例说明或另外描述的方向不同的方向操作。此外，本文中所用的词语“层”不限于单层，相反，该术语可包括材料的叠层(两层或更多层)，除非另外指出。
Claims (14)
1.一种制作半导体器件的方法，包括：
提供具有表面的衬底；
在衬底的表面上形成绝缘层；
在绝缘层上形成第一导电层；
在第一导电层上形成第二导电层；
在第二导电层上形成非绝缘层；
将所述第一导电层、所述第二导电层和所述非绝缘层图案化，以分别形成第一被图案化的导电层、第二被图案化的导电层和被图案化的非绝缘层；以及
选择性地去除第一和第二被图案化的导电层的一部分，以形成用于半导体器件的含凹口的控制电极。
2.权利要求1的方法，还包括在衬底中注入源区/漏区。
3.权利要求1的方法，还包括在衬底中形成晕圈注入。
4.权利要求1的方法，其中形成被图案化的非绝缘层包括形成多晶硅的被图案化的非绝缘层。
5.权利要求1的方法，其中所述第一被图案化的导电层包括碳化钽、氮化钽、硅化镍、硅化钽、硅化钴或钨之一。
6.权利要求1的方法，其中所述第一被图案化的导电层包括氮化钛、铼、铂、氧化钌、硅化铑、硅化钯或钨碳氮化物之一。
7.权利要求1的方法，其中所述第一被图案化的导电层被形成为1纳米至40纳米之间的厚度。
8.权利要求1的方法，其中所述第二被图案化的导电层包括硅锗。
9.权利要求1的方法，其中所述第二被图案化的导电层包括掺杂的硅锗、掺杂的硅、掺杂的碳化硅、硅化物、金属碳化物或金属氮化物之一。
10.权利要求1的方法，其中所述绝缘层包括氧化铪、氮化铝、氧化铝、五氧化钽、钡钛氧化物、铝酸镧或氧化锆、或其组合之一。
11.权利要求1的方法，其中选择性地去除第一和第二被图案化的导电层的一部分还包括：
选择性地蚀刻所述第二被图案化的导电层露出的横向边缘的预先确定的部分；以及
氧化所述第一被图案化的导电层的露出部分。
12.权利要求1的方法，其中选择性地去除第一和第二被图案化的导电层的一部分还包括：
选择性地蚀刻所述第二被图案化的导电层露出的横向边缘的预先确定的部分；以及
使用软蚀刻半导体制备工艺，选择性地蚀刻第一被图案化的导电层的露出部分。
13.权利要求1的方法，还包括在含凹口的控制电极的凹口中和相对侧面上形成第二绝缘层。
14.权利要求13的方法，还包括在所述含凹口的控制电极的所述相对侧面上和所述凹口中的所述第二绝缘层上形成侧壁隔层。
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2005
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225168B1 (en) * | 1998-06-04 | 2001-05-01 | Advanced Micro Devices, Inc. | Semiconductor device having metal gate electrode and titanium or tantalum nitride gate dielectric barrier layer and process of fabrication thereof |
| US6399469B1 (en) * | 2000-07-10 | 2002-06-04 | Advanced Micro Devices, Inc. | Fabrication of a notched gate structure for a field effect transistor using a single patterning and etch process |
Non-Patent Citations (2)
| Title |
|---|
| A notched metal gate MOSFET for sub-0.1 μm operation. S.Pidin ,M.Mushiga,H.Shido,T.Yamamoto,Y.Sambonsugi,Y.Tamura,and T. Sugii.Electron Devices Meeting, 2000. IEDM Technical Digest. International. 2000 |
| A notched metal gate MOSFET for sub-0.1 μm operation. S.Pidin ,M.Mushiga,H.Shido,T.Yamamoto,Y.Sambonsugi,Y.Tamura,and T. Sugii.Electron Devices Meeting, 2000. IEDM Technical Digest. International. 2000 * |
Also Published As
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|---|---|
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| WO2005104225A2 (en) | 2005-11-03 |
| EP1728274A2 (en) | 2006-12-06 |
| JP2007531268A (ja) | 2007-11-01 |
| CN101091239A (zh) | 2007-12-19 |
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