KR101140001B1 - 노칭된 제어 전극을 구비한 반도체 디바이스를 형성하는방법 및 그에 의한 구조 - Google Patents
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Abstract
반도체 기판(10)을 형성하는 방법은 표면을 갖는 기판(20)을 제공하는 단계와, 기판(20)의 표면 위에 절연층(22)을 형성하는 단계와, 절연층(22) 위에 패터닝된 제1 도전층(30)을 형성하는 단계와, 패터닝된 제1 도전층(30) 위에 패터닝된 제2 도전층(32)을 형성하는 단계와, 패터닝된 제2 도전층(32) 위에 패터닝된 비절연층(34)을 형성하는 단계와, 패터닝된 제1 도전층(30) 및 패터닝된 제2 도전층(32)의 일부를 선택적으로 제거하여, 노칭된 반도체 디바이스(10)용 제어 전극을 형성하는 단계를 포함한다.
반도체, 기판, 패터닝, 도전층, 비절연층, 노칭
Description
본 발명은 전반적으로 반도체 디바이스에 관한 것으로, 보다 구체적으로는 전극을 제어하는 것에 관한 것이다.
폴리실리콘 제어 전극을 에칭할 때, 폴리실리콘 제어 전극의 하부 코너(bottom corners)가 제거되어, 제어 전극이 언더커팅(undercutting) 또는 노칭(notching)될 수 있다. 만약 노칭이 제약받지 않은 경우, 언더커팅의 양을 알거나 예측할 수는 없지만, 제어가능다면, 노칭이 바람직할 수도 있다. 제어 전극 내의 노치(notches) 크기를 사전결정함으로써, 폴리실리콘 제어 전극의 게이트 길이 및 밀러 캐패시턴스(Miller capacitance)는 바람직하게 줄어든다.
디바이스의 치수가 줄어듦에 따라, N-MOS 및 P-MOS 디바이스의 상이한 임계 전압(Vt)을 제어할 필요가 있다. 또한, 게이트 유전체의 두께가 감소함에 따라, 폴리실리콘 공핍 효과가 폴리실리콘 제어 전극 내에 발생한다. 폴리실리콘 공핍 효과는 폴리실리콘 대신 금속 재료를 전극으로서 대체하여 제거될 수 있다. 또한, NMOS 및 PMOS 디바이스에 대해 희망 임계 전압을 설정하는데 적절한 일 함수 레 벨(work function level)을 가지는 금속 재료가 존재한다. 그러므로, 산업이 금속 제어 전극 방향으로 이동함에 따라, 폴리실리콘 제어 전극을 언더커팅하는 이점이 없어진다. 그러므로, 금속 제어 전극의 게이트 길이 및 밀러 캐패시턴스를 줄이는 것이 제어하는 것이 요구된다.
본 발명은 예로써 설명되며, 동일한 참조번호가 유사한 구성 요소를 나타내는 첨부의 도면에 한정되는 것은 아니다.
도 1은 반도체 기판 위에 다수의 층을 갖는 본 발명의 일 실시예에 따른 반도체 디바이스의 부분 단면도이다.
도 2는 도 1의 다수의 층을 패터닝한 후의 본 발명의 일 실시예에 따른 반도체 디바이스의 부분 단면도이다.
도 3은 도 2의 제1 층을 노칭한 후의 본 발명의 일 실시예에 따른 반도체 디바이스의 부분 단면도이다.
도 4는 도 3에 절연층을 형성한 후의 본 발명의 일 실시예에 따른 반도체 디바이스에서 부분 단면도이다.
도 5는 도 3의 제2 층을 노칭한 후의 본 발명의 일 실시예에 따른 반도체 디바이스의 도면이다.
도 6은 도 4에 소스/드레인 확장 및 소스/드레인 헤일로를 형성한 후의 본 발명의 일 실시예에 따른 반도체 디바이스의 부분 단면도이다.
도 7은 도 6에서 측벽 스페이스 및 소스/드레인 영역을 형성한 후의 본 발명 의 일 실시예에 따른 반도체 디바이스의 부분 단면도이다.
당업자는, 도면의 구성 요소가 단순성 및 명확성을 위해 도시되었고, 반드시 본래의 크기로 도시될 필요가 없다는 것을 알 것이다. 예를 들어, 본 발명의 실시예에 대한 이해를 향상시키기 위해, 도면에서 일부 구성 요소에 비해 상대적으로 과장될 수 있다.
제1 도전층 및 제2 도전층의 일부는, 예를 들어, 에칭에 의해 선택적으로 제거되어, 노치가 생성될 수 있다. 제거되는 양은 사전결정되는 것이 바람직하다. 상기 프로세스는 제어 전극의 마주하는 측면에 노치를 형성하기 위해서도 사용될 수 있다. 일 실시예에서, 노치는 제2 도전층을 선택적으로 에칭하고 제1 도전층을 선택적으로 에칭함으로써 생성될 수 있다. 다른 실시예에서, 제1 도전층의 일부는 제1 도전층의 일부에 대한 산화에 의해 제거될 수 있다. 제2 절연층은 노치 내부와 제어 전극의 마주하는 측면 상에 형성된다. 또한 측벽 스페이서는 제어 전극의 마주하는 측면과 노치 내부의 제2 절연층 상에 형성될 수 있다.
도 1에는 반도체 기판(20), 제1 절연층(insulating layer)(22), 제1 비절연층(non-insulating layer)(24), 도전층(conductive layer)(26), 제2 비절연층(28), 및 제2 절연층(29)을 포함하는 반도체 디바이스(10)의 일부가 도시되어 있다. 비절연층은 반도체층(semiconductive layer) 또는 도전층일 수 있다. 반도체 기판(20)은, 임의의 반도체 재료 또는 재료들의 조합, 예를 들어, 갈륨 비화물(gallium arsenide), 실리콘 게르마늄(silicon germanium), SOI(silicon-on-insulator), 실리콘, 모노크리스탈라인 실리콘(monocrystalline silicon) 등일 수 있고, 그 조합일 수도 있다. 도시하지는 않았지만, 반도체 기판(20)은 도핑된 웰(doped well)(즉, N 웰 또는 P 웰)을 포함한다. 제1 절연층(22)은 높은 유전 상수(hi-k) 재료(예를 들어, 하프늄 옥사이드(HfO2), 알루미늄 나이트라이드(AlN), 알루미늄 옥사이드(AL2O3), 탄탈륨 펜톡사이드(TaO5), 바륨 티타늄 옥사이드(BaTiO3), 란탄 알루미네이트(LaAlO3), 또는 지르코늄 옥사이드(ZrO2)), 또는 그러한 재료들의 조합(예를 들어, 하프늄 옥사이드과 지르코늄 옥사이드의 스택, 하프늄 옥사이드과 실리콘 옥사이드의 스택, 및 하프늄 옥사이드, 지르코늄 옥사이드, 및 실리콘 옥사이드의 스택) 등을 포함하는 임의의 절연 재료(예를 들어, 실리콘 이옥사이드)일 수 있다. 제1 절연층(22)은 CVD(Chemical Vapor Deposition), ALD(atomic layer deposition), PVD(Physical Vapor Deposition) 등, 또는 그 조합에 의해 증착되거나, 또는 열적 성장될(thermally grown) 수 있다. 일 실시예에서, 제1 절연층은 대략 4nm 내지 5nm(40
내지 50
(angstroms))의 하프늄 옥사이드이다.
제1 비절연층(24)은 형성되는 반도체 디바이스의 임계 전압을 설정하기 위해 선택된다. 희망 임계 전압은 반도체 디바이스가 NMOS 또는 PMOS로 형성되는지 여부에 따를 것이다. NMOS 디바이스에 대해서는, 제1 비절연층(24)이 탄탈륨 카바이드(TaC), 탄탈륨 나이트라이드(TaN), 니켈 실리사이드(NiSi), 탄탈륨 실리사이드(TaSi), 코발트 실리사이드(CoSi), 텅스텐(W) 등과 그 조합일 수 있다. PMOS 디바이스에 대해서는, 제1 비절연층(24)이 티타늄 나이트라이드, 레늄(Re), 플래티늄(Pt), 루테늄 옥사이드(RuO2), 로듐 실리사이드(RhSi), 팔라듐 실리사이드(PdSi), 텅스텐 카본 나이트라이드(WCxNy) 등과 그 조합일 수 있다. 일 실시예에서, 제1 비절연층(24)은 두 가지 재료의 일함수의 조합이 반도체 디바이스(10)에 대하나 희망 일함수를 만족시키는 재료의 스택일 수 있다. 예를 들어, 제1 비절연층(24)이 제1 일함수와 제2 일함수 사이에 있는 일함수를 가지도록, 제1 일함수를 갖는 5nm 두께의 재료와 제2 일함수를 갖는 5nm의 두께의 재료로 제1 비절연층(24)을 만들 수 있다. 제1 비절연층(24)은 CVD, PVD, ALD, 도금(plating), 등과 그 조합에 의해 형성될 수 있다. 일 실시예에서, 제1 도전층은 대략 1nm 내지 40nm(10
내지 400
)일 수 있다.
도전층(26)은 도핑된 실리콘 게르마늄(SiGe), 도핑된 실리콘(Si), 도핑된 실리콘 카바이드(SiC), 시리사이드, 금속 카바이드, 금속 나이트라이드 등, 또는 그 조합일 수 있다. 도전층(26)이 도핑된 층인 경우, 도전층(26)은, 예를 들어, 인 시츄(in situ) 도핑되거나, 또는 임플란트 방법에 의해 도핑될 수 있다. 도전층(26)은 CVD, PVD, ALD, 도금 등과 그 조합에 의해 형성될 수 있다. 일 실시예에서, 도전층(26)은 두께가 대략 25nm 내지 50nm(250
내지 500
)일 수 있다. 그럼에도 불구하고, 도전층(26)은, 노치 형성을 가능하게 하도록, 제1 절연층(24)보다 두꺼운 것이 바람직하며, 이에 대해서는 이후 다시 설명하도록 한다.
제2 비절연층(28)은 반도체 재료(예를 들어, 폴리실리콘), 임의의 도전성 재료(가령, 텅스텐), 또는 그 조합일 수 있다. 제2 비절연층(28)은 CVD, PVD, ALD, 도금 등과 그 조합에 의해 형성될 수 있다. 제2 비절연층(28)은 제1 비절연층(24)보다 두껍고 도전층(26)보다 두껍다. 일 실시예에서, 제2 비절연층(28)은 두께가 대략 60nm 내지 120nm(600
내지 1200
)일 수 있다.
(선택적인) 제2 절연층(29)은 제2 비절연층(28) 위에 형성될 수 있다. 제2 절연층(29)은 이하에서 도 4와 관련하여 논의될 재산화(reoxidation) 실시예가 실시되는 경우에 바람직하다. 제2 절연층(29)은 실리콘 나이트라이드과 같은 임의의 절연 재료일 수 있다. 제2 절연층(29)은 PVD, CVD, ALD, 도금 등과 그 조합에 의해 형성될 수 있고, 두께가 대략 5nm 내지 30nm(50
내지 300
)일 수 있다.
제1 절연층(22), 제1 비절연층(24), 도전층(26), 제2 비절연층(28) 및 제2 절연층(29)이 형성된 후, 제1 비절연층(24), 도전층(26), 제2 비절연층(28) 및 제2 절연층(29)은 도 2에 도시된 바와 같이 패터닝된다. 일 실시예에서, 포토레지스트층(미도시)이 반도체 디바이스(10) 위에 형성되고 패터닝된다. 포토레지스트층은 제2 절연층(29)을 패터닝하는데 사용된다. 제2 절연층(29)은 단독으로 또는 포토레지스트층과 함께 하부층(즉, 제1 비절연층(24), 도전층(26) 및 제2 비절연층(28))을 패터닝하기 위한 하드 마스크로서 사용될 수 있다. 이 시점에서 포토레지스트층이 제거되어 있으면, 당업자에게 공지된, 애쉬 공정(ash process)이 사용될 수 있다. 패터닝 시, 제2 절연층(29)은 패터닝된 절연층(35)이 된다. 패터닝된 절연층(35)은 후속의 공정 동안 ARC(Anti-Reflective Coating)로서 역할을 할 수 있다. 일 실시예에서, 통상의 에칭 화학 및 공정을 이용하여, 제1 비절연층(24), 도전층(26), 제2 비절연층(28) 및 제2 절연층(29)을 패터닝하기 위한 에칭이 수행된다. 패터닝 시, 제1 비절연층(24)은 패터닝된 제1 도전층(30)이 되고, 도전층(26)은 패터닝된 제2 도전층(32)이 되며, 제2 비절연층(28)은 패터닝된 비절연층(34)이 된다. 패터닝된 제1 도전층(30), 패터닝된 제2 도전층(32), 및 패터닝된 비절연층(34)은 제어 전극(게이트 전극)(31)의 층들을 형성한다. 포토레지스트층은, 미리 제거되지 않은 경우(즉, 제1 비절연층(34)과, 도전층(26) 또는 제2 비절연층(28)을 패터닝하기 위한 마스크로 사용된 경우), 애쉬 공정을 이용하여 제거될 수 있다. 제어 전극(31) 아래에 있는 제1 절연층(22)의 일부는 게이트 유전체(gate dielectric)로서 역할을 한다.
도 3에 도시된 바와 같이, 제어 전극(31)이 패터닝된 후에는, 제2 도전층(22)의 일부를 제거하여 노치(36)를 생성한다. 즉, 제2 도전층(32)은, 패터닝된 비절연층과 같이, 다른 층에 비해 상대적으로 리세스(recess)된다. 일 실시예에서, 노치(36)는 패터닝된 제1 도전층(30)과 패터닝된 비절연층(34)에 대해 선택적으로 패터닝된 도전층(32)을 에칭함으로써 형성된다. 따라서, 패터닝된 제2 도전층(32)의 일부에 대한 선택적 에칭을 가능하도록 하기 위해서는, 패터닝된 제1 도전층(30)과 패터닝된 제2 도전층(32)이 동일한 재료여서는 안 된다. 일 실시예에, 패터닝된 제1 도전층(30)이 임의의 금속 또는 금속 합금이고, 패터닝된 제2 도전층(32)이 도핑된 실리콘 게르마늄이며, 패터닝된 비도전층(34)이 폴리실리콘인 경우, 노치(36)를 형성하기 위해서는, 40ml의 HNO3 + 20ml의 H2O2 + 5ml의 0.5% HF의 습식 에칭(wet etch) 또는 등방성 플라즈마 에칭(isotropic plasma etching)이 이용될 수 있다. 다른 실시예에서는, 패터닝된 제1 도전층(30)이 TiN이고, 패터닝된 제2 도전층(32)이 TaN이며, 패터닝된 비도전층(34)이 폴리실리콘인 경우, 노치를 형성하기 위해서는, ACT®940이 65℃에서 TiN 대 TaN의 에칭이 대략 1:20의 비율로 되고 폴리실리콘 대 TaN의 에칭이 65℃에서 대략 1:16의 비율로 되기 때문에, Air Product에 의해 판매되는 ACT®940이 사용될 수 있다.
일 실시예에서, 노치(36)를 형성한 후에는, 도 4에 도시된 바와 같이, 제어 전극(31)의 노출된 벽을 따라 절연층(40)이 형성된다. 절연층(40)을 형성하기 위해, 여기서 사용되는 조건에 노출된 경우, 패터닝된 절연층(35)을 위해 사용되는 재료는 일반적으로 옥사이드를 형성하지 않는다. 그러므로, 옥사이드는 패터닝된 절연층(35) 상에 형성되지 않을 것이다. 그러나, 다른 재료가 사용되는 경우, 옥사이드가 형성될 수 있다. 패터닝된 절연층(35)이 제공되지 않은 경우에는, 절연층(40)은 패터닝된 비절연층(34)의 상부 상에 형성될 것이다. 그러나, 제어 전극(31)에 대한 후속 공정 동안 컨택트가 형성되도록 하기 위해서는, 패터닝된 비절연층(34)의 상부 표면 위에 어떤 절연 재료도 형성되지 않는 것이 바람직하다. 따라서, 절연 재료가 패터닝된 비절연층(34)의 상부 상에 형성되었다 할지라도, 패터닝된 비절연층(34) 상에 형성된 된 경우에는, 제거되어야 할 것이다. 그러나, 절연 재료를 제거하는 것은 어렵다. 그러므로, 패터닝된 절연층(35)의 존재는 바람직하다.
절연층(40)은, 반도체 디바이스(10)가 750℃ 내지 850℃ 사이의 온도에서 산소 환경에 노출되는 재산화 공정에 의해 형성된다. 산소 환경은 건식 산화 환경(dry oxidation environment)일 수 있다. 일 실시예에서, 이 공정은 RTO(Rapid Thermal Oxidation) 공정일 수 있다. 절연층(40)은 제어 전극(31)의 측면을 산화시킴으로써 생성된다. 결과적으로, 절연층(40)은 다른 절연 재료를 포함한다. 예를 들어, 패터닝된 비절연층(34)은 산화되어 그 노출된 벽을 따라 제1 산화 재료를 생성하고, 패터닝된 제2 도전층(32)은 측벽인 그 노출된 벽을 따라 제2 산화 재료를 생성하며, 패터닝된 제1 도전층(30)은 그 노출된 벽을 따라 제3 산화 재료를 생성할 것이다. 여기서, 당업자는 옥사이드 사이에, 한 옥사이드가 다른 옥사이드로 천이되는 것을 의미하는, 옥사이드간 천이 영역인 영역이 존재할 수 있다는 것을 알 것이다. 옥사이드을 형성하기 위해 패터닝된 제2 도전층(32) 및 패터닝된 제1 도전층(30)의 일부가 소모된다고 하더라도(미도시), 적은 양의 층만 옥사이드로 변할 것이다. 그러나, 노치(36)에 의해 노출된, 패터닝된 제1 도전층(30)의 일부는, 얇고 노치(36)에 의해 노출되기 때문에, 재산화 공정 동안 절연체로 전환되고, 옥사이드 영역(41)을 형성할 것이다. 옥사이드 영역(41)은 노치(43) 내에 있다. 그러므로, 옥사이드 영역(41)을 형성함으로써, 패터닝된 제1 도전층(30)은, 패터닝된 제2 도전층(32)의 길이와 실질적으로 동일한 길이(횡방향 치수)를 가질 것이다. 또한, 패터닝된 비절연층(34)은 패터닝된 제1 도전층(30)보다 크고 패터닝된 제2 도전층(32)보다 큰 길이를 가질 것이다.
다른 실시예에서, 패터닝된 제2 도전층(32)의 길이는, 도 5에 도시된 바와 같이, 패터닝된 제1 도전층(30)을 리세스하여 노치(45)를 형성함으로써, 패터닝된 제1 도전층(30)의 길이와 대략 같도록 제조된다. 이 실시예에서, 패터닝된 비절연층(34)도 패터닝된 제1 도전층(30)보다 크고 패터닝된 제2 도전층(32)보다 큰 길이를 갖는다. 실시예에서, 제1 도전층(30)의 노출된 횡방향 에지(lateral edge)는 선택적으로 에칭될 수 있다. 일 실시예에서, 리세싱은 소프트 에칭 공정에 의해 이루어질 수 있다. 소프트 에칭 공정은, 일 실시예에서, 제어 전극(31)의 제1 절연층(22) 및 다른 층에 대해 선택적인 건식 에칭이다. 일 실시예에서, 소프트 에칭은 약한 에칭 공정(diluted etch process)이다. 제1 절연층(22)이 실리콘 옥사이드이고 패터닝된 제1 도전층(30)이 TaSiN인 일 실시예에서는, 25W 미만의 RF 바이어스 전압을 이용한 플라즈마 에치(etch)에 HBr/Cl2/O2/CF4가 사용될 수 있다. 제1 절연층(22)이 하프늄 옥사이드이고, 패터닝된 도전층(30)이 TaSiN, TaC, TaN, 또는 그 조합일 경우, 대략 4mTorr에서 설정된 전력, 대략 1000W의 소스 전력, 및 대략 60W의 바이어스 전력을 갖는 플라즈마 에치(etch)에서 대략 100sccm의 Cl2가 사용될 수 있다. 다른 실시에에서, AR/Cl2, SF6, 또는 Cl2 플라즈마를 이용하여, 하프늄 옥사이드에 대해 TaC가 선택적으로 에칭될 수 있다. 또한, 여기 기술되는 추가 공정이 도 4의 구조물로부터 후속될 것이다. 그러나, 동일한 공정이 도 5의 구조에도 이용될 수 있다.
패터닝된 제1 도전층(30)을 리세싱한 후, 패터닝된 제1 도전층은 처음에 형성된 것보다 작은 길이를 가지는데, 이는 형성되는 반도체 디바이스의 채널 길이 및 밀러 캐패시턴스를 줄인다. 또한, 제어 전극(31)은 제어가능한 프로세스에 의해 제조되는 노치를 가진다. 또한, 노치의 존재는 일 실시예에서 소정의 각으로 이루어지는 헤일로 임플란트(halo implant)을 돕는다. 소정의 기울기로 헤일로 임플란트를 수행하기 위해, 노치는 원자가 소정의 기울기에서 제1 절연층(22)만을 통해 주입되도록 한다. 즉, 헤일로 임플란트는, 노치에 제공되는 재료에 의해 차단되기 때문에, 노치가 존재하지 않을 경우에는, 패터닝된 절연층(34) 아래에서 노치가 존재할 때 헤일로 임플란트가 형성되는 것만큼 횡방향으로 길게 형성되지 않을 수 있다. 따라서, 결과적인 채널은 더 긴 길이를 가질 것이다.
도 6에 도시된 바와 같이, 노치(43) 및 옥사이드 영역(40)을 형성한 후에는, 소스 헤일로(46), 드레인 헤일로(48), 소스 확장(42), 및 드레인 확장(44)이 반도체 기판(20) 내에서 형성된다. 일 실시예에서, 소스 헤일로(46) 및 드레인 헤이로(48)는 각이 반도체 기판(20)의 표면에 법선에 대해 대략 20 내지 40도로 기울어진 이온 주입에 의해 형성된다. 도핑 농도는 n형(가령, 인) 또는 p형(가령, 붕소) 도펀트 중 하나가, 대략 5E17 내지 8E18 cm3/atoms이다. 소스/드레인 확장(42, 44)과 딥 소스/드레인 영역(52, 54)에 대해 사용되는 소스/드레인 헤일로(46, 48)에 대한 도핑 유형은 반대이다. 소정의 기울기를 가지고 수행되는 임플란트로로 인해, 소스 헤일로(46) 및 드레인 헤일로(48)의 일부는 제어 전극(31) 아래에 위치하게 된다.
소스 확장(42) 및 드레인 확장(44)은 반도체 기판(20)의 표면의 법선에 대해 0도 또는 소정의 각도로 수행된다. 소스 확장(42) 및 드레인 확장(44)에 사용되는 도펀트는 소스 헤일로(46) 및 드레인 헤일로(48)에 사용되는 도펀트와 동일할 수 있지만, 그 농도 및, 그에 따른 주입량은 더 많을 수 있다. 일 실시예에서, 도핑 농도는, n형(가령, 인) 또는 p형(가령, 붕소) 도펀트 중 하나로, 대략 1E19 내지 5E20 atom/cm3 사이일 수 있다.
소스 헤일로(46), 드레인 헤일로(48), 소스 확장(42) 및 드레인 확장(44)을 형성한 후, 스페이서(50)는 제어 전극(31)의 측면을 따라 형성되고, 딥 소스(52) 및 딥 드레인(53)은 반도체 기판(20) 내에 형성된다. 스페이서(50)는 노치를 충전하는 것이 바람직하다. 스페이서(50)는 실리콘 나이트라이드(SixNy)와 같은 절연층을 반도체 기판(10) 위에 증착하고, 통상의 화학을 사용하여 절연층을 이방성 에칭함으로써 형성될 수 있다. 대안적으로, 다른 스페이서 구현 및 구조가 사용될 수 있다.
딥 소스(52) 및 딥 드레인(54)은 스페이서(50) 및 제어 전극(31)을 마스크로 이용하여 형성된다. 소스 헤일로(46), 드레인 헤일로(48), 소스 확장(42) 및 드레인 확장(44)을 형성하는데 사용되었던 것과 동일한 도펀트가 사용될 수 있다. 그러나, 도펀트 농도는 확장(42, 44)를 형성하는데 사용되는 것보다 더 크고, 헤일로(46, 48)을 형성하는데 사용되는 것보다 더 클 것이다. 일 실시예에서, 도핑 농도는, n형(가령, 인) 또는 p형(가령, 붕소) 도펀트 중 하나로, 대략 5E19 내지 1E21 atoms/cm3 사이일 수 있다. 소스 확장(42) 및 딥 소스(52)는 반도체 디바이스(10)의 소스 영역(현재 전극)을 형성하고, 드레인 확장(44) 및 딥 드레인(54)은 반도체 디바이스(10)의 드레인 영역(현재 전극)을 형성한다.
지금까지, 헤일로 임플란트의 유리한 배치에 의해 밀러 캐패시턴스를 줄이고 단채널 효과 면역을 증가시키는 방법이 제공되었다는 점이 주지되어야 한다. 또한, 반도체 디바이스(10)의 채널 길이는 다수층의 에칭 공정만을 수행하여 생성되는 것보다 더 짧기 때문에, 이용되는 리소그래피 공정은 결과적인 채널 길이를 프린트(print)할 필요가 없다. 즉, 결과적인 채널 길이는 리소그래피 공정이 프린트할 수 있는 것보다 적을 수 있고, 그에 의해 더 작은 기하학적 디바이스로 더 오래된 리소그래피 공정을 사용하는 능력을 확장한다.
이전까지의 명세서에서 명에서, 본 발명이 특정 실시예를 참조하여 기술되었다. 그러나, 당업자는, 이하 특허청구범위에 기재된 본 발명의 범주를 벗어남이 없이, 다양한 변형 및 변화가 이루어질 수 있음을 이해할 것이다. 예를 들어, 소스 및 드레인 영역은 비대칭적 방식으로 전환 또는 설계될 수 있다. 따라서, 명세서 및 도면은 한정적 의미보다는 이해를 위한 것으로 간주되며, 그러한 모든 변경들은 본 발명의 범주 내에 포함된다.
이익, 다른 이점, 및 문제에 대한 해결책이 특정 실시예에 대하여 상술되었다. 그러나, 이익, 이점, 및 문제에 대한 해결책, 그리고 소정의 이익, 이점, 또는 문제에 대한 해결책이 보다 알려지도록 발생되도록 할 수 있는 소정의 요소는 중요한, 요구되는, 또는 필수적인, 임의의 또는 모든 클레임의 특징 또는 요소로서 해석되지 않을 것이다. 여기서 사용된 것처럼, "포함한다", "포함하는", 또는 그에 대한 소정의 다른 변형은, 구성 요소의 리스트를 포함하는 공정, 방법, 개체, 또는 장치가 구성 요소만 포함하는 것이 아니라, 명백히 리스트되거나 그런 공정, 방법, 개체, 장치에 고유하지 않은 다른 구성 요소도 포함할 수 있도록, 비배타적인 포함을 나타내고자 의도된 것이다. 여기에 사용된 관사는 하나 또는 그 이상으로서 정의된다. 또한, 명세서 및 특허청구범위 내의 "전", "후", "상", "하", "위", "아래" 등은, 만약 존재한다면, 설명을 위해 사용된 것으로, 반드시 영구적인 상대적 위치를 나타내는 것은 아니다. 그렇게 사용된 용어는, 여기 기술된 본 발명의 실시예가, 가령, 여기 기술된 또는 설명된 것 외의 다른 목적으로 동작할 수 있도록, 적절한 환경 하에서 상호 교환가능하다는 것이 이해될 것이다. 또한, "층"이라는 용어는 단일 층에 한정되는 것이 아니며, 대신 달리 언급된 내용이없다면, 둘 이상의 재료의 스택을 포함할 수 있다.
Claims (29)
- 삭제
- 표면을 갖는 기판을 제공하는 단계와,상기 기판의 표면 위에 절연층을 형성하는 단계와,상기 절연층 위에 패터닝된 제1 도전층을 형성하는 단계와,상기 패터닝된 제1 도전층 위에 패터닝된 제2 도전층을 형성하는 단계와,상기 패터닝된 제2 도전층 위에 패터닝된 비절연층을 형성하는 단계와,상기 패터닝된 제1 도전층 및 상기 패터닝된 제2 도전층의 일부를 선택적으로 제거하여, 반도체 디바이스용의 노칭된 제어 전극을 형성하는 단계를 포함하는 반도체 디바이스 형성 방법.
- 제2항에 있어서,상기 패터닝된 제1 도전층 및 상기 패터닝된 제2 도전층의 일부를 선택적으로 제거하는 단계는,상기 패터닝된 제2 도전층의 노출된 횡방향 에지의 사전결정된 일부를 선택적으로 에칭하는 단계와,상기 패터닝된 제1 도전층의 노출된 일부를 산화시키는 단계를 더 포함하는 반도체 디바이스 형성 방법.
- 제2항에 있어서,상기 패터닝된 제1 도전층 및 상기 패터닝된 제2 도전층의 일부를 선택적으로 제거하는 단계는,상기 패터닝된 제2 도전층의 노출된 횡방향 에지의 사전결정된 일부를 선택적으로 에칭하는 단계와,소프트 에칭 반도체 제조 공정을 이용하여, 상기 패터닝된 제1 도전층의 노출된 일부를 선택적으로 에칭하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
- 제2항에 있어서,상기 노칭된 제어 전극의 노치들 내부 및 마주하는 측면들에 제2 절연층을 형성하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
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| US20020132431A1 (en) | 2001-03-19 | 2002-09-19 | International Business Machines Corporation | Method for forming notch gate having self-aligned raised source/drain structure |
-
2005
- 2005-01-21 KR KR1020067019879A patent/KR101140001B1/ko active IP Right Grant
Patent Citations (1)
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|---|---|---|---|---|
| US20020132431A1 (en) | 2001-03-19 | 2002-09-19 | International Business Machines Corporation | Method for forming notch gate having self-aligned raised source/drain structure |
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| KR20070017342A (ko) | 2007-02-09 |
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