CN100527265C - 带有读出放大器体系结构的半导体存储器 - Google Patents

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Abstract

半导体存储器件包括多个第一数据读出放大器和多个第二数据读出放大器。每个第一数据读出放大器是电压读出放大器，每个第一数据读出放大器与从位线读出放大器引出的第一类型的数据线关联。每个第二数据读出放大器包括电流读出放大器和电压读出放大器，每个第二数据读出放大器与从位线读出放大器引出的第二类型的数据线关联。

Description

带有读出放大器体系结构的半导体存储器
技术领域
本发明涉及一种半导体存储器以及为此的读出放大器体系结构。
背景技术
图1是现有技术的动态随机存取存储器(DRAM)的体系结构。如图所示，DRAM 1包括多个存储体BANK-1到BANK-4。存储体BANK-1到BANK-4每个都包括多个存储单元MC。例如，行解码器和列解码器对地址进行解码，并启动字线WL和列选择线CSL从存储单元MC中读取数据。从存储单元MC输出的数据输出到位线BL上。位线读出放大器BLSA读出(例如放大)从存储单元MC输出的数据值，并沿数据线DL和互补数据线DLB输出已读出的数据。与各个存储体BANK-1到BANK-4相关联的多路复用器MUX1、MUX2、MUX3和MUX4根据分别接收的存储体地址BA1-BA4，沿数据线DL和互补数据线DLB选择性地输出该数据值。
因为BLSA的容量很小，数据线负载非常大，因此要利用数据线读出放大器DSA进一步放大通过多路复用器MUX1-MUX4之一与DSA相连的一根数据线上的信号。一般而言，有两种类型的DSA-电压读出放大器VSA和电流读出放大器CSA。VSA对信号进行放大，获得大电压摆幅，并花相当多的时间在不同状态间转换信号。相反，在CSA放大信号时，会花较少时间在不同状态间转换信号，但是电压摆幅不是很大。因此，CSA比VSA的响应速度快，但VSA产生的电压摆幅较大。为了获得这两类放大器的最佳效果，图1现有技术体系结构中的DSA包括CSA和VSA。
如图1所示，如果数据用引脚DQ1-DQn的数目为8，就要设置8个DSA，这意味着要设置8个CSA。虽然CSA的响应速度比VSA快，但CSA在操作过程中要消耗更多电功率。对于数据容量较大的存储器而言，由于每个数数据用焊点(pad)或数据用引脚(pin)(DQ)都需要相应的CSA，因此CSA的这个缺点成为一个大问题。
发明内容
在依照本发明的半导体存储器件中，不再为每个数据用引脚设置可产生放大信号的电流读出放大器。依照本发明的半导体存储器件包括多个第一数据读出放大器和多个第二数据读出放大器。第一数据读出放大器是电压读出放大器，第二数据读出放大器每个都包括电压和电流读出放大器。在该半导体存储器件中，第一数据读出放大器与从位线读出放大器引出的第一类型的数据线关联，而第二数据读出放大器与从位线读出放大器引出的第二类型的数据线关联。
在一个示范性实施例中，第一类型的数据线比第二类型的数据线短。在另一示范性实施例中，第一类型的数据线的负载比第二类型的数据线上的负载小。
在一个示范性实施例中，第一和第二数据读出放大器产生要提供给位于半导体存储芯片边缘的数数据用焊点的放大数据信号。在另一示范性实施例中，第一和第二数据读出放大器产生要提供给沿半导体存储芯片中心布置的数数据用焊点的放大数据信号。
附图说明
通过下面给出的详细描述和附图，将使本发明变得更容易彻底理解，附图中，相同元件用相同参考数字表示，这些附图仅是通过介绍方式给出的，因此它们并不会限制本发明，附图中：
图1表示现有技术的动态随机存取存储器(DRAM)的体系结构；
图2表示依照本发明第一实施例的动态随机存取存储器(DRAM)的体系结构；
图3表示图2中由CSA和VSA构成的DSA的电路图；
图4表示图3的CSA中的MOS晶体管的I-V特性；
图5表示图3的DSA在读取过程中的时序图；
图6表示图2中由VSA构成的DSA的电路图；
图7表示图6的DSA在读取过程中的时序图；
图8表示依照本发明第二实施例的动态随机存取存储器(DRAM)的体系结构；
图9表示依照本发明第三实施例的动态随机存取存储器(DRAM)的体系结构；
图10表示依照本发明第四实施例的动态随机存取存储器(DRAM)的体系结构；
实施具体方式
图2表示依照本发明第一实施例的动态随机存取存储器(DRAM)的体系结构。如图所示，DRAM 100在每个存储区101中都包括多个存储体BANK-1到BANK-4。存储体BANK-1到BANK-4每个都包括多个存储单元MC。例如，行解码器和列解码器对地址进行解码，并启动字线WL和列选择线CSL从存储单元MC中读取数据。从存储单元MC中输出的数据输出到位线BL。位线读出放大器BLSA读出(例如放大)从存储单元输出的数据值，然后通过数据线DL和互补数据线DLB输出所读出的数据值。
如图2所示，从存储区101中的每个存储体BANK-1到BAN-4引出的数据线DL和DLB通向相关的数据读出放大器(DSA)和多路复用器(MUX)体系结构500，DSA和MUX体系结构500将来自存储体BANK-1到BANK-4之一的数据线上的信号提供给位于DRAM芯片100边缘的相关数据用引脚或数数据用焊点DQ。图2中还示出，第一和第三存储体BANK-1和BANK-3的数据线明显比第二和第四存储体BANK-2和BANK-4的数据线短，这是因为第一和第三存储体更靠近数据用引脚DQ、DSA和MUX体系结构500的缘故。于是，在第二和第四存储体BANK-2和BANK-4的数据线上的负载比较大。
DSA和MUX体系结构500包括第一到第四多路复用器11-14，这些多路复用器分别与从第一到第四存储体BANK-1到BANK-4引出的数据线相连。多路复用器11-14每个都根据分别接收的存储体地址BA1-BA4选择性地输出相关数据线上传输的信号。第一和第三多路复用器11和13的输出与第一DSAS11相连，第二和第四多路复用器12和14的输出与第二DSA S12相连。第一DSA S11仅由电压读出放大器(VSA)构成，第二DSA S12由电流读出放大器(CSA)和VSA构成。
第一DSA S11对较短的第一和第三存储体BANK-1和BANK-3的数据线上传输的信号进行放大，第一和第三存储体BANK-1和BANK-3布置在更靠近数据用引脚DQ、DSA和MUX体系结构500的位置。第二DSA S12对较长的第二和第四存储体BANK-2和BANK-4的数据线上传输的信号进行放大，第二和第四存储体BANK-2和BANK-4布置在离数据用引脚DQ和DSA和MUX体系结构500较远的地方。即，仅用VSA放大负载较小的数据线上传输的信号，利用CSA和VSA放大负载较大的数据线上传输的信号。
第五多路复用器15根据共同(joint)存储体地址BA13(即，存储体地址BA1与存储体地址BA3逻辑或)，选择性地向数数据用焊点DQ输出来自第一DSA S11的放大信号。第六多路复用器16根据共同的存储体地址BA24(即，存储体地址BA2与存储体地址BA4逻辑或)，选择性地向同一数数据用焊点DQ输出来自第二DSA S11的放大信号。
图3表示图2中的第二DSA S12与存储单元MC和BLSA相结合的电路图。存储单元MC包括存取晶体管AT和电容器CA，其存储着逻辑高或低的电压电平的数据位。施加激活命令和行地址(未示出)，以启动字线WL。字线WL启动存储单元MC。换句话说，存取晶体管AT由字线WL启动，然后单元节点C的数据传送(＝电荷共享)给位线BL。当读出启动信号PS1、PS2启动了BLSA210的操作时，位线读出放大器BLSA 210放大位线BL上传送的数据。即，在读出启动信号PS1和PS2启动BLSA 210的操作时，交叉连接的第一和第二NMOS晶体管MN1和MP2以及交叉连接的第一和第二PMOS晶体管MP1和MP2用于放大位线BL和位带线(bit bar line)BLB之间的电压差。读出启动信号PS1和PS2通过导通相应的第三NMOS和PMOS晶体管MN3和MP3、以便让电流流过BLSA210来启动BLSA 210的操作。
在施加读取命令和列地址时，列解码器在列选择线CSL上产生列选择线信号。列选择线CSL通过导通第四和第五NMOS晶体管MN4和MN5，让位线BL上的数据传输到数据线DL上(并让位带线BLB上的数据传输到互补数据线DLB上)。
根据存储体选择信号BAi(i是自然数)，导通或关断第一到第四多路复用器11-14。在图3中，仅示出了表示第一或第三多路复用器12或14的一个多路复用器。第一和第三多路复用器12和14每个都包括开关S_DL和S_DLB，它们选择性地将数据线DL和互补数据线DLB与DSA S12连接起来。
DSA 12包括CSA240和VSA260。电流和电压读出放大器240和260采用不同的读出方法。CSA240读出一对数据线DL和DLB上的数据的电流差，然后根据该电流差值产生数据线DL和互补数据线DLB的节点之间的电位差。节点DL和DLB节点之间的电位差产生逻辑电平，VSA260将其转换为全摆幅CMOS电压电平(VDD到VSS)。节点DL和DLB节点的较大电位差能提高VSA260中的读出效率。VSA260的输出传输到驱动器MP12和MN14，以向数据用引脚DQ输出。
如图所示，CSA240包括两个负载晶体管MP4、MP5(第四和第五PMOS晶体管)，第八NMOS晶体管NM8根据第一读取启动信号PREAD1选择性地启动CSA240的操作(第一反相器I1对提供给第四和第五PMOS晶体管MP4和MP5的第一读取启动信号PREAD1进行反相)。CSA240还包括交叉连接的第六和第七PMOS晶体管MP6和MP7，第六和第七NMOS晶体管MN6、MN7分别与第六和第七PMOS晶体管MP6和MP7以及第八NMOS晶体管MN8串连连接。CSA240读出并放大数据线DL和DLB上的信号。
图3中，将流过第六和第七PMOS晶体管MP6和MP7的电流用Ids1和Ids2表示。由于电流Ids1和Ids2之间的差值，产生CSA240中输出节点DDL和DDLB之间的电压差(见图4，该图表示MOS晶体管的I-V特性)。各第六和第七PMOS晶体管MP6和MP7根据电流Ids1和Ids2而有差别地操作。栅极-对-源极的电压Vgs的特定电平是0.3V和0.5V，这与漏极-对-源极的电压Vds0.5V和0.3V相匹配。
第二读取启动信号PREAD2通过关断第八和第九PMOS晶体管MP8和MP9、导通第九NMOS晶体管MN9来启动VSA260的操作。这使得CSA240中输出节点DDL和DDLB之间的电压差驱动了第十和第十一NMOS晶体管MN10和MN11的操作。第十和第十一NMOS晶体管MN10和MN11驱动电压放大，使得：(i)在第十一PMOS晶体管MP11和第十三NMOS晶体管MN13的共连栅极上产生放大电压VA，所述这两个晶体管在VDD和VSS之间与第九和第十NMOS晶体管MN9和MN10串连连接；以及(ii)在第十PMOS晶体管MP10和第十二NMOS晶体管MN12的共连栅极上产生互补放大电压VAB，所述这两个晶体管在VDD和VSS之间与第九和第十一NMOS晶体管MN9和MN11串连连接。
放大电压VA经过第二和第三反相器I2和I3的反相，作为驱动信号提供给第十二PMOS晶体管MP12。互补放大电压VAB经过第四反相器I4的反相，作为驱动信号提供给第十四NMOS晶体管MN14。第十二PMOS晶体管MP12和第十四NMOS晶体管MN14驱动输出引线DQ。
图5表示图3中所示的电路在假设存储单元MC存储逻辑高的读取过程中的时序图。当施加了带有行地址的激活命令(active command)时，启动字线信号W1，然后启动BSLA启动信号PS1和PS2以起动相应位线BL和BLB的读出。然后施加带有列地址的读取命令，启动列选择线CSL。根据电流读出原理，借助第三NMOS晶体管MN3，由负载晶体管MP5到接地电压VSS的电流通路产生互补位线BLB的电压跳变0.5V。利用电源电压VDD对数据线D1和DLB的初始状态进行预充电。假设电源电压VDD的电平为2V，接地电压电平为0V，那么如果启动了列选择线CLS，数据线DL上的数据就是2V，而互补数据线DLB上的数据约为1.99V(～2V)。如图4所示，数据线之间的电压差很小，但是电流差很大。每个负载晶体管MP4、MP5都利用电源电压VDD为数据线提供电流。由数据线DL经MOS晶体管MN4、MP1和MP3到电源电压VDD的第一电流通路很小，而通过第六PMOS晶体管MP6的电流通路Ids1却很大。由互补数据线DLB通过晶体管MN5、MN2和MN3到达接地电压VSS的第二电流通路比第一电流通路长，通过第七PMOS晶体管MP7的电流Ids2很小。如图4所示，第六PMOS晶体管MP6的栅极节点与源极节点之间的电压差为0.5V。第七PMOS晶体管MP7的栅极节点和源极节点之间的差值为0.3V。这样，CSA的输出节点(DDL和DDLB)分别为1.7V和1.5V。与CSA240的输出节点电压电平为1.7V个1.5V相适应的是，VSA260的相应输出电压VAB和VA为2V和0V。相应于存储单元MC的读出逻辑电平，数据用引脚DQ输出作为逻辑高的电压电平为2V。
图6表示图2的第一DSA S11与存储单元MC和BLSA相结合的电路图。该电路图除了取消了CSA240外，其余都与图3中的第二DSA S12的电路图相同。即，数据线DL和互补数据线DLB与第十和第十一NMOS晶体管MN10和MN11直接相连。图7表示图6所示的电路在假设存储单元MC存储了逻辑高、并且VDD＝2V、VSS＝0V的读取操作过程中的时序图。通过图5中对图3电路图的时序图的描述，很容易理解该时序图。
[0034]图8表示依照本发明第二实施例的DRAM的体系结构。如图所示，DRAM200包括多个存储体BANK-1到BANK-4。存储体BANK-1到BANK-4每个都被分成上部和下部，上部和下部每个的体系结构都与相对图2的实施例详细描述的存储体的体系结构相同。于是，存储体BANK-1到BANK-4的每个上部和下部都在数据线DL和互补数据线DLB上输出所读出的数据值。
如图8所示，从存储体BANK-1到BANK-4的每个上部和下部引出的数据线都引向数据DSA和MUX体系结构502，DSA和MUX体系结构502将数据线上的信号提供给沿DRAM芯片200的中心布置的数据用引脚或数数据用焊点DQ。图8中还示出，存储体BANK-1到BANK-4的下部的数据线明显都比存储体BANK-1到BANK-4的上部的数据线短，这是因为前者更靠近数据用引脚DQ和DSA和MUX体系结构502。于是，在存储体BANK-1到BANK-4的上部的数据线上就会存在较大的负载。
DSA和MUX体系结构502包括分别与从第一到第四存储体BANK-1到BANK-4的下部引出的数据线相连的第一到第四下部多路复用器211-214。每个下部多路复用器211-214根据分别接收的存储体地址BA1到BA4，选择性地输出相关数据线上传输的信号。第一到第四下部多路复用器211-214的输出与第一DSA S11相连，第一DSA将放大后的信号提供给数据用引脚DQ。
DSA和MUX体系结构502还包括分别与从第一到第四存储体BANK-1到BANK-4的上部引出的数据线相连的第一到第四上部多路复用器251-254。每个上部多路复用器251-254根据分别接收的存储体地址BA1-BA4，选择性地输出相关数据线上传输的信号。第一到第四上部多路复用器251-254的输出与第二DSA S12相连，该DSA将放大后的信号提供给数据用引脚DQ。
第一DSA S11仅由电压读出放大器(CSA)构成，而第二DSA S12由电流读出放大器(CSA)和VSA构成。第一和第二DSA S11和S12的体系结构与上面相对图2的实施例描述的体系结构相同。
第一DSA S11放大由第一到第四存储体BANK-1到BANK-4的下部的较短数据线上传输的信号，该下部布置在靠近第一到第四存储体BANK-1到BANK-4的地方。第二DSA S12放大由第一到第四存储体BANK-1到BANK-4的上部的较长数据线上传输的信号，该上部布置在离数据用引脚DQ、DSA和MUX体系结构502较远的地方。即，仅用VSA放大负载较小的数据线上传输的信号，利用CSA和VSA放大负载较大的数据线上传输的信号。
图9表示依照本发明第三实施例的DRAM体系结构。如图所示，DRAM300包括多个存储体BANK-1到BANK-4。每个存储体BANK-1到BANK-4都分成上部和下部，每个上部和下部的体系结构都与相对图2的实施例详细描述的存储体的体系结构相同。于是，存储体BANK-1到BANK-4的每个上部和下部都在数据线DL和互补数据线DLB上输出读出的数据值。
如图9所示，从存储体BANK-1到BANK-4的每个上部和下部引出的数据线都引向数据DSA和MUX体系结构504，DSA和MUX体系结构504将数据线上的信号提供给沿DRAM芯片300的中心布置的数据用引脚或数数据用焊点DQ。图9中还示出，存储体BANK-1到BANK-4的下部的数据线明显都比存储体BANK-1到BANK-4的上部的数据线短，这是因为前者更靠近数据用引脚DQ、DSA和MUX体系结构504。于是，在存储体BANK-1到BANK-4的上部的数据线上就会存在较大负载。
DSA和MUX体系结构504包括分别与从第一到第四存储体BANK-1到BANK-4的下部引出的数据线相连的第一到第四下部多路复用器311-314。每个下部多路复用器311-314根据分别接收的存储体地址BA1到BA4，选择性地输出相关数据线上传输的信号。第一到第二下部多路复用器311-312的输出与第一DSA S11相连，第一DSA将放大后的信号提供给第一共同多路复用器315。第一共同多路复用器315根据共同存储体地址BA12(即，存储体地址BA1与存储体地址BA2逻辑或)，向输出引线DQ选择性地输出放大信号。第三和第四下部多路复用器313-314的输出与另一个第一DSA S11相连，所述DSA将放大后的信号提供给第二共同多路复用器316。第二共同多路复用器316根据共同存储体地址BA34(即，存储体地址BA3与存储体地址BA4逻辑或)，将放大后的信号提供给与第一共同多路复用器315共同的输出引线DQ。
DSA和MUX体系结构504还包括分别与从第一到第四存储体BANK-1到BANK-4的上部引出的数据线相连的第一到第四上部多路复用器351-354。每个上部多路复用器351-354根据分别接收的存储体地址BA1-BA4，选择性地输出相关数据线上传输的信号。第一到第二上部多路复用器351-352的输出与第二DSA S12相连，该DSA将放大后的信号提供给第三共同多路复用器355。第三共同多路复用器355根据共同存储体地址BA12(即，存储体地址BA1与存储体地址BA2逻辑或)，选择性地将放大后的信号提供给输出引线DQ。第三和第四上部多路复用器353-354的输出与另一个第二DSA S12相连，该第二DSA将放大后的信号提供给第四共同多路复用器356。第四共同多路复用器356根据共同存储体地址BA34(即，存储体地址BA3与存储体地址BA4逻辑或)，选择性地将放大后的信号提供给与第三共同多路复用器355共同的输出引线DQ。
第一DSA S11仅由电压读出放大器(VSA)构成，而第二DSA S12由电流读出放大器(CSA)和VSA构成。第一和第二DSA S11和S12的体系结构与上面相对图2的实施例描述的体系结构相同。
第一DSA S11放大由第一到第四存储体BANK-1到BANK-4的下部的较短数据线上传输的信号，该下部布置在靠近数据用引脚DQ、DSA和MUX体系结构504的地方。第二DSA S12放大由第一到第四存储体BANK-1到BANK-4的上部的较长数据线上传输的信号，该上部布置在离数据用引脚DQ、DSA和MUX体系结构502较远的地方。即，仅利用VSA放大负载较小的数据线上传输的信号，利用CSA和VSA放大负载较大的数据线上传输的信号。
图10表示依照本发明第四实施例的动态随机存取存储器(DRAM)的体系结构。图10的实施例除了数数据用焊点DQ沿半导体存储器器件的中心布置之外，其余体系结构都与图2实施例的体系结构相同。
在上述实施例中，仅典型地示出了与一个DSA和MUX体系结构一起的一个存储体存储区。但是，可以理解的是，根据半导体存储器件的容量和数数据用焊点DQ的数目，依照本发明的半导体存储器件(例如DRAM)可包括多个区、多个DSA和MUX体系结构。
由前述描述显而易见的是，依照本发明的半导体存储器件不再相对每个数数据用焊点设置CSA。即，本发明中不是每个DSA的实现都包括CSA。于是，依照本发明的半导体存储器件的功耗得以降低。
虽然相对有限的几个实施例公开了本发明，但本领域的技术人员在该公开的帮助下，可由此理解出各种改进和变化。于是试图认为所有这些改进和变化都落在本发明的精神和范围之内。

Claims (28)

1、一种半导体存储器件，其包括：
多个第一数据读出放大器，每个第一数据读出放大器都是电压读出放大器，每个第一数据读出放大器与第一类型的数据线关联，而第一类型的数据线都引自位线读出放大器；以及
多个第二数据读出放大器，每个第二读出放大器都包括电流读出放大器和电压读出放大器，每个第二数据读出放大器与第二类型的数据线关联，第二类型的数据线引自位线读出放大器。
2、根据权利要求1所述的器件，其中第一类型的数据线的长度比第二类型的数据线的长度短。
3、根据权利要求1所述的器件，其中第一类型的数据线的负载比第二类型的数据线的负载小。
4、根据权利要求1所述的器件，还包括：
多个存储体，第一组多个存储体布置在比第二组多个存储体更靠近半导体存储器件的数据用焊点的位置，第一组多个存储体与第一类型的数据线关联，而第二组多个存储体与第二类型的数据线关联。
5、根据权利要求4所述的器件，其中第一类型的数据线的长度比第二类型的数据线的长度短。
6、根据权利要求4所述的器件，其中第一类型的数据线的负载比第二类型的数据线的负载小。
7、根据权利要求4所述的器件，其中数据用焊点位于半导体存储器件的芯片边缘。
8、根据权利要求4所述的器件，其中数据用焊点沿半导体存储器件的芯片中心布置。
9、根据权利要求4所述的器件，其还包括：
第一多路复用器，其与第一组中的每个存储体关联，用于选择性地将与存储体关联的第一类型的数据线与一个第一数据读出放大器连接起来；
第二多路复用器，其与第二组中的每个存储体关联，用于选择性地将与存储体相关的第二类型的数据线与一个第二数据读出放大器连接起来；以及
第三多路复用器，其与每个第一数据读出放大器相关，用于选择性地将第一数据读出放大器与一个数据用焊点连接起来；以及
第四多路复用器，其与每个第二数据读出放大器相关，用于选择性地将第二数据读出放大器与一个数据用焊点连接起来。
10、根据权利要求9所述的器件，其中第一类型的数据线的长度比第二类型的数据线的长度短。
11、根据权利要求9所述的器件，其中第一类型的数据线的负载比第二类型的数据线的负载小。
12、根据权利要求9所述的器件，其中数据用焊点位于半导体存储器件的芯片边缘。
13、根据权利要求9所述的器件，其中数据用焊点沿半导体存储器件的芯片中心布置。
14、根据权利要求1所述的器件，其还包括：
多个存储体，每个存储体的第一部分布置在比每个存储体的第二部分更靠近多存储体半导体存储器件的数据用焊点的位置，第一部分与第一类型的数据线关联，第二部分与第二类型的数据线关联。
15、根据权利要求14所述的器件，其中第一类型的数据线的长度比第二类型的数据线的长度短。
16、根据权利要求14所述的器件，其中第一类型的数据线的负载比第二类型的数据线的负载小。
17、根据权利要求14所述的器件，其中数据用焊点沿半导体存储器件的芯片中心布置。
18、根据权利要求14所述的器件，其还包括：
与每个第一部分关联的第一多路复用器，用于选择性地将与第一部分关联的第一类型的数据线与一个第一数据读出放大器连接起来；
与每个第二部分关联的第二多路复用器，用于选择性地将与第二部分关联的第二类型的数据线与一个第二数据读出放大器连接起来；以及
与每个第一数据读出放大器关联的第三多路复用器，用于选择性地将第一数据读出放大器与一个数据用焊点连接起来；以及
与每个第二数据读出放大器关联的第四多路复用器，用于选择性地将第二数据读出放大器与一个数据用焊点连接起来。
19、根据权利要求18所述的器件，其中第一类型的数据线的长度比第二类型的数据线的长度短。
20、根据权利要求18所述的器件，其中第一类型的数据线的负载比第二类型的数据线的负载小。
21、根据权利要求18所述的器件，其中数据用焊点布置在半导体存储器件的芯片边缘上。
22、根据权利要求18所述的器件，其中数据用焊点沿半导体存储器件的芯片中心布置。
23、根据权利要求14所述的器件，其还包括：
与一个第一数据读出放大器关联的第一和第二多路复用器，
第一多路复用器与一个第一部分关联，第一多路复用器用于选择性地将与第一部分关联的第一类型的数据线与关联的第一数据读出放大器连接起来，
第二多路复用器与另一第一部分关联，用于选择性地将与另一第一部分关联的第一类型的数据线与关联的第一数据读出放大器连接起来；以及
与一个第二数据读出放大器关联的第三和第四多路复用器，
第三多路复用器与一个第二部分关联，用于选择性地将与第二部分关联的第二类型的数据线与关联的第二数据读出放大器连接起来，
第四多路复用器与另一第二部分关联，用于选择性地将与另一第二部分关联的第二类型的数据线与关联的第二数据读出放大器连接起来。
24、根据权利要求23所述的器件，其中第一类型的数据线的长度比第二类型的数据线的长度短。
25、根据权利要求23所述的器件，其中第一类型的数据线的负载比第二类型的数据线的负载小。
26、根据权利要求23所述的器件，其中数据用焊点明显沿半导体存储器件的芯片中心布置。
27、一种半导体存储器件，其包括：
第一多条数据线；
第二多条数据线，第二多条数据线的长度比第一多条数据线的长度长；
至少一个与第一多条数据线关联的第一数据读出放大器，每个第一数据读出放大器是电压读出放大器；以及
至少一个与第二多条数据线关联的第二数据读出放大器，每个第二读出放大器包括电流读出放大器和电压读出放大器。
28、根据权利要求27所述的器件，其中第一类型的数据线的负载比第二类型的数据线的负载小。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7746710B2 (en) 2008-01-10 2010-06-29 Micron Technology, Inc. Data bus power-reduced semiconductor storage apparatus
KR102485405B1 (ko) * 2018-03-02 2023-01-06 에스케이하이닉스 주식회사 데이터 버퍼 및 이를 포함하는 메모리 장치
CN114255802B (zh) * 2020-09-22 2023-09-15 长鑫存储技术有限公司 集成电路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02183493A (ja) * 1989-01-10 1990-07-18 Matsushita Electron Corp 半導体メモリ装置
JPH03105788A (ja) * 1989-09-19 1991-05-02 Fujitsu Ltd 半導体記憶装置
EP0449311B1 (en) * 1990-03-30 1997-10-15 Fujitsu Limited Signal amplifier circuit and semiconductor memory device using the same
US5282174A (en) * 1992-01-31 1994-01-25 At&T Bell Laboratories Dual-port memory with read and read/write ports
JPH05258569A (ja) * 1992-03-12 1993-10-08 Mitsubishi Electric Corp 半導体記憶装置
JP3421441B2 (ja) * 1994-09-22 2003-06-30 東芝マイクロエレクトロニクス株式会社 ダイナミック型メモリ
JP3968818B2 (ja) * 1997-05-26 2007-08-29 富士通株式会社 アンプ
KR100327345B1 (ko) * 1999-04-08 2002-03-06 윤종용 가변 전류 이득 특성을 갖는 입출력 센스앰프를 구비한메모리 장치
KR100322540B1 (ko) * 1999-07-14 2002-03-18 윤종용 입출력 센스앰프가 차지하는 면적을 최소화하는 메모리 장치
KR100335493B1 (ko) * 1999-10-27 2002-05-04 윤종용 데이터 라인 센스앰프부의 센싱 효율을 균일하게 하는 반도체 메모리장치
KR100343290B1 (ko) * 2000-03-21 2002-07-15 윤종용 반도체 메모리 장치의 입출력 감지 증폭기 회로
KR100382734B1 (ko) * 2001-02-26 2003-05-09 삼성전자주식회사 전류소모가 작고 ｄｃ전류가 작은 반도체 메모리장치의입출력라인 감지증폭기

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