CN100521210C - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置，其特征在于具备：衬底；在上述衬底上形成的p沟道MIS晶体管，上述p沟道MIS晶体管在n阱中形成，具备在上述n阱上形成的第1栅绝缘膜和由在上述第1栅绝缘膜上形成的结晶质Ta-C合金构成的第1栅电极，在上述第1栅电极的膜厚方向上的TaC(111)面的结晶取向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]大于等于80%；在上述衬底上形成的n沟道MIS晶体管，上述n沟道MIS晶体管在p阱中形成，具备在上述p阱上形成的第2栅绝缘膜和由在上述第2栅绝缘膜上形成的结晶质Ta-C合金构成的第2栅电极，在上述第2栅电极的膜厚方向上的TaC(111)面的结晶取向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]小于等于60%。

Description

半导体装置及其制造方法
技术领域
本发明涉及在同一衬底上形成有p沟道MIS晶体管和n沟道MIS晶体管的半导体装置，特别涉及寻求改良栅电极结构的半导体装置及其制造方法。
背景技术
近年，在硅互补型金属绝缘体半导体(CMIS)器件中，正在尝试把钛、钼、钨、钽等的高熔点金属或者它们的氮化物作为栅电极使用，并将其称为所谓的金属栅技术。
在金属栅技术中，因为从原理上讲在栅电极内部不产生耗尽层，所以不产生如硅栅时那样由耗尽层引起的MIS晶体管的电流驱动力的下降。有关TaCx金属栅技术，例如记载在J.K.Schaeffer et al.，“Challenges for the Integration of Metal Gate Electrodes”，2004IEDM，p.p.287-209中。但是，在该文献中，有关TaCx的物理性质，对于功函数、电阻率以外的物理参数没有任何报告。
此外，存在所谓的双金属栅技术，即，在n沟道MIS晶体管上配置具有与n+硅一样的功函数的金属栅电极，在p沟道MIS晶体管上配置具有与p+硅一样的功函数的金属栅电极。在双金属栅技术中，能够与现有的硅栅技术同样地控制阈值电压，可以设计具有低的阈值电压的晶体管。
但是，在双金属栅技术中，因为p沟道MIS晶体管和n沟道MIS晶体管的栅电极材料不同，所以需要分别进行栅电极的成膜，除了成膜工艺工序增加、复杂化等的问题外，还存在需要在p沟道MIS晶体管和n沟道MIS晶体管上独立地进行栅电极加工这一大的问题。虽然是在晶体管性能方面最理想的双金属栅技术，但为了实现它需要解决上述的制造方法复杂化的问题。
如上所述，为了提高晶体管的电流驱动力，实现处理速度快的硅CMIS器件，必须代替现有的硅栅而导入金属栅技术。双金属栅技术因为能够设定低的晶体管阈值电压，所以是高性能化中必需的技术，但其制造方法的复杂化成为实用化方面的很大障碍。
发明内容
因此，希望实现能够得到制造方法容易的双金属栅结构、可以有助于提高CMIS器件等的特性的半导体装置及其制造方法。
与本发明的第1方面有关的半导体装置具备：衬底；在上述衬底上形成的p沟道MIS晶体管，上述p沟道MIS晶体管在n阱中形成，具备在上述n阱上形成的第1栅绝缘膜和由在上述第1栅绝缘膜上形成的结晶质Ta-C合金构成的第1栅电极，在上述第1栅电极的膜厚方向上的TaC(111)面的结晶取向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]大于等于80％；在上述衬底上形成的n沟道MIS晶体管，上述n沟道MIS晶体管在p阱中形成，具备在上述p阱上形成的第2栅绝缘膜和由在上述第2栅绝缘膜上形成的结晶质Ta-C合金构成的第2栅电极，在上述第2栅电极的膜厚方向上的TaC(111)面的结晶取向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]小于等于60％。
此外，与本发明的第2方面有关的半导体装置的制造方法包含：准备具有相互绝缘分离的n型半导体区域以及p型半导体区域的衬底；在上述衬底的各区域上形成栅绝缘膜；通过在上述n型半导体区域上的上述栅绝缘膜上交替提供钽和碳，形成TaC(111)面对于膜厚方向的结晶取向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]大于等于80％的Ta-C合金膜；通过在上述p型半导体区域上的上述栅绝缘膜上同时提供钽和碳，形成TaC(111)面对于膜厚方向的结晶取向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]小于等于60％的Ta-C合金膜；把上述n型半导体区域以及p型半导体区域上的各合金膜加工成栅电极图案。
附图说明
图1是表示第1实施方式的半导体装置的示意结构的元件构成剖面图。
图2是表示根据成膜法的不同引起的TaCx电极的取向性变化的特性图。
图3是表示TaCx电极取向性和功函数的关系的特性图。
图4是表示TaCx电极组成和结晶性的变化的关系的特性图。
图5A、5B用于说明相对于TaCx的组成比C/Ta的变化的MIS结构的耐热性能的变化，是表示TaCx电极的剖面TEM像的显微镜照片。
图6是表示Ta和C的混合比C/Ta的规定依据的示意图。
图7A-7L是分阶段表示第1实施方式的半导体装置的制造工序的剖面图。
图8A-8C是用于说明p MIS用TaCx电极的形成方法的示意图。
图9A-9C是用于说明n MIS用TaCx电极的形成方法的示意图。
图10A和10B是表示完成第1实施方式中的n MIS用TaCx电极/SiO2/Si结构的器件时的剖面TEM像的显微镜照片。
图11是表示第2实施方式的半导体装置的示意构成的元件结构剖面图。
图12A-12D是分阶段表示第2实施方式的半导体装置的制造工序的剖面图。
图13是表示第3实施方式的半导体装置的示意构成的元件结构剖面图。
图14A-14H是分阶段表示第3实施方式的半导体装置的制造工序的剖面图。
图15是表示C/Ta～2.7时的TaCx膜的剖面TEM像的显微镜照片。
图16是用于说明TaCx电极的特征的示意图。
图17是表示第4实施方式的半导体装置的示意构成的元件结构剖面图。
图18A-18I是分阶段表示第4实施方式的半导体装置的制造工序的剖面图。
图19用于说明第4实施方式的半导体装置的功函数功能的改良。
具体实施方式
首先，在说明实施方式前说明本发明的概要以及原理。
本发明的一个实施方式是具备如图1所示的CMIS器件的半导体装置，其最大的特征在于：具有结晶化的TaCx作为p沟道MIS晶体管、n沟道MIS晶体管两者的栅电极，通过使p沟道MIS晶体管的TaCx的(111)取向性增强，使n沟道MIS晶体管增加(200)取向成分，从而使各个栅电极功函数接近p+硅、n+硅的功函数，用单一材料TaCx实现双金属栅。
而且，在图1中的附图标记11表示Si衬底，22表示n阱，23表示p阱，24表示元件分离绝缘膜，25表示p型扩散层，26表示p型延伸层，27表示n型扩散层，28表示n型延伸层，31表示栅绝缘膜，32表示p沟道侧的TaCx栅电极，33表示n沟道侧的TaCx栅电极，34表示栅侧壁绝缘膜，35表示层间绝缘膜，51表示p沟道MIS晶体管，52表示n沟道MIS晶体管。
有关TaCx金属栅技术记载在上述的文献中。该现有技术和本发明的不同之处在于：相对于在本发明中在p沟道MIS晶体管和n沟道MIS晶体管两者中使用TaCx，在现有技术中只在n沟道MIS晶体管中使用TaCx电极。在现有技术中，因为TaCx电极的功函数是4.18eV，所以产生这样的限制。即使假设把现有技术的TaCx用于p沟道MIS晶体管的栅电极，其阈值电压也变得非常高，CMIS不能正常工作。顺便说一下，在上述文献中，有关TaCx物理性质，对功函数、电阻率以外的物理参数没有任何报告。
在本发明中，把C和Ta的组成比C/Ta设置为0.5～1.5，在结晶化状态下使用TaCx。进而，本发明人等新发现通过加强(111)取向性，可以得到4.8eV左右的接近p+硅的功函数，通过相对(111)取向增加(200)取向成分，可以得到接近n+硅的功函数，把这一发现应用于CMIS晶体管的双金属栅。
图2示出在该发现中调查膜厚100nm的TaCx薄膜的结晶性的实验结果。横轴表示角度(2θ)，纵轴表示强度。此外，为了可以区分p MIS用TaC电极和n MIS用TaC电极各自的特性，在纵轴方向上错开表示。并且示出了，虽然TaCx膜的组成都是C/Ta≈1，但根据成膜法的不同可以分开制作成(111)衍射峰值成为最强的膜和(200)衍射峰值成为最强的膜。
在以上说明中，表示使用了TaC膜/栅绝缘膜/Si衬底的分析用样本的结果。当然也可以在已完成的晶体管中实施这种实验，这种情况下，如果利用在透射电子显微镜(TEM)观察等中使用的筛选法切出晶体管的栅电极部分，用电子线衍射法分析栅电极的剖面，则可以确认(111)取向和(200)取向的比例。这种情况下，因为使用TEM法的电子束，所以分析位置的定位精度高。由此，对实际上与阈值电压控制密切相关的、与栅绝缘膜连接的区域的TaC膜的取向性进行确认变得容易。
图3表示如以上那样改变取向性时的功函数的变化。因为TaCx要显示出与p+硅同等的大于等于4.75eV的功函数，所以可知用以下(1)式表示的(111)面的结晶取向比率α需要大于等于80％。
α＝TaC(111)面/{TaC(111)面+TaC(200)面}×100...(1)
在此，在图2的x射线衍射(XRD)光谱中求出TaC(111)峰值强度和TaC(200)峰值强度的绝对值，根据式(1)计算(111)面结晶取向比率α。在此，代替峰值强度也可以使用峰值面积。此外，在求出(111)面结晶取向比率时，以与栅电极的邻接于栅绝缘膜的面垂直的方向，即栅电极的膜厚方向为基准。
另一方面，本发明人等发现，因为TaCx要显示出与n+硅同等的小于等于4.4eV的功函数，所以(111)结晶取向比率必须小于等于60％。
而且，更优选的(111)面结晶取向比率对于p沟道MIS晶体管来说大于等于90％，对于n沟道MIS晶体管来说小于等于5％。由此，不依赖于沟道区域的杂质浓度设定等的方法，就可以设定对于p沟道MIS晶体管大于等于4.9eV，对于n沟道MIS晶体管小于等于4.2eV这样的、对于体CMIS器件来说充分低的阈值电压。
顺便说一下，在图2中计算各自的(111)面结晶取向比率时，上侧的光谱成为84％，下侧的光谱成为10％。这时的TaC电极的功函数分别成为4.80eV，4.25eV，在设定低的体CMIS晶体管的阈值电压方面表现出充分的值。
图4是表示相对TaCx的组成比C/Ta的变化的结晶性变化的实验结果。在该实验的薄膜形成中使用同一方法。随着增加C/Ta，膜的结晶衍射强度变弱，在C/Ta为2.7时不能得到衍射峰值。本发明的TaCx以结晶化为前提。根据使组成更细致变化的实验，作为用于使TaCx结晶化的要件的C/Ta小于等于1.5。
图5A和5B是为了确定C/Ta的低浓度界限，在进行1000℃热处理后观察的TaCx/SiO2结构的剖面TEM照片。对于C/Ta≈1.0，TaCx/SiO2界面即使在1000℃热处理后也完全没有看到反应的现象。与此相对，可知在C/Ta<0.5的情况下，通过1000℃热处理，在TaCx/SiO2界面上产生厚度将近2nm的界面反应层。因为反应层引起功函数调制、电陷阱形成等的性能劣化，所以不能实用化。
通过以上的预备性实验，对本发明的双金属栅TaCx的组成上的特征作出如下规定。首先，本发明因为在结晶取向控制中得到双金属的功能，所以膜必须是结晶化的，因此C/Ta小于等于1.5。另一方面，从维持>1000℃耐热性的观点出发，C/Ta必须大于等于0.5。由此，把本发明的TaCx规定在0.5≤C/Ta≤1.5的范围中。图6示意性地表示本发明的C/Ta比的限定范围。
这样，作为本发明人等详细调查TaCx薄膜的物理特征的结果，发现了通过在某一C/Ta组成范围内使TaCx膜结晶化，另一方面控制其取向性，可以把TaCx功函数调制为偏向n+硅或者偏向p+硅。本发明是根据该新的发现进行的，具有与现有技术的范畴不同的构成、效果。
在本发明的结构中，因为p沟道MIS晶体管和n沟道MIS晶体管的栅电极都是TaCx，所以具有能够一并进行栅电极加工这一大优点。由此，与如现有双金属栅那样使用不同材料的情况相比，工艺工序数显著减少，进而还缩短了蚀刻工艺开发。由此，双金属栅的实用性可飞跃发展。
根据以上概要说明过的构成，可以用容易的工艺提供具备了能够设定低的阈值电压、并且没有栅耗尽化的高性能的金属栅CMIS器件的半导体装置。
换句话说，通过最佳设定p沟道以及n沟道的各MIS晶体管的栅电极的TaC(111)面的结晶取向比率，能够实现适合于各个沟道的功函数。并且在这种情况下，因为各MIS晶体管的栅电极都是同样的材料系，所以能够寻求制造工序的简单化。
以下，通过实施方式说明本发明的详细内容。
(第1实施方式)
在本发明的第1实施方式的半导体装置中，如图1所示，在Si衬底11上设置n阱区域22以及p阱区域23。n阱区域22和p阱区域23用浅槽隔离(STI)结构的元件分离绝缘膜24分离。而且，虽然在本实施方式中作为衬底使用了体衬底，但也可以使用绝缘体基硅(SOI)衬底。
在n阱区域22中设置p沟道MIS晶体管51。p沟道MIS晶体管51具备：p型扩散层25；p型延伸层26；栅绝缘膜31；p MIS用的TaCx电极32。把栅绝缘膜31设置在n阱区域22上，在该栅绝缘膜31上设置p MIS用的TaCx电极32。而且，在本实施方式中，在栅绝缘膜31和p MIS用的TaCx电极32的层叠结构的两侧部分上设置由硅氮化膜、硅氧化膜等的绝缘体构成的侧壁34。
此外，把p型延伸层26设置在栅绝缘膜31和p MIS用TaCx电极32的叠层结构的两侧的n阱区域22中，把p型扩散层25设置在侧壁34的两侧的n阱区域22中。而且，p型扩散层25构成为，与p型延伸层26相比，与n阱区域22的结深度更深。而且，p型扩散层25以及p型延伸层26成为p沟道MIS晶体管51的源漏区域。
另一方面，在p阱区域23内设置n沟道MIS晶体管52。n沟道MIS晶体管52具备n型扩散层27、n型延伸层28、栅绝缘膜31、n MIS用TaCx电极33。把栅绝缘膜31设置在p阱区域23上，在该栅绝缘膜31上设置n MIS用TaCx电极33。而且，在本实施方式中，在栅绝缘膜31和n MIS用TaCx电极33的叠层结构的两侧部分上设置由绝缘体构成的侧壁34。
此外，把n型延伸层28设置在栅绝缘膜31和n MIS用TaCx电极33的叠层结构两侧的p阱区域23中，把n型扩散层27设置在侧壁34两侧的p阱区域23中。而且，n型扩散层27构成为，与n型延伸层28相比，与p阱区域23的结深度更深。而且，n型扩散层27以及n型延伸层28成为n沟道MIS晶体管52的源漏区域。
以下，参照图7A-7L说明本实施方式的半导体装置的制造方法。
首先，如图7A所示，在Si衬底11上形成利用元件分离绝缘膜24分离的n阱区域22以及p阱区域23。接着，在晶片上的整个面上淀积栅绝缘材料膜31、p MIS用TaCx电极32。
作为栅绝缘膜例如能够使用Ti、Hf、Zr以及La等稀土类元素的氧化物或者混合氧化物，Ti、Hf、Zr以及La等稀土类元素的硅酸盐、铝酸盐或者对它们添加了氮的绝缘膜，Si3N4、Al2O3、Ta2O5、TiO2、La2O3、CeO2、ZrO2、HfO2、SrTiO3、Pr2O3或者对它们添加了氮的绝缘膜等。在此作为一例，利用热氧化以及等离子体氮化来淀积厚度1.5nm的SiON。在高介电常数栅绝缘膜的形成中，能够使用有机金属化学汽相淀积(MOCVD)法、原子层淀积(ALD)法、分子束外延(MBE)法、物理汽相淀积(PVD)法等。
p MIS用TaCx电极32通过使用了把C和Ta的组成比C/Ta调整在0.5～1.5的范围中的TaC化合物靶、利用Ar气氛的溅射而形成。在本实施方式中的组成比C/Ta是1.0，膜厚是100nm。此外，可以在Ar流量是1～20sccm，施加在TaC靶上的电力是50～500W，溅射时的装置内真空度为0.01～0.4Pa的范围中进行。由此，能够形成(111)面结晶取向比率大于等于80％的TaC电极32。用上述的方法形成的TaC层在膜内部具有应力，该应力成为使(111)面优先取向的驱动力。
此外，为了更有效地形成(111)面结晶取向比率大于等于80％的p MIS用TaC电极32，有效的方法是使Ta层和C层在膜厚方向上交替存在。图8A-8C示意性地表示该成膜方法的原理。TaC取立方晶系的结晶结构，其(111)面成为Ta层和C层交替层叠的结构。因而，通过在成膜阶段有意地形成与TaC(111)面相同的原子配置，能够更有效地得到在(111)面上取向的TaC薄膜。
这种制造方法可以利用原子层淀积(ALD)的方法实现。即，如图8A-8C所示，只要一层一层地交替进行Ta源的供给和C源的供给即可。即，淀积1个原子层的钽32a(图8A)，在其上淀积1个原子层的碳32b(图8B)，再在其上淀积1个原子层的钽32a(图8C)。在此，作为Ta源能够使用氯化物系、酰胺系、酰亚胺系等的蒸气压比较高的原料，作为C源可以使用乙炔、CH4、C2H4、CCl4、CO等。
此外，使用溅射法也可以实现上述制造方法。这种情况下，使用具有多个阴极的多阴极溅射装置，安装Ta靶和C靶。通过交替进行1层Ta靶的溅射和1层C靶的溅射，能够形成p MIS用TaC薄膜。
在此，在栅绝缘膜上成膜的顺序无论是从C开始还是从Ta开始都不会对(111)面取向性有大的影响。但是，当从C开始在栅绝缘膜上成膜的情况下，因为在栅绝缘膜上C以没有与Ta结合的状态存在，所以成为在该成膜阶段中更容易引起碳向栅绝缘膜中移动的状况。已知栅绝缘膜中的C成为固定电荷的起源，导致器件特性劣化，因此在本实施方式中先淀积Ta层。
此外，在该工序后，如果对p MIS用TaCx电极32的表面进行极薄的氧化，则在后面工序中TaCx电极的耐工艺性提高。在此，通过在1％氧气气氛中进行1000℃的尖峰退火(spike anneal)，在TaCx表面上形成膜厚小于等于1nm的氧化层。
接着，对于图7A的结构在整个面上淀积SiN层36，使用通常的光刻技术和蚀刻技术，只在n阱区域22上部用SiN层36覆盖。把该SiN层36作为掩模，用通常的蚀刻气体除去p阱区域23上的p MIS用TaCx电极32。由此得到图7B的结构。
接着，在图7B的结构的整个面上淀积n MIS用TaCx电极33，得到图7C的结构。为了形成(111)面结晶取向比率小于等于60％的n MIS用TaCx电极33，与前面说明的p MIS用TaCx电极32的形成不同，以在膜厚方向上Ta原子层和C原子层不交替存在的方式成膜是重要的。图9A-9C表示该成膜原理的示意图。
为了用CVD法形成n MIS用TaCx电极33，同时提供Ta源和C源是重要的。即，以在绝缘膜31上使钽原子33a和碳原子33b并列的方式进行淀积(图9A)，在钽原子33a和碳原子33b上以碳原子33b和钽原子33a分别重叠的方式淀积(图9B)，同样地重复该步骤(图9C)。由此，因为在1层上共同存在Ta和C的同时进行TaC的成膜，所以(111)面难以形成，反而(200)面容易形成。在此，Ta源和C源可以与在p MIS用TaCx电极32的形成中使用的材料相同。
当使用溅射法的情况下，优选使用Ta靶和C靶的同时溅射。这种情况下，与p MIS用TaCx电极32的形成方法不同，通过同时溅射Ta和C，难以形成(111)面，容易形成(200)面。在本实施方式中，用Ta和C的2个靶的同时溅射来淀积100nm的C/Ta＝1.0的TaCx膜。该膜的淀积也可以使用CVD法和MBE法等方法。
此外，在该工序后，如果实施对n MIS用TaCx电极33的表面进行极薄的氧化的处理，则在以后工序中的TaCx电极的耐工艺性提高。在此，通过在1％氧气气氛中进行1000℃的尖峰退火，在TaCx表面上形成膜厚小于等于1nm的氧化层。
接着，如图7D所示，通过除去SiN膜36，用剥离方式除去n阱区域22上部的n MIS用TaCx电极33。具体地说，能够通过例如热磷酸工艺溶解SiN。而且在这种情况下，因为TaCx与其取向性无关不溶解于热磷酸，所以，可以得到图7D的结构。
接着，如图7E所示，使用通常的光刻技术和蚀刻技术形成栅电极抗蚀剂图案37，使用氯系、溴系等通常的蚀刻气体加工TaCx电极32、33以及栅绝缘膜31。在该工艺中，p MIS用TaCx电极32和n MIS用TaCx电极33虽然取向性不同但组成相同，蚀刻率几乎相同，因此两晶体管可以一并加工。
接着，如图7F所示，用O2灰化(asher)处理除去抗蚀剂图案37。此时，p MIS用TaCx电极32以及n MIS用TaCx电极33的侧面被部分氧化。接着，用硫酸和过氧化氢水的混合液，在化学上除去用O2灰化未完全除去的抗蚀剂、残渣等。此时，由于p MIS用TaCx电极32以及n MIS用TaCx电极33原本耐化学性就强，并且加上将其表面(包括上面、侧面)用薄的氧化物覆盖，由此难以被硫酸和过氧化氢水的混合液浸蚀。
接着，如图7G所示，用抗蚀剂(未图示)保护n阱区域22的上部，对p阱区域23的区域进行n型杂质，例如磷、砷、锑等的离子注入。而且，在除去n阱区域22上的抗蚀剂后，用大于等于1000℃的尖峰退火，形成n型延伸层28。
接着，如图7H所示，用抗蚀剂(未图示)保护p阱区域23的上部，对n阱区域22的区域进行p型杂质，例如硼、铟等的离子注入。而且，在除去p阱区域23上的抗蚀剂后，用大于等于1000℃的尖峰退火，形成p型延伸层26。
接着，如图7I所示，用通常的工艺形成栅侧壁绝缘膜34。即，在用CVD法等在衬底上的整个面上淀积氧化膜等后，用RIE等进行回蚀刻(etch back)，直至TaCx电极32、33的上面露出。
接着，如图7J所示，用抗蚀剂38保护n阱区域22的上部，对p阱区域23的区域进行n型杂质，例如磷、砷、锑等的离子注入，形成n型注入区域27a。
接着，如图7K所示，在剥离n阱区域22上的抗蚀剂38，用抗蚀剂39保护p阱区域23的上部后，对n阱区域22进行p型杂质，例如硼、铟等的离子注入，形成p型注入区域25a。
接着，如图7L所示，在剥离p阱区域23上的抗蚀剂39后，通过进行大于等于900℃的热处理，把n型扩散层27、p型扩散层25完全激活。以后，经过层间绝缘膜35的形成、平坦化处理等通常的工序，能够得到上述图1的结构。
在上述的使用了XRD的实验中，因为只知道与TaCx膜的取向性有关的平均信息，所以当在膜厚方向上有取向性的分布的情况下，膜的平均取向性和栅绝缘膜附近的取向性也有可能不同。因为决定MIS结构的功函数的是栅绝缘膜界面附近的TaCx取向性，所以需要确认其深度方向分布。
图10A和10B是表示完成本实施方式中的n MIS用TaCx电极33((200)取向成分多)/SiO2/Si-MIS结构的器件时的剖面的TEM照片。图10A是通常的明视场TEM像，图10B是用于确认TaCx电极内部的晶粒连续性的暗视场TEM像的实验结果。在暗视场像中，白色部分表示在特定方位上取向的TaC晶粒。
从图10B的暗视场观察结果中可知，形成了在膜厚方向上连续的单一TaC粒子。即，在本实施方式中，在厚度100nm的TaCx膜的与栅绝缘膜连接的部分上，(200)取向的比例变高，确认了这一点与低的功函数有关。
如上述的说明，根据本实施方式，p沟道MIS晶体管51的栅电极32以及n沟道MIS晶体管52的各栅电极33都用Ta-C合金形成，通过把各个栅电极32、33中的TaC的结晶取向比率设定为最佳，能够设定各个MIS晶体管的低的阈值电压，可以得到低电阻且具有耐热性、具有不存在耗尽化问题的栅电极的CMIS器件。此外，因为各个M IS晶体管的栅电极都是同样的材料系，所以能够防止制造该CMIS器件时的步骤数的增加，并且不需要复杂的工艺。
(第2实施方式)
本发明的第2实施方式的半导体装置的示意构成如图11所示，但在与图1相同的部分上标注相同符号，并省略其详细说明。
本实施方式中的C MIS器件的结构是在第1实施方式的结构中，在p沟道MIS晶体管51的p MIS用TaCx电极32的上部设置了n MIS用TaCx电极33的结构。该结构是为了使TaCx电极形成工艺变得容易而提出的。
参照图12A-12D说明本实施方式的半导体装置的制造方法。首先，如图12A所示，在Si衬底11上，形成用元件分离绝缘膜24分离的n阱区域22以及p阱区域23。接着，在晶片上的整个面上淀积栅绝缘材料膜31。
作为栅绝缘膜能够使用Ti、Hf、Zr以及La等稀土类元素的氧化物或者混合氧化物，Ti、Hf、Zr以及La等稀土类元素的硅酸盐、铝酸盐或者对它们添加了氮的绝缘膜，Si3N4、Al2O3、Ta2O5、TiO2、La2O3、CeO2、ZrO2、HfO2、SrTiO3、Pr2O3或者对它们添加了氮的绝缘膜等。
在此作为一例，用MOCVD法淀积厚度3nm的HfSiON(Hf/Hf+Si～0.5，氮浓度20原子％)。作为淀积法能够使用ALD法、MBE法、PVD法等。
接着，在栅绝缘膜31上使用通常的工艺来淀积SiN层36，使用通常的光刻技术和湿蚀刻技术，只除去n阱区域22上的SiN膜36。接着此步骤，在晶片整个面上淀积p MIS用TaCx电极32，得到图12A的结构。在此，TaCx电极的膜厚需要大于等于1.5nm。在本实施方式中，TaCx电极的膜厚是5nm。
接着，如图12B所示，通过用热磷酸蚀刻等除去SiN层36，用剥离方式除去在其上部形成的p MIS用TaCx电极32。与第1实施方式不同，在TaCx的除去中不使用干蚀刻，而使用剥离法。由此可以避免由干蚀刻引起的对栅绝缘膜的损伤、以及由于只能得到有限的选择比而引起的p阱区域23上部的栅绝缘膜31的薄膜化(过蚀刻)等的问题。
接着，如图12C所示，在晶片上的整个面上淀积n MIS用TaCx电极33。接着，如图12D所示，使用通常的光刻技术和蚀刻技术，在形成栅电极抗蚀剂图案37后，使用通常的蚀刻气体加工TaCx电极33、32以及栅绝缘膜31。在该工艺中，因为p MIS用TaCx电极32和n MIS用TaCx电极33虽然取向性不同但组成相同，蚀刻率大致相同，所以能够一并进行两个晶体管的加工。
其后，经过抗蚀剂的除去，n型延伸层28、p型延伸层26、栅侧壁绝缘膜34、n型扩散层27、p型扩散层25、层间绝缘膜35的形成，完成图11的结构。
采用这种构成时，当然能够得到与前面的第1实施方式同样的效果，并能够降低对栅绝缘膜31的蚀刻损伤，避免栅绝缘膜的薄膜化，能够实现更高性能的CMIS器件。
(第3实施方式)
本发明的第3实施方式的半导体装置的示意构成如图13所示，在与图1相同的部分上标注同一符号，并省略其详细说明。
在本实施方式中的CMIS器件的结构是在第1实施方式的结构中，在p沟道MIS晶体管51中的p MIS用TaCx电极32上具有硅栅缓冲(buffer)TaCx层41、在其上部具有p+硅栅电极42，在n沟道MIS晶体管52中的n MIS用TaCx电极33上具有硅栅缓冲TaCx层41、n+硅栅电极43的结构。
该结构是通过在栅电极的最上部配置硅栅来提高工艺相容性的结构。参照图14A-14H说明本实施方式的半导体装置的制造方法。
首先，如图14A所示，在Si衬底11上形成用元件分离绝缘膜24分离的n阱区域22以及p阱区域23。接着，在晶片上的整个面上连续淀积栅绝缘材料膜31、p MIS用TaCx电极32、SiN层36。接着，在用通常的光刻技术、蚀刻技术除去p阱区域23上部的SiN层36、pMIS用TaCx电极32后，通过剥离抗蚀剂得到图14A的结构。
在此，在本实施方式中栅绝缘膜可以是任何绝缘膜，但在此作为一例用MOCVD法淀积厚度3nm的HfSiON(Hf/Hf+Si～0.5，氮浓度20原子％)。作为淀积法能够使用ALD法、MBE法、PVD法等。此外，p MIS用TaCx电极32以6nm厚度成膜，SiN层36以50nm厚度淀积。p MIS用TaCx电极32因后述的理由而需要大于5nm。
接着，如图14B所示，在晶片上的整个面上淀积nMIS用TaCx电极33。接着，如图14C所示，通过用热磷酸处理除去SiN层36，用剥离方式除去覆盖其上部的n MIS用TaCx电极33。
接着，如图14D所示，在晶片上的整个面上连续淀积硅栅缓冲用TaCx层41、非掺杂硅44。硅栅缓冲用TaCx层41的组成比C/Ta根据后述的要求限定在大于等于1.5。此外，该膜厚因后述的理由而需要大于等于5nm。本实施方式的硅栅缓冲用TaCx层41为C/Ta＝2.7，膜厚10nm。在此，可以在非掺杂硅层中添加Ge/Ge+Si～0.3左右的Ge，其膜厚在本实施例中是100nm。
接着，如图14E所示，用通常的光刻技术和蚀刻技术形成栅电极抗蚀剂图案37。把该抗蚀剂图案37作为掩模，用通常使用的蚀刻气体对非掺杂硅44、硅栅缓冲用TaCx层41、p MIS用TaCx电极32以及n MIS用TaCx电极33、栅绝缘膜31一并进行蚀刻。
接着，如图14F所示，用O2灰化处理除去抗蚀剂图案37。此时，硅栅缓冲用TaCx层41、p MIS用TaCx电极32以及n MIS用TaCx电极33的侧面被部分氧化。接着，用硫酸和过氧化氢水的混合液，在化学上除去用O2灰化未完全除去的抗蚀剂、残渣等。
本实施方式与第1以及第2实施方式不同，用非掺杂硅44覆盖TaCx电极上部，仅露出端面。该仅露出的TaCx电极的表面用薄的氧化物覆盖。由此，通过在第1、2实施方式中也增加本实施方式的栅叠层结构，使得该构造难以被硫酸和过氧化氢水的混合液浸蚀，工艺条件的裕度大。例如，当为了更彻底地除去残渣物而实施长时间处理等的情况下，本实施方式的结构耐将性发挥效果。
接着，用与第1、第2实施方式一样的工艺，如图14G所示，形成n型延伸层28、p型延伸层26。进而，如图14H所示，用与第1、2实施方式一样的工序，形成栅侧壁绝缘膜34，接着形成n型扩散层27、p型扩散层25。以后经过层间绝缘膜35的形成、平坦化处理等的通常的工序，能够得到图13的结构。在此，为了降低硅栅42、43的电阻，也可以将两电极形成为硅化物。
根据本实施方式，通过用硅栅覆盖TaCx层，能够以极高的工艺耐性实现与第1实施方式一样的器件特性。应该说明的是，通过利用与用于控制功函数的金属栅完全相同的构成元素形成与硅栅之间的缓冲层，能够提供安全性非常高的栅堆叠结构。
在现有技术中，在控制功函数的金属栅的上部层叠硅栅时，使硅电阻降低的杂质扩散到金属栅中，引起金属栅的功函数调制、硅栅的杂质浓度降低等的问题。与此相对，如果把TaSiN等的具有非晶质结构的金属栅用于与硅之间的缓冲层，则可避免上述弊端。
但是，作为适合于与防止杂质侵入的硅栅之间的缓冲层的非晶质金属材料，现有技术中不存在TaSiN以外的材料。另一方面，用于控制功函数的双金属栅用TaSiN以外的材料构成。在这种不同种类元素的叠层结构中，容易因热处理引起相互扩散。由此，Ta、Si、N等的元素扩散到用于控制功函数的双金属栅的内部，极有可能使功函数成为不期望的值。
在本实施方式中，用于控制功函数的金属栅使用改变取向的TaCx层、作为与硅栅之间的缓冲层使用把C/Ta设置为高到大于等于1.5且其结构为非晶质的TaCx层。因为用同样的元素构成功函数控制金属栅和缓冲层，所以虽然使用如现有的TaSiN那样的不同种类元素，但可完全解决原来的弊端。
根据上述图4-6，本实施方式中的p MIS用TaCx电极32、n MIS用TaCx电极33的C/Ta作为用于使其结晶化的限制，必须大于等于0.5小于等于1.5。
此外，用于本实施方式中的功函数控制的p MIS用TaCx电极32、n MIS用TaCx电极33的厚度需要大于5nm。这是因为如果厚度小于等于5nm，则硅栅缓冲用TaCx层41的功函数起作用，使得不能用下层电极32、33的功函数控制阈值电压的缘故。
此外，由于本实施方式中的硅栅缓冲用TaCx层41的组成具有非晶质或者相分离为母相(matrix)和尺寸小于等于5nm的析出相(precipitates)的结构，所以C/Ta需要大于等于1.5(参照图4和图6)。由此，能够有效抑制来自硅栅的杂质扩散。
图15是在C/Ta≈2.7中的TaCx膜的剖面TEM像。TaCx膜表示出黑白的对比度。在黑色位置上Ta集中，在白色位置上碳丰富。Ta集中的区域的尺寸在该组成下小于等于1nm。
图16是表示本发明的TaC栅电极的特征的示意图。在C丰富的TaCx(2<x)母相中，形成有直径小于等于5nm的TaC析出相。TaC析出相可以是结晶化的，也可以是非晶质状态。TaCx(2<x)母相是非晶质状态。TaC析出相在上述图15的实验结果中用黑色对比度表示。
此外，硅栅缓冲用TaCx层41的厚度需要大于等于5nm。这是因为如果TaCx电极层比5nm薄，则不能发挥抑制上述杂质侵入的效果。
(第4实施方式)
本发明的第4实施方式的半导体装置的示意构成如图17所示，但在与图1相同的部分上标注相同符号，并省略其详细说明。
本实施方式中的CMIS器件的结构是，在p沟道MIS晶体管51的栅绝缘膜31的上部设置第1元素偏析层46，在该第1元素偏析层46上部具有将p MIS用TaCx电极32、金属硅化物45按照这一顺序层叠的栅叠层结构，在n沟道MIS晶体管52中的栅绝缘膜31的上部设置第2元素偏析层47，在该第2元素偏析层47上部具有将n MIS用TaCx电极33、金属硅化物45按照这一顺序层叠的栅叠层结构。
本实施方式的结构通过在p(n)沟道MIS晶体管的p(n)MIS用TaCx电极的与栅绝缘膜之间的界面上配置元素偏析层，与在第1～第3实施方式中说明的结构相比，能够在p MIS用TaCx电极中使功函数更高，在n MIS用TaCx电极中使功函数更低，可以实现使阈值电压更低的高性能的CMIS器件。
参照图18A～18I说明本实施方式的半导体装置的制造方法。首先，进行与第3实施方式一样的工序，得到与上述图14C一样的图18A的结构。在此，在n阱区域22上形成p MIS用TaCx电极32，在p阱区域23上形成n MIS用TaCx电极33。
接着，在图18A的晶片上的整个面上将非掺杂硅44、SiN膜36按照这一顺序进行淀积，得到图18B的结构。非掺杂硅44、SiN膜36都能够用通常使用的CVD等的淀积方法成膜。此外，在非掺杂硅44中也可以包含不高于30原子％左右的锗。
接着，利用在通常的LSI工序中使用的光刻技术，用抗蚀剂形成栅电极图案，把SiN膜36加工成栅电极形状。接着，把SiN膜36作为掩模，一并加工非掺杂硅44、p MIS用TaCx电极32、n MIS用TaCx电极33、栅绝缘膜31，得到图18C的结构。该工艺可以通过使用了包含氯的蚀刻气体等的反应性离子蚀刻进行。
接着，通过与前面的实施方式一样地进行延伸形成、栅侧壁形成、扩散层形成，进行层间绝缘膜的淀积和平坦化，得到图18D的结构。在此，在延伸以及扩散层形成工艺中，非掺杂硅44因为其上部用SiN覆盖所以没有导入杂质。
接着，如图18E所示，在图18D的结构的整个面上淀积100nm的金属层48，在此作为一例淀积Ni。
接着，通过在比较低的温度下对晶片进行热处理，使金属层48和非掺杂硅44进行固相反应，使全部的非掺杂硅变化为金属硅化物45。可以在350℃～600℃的范围中、以60秒钟左右的时间在氮气气氛中进行该热处理条件。热处理时间能够适宜改变，热处理气氛可以使用氩气、氢气等的不活泼气体。在这种实验条件下，当使用了Ni的情况下，能够形成NiSi(单一硅化物)层45。虽然在NiSi层45的上部残存未反应的Ni层44，但可以通过将其浸入到硫酸和过氧化氢水的混合溶液中来只溶解Ni层44，在晶片上留下NiSi层45。由此，能够得到图18F的结构。
当在非掺杂硅中包含有Ge时，用与上述工艺完全相同的工序形成金属Germano硅化物，在本实施方式的情况下形成NiSiGe。能够与NiSi同样地实施未反应Ni的选择蚀刻。
接着，如图18G所示，用掩模材料61覆盖p沟道MIS晶体管区域的上部，只在n沟道MIS晶体管区域上形成开口，对n沟道MIS晶体管52的NiSi层45进行杂质的离子注入。这种情况下，作为杂质的种类使用磷、砷、锑等，注入量大致是1015～1016/cm2，加速能量满足根据杂质的质量停止于NiSi层45内部那样的条件。
进而，通过热处理图18G的结构，使注入的磷等的杂质偏析到栅绝缘膜31和n MIS用TaCx电极33之间的界面上，形成第2元素偏析层47，得到图18H的结构。热处理条件只要在400℃～600℃之间，在60秒钟左右的时间，在氮气等的不活泼气氛中进行即可。
接着，如图18I所示，用掩模材料62覆盖n沟道MIS晶体管区域的上部，对p沟道MIS晶体管区域的NiSi层45进行杂质的离子注入。这种情况下，作为杂质的种类使用硼(B)、BF2、铝(Al)等，注入量大致是1015～1016/cm2，加速能量满足根据杂质的质量停止于NiSi层45内部那样的条件。
接着进行热处理，使注入的硼等的杂质偏析到栅绝缘膜31和pMIS用TaCx电极32之间的界面区域上，形成第1元素偏析层46。热处理条件只要在400℃～600℃之间，在60秒钟左右的时间，在氮气等的不活泼气氛下进行即可。其后，通过除去掩模材料62，实现上述图17的结构。第1元素偏析层46的厚度成为大于等于1个原子层小于等于5个原子层。如果是1个原子层，则能够得到对于控制阈值电压来说充分稳定的功函数的变化，但在厚度小于一个原子层时难以得到图19所示那样的根据杂质调制的功函数变化。如果厚度为5个原子层以上，则偏析杂质自身具有的功函数开始起作用，这种情况下，因为表示出与图19所示那样的根据TaC取向和由杂质偏析引起的调制相配合而产生的功函数完全不同的功函数，所以不能得到本发明的效果。
杂质偏析层的厚度更优选的是大于等于1个原子层小于等于3个原子层。在原理上，如果杂质偏析层有1个原子层则能够得到本发明的效果，但在考虑杂质向界面以外的位置扩散的可能性，杂质偏析层在空间上不均匀形成的可能性等时，通过留有裕度地形成某一程度厚度的杂质偏析层，能够期待可靠的效果。虽然5个原子层以内都能够得到本发明的效果，但作为厚度极限最佳的是3个原子层左右。
这与本发明通过电极形成后的离子注入来添加杂质有关。典型的是，3个原子层可以用1×1016/cm2实现，而为了制作4个原子层需要2×1016/cm2。为了制作4个原子层而注入的离子在功能上没有作用。一方面是在1016/cm2左右的离子注入中需要进行大电流、长时间的离子注入，如果成为该数量级，则从成本上考虑，即使是降低一点点注入量也是所期望的。如上所述，小于等于3个原子层的限制是由制造成本上的要求决定的限制。
在此，说明了用各自的热处理形成第1元素偏析层46和第2元素偏析层47的工艺，但也可以用同一热处理形成两个元素偏析层。这在使用金属硅化物/TaCx叠层栅电极中的扩散系数为相同程度的杂质元素时可以实现，例如，在对n沟道MIS晶体管使用磷，对p沟道MIS晶体管使用硼这样组合的杂质元素时，可以实现该工艺。由此，简化制造工艺。
本实施方式采用在形成金属硅化物/TaCx电极叠层栅电极后，对金属硅化物进行元素注入，使其热扩散，偏析到栅绝缘膜和TaCx电极之间的界面上这样的稍微复杂的工序。在本实施方式中，金属硅化物、TaCx都是多结晶结构，其晶粒边界对于杂质扩散来说起到高速扩散路径的作用。因而，导入到金属硅化物中的杂质元素比较容易扩散到电极中，偏析到与栅绝缘膜之间的界面上。因为金属栅中的扩散在小于等于600℃的低温下高速产生，所以完全没有由于该扩散工艺使杂质浸透到栅绝缘膜31中而使器件特性劣化的危险。
图19用于说明本实施方式的效果。在第1～第3实施方式中，虽然用TaCx电极的取向控制实现了大致理想的功函数，但为了进一步降低晶体管的阈值电压，分别对n沟道MIS晶体管52需要4eV，对p沟道MIS晶体管51需要5eV左右的功函数。在本实施方式中，通过由TaCx的取向控制进行功函数控制，组合由元素偏析起到的功函数调制作用，可以实现该理想的功函数。由此，能够实现接近理想的低阈值电压的CMIS器件。

Claims (12)

1.一种半导体装置，其特征在于具备：
衬底；
在上述衬底上形成的p沟道MIS晶体管，上述p沟道MIS晶体管在n阱中形成，具备在上述n阱上形成的第1栅绝缘膜和由在上述第1栅绝缘膜上形成的结晶质Ta-C合金构成的第1栅电极，在上述第1栅电极的膜厚方向上的TaC(111)面的结晶取向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]大于等于80％；
在上述衬底上形成的n沟道MIS晶体管，上述n沟道MIS晶体管在p阱中形成，具备在上述p阱上形成的第2栅绝缘膜和由在上述第2栅绝缘膜上形成的结晶质Ta-C合金构成的第2栅电极，在上述第2栅电极的膜厚方向上的TaC(111)面的结晶取向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]小于等于60％，上述第1栅电极以及上述第2栅电极中C对Ta的组成比C/Ta大于等于0.5小于等于1.5。
2.一种半导体装置，其特征在于具备：
衬底；
在上述衬底上形成的p沟道MIS晶体管，上述p沟道MIS晶体管在n型半导体区域上形成，具备在上述n型半导体区域上形成的第1栅绝缘膜和在上述第1栅绝缘膜上形成的第1栅电极，上述第1栅电极的构成包含：用在膜厚方向上的TaC(111)面的结晶取向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]大于等于80％的Ta-C合金形成的第1下层栅电极；在上述第1下层栅电极上用Ta和C的组成比C/Ta大于等于1.5的Ta-C合金形成的第1中层栅电极；在上述第1中层栅电极上用p+型硅或者p+型硅锗形成的第1上层栅电极；
在上述衬底上形成的n沟道MIS晶体管，上述n沟道MIS晶体管在与上述n型半导体区域绝缘分离而形成的p型半导体区域上形成，具备在上述p型半导体区域上形成的第2栅绝缘膜和在上述第2栅绝缘膜上形成的第2栅电极，上述第2栅电极的构成包含：用在膜厚方向上的TaC(111)面的结晶取向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]小于等于60％的Ta-C合金形成的第2下层栅电极；在上述第2下层栅电极上用Ta和C的组成比C/Ta大于等于1.5的Ta-C合金形成的第2中层栅电极；在上述第2中层栅电极上用n+型硅或者n+型硅锗形成的第2上层栅电极，
上述第1下层栅电极以及上述第2下层栅电极的Ta和C的组成比C/Ta大于等于0.5小于等于1.5，
上述第1下层栅电极以及上述第2下层栅电极的膜厚大于5nm。
3.如权利要求2所述的半导体装置，其特征在于，上述第1中层栅电极以及上述第2中层栅电极相分离为非晶质的母相和析出TaC的相。
4.如权利要求2所述的半导体装置，其特征在于，上述第1中层栅电极以及上述第2中层栅电极是非晶质的。
5.一种半导体装置，其特征在于具备：
衬底；
在上述衬底上形成的p沟道MIS晶体管，上述p沟道MIS晶体管在n型半导体区域上形成，其构成包含：在上述n型半导体区域上形成的第1栅绝缘膜；在上述第1栅绝缘膜上用在膜厚方向上的TaC(111)面的结晶取向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]大于等于80％的Ta-C合金形成的第1下层栅电极；在上述第1下层栅电极上用金属硅化物构成的第1上层栅电极；使硼、铝中的任一个偏析到上述第1下层栅电极的与上述第1栅绝缘膜之间的界面区域上而形成的第1元素偏析层；
在上述衬底上形成的n沟道MIS晶体管，上述n沟道MIS晶体管在与上述n型半导体区域绝缘分离而形成的p型半导体区域上形成，其构成包含：在上述p型半导体区域上形成的第2栅绝缘膜；形成为上述第2栅绝缘膜状、用TaC(111)面对于膜厚方向的结晶取向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]小于等于60％的Ta-C合金形成的第2下层栅电极；在上述第2下层栅电极上用金属硅化物构成的第2上层栅电极；使磷、砷、锑中的任一个偏析到上述第2下层栅电极的与上述第2栅绝缘膜之间的界面区域上而形成的第2元素偏析层，
上述第1下层栅电极以及上述第2下层栅电极的Ta和C的组成比C/Ta大于等于0.5小于等于1.5。
6.如权利要求5所述的半导体装置，其特征在于，上述金属硅化物含有由Ni、Co、Pt、Ir构成的组中的至少1种。
7.如权利要求6所述的半导体装置，其特征在于，上述金属硅化物还含有锗。
8.如权利要求5所述的半导体装置，其特征在于，上述第1元素偏析层以及上述第2元素偏析层用小于等于3个原子层构成。
9.一种半导体装置的制造方法，其特征在于包含以下步骤：
准备具有相互绝缘分离的n型半导体区域以及p型半导体区域的衬底；
在上述衬底的各区域上形成栅绝缘膜；
通过在上述n型半导体区域上的上述栅绝缘膜上交替提供钽和碳，形成TaC(111)面对于膜厚方向的结晶取向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]大于等于80％的、Ta和C的组成比C/Ta大于等于0.5小于等于1.5的Ta-C合金膜；
通过在上述p型半导体区域上的上述栅绝缘膜上同时提供钽和碳，形成TaC(111)面对于膜厚方向的结晶取向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]小于等于60％的、Ta和C的组成比C/Ta大于等于0.5小于等于1.5的Ta-C合金膜；
把上述n型半导体区域以及p型半导体区域上的各合金膜加工成栅电极图案。
10.如权利要求9所述的半导体装置的制造方法，其特征在于，上述交替提供钽和碳的步骤每次一个原子层地提供上述钽和上述碳。
11.如权利要求9所述的半导体装置的制造方法，其特征在于，上述交替提供钽和碳的步骤包含使用采用了化学淀积原材料的原子层淀积法。
12.如权利要求9所述的半导体装置的制造方法，其特征在于，上述交替提供钽和碳的步骤包含使用溅射法。
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