CN100585876C - 制造半导体器件的方法 - Google Patents

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Abstract

由于当通过烧结金属/多晶硅结构形成全面硅化的栅电极时所得硅化物的成分根据栅极长度的改变而改变使元件特性不利地波动。元件特性还由于所得硅化物成分的元件到元件的不均匀性而波动。通过首先形成具有富金属成分的完全硅化物，在其上淀积Si层并烧结该组合结构，富金属硅化物中的金属扩散到Si层中，以便将Si层转化成硅化物。由此将整个结构转化成具有较小金属成分比率的完全硅化物。

Description

制造半导体器件的方法
技术领域
本发明涉及制造半导体器件的方法，具体地说涉及制造包括高介电常数绝缘膜的半导体器件的方法，更具体地说涉及用于提高MOSFET(金属绝缘体半导体场效应晶体管)的可靠性和产率的技术。
背景技术
在晶体管尺寸日益变小的CMOS(互补MOS)器件引线端的改进中，由于栅绝缘膜厚度降低而引起由多晶硅(poly-Si)构成的栅电极耗尽和栅极漏电流增大从而导致驱动电流恶化的问题。为了解决这些问题，已经研究了一种混合技术，其中使用金属栅电极来防止电极耗尽并通过使用高介电常数材料用于栅绝缘膜以提高物理膜厚来减小栅极漏电流。
作为用于金属栅电极的材料，已经研究了纯金属、金属氮化物、硅化物材料等。然而，在任何一种情况下，都需要将n-型MOS晶体管(下文称作“nMOS”)和p-型MOS晶体管(下文称作“pMOS”)的阈值电压(Vth)设置为合适的值。
为了在CMOS晶体管中实现小于或等于±0.5eV的Vth，nMOS中的栅电极需要由具有小于或等于Si的中间带隙(4.6eV)，期望的是小于或等于4.4eV的功函数的材料构成。类似地，nMOS中的栅电极需要由具有大于或等于Si的中间带隙(4.6eV)，期望的是大于或等于4.8eV的功函数的材料构成。
为了实现上述需要，提出了一种控制晶体管Vth值的方法，其分别使用具有相同金属成分但包含不同杂质的硅化物电极作为nMOS和pMOS中的栅电极(双金属栅极技术)。例如，国际电子器件会议技术文摘2002年第246页和国际电子器件会议技术文摘2003年第315页公开了使用由SiO2构成栅绝缘膜和Ni硅化物(P掺杂的NiSi和B掺杂的NiSi)构成栅电极的器件，其通过使用Ni将杂质注入其中的整个多晶硅电极(多晶硅电极)的硅化来获得，其中该杂质例如是P和B。这些参考文献将每个栅电极的有效功函数调节到最大0.5eV。所公开的技术特征在于可以在用于激活CMOS晶体管的源/漏扩散区中的杂质之后硅化多晶硅电极。由此获得与现有技术的CMOS工艺具有高兼容性的优点。
而且，国际电子器件会议技术文摘2004年第91页提出了一种控制晶体管Vth值的技术，其分别使用具有不同成分的Ni硅化物电极作为nMOS和pMOS中的栅电极。在该技术中，将NiSi2电极或NiSi电极用于nMOS并将Ni3Si电极用于pMOS，以便即使在HfSiON上也可以将有效功函数调节到最大0.4eV，其中HfSiON是高介电常数栅绝缘膜。这种技术提供了与现有技术的CMOS工艺高兼容性和可应用HfSiON栅绝缘膜的优点。
而且，已经研究了一种解决方案以便消除当半导体器件的栅极长度短时NiSi电极的成分无意地改变成富Ni成分的问题。在VLSI技术文摘2005年第72页的讨论会中描述的方法中，后来成为栅电极的多晶硅的一部分与Ni之间在低于或等于300℃(第一烧结工艺)的低温下开始反应形成第一形式的Ni2Si/poly-Si叠层结构。然后，去除未反应的Ni金属，并在较高温度下进行热处理(第二烧结工艺)以便将与栅绝缘膜接触的部分栅电极转换成NiSi。在上述两步烧结工艺中公开了全硅化电极制造技术。
在该技术中，调整第一烧结工艺中的温度和时间以实现以下状态，其中将Ni2Si层21层叠在所剩的未反应的多晶硅栅极4的部分上(图2(a))，Ni2Si层21包括等于或大于将整个栅电极转换成NiSi所需的相应Ni的数量的Ni。该技术的特征还在于Ni2Si层21与所剩的多晶硅4之间在第二较高温度的烧结工艺中开始反应从而将至少与栅绝缘膜接触的部分转换成了NiSi 15(图2(b))。在上述工艺中，Ni2Si膜的厚度被独立于几何图形，例如栅极长度来确定，而是仅由第一烧结工艺中的温度和时间来确定，以便能够防止当栅极长度短时NiSi电极的成分无意地改变成富Ni成分的现象。
如上所述，全硅化金属栅电极具有可控的有效功函数并与现有技术的CMOS工艺具有高兼容性，并且可应用在作为高介电常数绝缘膜的HfSiON上。全硅化金属栅电极具有许多优点，其还使得能够消除依赖于栅极长度的NiSi成分的不稳定性(NiSi成分从所期望的化学计量成分改变)。
然而，用于消除依赖于栅极长度的NiSi成分不稳定性的两步烧结工艺具有以下主要问题。第一，由于需要控制烧结温度和时间以便控制在第一烧结工艺中形成的Ni2Si膜的厚度，因此温度和时间的工艺裕量小。特别是，对于温度裕量来说，当温度的改变在20℃左右时，Ni2Si膜厚度的改变约为20至30nm，如VLSI技术文摘2005年第72页的讨论会所述。这种膜厚度的改变引起元件特性的改变。而且，如以上参考文献所述，第一烧结工艺中形成的Ni2Si和未反应的多晶硅之间的界面不是平坦的表面，导致产生30至50nm的粗糙度(图2(c))。
在这些情况中，特别是当栅极长度短时，根据粗糙度，在第二烧结工艺之后残留未反应的多晶硅，或者在第一烧结工艺中没有未反应的多晶硅留下并将整个结构转化成Ni2Si。在任一种情况下，元件特性将显著改变。
当用于形成栅电极的多晶硅的初始高度低时元件特性的改变特别显著。例如，当用于形成栅电极的多晶硅的初始高度为100nm时，Ni2Si膜和未反应的所剩多晶硅的目标厚度值分别需要75至150nm和50nm或更小。然而，通过考虑温度改变和界面粗糙度的组合效果难以将所剩多晶硅膜的厚度控制到50nm或更小。
这种问题不仅在制造具有nMOS和pMOS的半导体器件时发生，而且在制造仅具有nMOS或pMOS的半导体器件时也发生。
发明内容
采用本发明解决现有技术的上述问题。本发明的目的在于解决上述问题并提供一种能够改善元件重复性和可靠性的半导体器件制造方法。
【1】一种用于制造具有MOS晶体管的半导体器件的方法，其中该方法包括：
以从半导体层伸出的栅绝缘膜、第一区域和掩模的方式依次形成栅绝缘膜、由组分S1构成的第一区域和掩模的形成步骤；
在栅绝缘膜、第一区域和掩模的两侧上提供栅极侧壁的步骤；
在第一区域两侧上的半导体层中形成源/漏区的步骤；
通过去除掩模曝露第一区域的曝露步骤；
至少在所曝露的第一区域上淀积金属层的第一淀积步骤，该金属层包括金属M1，该金属M1的量大于与第一区域中的全部组分S1反应以形成由M1x1S1y1(x1和y1为自然数)所表示的晶相构成的第一合金所需的金属M1的量；
第一合金化步骤，其利用热处理通过第一区域中的组分S1和金属M1之间的反应将整个第一区域转化成由第一合金构成的区域(1)；
去除包括在第一合金化步骤中未与组分S1反应的金属M1的金属层的步骤；
以使第二区域接触区域(1)的至少一部分的方式淀积第二区域的第二淀积步骤，该第二区域包括组分S1，组分S1的量大于与全部第一合金反应以形成由M1x2S1y2(x2和y2为自然数，y2/x2＞y1/x1)所表示的晶相构成的第二合金所需的组分S1的量；
第二合金化步骤，其通过利用热处理通过第二区域中组分S1与第一合金之间的反应将整个区域(1)转化成由第二合金构成的区域(2)以形成栅电极；以及
去除在第二合金化步骤中未与第一合金反应的由组分S1构成的第二区域的步骤。
【2】一种用于制造具有n型MOS晶体管和p型MOS晶体管的半导体器件的方法，其中该方法包括：
制备半导体层的步骤，该半导体层包括通过其间的隔离区彼此绝缘地隔开的n型半导体区和p型半导体区；
形成步骤，其以从n型半导体区伸出的栅绝缘膜、第一区域和掩模的方式依次形成栅绝缘膜、由组分S1构成的第一区域和掩模，并以从p型半导体区伸出的栅绝缘膜、第一区域和掩模的方式依次形成栅绝缘膜、由组分S1构成的第一区域和掩模；
在从n型半导体区伸出的栅绝缘膜、第一区域和掩模的两侧上并在从p型半导体区伸出的栅绝缘膜、第一区域和掩模的两侧上提供侧壁的步骤；
分别在第一区域两侧上的n型半导体区和第一区域两侧上的p型半导体区中形成源/漏区的步骤；
通过去除掩模曝露从n型半导体区和p型半导体区伸出的第一区域的曝露步骤；
至少在所曝露的第一区域上淀积金属层的第一淀积步骤，该金属层包括金属M1，该金属M1的量大于与第一区域中的全部组分S1反应以形成由表示为M1x1S1y1(x1和y1为自然数)的晶相构成的第一合金所需的金属M1的量；
第一合金化步骤，其利用热处理通过第一区域中的组分S1和金属M1之间的反应将从n型半导体区和p型半导体区伸出的整个第一区域转化成由第一合金构成的区域(1)；
去除包括在第一合金化步骤中未与组分S1反应的金属M1的金属层以露出区域(1)的步骤；
形成覆盖膜以便覆盖从n型半导体区伸出的区域(1)的曝露部分的步骤；
以使第二区域接触从p型半导体区伸出的区域(1)至少一部分的方式淀积第二区域的第二淀积步骤，该第二区域包括组分S1，组分S1的量大于与从p型半导体区伸出的区域(1)中全部第一合金反应以形成由M1x2S1y2(x2和y2为自然数，y2/x2＞y1/x1)所表示的晶相构成的第二合金所需的组分S1的量；
第二合金化步骤，其通过利用热处理通过第二区域中组分S1与第一合金的反应将从p型半导体区伸出的整个区域(1)转化成由第二合金构成的区域(2)，以便形成栅电极；以及
去除在第二合金化步骤中未与第一合金反应的由组分S1构成的第二区域的步骤。
【3】如【1】或【2】所述的用于制造半导体器件的方法，
其中在曝露第一区域的曝露步骤中未去除栅极侧壁而是将其保留；并且
以设置栅电极的顶表面为低于栅极侧壁顶部的水平的方式，在形成步骤中选择第一区域和掩模的厚度，在第一淀积步骤和第一合金化步骤中选择第一合金的成分并在第二淀积步骤和第二合金化步骤中选择第二合金的成分。
【4】如【1】至【3】中任一项所述的用于制造半导体器件的方法，其中栅绝缘膜包括Hf。
【5】如【4】所述的用于制造半导体器件的方法，其中栅绝缘膜包括HfSiON。
【6】如【1】至【5】中任一项所述的用于制造半导体器件的方法，其中组分S1为Si或包括杂质的Si。
【7】如【1】至【5】中任一项所述的用于制造半导体器件的方法，其中组分S1是SizGe1-z(0＜z＜1)或包括杂质SizGe1-z(0＜z＜1)。
【8】如【1】至【7】中任一项所述的用于制造半导体器件的方法，其中金属M1为Ni。
【9】如【1】至【5】中任一项所述的用于制造半导体器件的方法，其中
在形成步骤中形成由Si构成的第一区域，
在第一淀积步骤中淀积Ni层作为金属层，该Ni层具有大于第一区域厚度1.7倍的厚度，以及
在第一合金化步骤中通过进行热处理形成Ni3Si晶相作为第一合金，在该热处理中将第一区域和金属层加热到在350至650℃范围内的温度。
【10】如【1】至【5】中任一项所述的用于制造半导体器件的方法，其中
在形成步骤中形成由Si构成的第一区域，
在第一淀积步骤中淀积Ni层作为金属层，该Ni层具有大于第一区域的厚度1.1倍的厚度，以及
在第一合金化步骤中通过进行热处理形成Ni2Si晶相作为第一合金，在该热处理中将第一区域和金属层加热到在240至300℃范围内的温度。
【11】如【9】中所述的用于制造半导体器件的方法，其中
在第二淀积步骤中以使第二区域接触区域(1)的整个曝露部分的方式淀积第二区域，该第二区域由Si构成且具有大于第一区域的厚度两倍的厚度，以及
在第二合金化步骤中通过进行热处理形成NiSi晶相作为第二合金，在该热处理中将第二区域和区域(1)加热到在350至550℃范围内的温度。
【12】如【10】中所述的用于制造半导体器件的方法，其中
在第二淀积步骤中以使第二区域接触区域(1)的整个曝露部分的方式淀积第二区域，该第二区域由Si构成且具有大于第一区域的厚度两倍的厚度，以及
在第二合金化步骤中通过进行热处理形成NiSi晶相作为第二合金，在该热处理中将第二区域和区域(1)加热到在350至550℃范围内的温度。
【13】如【9】所述的用于制造半导体器件的方法，其中
在第二淀积步骤中以使第二区域接触区域(1)的整个曝露部分的方式淀积第二区域，该第二区域由Si构成且具有大于第一区域厚度五倍的厚度，以及
在第二合金化步骤中通过进行热处理形成NiSi2晶相作为第二合金，在该热处理中将第二区域和区域(1)加热到在650至800℃范围内的温度。
【14】如【10】所述的用于制造半导体器件的方法，其中
在第二淀积步骤中以使第二区域接触区域(1)的整个曝露部分的方式淀积第二区域，该第二区域由Si构成且具有大于第一区域厚度五倍的厚度，以及
在第二合金化步骤中通过进行热处理形成NiSi2晶相作为第二合金，在该热处理中将第二区域和区域(1)加热到在650至800℃范围内的温度。
【15】如【1】至【7】中任一项所述的用于制造半导体器件的方法，
其中该方法还包括在形成源/漏区之后在源/漏区上形成硅化镍层的步骤，
在第一淀积步骤中在450℃或更低温度下淀积金属层，
在第二淀积步骤中在450℃或更低温度下淀积第二区域，以及
在第一和第二合金化步骤中在450℃或更低温度下进行热处理。
【16】如【15】所述的用于制造半导体器件的方法，其中在第二淀积步骤中通过使用溅射淀积第二区域。
【17】如【1】至【7】中任一项所述的用于制造半导体器件的方法，
其中该方法还包括在形成源/漏区之后在源/漏区上形成硅化钴层或硅化钛层的步骤，
在第一淀积步骤中在800℃或更低温度下淀积金属层，
在第二淀积步骤中在800℃或更低温度下淀积第二区域，以及
在第一和第二合金化步骤中在800℃或更低温度下进行热处理。
附图说明
图1是示出用于制造本发明半导体器件的方法的概念图；
图2是示出用于制造现有技术半导体器件的示例性方法的概念图；
图3示出了根据本发明第一示例性实施例的用于制造半导体器件的工艺；
图4示出了根据本发明第一示例性实施例的用于制造半导体器件的工艺；
图5示出了根据本发明示例性实施例所制造的半导体器件阈值电压(Vth)变化的测量结果(威布尔图)；
图6示出了根据本发明第二示例性实施例的用于制造半导体器件的工艺；
图7示出了根据本发明第二示例性实施例的用于制造半导体器件的工艺；
图8示出了根据本发明第三示例性实施例的用于制造半导体器件的工艺；
图9示出了根据本发明第三示例性实施例的用于制造半导体器件的工艺；
图10示出了根据本发明第三示例性实施例的用于制造半导体器件的工艺；
图11示出了根据本发明第三示例性实施例的用于制造半导体器件的工艺。
符号说明
1    硅衬底
2    隔离区
3    栅绝缘膜
4    多晶硅膜
5    氧化硅膜
6    延伸扩散层区域
7    栅极侧壁
8    源/漏扩散区
9    Ni(源/漏金属硅化物)膜
10   硅化物层
11   层间绝缘氧化膜
12   Ni(栅电极金属硅化物)膜
13   Ni3Si或Ni2Si电极(具有富金属成分的硅化物)
14   另外的硅层
15   NiSi或NiSi2电极(具有富Si成分的硅化物)
16   层间绝缘膜
17   接触栓
21   Ni2Si电极
25   氮化硅膜
31   反应阻挡层
111   层间绝缘氮化物膜
具体实施方式
本发明涉及用于制造具有MOS晶体管(下文称作“MOS”)的半导体器件的方法，MOS晶体管包括由组分(例如，Si)和金属的合金构成的栅电极，该栅电极均匀且具有良好的元件特性。本发明还涉及用于制造具有nMOS和pMOS的半导体器件的方法，nMOS的栅电极具有高含量的组分(S1)，pMOS的栅电极具有高含量的金属。本发明的关键在于制造包括具有高含量组分S1的栅电极的晶体管的工艺，该工艺以这种方式进行，其中首先形成具有高含量金属的合金，然后淀积额外量的组分S1以使合金和组分S1之间开始反应以便提高栅电极中组分S1的含量。
(操作)
例如，将参考Ni硅化物(Si用作组分S1且Ni用作金属M1)进行以下描述。在这种情况下，形成作为富Ni成分的由Ni3Si晶相构成的栅电极材料，然后在其上淀积硅膜，以使硅膜与Ni3Si晶相反应，以便最终通过两个单独的合金化步骤形成栅电极，该两个单独的合金化步骤将参考图1在下面进行描述。
如图1(a)所示，以Ni层的膜厚度是下面的硅膜厚度的1.7倍或更厚的方式在硅膜上淀积Ni层，并在约350至650℃范围内的温度下进行硅化。由此将硅膜转化成Ni3Si(第一合金)膜。包含在Ni层的Ni原子数是下面的硅膜中硅原子数的三倍或更多，Ni层的膜厚是下面的硅膜厚度的1.7倍或更多。当由此提供所含Ni原子是下面的硅膜中硅原子三倍或更多的Ni层时，形成Ni3Si晶相，因为这是在上述温度范围内的稳定晶相。一旦将所有硅转化成Ni3Si晶相，反应将不再进行，且未与硅反应的过多的Ni留下来作为Ni3Si膜上的金属Ni(图1(b))。所得的Ni3Si的成分比大致确定为Ni/Si＝3/1，以便在显著更宽的硅化条件下可以形成具有固定成分的Ni3Si晶相，该硅化条件为Ni膜的厚度是硅膜厚度的1.7倍或更多且硅化烧结温度在350至650℃范围内。
然后，选择性去除未与硅反应的过多的Ni，并在Ni3Si膜上淀积另外的硅层(第二区域)，其所含的硅原子是最初的下层硅膜中硅原子的两倍或更多(图1(c))。另外的硅的量是下层硅膜中硅的量的两倍或更多的原因在于另外的硅和Ni3Si晶相中Si原子的总数量需要大于或等于其中的Ni原子的总量。如果另外的硅的量小于或等于下层硅膜中硅的量的两倍，则仅有Ni3Si晶相的上部被转化成NiSi，而下部保留为Ni3Si晶相。由此不能全部实现NiSi硅化。
当在约350至550℃范围内的温度下对图1(c)所示的结构进行热处理时，Ni3Si晶相中的Ni扩散到另外的硅层中，导致Ni3Si晶相区域的成分中Ni减少并将另外的硅层转化成Ni的硅化物。当所提供的Ni的量相对于所存在的Si的量来说不足以形成Ni3Si时，NiSi晶相是此温度范围内的稳定晶相。当所有Ni3Si晶相变成NiSi晶相时扩散和硅化反应自动停止。过多的Si未贡献于反应并留在NiSi晶相上(图1(d))。所得的NiSi的成分比大致确定为Ni/Si＝1/1，以便在显著更宽的硅化条件下可以形成具有固定成分的NiSi晶相，该硅化条件是另外的Si膜的厚度是初始硅膜厚度的两倍或更多且硅化烧结温度在350至550℃范围内。最后，仅选择性地湿蚀刻过多的Si(图1(e))。
如上所述，在形成Ni3Si晶相(第一合金形成工艺)和形成NiSi晶相(第二合金工艺)的步骤中，自动确定成分且反应自动停止。因此，可以有利地确定所得硅化物的成分而不依赖于几何因素，例如栅极长度。
同时这种自动确定合金成分的工艺在工作条件方面具有更宽的裕量。具体地，存在以下参数的显著更宽的裕量：用于制造Ni3Si晶相的Ni膜厚度和硅化温度，用于从Ni3Si晶相形成NiSi晶相的另外的Si膜厚度和烧结温度。宽的裕量的有利结果是由制造工艺改变造成的元件特性改变显著变小。
而且，当初始硅膜的厚度太小以致于不能实施非专利参考文献4中所公开的方法时，例如，即使当厚度小于或等于50nm时，本发明也可以在理论上提供相同的有利效果，这是一个大优点。
此外，使用这种工艺可以单独形成作为nMOS栅电极的具有大量Si的硅化物和作为pMOS栅电极的具有大量金属的硅化物。例如，考虑使用Ni硅化物的情况。在nMOS和pMOS中都形成Ni3Si晶相作为栅电极，然后仅在pMOS栅电极上形成抗硅化反应膜，例如SiO2。然后，通过仅在nMOS栅电极上另外形成Si膜并烧结所产生的结构，可以仅将nMOS栅电极转化成NiSi晶相。
(金属M1)
金属M1并不具体限于Ni，只要其能够自动形成如上所述的具有均匀组分的富金属晶相和具有均匀组分的富S1晶相成分就行。为了开始自动确定合金组分的反应，实质上是存在具有至少两种不同组分的晶相，一种具有高含量的金属且另一种具有高含量的组分S1。具体地，通过在适当的烧结温度下提供适当量的以下元素中的任一种：Co、Pt、Pd、RE、Ir、Ru、Ti、Ta、V、Cr、Zr、Nb、Mo和W，可以获得不依赖于其他条件就能自动确定组分的合金。
(组分S1)
第一和第二区域由相同组分S 1构成。组分S1可以是单一元素或者包括两种或更多元素。组分S 1可以与金属M1反应以形成第一合金，并与第一合金反应形成第二合金。组分S1可以包括微量杂质。组分S1的优选示例有Si、包含微量杂质的Si、SizGe1-z(0＜z＜1)和包含微量杂质的SizGe1-z(0＜z＜1)。
在此所用的杂质是添加到半导体组分中作为施主或受主原子的原子，且Si或SizGe1-z可以包括这种杂质，但其类型和量不会危及本发明的制造方法的有利效果或MOS的特性。当组分S1包括杂质时，通过使用本发明的制造方法制造的第一和第二合金包括该杂质。
例如，根据栅绝缘膜的类型，杂质对栅电极功函数的影响不同。当SiO2或SiON用作栅绝缘膜时，杂质可能改变栅电极的有效功函数。另一方面，当高介电常数膜，例如HfSiON，用作栅绝缘膜时，杂质对有效功函数的影响相对较小。因此，当将杂质添加到组分S1时，需要根据栅绝缘膜的类型和MOS的期望特性添加期望类型和量的杂质。在此使用的“高介电常数膜”(高-K膜)是指具有比由SiO2构成的栅绝缘膜更高介电常数的膜。然而，该膜的介电常数值不限于具体值。
具体地，nMOS中的预合金形成的第一区域可以包括杂质，例如P、As和Sb，pMOS中的预合金形成的第一区域可以包括杂质，例如B和In，在任一种情况下杂质的量约为1×1020cm-3。通过添加这种浓度和类型的杂质，可以有效地改变功函数。
在此使用的“有效功函数”通常由对栅绝缘膜和栅电极的C-V测量所获得的平带来确定。有效功函数来自于通过各种因素，例如绝缘膜中的固定电荷、界面处形成的偶极子和费米能级阻塞(Fermi levelpinning)改变的栅电极的初始功函数。在这种情况下，有效功函数不同于形成栅电极的材料的初始“功函数”。
(第一合金和第二合金)
例如，第一合金可以是以下晶相中的任一种，Ni3Si晶相、Ni2Si晶相、Ni3(SizGe1-z)(0＜z＜1)晶相和Ni2(SizGe1-z)(0＜z＜1)晶相(当Ni用作金属M1时，Si、包括微量杂质的Si、SizGe1-z或包括微量杂质的SizGe1-z等用作组分S1)。第二合金可以是以下晶相中的任一种，NiSi晶相、NiSi2晶相、Ni(SizGe1-z)(0＜z＜1)晶相或Ni(SizGe1-z)2(0＜z＜1)晶相(当Ni用作金属M1时，Si或SizGe1-z等用作组分S1)。
当组分S1包括杂质时，所得的第一和第二合金会包括杂质。然而，由于合金中的杂质含量非常低，因此杂质不影响本发明的制造方法的有利效果。因此，即使当第一和第二合金包括杂质时，在此也可以认为这些合金由晶相构成。
当第一区域仅由组分S1构成时，在第一合金形成工艺中形成的区域(1)全部由第一合金构成。类似地，当第二区域仅由组分S1构成时，在第二合金形成工艺中形成的区域(2)全部由第二合金构成。
下面参考Ni硅化物列出每种晶相的形成条件。
首先，形成作为第一合金的Ni3Si晶相所需的Ni原子数是存在于第一区域中的Si原子数的三倍或更多。为了提供三倍于Si数量的Ni，Ni膜的厚度优选地被设置为大致大于Si膜厚度1.7倍的值(在图4(a)中，例如，方向46上的厚度W1优选地大于厚度W2的1.7倍)。当第一区域和其上具有大于第一区域厚度1.7倍的厚度的Ni膜的叠层结构在非氧化环境中在350至650℃范围内的温度下受到热处理时，Ni和Si之间的反应进行并确实形成Ni硅化物(Ni3Si晶相)。
通常，在350至600℃的热处理条件下最稳定的晶相是NiSi晶相，而在600℃或更高温度下最稳定的晶相是NiSi2晶相。然而，当可以与Si原子反应的Ni原子数大于Si原子数的三倍时，形成Ni3Si晶相作为稳定晶相。由于当所有Si反应到Ni3Si晶相中时硅化反应自动停止，因此三倍初始量之外的过多的Ni未反应而留在Ni3Si晶相上。通过使用硫酸/过氧化氢选择性地去除未反应的Ni。
通过此种方式，总是在显著更宽条件下提供固定的Ni3Si晶相，该条件是Ni膜的厚度大于Si膜厚度的1.7倍(无上限)且在350至650℃范围内的温度下进行热处理。
另一方面，形成作为第一合金的Ni2Si晶相所需的Ni原子数至少是存在于第一区域中的Si原子数的两倍。为了提供两倍于Si数量的Ni，Ni膜的厚度优选地被设置为大致大于Si膜厚度1.1倍的值(在图4(a)中，例如，方向46上的厚度W1优选地大于厚度W2的1.1倍)。当第一区域和其上具有大于第一区域厚度1.1倍的厚度的Ni膜的叠层结构在非氧化环境中在240至300℃范围内的温度下受到热处理时，Ni和Si之间的反应进行并形成Ni硅化物(Ni2Si晶相)。
由于在240至300℃范围内相对低温的热处理条件下最稳定的晶相是Ni2Si晶相，因此形成Ni2Si晶相作为稳定晶相。由于当所有Si反应到Ni2Si晶相中时硅化反应自动停止，因此两倍初始量之外的过多的Ni未反应而留在Ni2Si晶相上。通过使用硫酸/过氧化氢选择性地去除未反应的Ni。
也就是，总是在更宽条件下提供固定的Ni2Si晶相，该条件是Ni膜的厚度大于Si膜厚度的1.1倍(无上限)且在240至300℃范围内的温度下进行热处理。
然后，进一步在Ni3Si晶相上淀积Si并对所得结构进行热处理，以便将整个结构转化成NiSi晶相作为第二合金。已经形成的Ni3Si晶相和另外淀积的Si的组合结构中Si的原子数需要与其中的Ni原子数相同。为此，需要淀积的Si数量至少大于Ni3Si晶相中所含的Si的量的两倍(换言之，两倍于作为S1的初始存在的Si的数量)。为了考虑膜厚度提供这种量，Si膜的厚度优选地大于第一区域的厚度两倍(在图4(b)中，例如，方向46上的厚度W3优选地大于厚度W2的两倍)。
在非氧化环境中在350至550℃范围内的温度下，对作为第一合金的Ni3Si晶相和其上具有大于第一区域两倍厚度的Si膜的叠层结构进行热处理。热处理使Ni3Si晶相中的Ni扩散到另外淀积的Si中，从而将Ni3Si晶相和另外淀积的Si确实转化成NiSi晶相，这是此温度范围内最稳定的晶相。由于当所有Ni3Si晶相都转化成NiSi晶相时Ni的供应停止，因此将另外的Si转化成NiSi晶相的反应也自动停止，且两倍于初始量之外的过多Si未反应而留在NiSi晶相上。通过使用四甲基氢氧化铵溶液选择性地去除未反应的Si。
也就是，总是在显著更宽的条件下从Ni3Si晶相提供固定的NiSi晶相，该条件是Si膜的厚度大于第一区域厚度的两倍(无上限)且在350至550℃范围内的温度下进行热处理。
另一方面，当在Ni2Si晶相上淀积Si并对所得结构进行热处理以便将整个结构转化成NiSi晶相时，需要淀积的Si的量至少大于包含在Ni2Si晶相中的Si的量(换言之，大于作为S1初始存在的Si的量)。除此之外，可以将Ni3Si晶相中使用的相同原理用于形成NiSi晶相。为了形成第二区域，该第二区域包括大于Ni2Si晶相中所含的量的Si，所淀积的第二区域的膜厚度优选地大于第一区域的膜厚度(在图4(b)中，例如，方向46上的厚度W3优选地大于厚度W2)。
在进一步在Ni3Si晶相上淀积Si并对所得结构进行热处理以便将整个结构转化成NiSi2晶相作为第二合金的情况下，已经形成的Ni3Si晶相和另外淀积的Si的组合结构中Si原子数需要是其中Ni原子数的两倍。为此，需要淀积的Si的量至少大于Ni3Si晶相中所含Si的量的五倍(换言之，五倍于初始存在于第一区域中的Si的量)。在膜厚度方面，Si膜的厚度优选地大于第一区域厚度的五倍(在图4(c)中，例如，方向46上的厚度W3优选地大于厚度W2的五倍)。为了实现这种厚度，Ni3Si晶相的整个曝露部分上的Si膜厚度(区域(1))被设置为大于第一区域厚度五倍的值。
在非氧化环境中在650至800℃范围内的温度下，对作为第一合金的Ni3Si晶相和其上具有大于第一区域五倍厚度的Si膜的叠层结构进行热处理。热处理使Ni3Si晶相中的Ni扩散到另外淀积的Si中，从而将Ni3Si晶相和另外淀积的Si转化成NiSi2晶相，这是此温度范围内最稳定的晶相。由于当所有Ni3Si晶相都转化成NiSi2晶相时Ni的供应停止，因此将另外的Si转化成NiSi2晶相的反应也自动停止，且五倍于初始数量之外的过多Si未反应而留在NiSi2晶相上。通过使用四甲基氢氧化铵溶液选择性地去除未反应的Si。也就是，总是在显著更宽的条件下从Ni3Si晶相提供固定的NiSi2晶相，该条件是Si膜的厚度大于第一区域厚度的五倍(无上限)且在650至800℃范围内的温度下进行热处理。
另一方面，当在Ni2Si晶相上淀积Si并对所得结构进行热处理以便将整个结构转化成NiSi2晶相时，需要淀积的Si的量至少大于包含在Ni2Si晶相中的Si的量的三倍(换言之，三倍于初始存在于第一区域中的Si的量)。除此之外，可以将Ni3Si晶相中使用的相同原理用于从Ni2Si晶相形成NiSi2晶相。为了形成第二区域，该第二区域包括大于Ni2Si晶相中所含的量的Si，所淀积的第二区域的膜厚度优选地大于第一区域的膜厚度的两倍(在图4(b)中，例如，方向46上的厚度W3优选地大于厚度W2的两倍)。为了实现这种厚度，Ni2Si晶相的整个曝露部分上的Si膜厚度(区域(1))被设置为大于第一区域厚度两倍的值。
在本发明的制造方法中形成的第一和第二合金由相同元素构成但成分不同。第一合金由表示为M1x1S1y1(x1和y1是自然数)的晶相构成。另一方面，第二合金由表示为M1x2S1y2(x2和y2是自然数)的晶相构成。由于第一合金进一步与组分S1结合以形成第二合金，因此第二合金的晶相中组分S1与金属M1的比值大于第一合金中的比值(y2/x2＞y1/x1)。
在晶相M1x1S1y1和M1x2S1y2中，x1、y1、x2和y2是自然数。例如，由于第一和第二合金包括微量杂质等，因此x1、y1、x2和y2的值在此可以稍稍偏离自然数，且实际晶体不是完美的。即使在这种情况下，在本发明中也将这些值理解为自然数。具体地，在表示为M1x1S1y1和M1x2S1y2的晶相中即使x1、y1、x2和y2偏离预定的自然数±0.05时，也将x1、y1、x2和y2示为自然数。x1、y1、x2和y2的范围表示如下：
a-0.05≤x1≤a+0.05
b-0.05≤y1≤b+0.05
c-0.05≤x2≤c+0.05
d-0.05≤y2≤d+0.05
(在以上等式中，a、b、c和d是自然数)。
注意，M1和/S1可以包括多种元素。当M1和/S1包括多种元素时，所有金属M1原子的数量和所有组分S1原子的数量满足以下关系：x1:y1(第一合金)或x2:y2(第二合金)。
(曝露第一区域的工艺)
在本发明的制造方法中，在半导体层上形成栅绝缘膜、第一区域和掩模之后，将杂质注入到半导体层中以形成延伸区6。然后，在栅绝缘膜、第一区域和掩模的侧面上形成栅极侧壁之后，将栅极侧壁和掩模用作掩模将杂质注入到半导体层中以便形成源/漏区8。此外，去除掩模以便曝露第一区域的上表面。
在此工艺中，尽管可以将栅极侧壁去除与掩模的深度相同的量，但更优选地还是只去除掩模而保持栅极侧壁不动。通过这样保持栅极侧壁和调整第一区域的厚度、组分S1的含量和掩模的厚度，所制造的栅电极可以被完全夹在栅极侧壁之间，使得栅极长度变得固定。
更确切的说，可以在成型工艺中选择第一区域和掩模的厚度，可以在淀积工艺和第一合金形成工艺中选择第一合金的成分，可以在第二淀积工艺和第二合金形成工艺中选择第二合金的成分，使得栅电极的顶层表面可以低于栅极侧壁的顶部。
这样做的理由会在下文中详细说明。更确切地说，在本发明的制造方法中，第一和第二合金形成工艺是为形成具有理想配比成分比例的第一和第二合金(由晶相构成)而设计的。因此，一旦第一和第二合金的目标理想配比成分比例(晶相的构成比例)，第一区域的厚度和组分S1的含量被确定，与组分S1反应的金属M1的量和在合金形成工艺中延展的第一合金层的厚度就被唯一地确定，与第一合金反应的组分S1的量和在合金形成工艺中延展的第二合金层的厚度也被唯一地确定。另一方面，栅极侧壁的顶部的高度与前边提供的第一区域和掩模的厚度之和相等。
在栅极侧壁在制造工艺中被留下以曝露第一区域的情况下，可以通过调整掩模的厚度控制在掩模被去除(对应于掩模的厚度)后形成的凹处的深度。因此，通过控制第一区域的厚度，组分S1的含量，掩模的厚度和第一和第二合金的晶相的组成比例(通过以如下方式控制条件，使由第一区域的厚度，组分S1的量和第一和第二合金的组成比例唯一地确定的第二合金层的厚度小于第一区域和掩模的厚度之和)，栅极侧壁的顶部可以高于形成的第二合金的顶层表面。
结果，这里提供了一个MOS晶相管，其中的人造栅电极的侧面完全夹在栅极侧壁之间。值得注意的是同样有利的效果可如下获得：形成第一区域和掩模并以如下方式形成第一和第二合金，使得栅电极的顶层表面与栅极侧壁的顶部同高。
(形成含金属M1的层的工艺，第一和第二合金形成工艺，和淀积第一和第二区域的工艺)
本发明的制造方法中的上述工艺中的每一个都需要如下实施以使得下述条件得以满足：
形成含金属M1的层的工艺：
-在提供于源/漏区域上的硅化物薄膜的电阻不再升高的温度下形成含金属M1的层。
-含金属M1的层如下形成，其包含的金属M1的量大于形成表示为M1x1Siy1(x1和y1是自然数)的晶相所组成的第一合金所必需的金属M1，通过第一区域中的所有组分S1和金属M1之间的反应形成含金属M1的层(形成含有的金属M1的量大于(第一区域中的组分S1的量)×(x1/y1)的层)。
-当本发明的制造方法被用于制造仅具有nMOS或pMOS的半导体器件时，要形成所含金属M1的量多于将淀积在该n-型或p-型半导体区域上的一个第一区域转变为由表示为M1x1Siy1(x1和y1是自然数)的晶相所构成的第一合金所需的金属M1的层。
-当本发明的制造方法用于制造具有nMOS和pMOS的半导体器件时，要形成所含金属M1的量多于将淀积在该n-型和p-型半导体区域上的两个第一区域转变为由表示为M1x1Siy1(x1和y1是自然数)的晶相所构成的第一合金所需的金属M1的层。
第一合金形成工艺；
-该反应在非氧化环境下进行。
-该反应在第一区域的实质性全部S1和金属M1之间进行(整个第一区域被转变为由第一合金构成的区域(1))。
-形成由表示为M1x1Siy1(x1和y1是自然数)的晶相所构成的第一合金。
-在具有包含金属M1和组分S1的不同合成物的两个或多个晶相之中，晶相M1x1Siy1不是具有最低金属含量的合成物的。
-该反应在设置于源/栅区域上的硅化物薄膜的电阻不再升高的温度下进行。
形成金属层的工艺(第一淀积工艺)；
-该金属层至少要淀积到在成型工艺中淀积而成的第一区域上。在该工艺中，该金属层可能被淀积到该区域的一部分上并占据固定的面积，或者可能具有淀积到整个区域上的层状外形。
形成第二区域的工艺(第二淀积工艺)；
-第二区域是在设置于源/栅区域上的硅化物薄膜的电阻不再升高的温度下形成的。
第二区域按如下方式形成，它包含的组分S1的量多于形成由表示为M1x2Siy2(x2和y2是自然数，y2/x2＞y1/x1)的晶相构成的第二合金所必需的组分S1，通过所有第一合金和组分S1之间的反应形成第二区域(第二区域按如下方式形成，它含有多于(第一区域中的金属M1的量)×(y2/x2-x1/y1)的组分S1)。
-在具有包含金属M1和组分S1的不同合成物的两个或多个晶相之中，晶相M1x2Siy2不是具有最高金属含量的合成物的。
-第二区域可按如下方式淀积，它至少与由在第一合金形成工艺中形成的第一合金构成的区域(1)的一部分相接触。在该工艺中，第二区域可以被淀积到区域(1)的一部分之上并占据固定的面积，或者可能具有淀积到整个区域(1)上的层状外形。
第二合金形成工艺；
-该反应在非氧化环境中进行。
-该反应在实质性全部第一合金和第二区域中的组分S1之间进行(由第一合金构成的整个区域转变为由第二合金构成的区域(2))。
-第二区域中的组分S1的含量高于第一区域中的组分S1的含量(y2/x2＞y1/x1)。
-该反应在设置于源/栅区域上的硅化物薄膜的电阻不再升高的温度下进行。
(去除层和区域的工艺)；
去除含有金属M1的金属层的工艺；
可以根据含有金属M1的金属层的类型采用不同的溶液进行湿法蚀刻。例如，当Ni被用做金属M1时，采用H2SO4∶H2O2＝3∶1(质量比)的溶液进行十分钟的蚀刻。
去除第二区域的工艺；
根据形成第二区域的组分S1的类型采用不同的溶液进行湿法蚀刻。例如，当Si被用做组分S1时，采用质量浓度为22％的四甲基氢氧化铵溶液在40℃下加热40分钟进行湿法蚀刻。
形成含有金属M1的金属层的工艺可以和第一合金形成工艺同时发生，其中在含有金属M1的金属层的成型期间形成第一合金。相似地，形成第二区域的工艺可以与第二合金形成工艺同时发生，其中在第二区域的成型期间形成第二合金。即使当第一和第二合金形成工艺与其他工艺同时发生时，已形成具有根据反应条件自动确定的预定合成物的合金。
本发明的每一个示例性实施例会在下文中参照附图予以说明。
(第一示例性实施例)
图3(a)到3(g)和图4(a)到4(e)是示出本发明的单个MOS的制造工艺的示例性实施例的截面示意图。在该示例性实施例中，硅化镍被形成为栅电极。特定地，Ni3Si晶相被形成为具有高金属含量的硅化物(第一合金)，NiSi被形成为具有较高Si含量的硅化物(第二合金)。
首先，如图3(a)所示，STI(浅沟槽隔离)技术被用于形成硅衬底1的表面部分的隔离区域2。栅绝缘膜3随后形成于该隔离硅衬底的表面上。该栅绝缘膜可以是氧化硅膜、氮化硅膜、由金属氧化物、金属硅化物，或者其中引入了氮的金属氧化物或金属硅化物组成的高绝缘性的永久绝缘膜中的一种。
在该示例性实施例中，采用了含有作为栅绝缘膜中的金属元素Hf的HfSiON膜。在HfSiON膜中，HfSiON同样在与栅电极相接触的栅绝缘膜中充分扩散。采用HfSiON膜作为栅绝缘膜的原因是，如在非专利参考3中所述，当与本示例性实施例中所采用的硅化镍所制成的栅电极结合时，有效功函数根据硅化镍的成分而改变，且硅化镍的成分很容易识别。
有效功函数的这种改变由HfSiON中的Hf和硅化镍中的Ni之间的相互作用提供(费米水平的销连接)。因此，即使形成硅化物的金属元素不是Ni，有效功函数随硅化物的成分的改变也能观察到。在该工艺中，可能在硅衬底和HfSiON膜之间的界面引入氧化硅膜或氮化硅膜。在该示例性实施例中，形成了1.9nm厚的热氧化硅膜，然后通过采用MOCVD淀积1.5nm厚的HfSiON膜。然后，通过在NH3环境下进行十分钟的900℃的氮化回火得到HfSiON膜。
然后，由60nm厚的多晶硅膜(多晶硅膜：第一区域：组分S1是硅)和100nm厚的伪氧化膜5(掩模)形成的叠层膜4被形成于栅绝缘膜3上(成型工艺)。该叠层膜被采用光刻技术和RIE(反应式离子蚀刻法)予以处理以形成从硅衬底1伸出的栅绝缘膜3，多晶硅膜4和伪氧化膜5，如图3(b)所示。随后，通过采用伪氧化物膜5作为掩模进行离子注入以形成自对准方式的扩展扩散层区域6。
更进一步，如图3(c)所示，氧化硅膜被淀积，然后被反回蚀，以在栅绝缘膜3，多晶硅膜4和伪氧化膜5的两边形成栅极侧壁7。在这种状态下，再次进行离子注入，接着活化退火，使得源/漏扩散区8形成于硅衬底1上多晶硅膜4的两侧。
然后，如图3(d)所示，20nm厚的金属膜9被通过采用溅射淀积在整个表面之上，第一区域，栅极侧壁和STI被用作掩模，以通过采用硅化技术，仅在源/漏扩散区8上形成大约厚20nm的硅化物膜10。然后，过度的金属膜被通过湿法蚀刻选择性的移除(图3(e))。硅化物膜10是单晶硅化氮(NiSi)，它能最小化接触电阻。该氮化硅可被硅化钴或硅化钛代替。
更进一步，如图3(f)所示，通过采用CVD(化学气相淀积法)形成500nmn厚的氧化硅膜形成的层间绝缘膜11。通过采用CMP技术平坦化该作为氧化硅膜的层间绝缘膜11，余下的层间绝缘膜11，栅极侧壁7和伪氧化膜5被同时反回蚀，以曝露用于栅电极的多晶硅(多晶硅；第一区域)4，如图3(g)所示(曝露工艺)。
然后，如图4(a)所示，Ni(金属M1)被淀积为金属膜12以与用于栅电极的多晶硅4相结合形成硅化物(第一淀积工艺)。在该工艺中，金属膜可以由能与多晶硅4相结合形成硅化物的任意金属构成。例如，至少有一种金属可以从由Co、Pt、Pd、Re、Ir、Ru、Ti、Ta、V、Cr、Zr、Nb、MO和W中选出。更优选的是采用能够在已经形成于源/漏扩散区8上的硅化物层10的电阻不再升高的温度下完全将多晶硅4转变成硅化物的金属。
例如，单晶硅化镍(NiSi)层已形成于源/漏扩散区8上，当单晶硅化镍被转变为二硅化镍(NiSi2)时，阻止源/漏扩散区8和接触栓之间的接触电阻的升高是必要的。为了这个目的，接着的工艺中的处理温度需要小于等于450℃，因此采用一种能在满足的条件下在450℃或更低温度下转变成硅化物的金属是必要的。
在该实施例中，该工艺中的Ni膜的厚度如下设定，多晶硅与Ni在满足条件下反应使得全部多晶硅转变为Ni3Si(含有Ni原子的膜厚度大于至少将所有的Si转变为Ni3Si所必需的Ni原子)。在该实施例中，采用DC磁电管溅射以形成室温下厚度为110nm的Ni膜(图4(a)中的W1表示Ni膜的厚度，W2表示多晶硅膜的厚度)。
然后，进行对应于第一合金形成工艺的加热处理以开始栅绝缘膜上的多晶硅4和Ni12之间的反应。该加热处理需要在非氧化环境下进行以防止金属膜的氧化。同时，该加热处理需要在一定温度下进行，在该温度下，扩散速度要足够快使得栅绝缘膜上的多晶硅4完全转变为硅化物，且形成于源/漏扩散区域8上的硅化物膜10的电阻不再升高。在该实施例中，由于已经形成于源/漏扩散区8上的硅化物和将要形成为栅电极的硅化物都是硅化镍，该加热处理在400℃时的氮气环境下进行两分钟。当形成于源/漏扩散区8上的硅化物为硅化钴或硅化钛时，可接受的合金温度可以高于，例如，800℃左右的温度。然而，由于在650℃或更高温度时稳定的硅化物状态是NiSi2晶相，故实际温度最好是600℃或更低。
在该加热处理中，如图4(b)所示，110nm厚的Ni膜与60nm厚的多晶硅反应，以形成Ni3Si晶相区(1)13(y1/x1＝1/3)直到它马上要高于栅绝缘膜3(第一合金形成工艺)。由于该反应在所有的多晶硅4反应生成Ni3Si晶相时自动停止，可以设定较长的反应时间以减少元素到元素的改变。结果，提供了具有与栅电极的表面纹理和元素特性一致的MOS。为了获得这种优点，该实施例中的加热处理要进行两分钟，尽管数十秒对于110nm厚的Ni膜和60nm厚的多晶硅在400℃的反应已经足够。
如此形成的Ni3Si晶相在膜的厚度方向具有固定的Ni/(Ni+Si)＝0.75的成分，即理想配比成分比例，这是采用Rutherford反散射能谱法(RBS)所确认的。在该工艺中，在从多晶硅4和Ni形成Ni3Si晶相期间，发生如下方式的体积膨胀，作为结果发生的区域(1)13的厚度变为大约多晶硅4的厚度的2.1倍。这是一反应工艺，其中通过Ni向多晶硅的扩散进行硅化。因此，产生的Ni3Si晶相区(1)的宽度总是与栅极长度一致(第一区域的一部分，由第一合金构成的区域(1)，或者由第二合金构成的与栅绝缘膜相接触的区域(2)在沟道长度方向的宽度)，且其宽度与栅极长度一致的Ni3Si晶相随反应进行而被向上推。就是说，没有宽度大于栅极长度的Ni3Si晶相(区域(1))生成。
然后，通过采用硫酸酯/过氧化氢的湿法蚀刻移除在加热处理中经历硅化反应的过多的Ni膜。该湿法蚀刻不会影响Ni3Si晶相区域(1)，使得栅电极的表面纹理、MOS的元素特性和类似的性质得以保持一致。更进一步，附加硅层(第二区域：组分S1是硅)14被堆叠(第二淀积工艺)，如图4(c)所示。该附加硅层14意在用于开始与Ni3Si晶相区域(1)13的反应以将Ni3Si晶相区域(1)13转变成NiSi。为了这个目的，两倍于初始多晶硅4中的硅原子数目的硅原子(当从Ni和Si形成Ni3Si晶相时，它与Ni反应)需要与Ni3Si晶相反应。即将形成的附加硅层14因此需要包含至少将所有Ni3Si晶相转变为NiSi所必需的Si原子。附加硅层14的厚度优选地被设为初始多晶硅4的厚度的两倍或更多的值。在实际中，然而，如图所示，由于淀积于Ni3Si晶相区域(1)13的侧面上的附加硅层14同样参加反应，其层厚度不必两倍或更多。在该实施例中，所淀积的附加硅层14的厚度是150nm，是初始多晶硅4的厚度的2.5倍(图4(c)中的W3表示附加硅层14的厚度)。
由于附加硅层14需要在形成于源/漏扩散区8上的硅化物层10的电阻不再升高的温度下被淀积，该实施例中的淀积温度需要是500℃或更低。在该实施例中，硅在室温下通过采用溅射被淀积。当形成于源/漏扩散区8上的硅化物是硅化钴或硅化钛时，附加硅可以在更高温度下被淀积，这允许多晶硅或非晶硅的使用，他们可以在500到650℃量级的温度下通过采用CVD来形成。在这种情况下，NiSi-硅化物的反应与淀积同时进行。
然后，如图4(d)所示，进行对应于第二合金形成工艺的加热处理以开始附加硅层14和Ni3Si晶相之间的反应，以将它们转变NiSi晶相(y2/x2＝1)。该加热处理需要在一定温度下进行，在该温度下，扩散速度足够快以将所有的Ni3Si晶相13转变为NiSi，且形成于源/漏扩散区8上的硅化物层的电阻不再升高。当形成于源/漏扩散区8上的硅化物是硅化钴或硅化钛时，可接受的温度可以高于，例如，温度在800℃左右。然而，由于650℃或更高温度下的稳定的硅化物晶相是NiSi2晶相，实际中的温度最好是600℃或更低。
在该实施例中，由于形成于源/漏扩散区8上的硅化物和将被形成为栅电极的硅化物都是硅化镍，故该加热处理在400℃的氮气环境下进行五分钟。由于该反应在所有的Ni3Si晶相反应成NiSi晶相时自动停止，可以设定较长的反应时间以减少元素到元素的改变。结果，提供了具有和栅电极的表面纹理和元素特性相一致的MOS。更进一步，本发明的制造方法中的两步合金形成工艺可以使栅电极的表面纹理和MOS的元素特性以更有效的方式相一致。
该反应按如下方式进行，Ni3Si晶相中的Ni扩散到附加硅层14中。在低于栅极侧壁7的顶部41的部分，栅极侧壁存在。因此，NiSi晶相区域(2)的宽度变得与栅极长度相等。另一方面，在高于栅极侧壁7的顶部41的部分，没有栅极侧壁允许NiSi晶相以各向同性方式生长为由NiSi晶相构成的栅电极15。作为结果出现的NiSi晶相栅电极15的上部部分的宽度因此大于栅极长度。
更进一步，通过采用质量浓度为22％的四甲基氢氧化铵溶液的湿法蚀刻移除被留下未反应的附加硅层14。该湿法蚀刻不会影响NiSi晶相栅电极15，以使它的表面纹理和相似的性质得以保持一致。然后，层间绝缘膜16被形成并通过CMP平坦化，然后经过层间绝缘膜16形成接触栓17。该包括如图4(e)所示结构的MOS最终得以如此提供。贯穿上述工艺，没有发现硅化物电极的分离。
图5和表1中“第一示例性实施例”行中提及的数据字段示出了通过使用本示例性实施例获得的具有NiSi晶相栅电极的nMOS和具有n+多晶硅栅电极的nMOS的阈值电压(Vth)的平均值和变化，每个栅电极具有0.05μm的栅极长度。例如，图5中的用于NiSi晶相栅电极的威布尔图的斜率很大，这表示虽然具有短的栅极长度，但通过使用本示例性实施例所获得的NiSi晶相栅电极与n+多晶硅栅电极相比具有均匀性。而且，从Vth的值来看，有效功函数期望为4.5eV，这基本上与HfSiON栅绝缘膜上的NiSi电极的有效功函数相符。由此可以说在通过使用本示例性实施例所获得的NiSi栅电极中，虽然栅电极非常窄，但已经形成了均匀的NiSi晶相。此外，与具有n+多晶硅栅电极的MOS相比，可以有效地减小本示例性实施例中的nMOS的栅极漏电流。
(第二示例性实施例)
图6(a)到6(g)和图7(a)到7(e)是示出本发明的MOS的又一实施例的截面示意图。在该示例性实施例中，采用硅化镍作为栅电极。特定地，Ni3Si晶相被形成为具有高金属含量的硅化物(第一合金)，NiSi晶相被形成为具有高Si含量的硅化物(第二合金)。
如图6(a)所示，采用STI技术在硅衬底1的表面部分形成隔离区域2。栅绝缘膜3被随后形成与隔离的硅衬底表面上。该工艺和图3(a)中的工艺相同。
然后，由30nm厚的多晶硅膜形成的叠层膜4(第一区域：组分S1是硅)和90nm厚的氮化硅膜(掩模)25被形成于栅绝缘膜3上(成型工艺)。该叠层膜被采用光刻技术和RIE(反应式离子蚀刻法)技术予以处理，以形成从硅衬底1伸出的栅绝缘膜3，多晶硅膜4和氮化硅膜25，如图6(b)所示。随后，通过采用多晶硅膜4和氮化硅膜25作为掩模，进行离子注入以自对准方式形成扩展扩散区6。
如图6(c)到6(f)所示，下述工艺：栅极侧壁7的成型，源/漏扩散区8的成型，源/漏扩散区8上的硅化物层10的成型，和层间绝缘膜11的成型与图3(c)到3(f)所示的相同。在该示例性实施例中，具有20nm左右厚度的氮化硅膜层111可在是氧化膜的层间绝缘膜11成型前被插入的，因为该氮化硅膜111会被渐渐蚀刻以使氮化硅膜111不会留在人造MOS的栅电极上，该氮化硅膜111会在后面的工艺中被曝露以反回蚀氮化硅膜25。该氮化硅膜111在形成朝向源/漏区的接触孔时发挥蚀刻阻挡层的作用。
通过采用CMP技术平坦化层间绝缘膜11，留下的氧化膜11和氮化膜111在需要时被反回蚀以曝露多晶硅膜上的氮化硅膜25的表面。在这种状态下，只有氮化硅膜25被选择性地在本身是氧化膜的层间绝缘膜11和栅极侧壁7上被反回蚀，以使多晶硅4被完全凹进，如图6(g)。如此在多晶硅4上形成凹部，该凹部具有从多晶硅4的顶层表面到栅极侧壁7的顶部41大约80nm的高度H(曝露工艺)。
然后，Ni(金属M1)被淀积为金属膜12以和多晶硅4形成硅化物(第一淀积工艺)。在该示例性实施例中，采用DC磁电管溅射以在室温下形成厚度为60nm的Ni膜。如图7(a)所示，当栅极长度为50nm的量级时，由于凹部的深度为80nm，马上要被淀积到多晶硅4上的Ni会仅有60nm或者更薄。然而，由于淀积到凹部的侧壁上的Ni同样参加硅化反应，故即使在这种情况下也提供了足够的Ni。因此将全部多晶硅4转变为Ni3Si晶相是可行的。
随后，如同在第一示例性实施例中，为了开始栅绝缘膜上的多晶硅4和Ni 12之间的反应，在400℃下进行加热处理两分钟以形成Ni3Si晶相区域(1)13(第一合金工艺；y1/x1＝1/3)，通过湿法蚀刻移除过多的Ni膜。如图7(b)所示，由于与Ni3Si硅化相关的体积膨胀大约是2.4倍，Ni3Si晶相区域(1)13的高度大约为65nm，以使Ni3Si晶相区域(1)13的顶层表面低于栅极侧壁7的顶部41。
更进一步，附加硅层(第二区域：组分S1是硅)14被堆叠(第二淀积工艺)，如同第一示例性实施例中。在该示例性实施例中，如图7(c)所示，能与Ni3Si晶相区域(1)13反应的附加硅层14仅仅出现在Ni3Si晶相区域(1)13上。因此，附加硅层14的厚度需要被设定为大于初始多晶硅4的厚度两倍的数值。实际中，然而，如图中所示，由于膜成型是在具有约为1的纵横比的凹部内进行的，附加硅层14优选地具有这样的厚度，在这种厚度下，紧靠夹在栅极侧壁之间的Ni3Si晶相区域(1)13之上的部分几乎被完全填充。在该示例性实施例中，通过采用室温溅射以淀积具有75nm厚度的附加硅层14得到这种形状，该厚度是初始多晶硅4的厚度的2.5倍。
然后，如第一示例性实施例，在400℃下进行加热处理五分钟以开始附加硅层14和Ni3Si晶相区域(1)13之间的反应以将它们转变为NiSi晶相区(2)15(第二合金形成工艺；y2/x2＝1)。尽管对应于该示例性实施例的NiSi晶相区(2)15的体积大约是初始多晶硅4体积的3.5倍，在该实施例中，如图7(d)所示，栅极侧壁的高度被设为110nm，大约初始多晶硅4的体积的3.7倍。因此，即将形成的整个NiSi晶相区(2)15被夹在栅极侧壁7之间的(NiSi晶相区(2)15的顶层表面40低于栅极侧壁的顶部41)。因此，与其中的产生的NiSi晶相区(2)15的宽度大于栅极长度的第一示例性实施例不同，完全防止源/漏触点17的短路是可行的。
更进一步，与第一示例性实施例相同，通过湿法蚀刻移除附加硅层14，进行层间绝缘膜16的成型，和接触栓17的成型，且具有如图7(e)所示结构的MOS被最终提供。贯穿上述工艺，没有发现硅化物电极的分离。
表1中“第二示例性实施例”行中提及的数据字段示出了通过使用本示例性实施例获得的具有NiSi栅电极的nMOS的阈值电压(Vth)的平均值和变化，栅电极具有0.05μm的栅极长度。数据表明虽然具有短的栅极长度，但通过使用本示例性实施例所获得的NiSi晶相栅电极与n+多晶硅栅电极相比具有均匀性。而且，从Vth的值来看，有效功函数期望为4.5eV，这基本上与HfSiON栅绝缘膜上的NiSi电极的有效功函数相符。由此可以说在通过使用本示例性实施例所获得的NiSi栅电极中，虽然栅电极非常窄，但已经形成了均匀的NiSi晶相。此外，在本示例性实施例的nMOS中，栅电极可以防止耗尽且与具有n+多晶硅栅电极的MOS相比，可以有效地减小栅极漏电流。
而且，本示例性实施例示出了即使在第一合金形成工艺之前形成具有30nm的相当小厚度的多晶硅时仍以满意的方式控制栅电极的成分，通过使用非专利文献4所公开的方法几乎是不可能的。根据本发明，由于即使在第一合金形成工艺之前形成更薄的多晶硅膜时也可以在理论上控制晶相，因此即使在栅极长度变得非常小时也可以在不恶化另外的硅的填充特性的情况下实现本发明。
(第三示例性实施例)
图8(a)至8(d)、图9(a)至9(c)、图10(a)至10(c)和图11(a)至11(c)示出了本发明的具有pMOS和nMOS的半导体器件制造工艺的示例性实施例。这些图是截面图，其示出了单独制造pMOS中具有高含量金属的硅化物电极(第一合金)和nMOS中具有高含量Si的硅化物电极(第二合金)的工艺。在本示例性实施例中，Ni硅化物用作硅化物电极。特别是，形成Ni3Si晶相作为具有高含量金属的硅化物(第一合金)，并形成NiSi晶相作为具有高含量Si的硅化物(第二合金)。
图8(a)至8(d)、图9(a)至9(c)和图10(a)至10(b)示出了与第二示例性实施例中对pMOS和nMOS区域进行图6(a)至6(g)和图7(a)和7(b)中所示的工艺相同的工艺。
也就是，首先，制备包括n型半导体区域(n型区域；n型有源区；n阱)和p型半导体区域(p型区域；p型有源区；p阱)的硅衬底1。然后，使用STI(浅沟槽隔离)技术以将n型半导体区和p型半导体区隔离的方式在硅衬底1的表面区域中形成隔离区2。随后在已隔离的硅衬底上形成栅绝缘膜3(图8(a))。
然后，以使其从栅绝缘膜3伸出的方式形成由60nm厚的多晶硅膜4(多晶硅膜：第一区域：组分S1为硅)和100nm厚的硅膜25(掩模)形成的叠层膜。通过使用光刻技术和RIE(反应性离子蚀刻)技术处理叠层膜。在该处理中，依次形成从n型半导体区突出的栅绝缘膜3、多晶硅膜4和氮化硅膜25(形成工艺)。类似地，依次形成从p型半导体区伸出的栅绝缘膜3、多晶硅膜4和氮化硅膜25(图8(b))。随后，通过使用氮化硅膜25作为掩模进行离子注入以便以自对准方式形成延伸扩散层区。
进一步地，淀积氧化硅膜然后回蚀以便在从p型半导体区和n型半导体区伸出的栅绝缘膜3、多晶硅膜4和氮化硅膜25的两侧上形成栅极侧壁7(图8(c))。在这种状态下，再次进行离子注入，然后活化退火，从而在多晶硅膜4两侧上的n型半导体区和多晶硅膜4两侧上的p型半导体区中形成源/漏区。
然后，如图8(d)所示，通过使用溅射在整个表面上淀积20nm厚的金属膜9，并使用第一区域、栅极侧壁和STI作为掩模通过使用硅化技术仅在源/漏区8上形成约20nm厚的硅化物层10。然后，通过湿法蚀刻选择性地去除过多的金属膜9(图9(a))。硅化物层10是可以使接触电阻最小化的Ni的单一硅化物(NiSi)。可以用Co硅化物或Ti硅化物取代Ni硅化物。
进一步地，如图9(b)所示，在整个表面上淀积作为氮化物膜的层间绝缘膜111之后，通过使用CVD(化学气相淀积)形成由500nm厚的氧化物膜构成的层间绝缘膜11。通过使用CMP技术将作为氮化物膜的层间绝缘膜111和作为氧化硅膜的层间绝缘膜11平坦化，并回蚀剩余的氧化物膜11和氮化物膜111以便曝露多晶硅膜上的氮化硅膜25的表面。在这种状态下，在作为氧化物膜的层间绝缘膜11和栅极侧壁7上仅选择性地回蚀氮化硅膜25，以便如图9(c)所示使多晶硅4完全凹进。由此提供凹部，该凹部具有从多晶硅4的顶表面到栅极侧壁7的顶部41约80nm的高度H(曝露工艺)。
然后，淀积Ni(金属M1)作为用于形成具有多晶硅4的硅化物的金属膜12(第一淀积工艺)。形成Ni膜作为包括金属M1的层，该层的金属M1的量大于将n型和p型半导体区上淀积的两个第一区域转化成Ni3Si晶相所需的金属M1的量。在本示例性实施例中，使用DC磁控溅射在室温下形成厚度60nm的Ni膜(图10(a))。
随后，与第一示例性实施例一样，栅绝缘膜上的多晶硅4和Ni 12之间开始反应。也就是，在400℃下进行热处理两分钟以便在n型和p型半导体区上形成Ni3Si晶相区(1)(第一合金工艺；y1/x1＝1/3)。如图10(b)所示，由于Ni3Si硅化所带来的体积膨胀约为2.1倍，Ni3Si晶相区(1)13的高度约为65nm，以使Ni3Si晶相区(1)13的顶表面低于栅极侧壁7的顶部41。然后，通过湿法蚀刻去除过多的Ni膜。
然后，如图10(c)，用反应阻挡层31覆盖n型半导体区上的区域(1)的露出部分，该部分在第一合金形成工艺中变成第一合金。在本示例性实施例中，通过干法蚀刻处理10nm厚的氧化膜以形成反应阻挡层(覆盖膜)。反应阻挡层31的材料没有特别规定，只要该材料具有防止另外的硅41和Ni3Si晶相区(1)13(y1/x1＝1/3)之间反应的功能就可以。还需要在硅化物电极上选择性地蚀刻该材料。
然后，如图10(c)所示，以使另外的硅层接触从p型半导体区伸出的由第一合金构成的区域(1)的至少一部分的方式淀积另外的硅层(第二区域：组分S1为硅)14(第二淀积工艺)。另外的硅层14包括组分Si，该组分Si的量大于将从p型半导体区伸出的全部Ni3Si晶相区13转化成NiSi所需的组分Si的量，该转化通过另外的硅层14和从p型半导体区伸出的全部Ni3Si晶相区(1)13之间的反应完成。因此另外的硅层需要包括大于以从p型半导体区伸出的方式在之前的工艺中形成的多晶硅4中硅原子数两倍的硅原子。
然后，与第二示例性实施例中一样，另外的硅层14和从p型半导体区伸出的Ni3Si晶相区(1)13之间开始反应，以便将其转化成NiSi晶相区(2)15(y2/x2＝1)(第二合金形成工艺)，如图11(a)和11(b)。通过在400℃下两分钟的热处理进行该反应。然后，进行湿法蚀刻以去除未反应的另外的硅层14。用于进行湿法蚀刻的条件与第二示例性实施例中的条件相同。结果，与第二示例性实施例的图7(d)所示的一样，在p型半导体区上形成NiSi晶相的栅电极15，而在用反应阻挡层31覆盖的n型半导体区上保留未反应的Ni3Si晶相的栅电极13。NiSi晶相栅电极15的顶表面40低于栅极侧壁的顶部41。进一步地，通过使用质量比22％的四甲基氢氧化铵溶液的湿法蚀刻去除未反应而留下的另外的硅层14。
最后，进行层间绝缘膜16的形成和接触栓17的形成，并提供具有图11(c)所示结构的nMOS和pMOS。由于反应阻挡层31明显比层间绝缘膜16薄，因此在形成层间绝缘膜16之前可以不去除反应阻挡层31。在整个上述工艺中，未观察到硅化物电极的分离。
表1中“第三示例性实施例”行中提及的数据字段示出了通过使用本示例性实施例获得的具有NiSi晶相栅电极的nMOS和具有Ni3Si晶相栅电极的pMOS的阈值电压(Vth)的平均值和变化，每个栅电极具有0.05μm的栅极长度。数据显示虽然每个栅电极具有短的栅极长度，但通过使用本示例性实施例获得的NiSi晶相栅电极(用于nMOS)和Ni3Si晶相栅电极(用于pMOS)与具有n+多晶硅栅电极的nMOS和具有p+多晶硅栅电极的pMOS相比具有均匀性。进一步地，从Vth的值来看，NiSi和Ni3Si的有效功函数分别期望为4.5eV和4.8eV，这基本上与HfSiON栅绝缘膜上的NiSi和Ni3Si晶相电极的有效功函数相符。结果，通过根据nMOS和pMOS的特性调整Vth并有效减小沟道区中的杂质浓度，可以提高CMOS的处理速度。
进一步地，在通过使用本示例性实施例获得的非常窄的栅电极中，已经形成了均匀的NiSi和Ni3Si晶相。此外，在本示例性实施例的具有nMOS和pMOS的CMOS中，与具有n+多晶硅栅电极的MOS相比可以有效地减小栅极漏电流。
上述半导体器件可以是nMOS和pMOS混合的CMOS晶体管。
(第四示例性实施例)
在本实施例中，与第一至第三示例性实施例不同，形成poly-Si0.7Ge0.3(第一区域)和另外的Si0.7Ge0.3(第二区域)取代多晶硅4和另外的硅14。淀积Ni(金属M1)作为金属层。具体地，在pMOS中制造由具有高含量金属的Ni3(Si0.7Ge0.3)晶相(第一合金)构成的栅电极，并在nMOS中制造由具有高含量SiGe的Ni3(Si0.7Ge0.3)晶相(第二合金)构成的栅电极。
由于Ni3Ge晶相、Ni2Ge晶相和NiGe晶相与Ni和Ge的合金以及Ni的硅化物相同，因此在本示例性实施例中可以通过与Ni硅化物所用的机制相同的机制单独制造具有不同Ge含量的晶相。因此，即使在第一和第二区域由Si0.7Ge0.3(组分Si是Si0.7Ge0.3)构成时也可以以类似于以上示例性实施例的方式制造不同晶相。一般地说，当第一和第二区域由SixGe1-x构成时，可以单独制造Ni3SixGe1-x晶相、Ni2SixGe1-x晶相和NiSixGe1-x晶相。这种情况下的工艺图与第三示例性实施例中相同并在此省略。
表1中“第四示例性实施例”行中提及的数据字段示出了通过使用本示例性实施例获得的具有Ni3(Si0.7Ge0.3)晶相栅电极的nMOS和具有Ni3(Si0.7Ge0.3)晶相栅电极的pMOS的阈值电压(Vth)的平均值和变化，每个栅电极具有0.05μm的栅极长度。表1显示即使栅极长度短时Vth的变化也相当小。进一步地，从Vth的值来看，Ni(Si0.7Ge0.3)和Ni3(Si0.7Ge0.3)的有效功函数分别期望为4.5eV和4.9eV。pMOS侧上使用的Ni3(Si0.7Ge0.3)栅电极的有效功函数比Ni3Si晶相栅电极的有效功函数(4.8eV)约大0.1eV。由此带来Vth从-0.45V减小到-0.36V的优点。
(第五示例性实施例)
在本示例性实施例中，通过多晶硅4(第一区域)和Ni 12(金属M1)之间的反应形成的具有高含量金属的硅化物(第一合金)是Ni2Si晶相(y1/x1＝1/2)。除以下几点之外，可以使用与第二示例性实施例相同的工艺。由于Ni2Si晶相的稳定温度低于Ni3Si晶相的稳定温度，且在这样的温度下，进行硅化的速度较低，因此在280℃下进行十分钟热处理以便将多晶硅4全部转化成Ni2Si晶相(第一合金形成工艺)。
通过Ni2Si晶相和另外的硅14之间的反应获得的NiSi晶相(y2/x2＝1：第二合金)的体积是初始多晶硅4体积的2.2倍。因此，为了以由进行第二合金形成工艺形成的最终的NiSi晶相不高于栅极侧壁顶部的方式形成栅电极，需要将氮化硅膜(掩模)的膜厚度设置在25至36nm或更大。在本示例性实施例中，考虑到裕量将氮化硅膜的膜厚度设置为50nm。进一步地，用于从Ni2Si晶相获得NiSi晶相的另外的硅(第二区域)14的膜厚度需要为30nm或更大，这是初始多晶硅4的厚度。在本示例性实施例中，另外的硅的膜厚度被设置为50nm。
表1中“第五示例性实施例”行中提及的数据字段示出了通过使用本实施例获得的具有NiSi晶相栅电极的nMOS的阈值电压(Vth)的平均值和变化，栅电极具有0.05μm的栅极长度。Vth的变化和Vth的平均值可与第二示例性实施例中获得的Vth的变化和Vth的平均值相比。由此可以说在通过使用本示例性实施例获得的非常窄的栅电极中形成了均匀的NiSi晶相。本示例性实施例的优点在于Ni 12和另外的硅14可以被更容易地填充到凹部中，因为不需要将氮化硅膜25和另外的硅14(掩模)的膜厚度值设置为非常大的值。
虽然未在本示例性实施例中示出，但是基于本示例性实施例的方法可以进行第三示例性实施例所示的工艺，以便单独制造用于nMOS的NiSi晶相栅电极和用于pMOS的Ni2Si晶相栅电极。
(第六示例性实施例)
在本实施例中，通过Ni3Si晶相(第一合金；y1/x1＝1/3)和另外的硅(第二区域)14之间的反应形成的具有高含量Si的硅化物是晶相(第二合金：y2/x2＝2)。除以下几点之外，可以使用与第二示例性实施例相同的工艺。由于NiSi2晶相的稳定温度高于NiSi晶相的稳定温度，因此在650℃下进行两分钟热处理以便将Ni3Si晶相区(1)13全部转化成NiSi2晶相(第一合金形成工艺)。在热处理中，由于提供在源/漏区上的硅化物层需要热抵抗力，因此使用Co硅化物。通过Ni3Si晶相和另外的硅14之间的反应获得的NiSi2晶相的体积是初始多晶硅4体积的3.9倍。因此，为了以在第二合金形成工艺中最终的NiSi晶相不高于栅极侧壁顶部的方式形成栅电极，需要将氮化硅膜(掩模)的膜厚度设置在25至90nm或更大。在本示例性实施例中，考虑到裕量将氮化硅膜的膜厚度设置为100nm。进一步地，用于从Ni3Si晶相获得NiSi2晶相的另外的硅(第二区域)14的膜厚度需要为90nm或更大，这是初始多晶硅4厚度的三倍。在本示例性实施例中，另外的硅的膜厚度被设置为100nm。
表1中“第六示例性实施例”行中提及的数据字段示出了通过使用本实施例获得的具有NiSi2晶相栅电极的nMOS的阈值电压(Vth)的平均值和变化，栅电极具有0.05μm的栅极长度。虽然Vth的变化比其他示例性实施例中的NiSi晶相栅电极的Vth变化稍小，但Vth的变化在公差范围内。从平均Vth计算的有效功函数为4.4eV。由此可以说在通过使用本示例性实施例获得的非常窄的栅电极中形成了均匀的NiSi2晶相。本示例性实施例的优点在于与NiSi晶相相比使用NiSi2晶相减小了Vth。
虽然未在本示例性实施例中示出，但是基于本示例性实施例可以进行第三示例性实施例所示的工艺，以便单独制造用于nMOS的NiSi2晶相栅电极和用于pMOS的Ni3Si晶相栅电极。
虽然已经在上面描述了本发明的示例性实施例，但本发明不限于此，在不脱离本发明精神的情况下可以通过选择材料和结构完成本发明。
例如，需要考虑温度范围来选择用于将栅电极转化成硅化物的金属元素和用在提供于源/漏扩散层上的硅化层中的金属元素的组合，如第一示例性实施例所示在该温度范围内源/漏扩散层上的硅化物层不会改变。还需要满足可以将用于栅电极的多晶硅转化成硅化物的条件。然而，通过进行持续的热处理可以将即使低温下难以硅化的金属硅化。因此通过调整条件，例如热处理温度和时间以及根据上述硅化金属元素的组合适当选择用于源/漏扩散层的硅化金属，可以提供期望的有利效果。
进一步地，可以以灵活的方式降低硅化温度，例如，用非晶Si取代多晶Si并调整淀积用于硅化的金属的温度。如果需要实现优选组合，这些技术可以同时使用。此外，由于在上述温度范围内自动获得且最稳定的富金属相与富Si相按化学计量的比值根据硅化物材料而改变，因此需要选择这些适当的条件。
表1
Figure C20068003223800441

Claims (12)

1.一种用于制造带有MOS晶体管的半导体器件的方法，包括：
以栅绝缘膜、第一区域和掩模从半导体层伸出的方式依次形成栅绝缘膜、由Si构成的第一区域和掩模；
在栅绝缘膜、第一区域和掩模的两侧上设置栅极侧壁；
在第一区域两侧上的半导体层中形成源/漏区；
通过去除掩模曝露第一区域；
至少在所曝露的第一区域上淀积Ni层，该Ni层具有大于第一区域厚度1.7倍的厚度；
利用进行热处理通过使第一区域中的Si和Ni之间的反应将整个第一区域转化成由Ni3Si晶相构成的区域(1)，在所述热处理中将所述第一区域和Ni层加热到在350至650℃范围内的温度；
去除在将整个第一区域转化成区域(1)的步骤中包含未与Si反应的Ni的Ni层；
以使第二区域与区域(1)的至少一部分相接触的方式淀积第二区域，该第二区域包括的Si的量大于与全部Ni3Si晶相反应以形成由Nix2Siy2所表示的晶相构成的第二合金所需的Si的量，其中x2和y2为自然数，y2/x2＞1/3；
通过利用热处理通过第二区域中的Si与Ni3Si晶相的反应将整个区域(1)转化成由第二合金构成的区域(2)以形成栅电极；以及
去除由在将整个区域(1)转化成区域(2)的步骤中未与Ni3Si晶相反应的Si构成的第二区域。
2.根据权利要求1的用于制造半导体器件的方法，
其中在曝露第一区域的步骤中不去除栅极侧壁而是将其保留；并且
以使栅电极的顶表面被设置为低于栅极侧壁顶部的层次的方式，在形成栅绝缘膜、第一区域和掩模的步骤中选择第一区域和掩模的厚度，在淀积Ni层的步骤和将整个第一区域转化成区域(1)的步骤中选择Ni3Si晶相，并在淀积第二区域和将整个区域(1)转化成区域(2)的步骤中选择第二合金的成分。
3.根据权利要求1的用于制造半导体器件的方法，其中，该栅绝缘膜包括Hf。
4.根据权利要求3的用于制造半导体器件的方法，其中，该栅绝缘膜包括HfSiON。
5.根据权利要求1的用于制造半导体器件的方法，其中
在淀积第二区域的步骤中以使第二区域接触区域(1)的整个曝露部分的方式淀积第二区域，该第二区域由Si构成且具有大于第一区域厚度两倍的厚度，以及
在将整个区域(1)转化成区域(2)的步骤中通过进行热处理形成NiSi晶相作为第二合金，在该热处理中将第二区域和区域(1)加热到在350至550℃范围内的温度。
6.根据权利要求1的用于制造半导体器件的方法，其中
在淀积第二区域的步骤中以使第二区域接触区域(1)的整个曝露部分的方式淀积第二区域，该第二区域由Si构成且具有大于第一区域厚度五倍的厚度，以及
在将整个区域(1)转化成区域(2)的步骤中通过进行热处理形成NiSi2晶相作为第二合金，在该热处理中将第二区域和区域(1)加热到在650至800℃范围内的温度。
7.一种用于制造带有MOS晶体管的半导体器件的方法，其中
以栅绝缘膜、第一区域和掩模从半导体层伸出的方式依次形成栅绝缘膜、由Si构成的第一区域和掩模；
在栅绝缘膜、第一区域和掩模的两侧上设置栅极侧壁；
在第一区域两侧上的半导体层中形成源/漏区；
通过去除掩模曝露第一区域；
至少在所曝露的第一区域上淀积Ni层，该Ni层具有大于第一区域厚度1.1倍的厚度，以及
利用进行热处理通过使第一区域中的Si和Ni之间的反应将整个第一区域转化成由Ni2Si晶相构成的区域(1)，在该热处理中将第一区域和Ni层加热到在240至300℃范围内的温度；
去除在将整个第一区域转化成区域(1)的步骤中包含未与Si反应的Ni的Ni层；
以使第二区域与区域(1)的至少一部分相接触的方式淀积第二区域，该第二区域包括的Si的量大于与全部Ni2Si晶相反应以形成由Nix2Siy2所表示的晶相构成的第二合金所需的Si的量，其中x2和y2为自然数，y2/x2＞1/2；
通过利用热处理通过第二区域中的Si与Ni2Si晶相的反应将整个区域(1)转化成由第二合金构成的区域(2)以形成栅电极；以及
去除由在将整个区域(1)转化成区域(2)的步骤中未与Ni2Si晶相反应的Si构成的第二区域。
8.根据权利要求7的用于制造半导体器件的方法，
其中在曝露第一区域的步骤中不去除栅极侧壁而是将其保留；并且
以使栅电极的顶表面被设置为低于栅极侧壁顶部的层次的方式，在形成栅绝缘膜、第一区域和掩模的步骤中选择第一区域和掩模的厚度，在淀积Ni层的步骤和将整个第一区域转化成区域(1)的步骤中选择Ni2Si晶相，并在淀积第二区域和将整个区域(1)转化成区域(2)的步骤中选择第二合金的成分。
9.根据权利要求7的用于制造半导体器件的方法，其中，该栅绝缘膜包括Hf。
10.根据权利要求9的用于制造半导体器件的方法，其中，该栅绝缘膜包括HfSiON。
11.根据权利要求7的用于制造半导体器件的方法，其中
在淀积第二区域的步骤中以使第二区域接触区域(1)的整个曝露部分的方式淀积第二区域，该第二区域由Si构成且具有大于第一区域厚度的厚度，以及
在将整个区域(1)转化成区域(2)的步骤中通过进行热处理形成NiSi晶相作为第二合金，在该热处理中将第二区域和区域(1)加热到在350至550℃范围内的温度。
12.根据权利要求7的用于制造半导体器件的方法，其中
在淀积第二区域的步骤中以使第二区域接触区域(1)的整个曝露部分的方式淀积第二区域，该第二区域由Si构成且具有大于第一区域厚度两倍的厚度，以及
在将整个区域(1)转化成区域(2)的步骤中通过进行热处理形成NiSi2晶相作为第二合金，在该热处理中将第二区域和区域(1)加热到在650至800℃范围内的温度。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007060938A1 (ja) 2005-11-22 2007-05-31 Nec Corporation 半導体装置及びその製造方法
WO2007077814A1 (ja) 2006-01-06 2007-07-12 Nec Corporation 半導体装置及びその製造方法
JP2009071232A (ja) * 2007-09-18 2009-04-02 Elpida Memory Inc 半導体装置及びその製造方法
US20100019327A1 (en) * 2008-07-22 2010-01-28 Eun Jong Shin Semiconductor Device and Method of Fabricating the Same
US8124515B2 (en) * 2009-05-20 2012-02-28 Globalfoundries Inc. Gate etch optimization through silicon dopant profile change
US8450216B2 (en) * 2010-08-03 2013-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact etch stop layers of a field effect transistor
US8431985B2 (en) * 2010-08-06 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Layout and process of forming contact plugs
CN102856179B (zh) * 2011-06-29 2015-09-02 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN103094212A (zh) * 2011-10-31 2013-05-08 中芯国际集成电路制造(上海)有限公司 Cmos形成方法
US9105497B2 (en) 2013-09-04 2015-08-11 Globalfoundries Inc. Methods of forming gate structures for transistor devices for CMOS applications
CN108573980B (zh) * 2017-03-09 2021-02-19 群创光电股份有限公司 导体结构以及面板装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3023189B2 (ja) * 1991-03-28 2000-03-21 株式会社東芝 半導体装置の製造方法
JP2877104B2 (ja) * 1996-10-21 1999-03-31 日本電気株式会社 半導体装置の製造方法
JP3554514B2 (ja) * 1999-12-03 2004-08-18 松下電器産業株式会社 半導体装置及びその製造方法
JP2002299282A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体装置の製造方法
JP3688631B2 (ja) * 2001-11-22 2005-08-31 株式会社東芝 半導体装置の製造方法
JP4047041B2 (ja) * 2002-03-19 2008-02-13 キヤノン株式会社 情報処理システム及び情報処理装置及び情報処理方法及びそれを実現するプログラム
JP2006511083A (ja) * 2002-12-20 2006-03-30 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 半導体装置の製造方法並びにそのような方法で得られる半導体装置
JP4112404B2 (ja) * 2003-03-13 2008-07-02 株式会社東芝 半導体装置の製造方法
JP2005085949A (ja) * 2003-09-08 2005-03-31 Semiconductor Leading Edge Technologies Inc 半導体装置およびその製造方法
JP4368180B2 (ja) 2003-10-21 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
JP4515077B2 (ja) 2003-11-13 2010-07-28 富士通株式会社 半導体装置の製造方法
KR100558006B1 (ko) 2003-11-17 2006-03-06 삼성전자주식회사 니켈 샐리사이드 공정들 및 이를 사용하여 반도체소자를제조하는 방법들
JP4473710B2 (ja) 2003-12-05 2010-06-02 株式会社東芝 半導体装置
TWI252539B (en) * 2004-03-12 2006-04-01 Toshiba Corp Semiconductor device and manufacturing method therefor
JP4440080B2 (ja) * 2004-11-12 2010-03-24 株式会社東芝 半導体装置およびその製造方法
JP4299825B2 (ja) 2005-11-01 2009-07-22 シャープ株式会社 不揮発性半導体記憶装置及びその書き込み方法
WO2007139041A1 (ja) 2006-05-25 2007-12-06 Nec Corporation 金属化合物層の形成方法、半導体装置の製造方法及び金属化合物層の形成装置

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