CN100520733C - 数据处理设备及其处理方法及移动电话设备 - Google Patents

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CN100520733C CNB2005100562029A CN200510056202A CN100520733C CN 100520733 C CN100520733 C CN 100520733C CN B2005100562029 A CNB2005100562029 A CN B2005100562029A CN 200510056202 A CN200510056202 A CN 200510056202A CN 100520733 C CN100520733 C CN 100520733C
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Abstract

提供一种能使用两个或多个单端口存储器，防止在HARQ合成和速率去匹配中的存储器存取争用的数据处理设备。一个物理存储器用作偶地址存储器，以及另一个用作奇地址存储器。根据由HARQ合成和速率去匹配实施的缓冲器的存取，实施存取控制以便当HARQ合成存取偶地址存储器时，使速率去匹配存取奇地址存储器。

Description

数据处理设备及其处理方法及移动电话设备
技术领域
本发明涉及数据处理设备、其处理方法、程序产品和移动电话设备。特别地，本发明涉及用在W-CDMA(宽带-码分多址)中的HARQ(混合自动重传请求)处理设备中的接收侧数据处理设备、其处理方法、程序产品和移动电话设备。
背景技术
用于第三代移动无线电通信系统的国际标准协会3GPP(第三代合作伙伴计划)试图将称为HSDPA(高速下行分组接入)的新功能增加到W-CDMA标准上以便实现更快无线电通信。根据HSDPA，实现快速通信的一种特有处理是HARQ(参见3GPP TS25.212，V5.6.0(2003.9)4.2.7，4.5.4)。
HARQ是用于当在接收侧不能正确地接收数据时，有效地实施数据重传的处理。在接收侧处的HARQ处理中，传输数据划分成多个组。在3GPP中，这些组被称为进程。并且对HARQ中的重传是在每个进程中进行管理的。因此，在正在构造某一进程的数据重传的同时，也可以传送和接收其他进程的数据。
图1是表示传统的发射侧HARQ处理设备的例子的结构图。图2是表示传统的接收侧HARQ处理设备的例子的结构图。
参考图1，传统的发射侧HARQ处理设备100包括J(其中，J为正整数)个速率匹配单元101。包括N(其中N为正整数，并且N>J)个进程的数据102被提供到传统的发射侧HARQ处理设备100，作为其输入数据。其输出数据被交织单元103交织，然后被输出为包括N个进程的输出数据104。速率匹配单元101对J个进程同时实施处理，从而输出N个进程数据。
参考图2，传统的接收侧HARQ处理设备110包括J个HARQ合成单元111、缓冲器112和K(其中，K为正整数以及K<N)个速率去匹配单元113。发射侧HARQ处理设备100的输出数据104被提供为输入。在去交织单元114中对输入数据104进行去交织，并输入到接收侧HARQ处理设备110。
接收侧HARQ处理设备110中的HARQ处理包括HARQ合成单元111中的被称为HARQ合成的基本处理以及速率去匹配单元113中的速率去匹配。
HARQ合成是将未被正确接收的进程数据和被重传的相同数据相加的处理。因此，增加了在重传时能够正确接收数据的概率。速率去匹配是与称为速率匹配的调整重传数据和物理信道间的速率差的处理相反的处理。
如果在发射侧HARQ处理设备100中实施的速度匹配中，传输数据的速率高于物理信道的速率，则通过减少(在下文中，称为“凿孔”)传输数据串中的一些数据，使传输数据的速率与物理信道的速率一致。
相反，如果传输数据的速率低于物理信道的速率，通过重复(在下文中，称为“重复”)传输数据串中的一些数据，使传输数据的速率与物理信道的速率一致。
另一方面，在速率去匹配中，将空数据插入在发射侧上减少的数据的位置中，或删除在发射侧上重复的数据。
当在作为设备的接收侧上实施这种HARQ处理时，除了如图2中所示的HARQ合成单元111和速率去匹配单元113外，缓冲器112变得必需，其将最后一次发射的数据存储到重传相同的数据为止。当通过使用单端口存储器来实现缓冲器112时，如下所述的方案通常是值得考虑的。然而，这些方案具有问题。
此外，在日本专利公开文献(JP-A)No.2000-173261中公开了这些技术的例子(权利要求1，段落0005和图1)。在第一周期期间，每个偶数编号的值的地址被提供到写入端口，并且每个奇数编号的值的地址被提供到读取端口。在后续第二周期期间，每个奇数编号的值的地址被提供到写入端口，并且每个偶数编号的值的地址被提供到读取端口。这样一种在每个周期中交替地切换写入端口和读取端口并且实施数据写入和读取的技术已被公开。
方案1：它是通过使用一个物理存储器(缓冲器112)来实现缓冲器112的方案。如果例如，有四个进程(进程1，进程2，进程3，进程4)，则在一个物理存储器(缓冲器112)上放置这些进程的数据。图3是表示方案1的图。如果如图3所示，尝试在进程2的数据上执行速率去匹配并同时在进程3的数据上执行HARQ合成，则同时发生对缓冲器112的存取，从而发生存取争用(access contention)。因此，不能同时执行速率去匹配和HARQ合成。在结束执行速率去匹配后，执行HARQ合成，或在结束执行HARQ合成后，执行速率去匹配。用这种方式，该方案具有延长HARQ执行时间的问题。
方案2：图4是表示方案2的图。在方案2中，如图4所示，缓冲器112由多个物理存储器(RAM 121至124)形成，并且按一一对应关系分配物理存储器和进程。在图4所示的例子中，进程1的数据存储在RAM121中，进程2的数据存储在RAM122中。进程3的数据存储在RAM123中，以及进程4的数据存储在RAM124中。
在这种情况下，在对进程2的数据实施的速率去匹配和对进程3的数据实施的HARQ合成中，存取缓冲器112变为存取不同物理存储器。换句话说，在速率去匹配的处理中，存取RAM122，以及在HARQ合成的处理中，存取RAM123。因此，速率去匹配和HARQ合成的同时执行变为可能。
顺便提及，根据HSDPA标准，在通信期间，各个进程的数据大小和进程数量动态改变。因此，有必要动态地改变各个进程的存储器分配。图5是表示方案2中的存取争用的图。如图5所示，有将两个进程的数据(在图5所示的例子中，进程2和进程3)放在相同物理存储器(RAM122)上的可能性。在这种情况下，存取争用发生，从而发生与方案1中相同的问题。
上述两种方案不能消除不能同时执行HARQ合成和速率去匹配的问题，因此，整个HARQ的执行时间变长。
另一方面，在JP-A-2000-173261中所述的技术是对于一个双端口存储器(具有一个输入端口和一个输出端口的存储器)上的存取控制，而本发明则是对于两个或多个单端口存储器(均具有既用作输入端口也用作输出端口的一个端口的存储器)，并且其控制方法完全不同于在JP-A-2000-173261中所述的技术。
发明内容
本发明的目的是提供使用两个或多个单端口存储器、能防止HARQ处理中的HARQ合成和速率去匹配间的存储器存取争用的数据处理设备，及其处理方法，程序产品和移动电话设备。
为实现该目的，根据本发明的数据处理设备是同时执行多个数据处理的数据处理设备，该数据处理设备包括：提供以便与各个数据处理关联的多个数据处理装置；与数据处理的数量一样多的单端口存储器；控制装置，用于控制单端口存储器；其中，控制装置执行控制以便根据预定顺序，相对于不同单端口存储器，来存取由各个数据处理装置实施的存取单端口存储器，以及如果在任何数据处理装置的处理中的存取顺序方面出现变化，并且在涉及该变化的数据处理装置和另一数据处理装置间出现存取争用，则对一个数据处理装置的存取给予比另一数据处理装置的存取更高的优先级。其中，所述数据处理设备是HARQ处理设备的接收侧处理设备，所述数据处理装置包括HARQ合成单元和速率去匹配单元，以及所述单端口存储器被包括在一个缓冲器中。当所述速率去匹配单元将空数据插入在发射侧上减少的数据的位置中，或删除在所述发射侧上重复的数据时，出现存取争用。
根据本发明的数据处理方法是一种同时执行多个数据处理的数据处理方法，该数据处理方法包括：实施各个数据处理的多个数据处理步骤；以及控制与数据处理的数量一样多的单端口存储器的控制步骤，其中，在控制步骤，执行控制以便根据预定顺序，相对于不同单端口存储器，来实施在各个数据处理步骤处实施的对于单端口存储器的存取，以及如果在任何数据处理步骤处的处理中的存取顺序方面发生变化，并且在涉及该变化的数据处理步骤和另一数据处理步骤间出现存取争用，在控制步骤，使在一个数据处理步骤处的存取的优先级高于在另一数据处理步骤处的存取。其中，所述数据处理方法是用在HARQ处理设备的接收侧数据处理设备中的数据处理方法，所述数据处理步骤包括HARQ合成步骤和速率去匹配步骤，以及所述单端口存储器被包括在一个缓冲器中，在所述速率去匹配步骤，当空数据插入在发射侧上减少的数据的位置中，或删除在所述发射侧上重复的数据时，出现存取争用。
根据本发明的数据处理程序产品是使计算机同时执行多个数据处理的数据处理程序产品，数据处理程序产品包括：实施各个数据处理的多个数据处理步骤；以及控制与数据处理的数量一样多的单端口存储器的控制步骤，其中，在控制步骤，执行控制以便根据预定顺序，相对于不同单端口存储器，来实施在各个数据处理步骤处实施的对于单端口存储器的存取，以及如果在任何数据处理步骤处的处理中的存取顺序方面发生变化，并且在涉及该变化的数据处理步骤和另一数据处理步骤间出现存取争用，则在控制步骤，使在一个数据处理步骤处的存取的优先级高于在另一数据处理步骤处的存取。
根据本发明，缓冲器包括多个物理存储器，例如两个物理存储器。一个存储器用作偶地址的存储器，而另一个存储器用作奇地址的存储器。对于由于HARQ合成和速率去匹配而对缓冲器进行的存取，实施下述控制。
(1)实施存取控制以便当HARQ合成存取偶地址存储器时，使速率去匹配存取奇地址存储器。
(2)实施存取控制以便当HARQ合成存取奇地址存储器时，使速率去匹配存取偶地址存储器。
(3)如果出现HARQ合成和速率去匹配存取同时存取偶地址存储器或奇地址存储器的情形，使HARQ合成或速率去匹配的存取延迟一个周期。在下一周期中，由HARQ合成和速率去匹配引起的存储器存取恢复到状态(1)或(2)。
根据本发明，控制装置执行控制以便根据预定顺序，相对于不同单端口存储器，来实施由各个数据处理装置实施的对于单端口存储器的存取，以及如果在任何数据处理装置的处理中，在存取顺序中出现变化，以及在包含该变化的数据处理装置和另一数据处理装置间出现存取争用，使存取一个数据处理装置的优先级高于存取另一数据处理装置。因此，使防止存储器存取争用成为可能。
特别地，根据本发明，在HARQ合成和速率去匹配间不会产生存储器存取争用。因此，这些处理可被同时执行。因此，能缩短HARQ的处理时间。即使当根据进程的数据大小和进程的数量的动态改变，改变进程的存储器分配时，也能获得该效果。
附图说明
图1是表示传统的发射侧HARQ处理装置的例子的结构图；
图2是表示传统的接收侧HARQ处理装置的例子的结构图；
图3是表示方案1的图；
图4是表示方案2的图；
图5是表示方案2中的存取争用的图；
图6是表示根据本发明的数据处理装置的第一实施例的结构图；
图7是表示根据本发明的缓冲器2的例子的结构图；
图8是第一实施例的操作(第一周期)的示意图；
图9是第一实施例的操作(第二周期)的示意图；
图10是第一实施例的操作(第三周期)的示意图；
图11是第一实施例的操作(第四周期)的示意图；
图12是第一实施例的操作(第五周期)的示意图；
图13是第一实施例的操作(第六周期)的示意图；
图14是第二实施例的操作(第三周期)的示意图；
图15是第二实施例的操作(第四周期)的示意图；
图16是第二实施例的操作(第五周期)的示意图；
图17是第二实施例的操作(第六周期)的示意图；
图18是表示数据处理装置的第三实施例的结构图；以及
图19是表示进程到存储器的地址分配例子的示意图。
具体实施方式
在下文中，将参考附图，描述本发明的实施例。
(第一实施例)
图6是表示数据处理设备的第一实施例的结构图。参考图6，该数据处理设备包括HARQ合成单元1、缓冲器2、速率去匹配单元3、头地址生成单元4和存储器5。
HARQ合成单元1是实施HARQ合成的处理块。作为HARQ处理之前的处理的去交织处理的输出数据11被提供到HARQ合成单元1，作为其输入。HARQ合成单元1输出在HARQ合成后获得的数据12。
缓冲器2是保持HARQ合成单元1的输出数据12和提供速率去匹配单元3的输入数据13的存储器。HARQ合成单元1的输出数据12被提供到缓冲器2作为其输入。缓冲器2将输入数据13输出到速率去匹配单元3。
速率去匹配单元3是实施速率去匹配的处理块。为速率去匹配单元3提供缓冲器2的输出数据13，作为其输入，并且该速率去匹配单元3输出在速率去匹配后获得的数据14。当在发射侧上实施凿孔或重复的位置中的数据上实施处理时，速率去匹配单元3接通凿孔/重复表示信号15。当在其他数据上实施处理时，速率去匹配单元3切断凿孔/重复表示信号15。
头地址生成单元4通过使用头地址信号16，在缓冲器2中设置每个进程的头数据的存储地址。
顺便提及，表示HARQ合成单元1正在操作中的操作状态信号17从HARQ合成单元1输出到缓冲器2。表示速率去匹配单元3正在操作中的操作状态信号18从速率去匹配单元3输出到缓冲器2。数据读出信号19从存储器5输出到缓冲器2。
用于数据处理方法的程序被存储在存储器5中。
图7是表示缓冲器2的例子的结构图。参考图7，缓冲器2包括偶地址存储器21、奇地址存储器22、地址生成单元23和开关24至27。
顺便提及，凿孔/重复表示信号15、头地址信号16、操作状态信号17和18和数据读出信号19被输入到地址生成单元23。
例如，将四个进程(进程1至4)的数据写入本实施例的缓冲器2中的存储器21和22的每一个中。
偶地址存储器21是用于保持每个进程中的偶数编号的数据的存储器。为偶地址存储器21提供在由HARQ合成单元1实施合成后获得的数据12，作为其输入。偶地址存储器21输出速率去匹配单元3的输入数据13。
奇地址存储器22是保持每个进程中的奇数编号的数据的存储器。为奇地址存储器22提供在由HARQ合成单元1实施合成后获得的数据12，作为其输入。奇地址存储器22输出速率去匹配单元3的输入数据13。
地址生成单元23是生成偶地址存储器21的地址31、奇地址存储器22的地址32和用于开关24至27的选择信号33至36的处理块。根据由地址生成单元从存储器5读出的程序，执行地址生成单元23中的处理。
如果两个存取在偶地址存储器21或奇地址存储器22中发生争用，则地址生成单元23实施控制以便使一个存取延迟一个周期。如果表示HARQ合成单元1和速率去匹配单元3正在操作中的操作状态信号17和18被接通，则地址生成单元23开始生成地址31和32。此外，从速率去匹配单元3输入指示出在发射侧上的凿孔/重复的数据的凿孔/重复表示信号15。
开关24是根据选择信号33，将HARQ合成单元1的输出数据12分配到偶地址存储器21或奇地址存储器22的开关。在图7所示的例子中，“R”表示到偶地址存储器21的连接，以及“L”表示到奇地址存储器22的连接。
开关25是根据选择信号34，将偶地址存储器21连接到开关24或开关26的开关。在图7所示的例子中，“R”表示连接到开关26，以及“L”表示连接到开关24。
开关26是根据选择信号35，将偶地址存储器21或奇地址存储器22的输出数据作为缓冲器输出13输出的开关。在图7所示的例子中，“R”表示连接到奇地址存储器22，以及“L”表示连接到偶地址存储器21。
开关27是根据选择信号36，将奇地址存储器22连接到开关24或开关26的开关。在图7所示的例子中，“R”表示连接到开关26，以及“L”表示连接到开关24。
现在，将描述根据本发明的第一实施例的操作。图8至13是表示第一实施例的操作(第一至第六周期)的示意图。在此，举例来说，描述在进程2的数据上执行速率去匹配的同时，在进程3的数据上执行HARQ合成的情形。顺便说一下，下述描述中的地址值仅仅是例子而已。
首先，现在描述初始化。根据头地址信号16，在缓冲器2的地址生成单元23中，设置由头地址生成单元4生成的每个进程的头数据的存储地址(在下述例子中，进程2的头数据存储地址为#0108，以及进程3的头数据存储地址为#0164)。所设置的值用作地址的初始值。此后，HARQ合成单元1和速率去匹配单元3接通操作状态信号17和18，同时启动处理。在处理间隔期间，这些操作状态信号17和18总是保持在接通状态。
现在，将参考图8，描述第一周期。从偶地址存储器21中的地址31(地址值#0108)，读出进程2的数据，以及输出为缓冲器2的输出数据13。速率去匹配单元3对数据13实施速率去匹配。此时，地址生成单元23生成选择信号34和35以便分别将开关25和26连接到R和L。
现在，将参考图9，描述第二周期。从奇地址存储器22的地址32(地址值#0109)，读出进程2的数据，并且输出为缓冲器2的输出数据13。以及，速率去匹配单元3对数据13实施速率去匹配。
同时，在HARQ合成单元1中实施HARQ合成，以及将HARQ合成输出数据12写入偶地址存储器21中的地址31(地址值#0164)，作为进程3的数据。此时，地址生成单元23生成选择信号33至36以便分别将开关24至27连接到R、L、R和R。
现在，将参考图10，描述第三周期。从偶地址存储器21的地址31(地址值#010A)读出进程2的数据，以及输出为缓冲器2的输出数据13。速率去匹配单元3对数据13实施速率去匹配。
同时，在HARQ合成单元1中实施HARQ合成，以及将HARQ合成输出数据12写入奇地址存储器22中的地址32，作为进程3的数据。此时，地址生成单元23生成选择信号33至36以便分别将开关24至27连接到L、R、L和L。
在本实施例中，在发射侧凿孔进程2的数据，并且速率去匹配单元3插入空数据。因此，在下一第四周期，再次读出地址#010A中的进程2的数据。由表示信号15表示是否已经凿孔数据。
现在，将参考图11，描述第四周期。在从偶地址存储器21中的地址值#010A读出进程2的数据的同时，尝试将HARQ合成输出数据12写入偶地址存储器21中的地址值#0166，作为进程3的数据。因此，发生对偶地址存储器21的存取争用。
在本实施例中，允许读取进程2的数据(即，对于地址值#010A的存储器存取)，以及使进程3的写入数据(即对于地址值#0166的存储器存取)延迟一个周期。
此时，地址生成单元23设置地址31中的地址值#010A，以及生成选择信号34和35以便分别将开关25和26连接到R和L。
现在，将参考图12，描述第五周期。从奇地址存储器22的地址32(地址值#010B)读出进程2的数据，以及输出为缓冲器2的输出数据13。以及速率去匹配单元3对数据13实施速率去匹配。
同时，HARQ合成单元1执行HARQ合成，以及将HARQ合成输出数据12写入偶地址存储器21中的地址31(地址值#0166)，作为进程3的数据。
此时，地址生成单元23生成选择信号33至36以便分别将开关24至27连接到R、L、R和R。
现在，将参考图13，描述第六周期。从偶地址存储器21的地址31(地址值#010C)读出进程2的数据，并且输出为缓冲器2的输出数据13。以及速率去匹配单元3对数据13实施速率去匹配。
同时，HARQ合成单元1执行HARQ合成，以及将HARQ合成输出数据12写入奇地址存储器22的地址32(地址值#0167)，作为进程3的数据。
此时，地址生成单元23生成选择信号33至36以便将开关24-27分别连接到L、R、L和L。
在下文中，也用相同的方式操作第七周期和后续周期。此后，当结束处理时，HARQ合成单元1和速率去匹配单元3切断操作状态信号17和18。因此，第一实施例的装置停止操作。
在上述实施例中，仅在第一周期中执行速率去匹配，以及还在第二周期和后续周期中执行HARQ合成。相反也是可能的。换句说，仅在第一周期中执行HARQ合成，以及还在第二周期和后续周期中执行速率去匹配。如在第四周期中一样，出现对相同存储器的存取争用的情况下，在上述实施例，优选的是允许由速率去匹配引起存储器存取。然而，相反也是可能的。换句话说，在出现对相同存储器的存取争用的情况下，也可以优选允许由HARQ合成引起存储器存取。
如上所述，根据第一实施例，可以防止当速率去匹配单元3插入空数据时引起的速率去匹配单元3和HARQ合成单元1间的争用。因此，变为可以同时执行这些处理。
(第二实施例)
第二实施例在结构方面与第一实施例类似(见图6和7)，但操作不同。在本实施例中，在发射侧重复进程2的数据，以及速率去匹配单元3删除重复数据。因此，在地址#010A的激活中，在下一第四周期中，再次读出地址#010C中的进程2的数据(即，不实施对于地址#010B中的数据的读取)。顺便说一下，由表示信号15指定是否实施重复。
初始化操作，以及第一和第二周期与第一实施例相同。因此，省略其描述，并且现在将描述第三周期和后续周期。
图14至17是表示第二实施例的操作(第三至第六周期)的示意图。
首先，现在，将参考图14，描述第三周期。从偶地址存储器21的地址31(地址值#010A)读出进程2的数据，以及输出为缓冲器2的输出数据13。速率去匹配单元3对数据13实施速率去匹配。
同时，在HARQ合成单元1上执行HARQ合成，以及HARQ合成输出数据12写入奇地址22中的地址32(地址值#0165)，作为进程3的数据。此时，地址生成单元23生成选择信号33至36，以便将开关24至27分别连接到L、R、L和L。
在本实施例中，在发射侧上重复进程2的数据，以及速率去匹配单元3删除所重复的数据。因此，在激活对于地址#010A中的进程2的数据的读取时，在下一第四周期中读出地址#010C中的进程2的数据。
现在，将参考图15描述第四周期。在从偶地址存储器21的地址值#010C读出进程2的数据的同时，尝试将HARQ合成输出数据12写入偶地址存储器21中的地址值#0166，作为进程3的数据。因此，出现对偶地址存储器21的存取争用。
在本实例中，允许读取进程2的数据(即，对于地址值#010C的存储器存取)，以及使进程3的数据的写入(即对于地址值#0166的存储器存取)延迟一个周期。
此时，地址生成单元23设置地址31中的地址值#010C，以及生成选择信号34和35以便将开关25和26分别连接到R和L。
现在，将参考图16，描述第五周期。从奇地址存储器22的地址32(地址值#010D)读出进程2的数据，以及输出为缓冲器2的输出数据13。以及速率去匹配单元3对数据13实施速率去匹配。
同时，HARQ合成单元1执行HARQ合成，以及将HARQ合成输出数据12写入偶地址存储器21中的地址(地址值#0166)，作为进程3的数据。
此时，地址生成单元23生成选择信号33至36以便将开关24至27分别连接到R、L、R和R。
现在，将参考图17，描述第六周期。从偶地址存储器21的地址31(地址值#010E)读出进程2的数据，以及输出为缓冲器2的输出数据13。以及速率去匹配单元3对数据13实施速率去匹配。
同时，HARQ合成单元1执行HARQ合成，以及将HARQ合成输出数据12写入奇地址存储器22的地址32(地址值#0167)，作为进程3的数据。
此时，地址生成单元23生成选择信号33至36以便将开关24-27分别连接到L、R、L和L。
在下文中，第七周期和后续周期也以相同的方式操作。此后，当结束处理时，HARQ合成单元1和速率去匹配单元3切断操作状态信号17和18。因此，第二实施例的设备停止操作。
如上所述，根据第二实施例，可以防止当速率去匹配单元3删除重复数据时引起的速率去匹配单元3和HARQ合成单元1间的争用。因此，变为可以同时执行这些处理。
(第三实施例)
在第三实施例中，使同时执行两个进程的第一和第二实施例扩展成进行同时执行N个进程。顺便说一下，在J(其中J为正整数)个进程上实施HARQ合成，以及在K(其中K为正整数)个进程上实施速率去匹配。此时，本实施例中的设备包括J个HARQ合成单元、K个速率去匹配单元，以及包括N个物理存储器的缓冲器。其中，存在关系N＝J+K。
图18是数据处理设备的第三实施例的结构图。参考图18，数据处理设备包括HARQ合成单元41(41-1至41-J)、缓冲器42、速率去匹配单元43(43-1至43-K)、头地址生成单元44和存储器45。缓冲器2包括N个存储器42(42-1至42-N)。
在本实施例中，同时处理N个进程。换句话说，在HARQ合成单元41中，同时处理进程1至J。与其并行，在速率去匹配单元43中处理进程(J+1)至(J+K)。
用与第一和第二实施例相同的方式，缓冲器42(特别地，未示出并且包括在缓冲器42中的地址生成单元)从存储器45读出程序以及实施数据处理。
在每个存储器42中提供分别用于进程1至(J+K)的数据存储区。每个进程能存取任意存储器42。
例如，现在，将相对于同时实施用于进程1至3的HARQ合成和用于进程4和5的速度去匹配来描述本实施例的操作。
图19是表示进程到存储器的地址分配例子的示意图。参考图19，将存储器42-1中的地址#0201分配给进程1的数据以作为其起始地址，然后，分配了存储器42-2至42-5中的地址，然后分配了存储器42-1中的地址。此后，重复该分配。
将存储器42-2中的地址#0301分配给进程2的数据作为其起始地址，然后，分配了存储器42-3至42-5中的地址，然后分配了存储器42-1中的地址。此后，重复该分配。
将存储器42-3中的地址#0401分配给进程3的数据作为其起始地址，然后，分配了存储器42-4至42-5中的地址，然后分配了存储器42-1中的地址。此后，重复该分配。
将存储器42-4中的地址#0501分配给进程4的数据作为其起始地址，然后，分配了存储器42-5中的地址，然后分配存储器42-1中的地址。此后，重复该分配。
将存储器42-5中的地址#0601分配给进程5的数据作为其起始地址，然后，分配了存储器42-1中的地址。此后，重复该分配。
在第一周期中，同时处理由进程1实施的存储器42-1中的存储器存取(#0201)、由进程2实施的存储器42-2中的存储器存取(#0301)、由进程3实施的存储器42-3中的存储器存取(#0401)、由进程4实施的存储器42-4中的存储器存取(#0501)以及由进程5实施的存储器42-5中的存储器存取(#0601)。
随后，在第二周期中，同时处理由进程1实施的存储器42-2中的存储器存取(#0202)、由进程2实施的存储器42-3中的存储器存取(#0302)、由进程3实施的存储器42-4中的存储器存取(#0402)、由进程4实施的存储器42-5中的存储器存取(#0502)以及由进程5实施的存储器42-1中的存储器存取(#0602)。
在第三周期以及后续周期中，连续改变由每个进程实施的存储器存取直到相邻存储器。因此，不产生存取争用。
然而，例如，如果在第二周期中由进程4(速率去匹配处理)引起凿孔，并从而在第三周期中，对在第二周期中的由进程4实施的对于存储器42-5中的地址#0502的读取进行重复处理(空数据插入)，则在第三周期中，它与由进程3(HARQ处理)实施的对于存储器42-5中的地址#0403写入发生争用。
在这种情况下，因此，允许将由进程4实施的对于存储器42-5中的地址#0502的存取，并且使进程3实施的写入延迟一个周期。另一方面，也可以允许将由进程3实施的数据写入，以及使将由进程4实施的数据读取延迟一个周期。
如另一例子，如果由进程4，在第二周期中引起重复(速率去匹配处理)，因此，在第三周期中，跳过从存储器42-1的地址#0503和#0504读出，而实施读出存储器42-3中的地址#0505，它在第三周期中，与由进程1实施的写入存储器中的地址#203(HARQ处理)争用。
在这种情况下，因此，允许将由进程4实施的读取存储器42-3中的地址#0505，以及使由进程1实施的数据写入延迟一个周期。另一方面，也可以允许将由进程3实施的数据写入，以及使将由进程4实施的数据读取延迟一个周期。
如上所述，根据第三实施例，即使同时执行三个或多个进程，也可以防止速率去匹配单元3和HARQ合成单元1间的争用。
(第四实施例)
第四实施例涉及数据处理方法的程序。参考图6和18，数据处理装置包括存储器5或45。如先前所述，数据处理方法的程序存储在存储器5或45中。
数据处理方法的程序是分别如在图8至17的周期中所示的存储器存取方法(第一和第二实施例)的程序。该程序进一步包括用于参考第三实施例描述的同时执行N个进程的情形的存储器存取方法。
缓冲器2中的地址生成单元23和包括在缓冲器42中并且未示出的地址生成单元分别从存储器5和存储器45读取数据处理方法的程序，以及根据该程序，执行数据处理。由于已经描述过数据处理的内容，将省略其描述。
根据第四实施例，也可以防止速率去匹配单元3和HARQ合成单元1间的争用，如上所述。因此，使同时执行多个进程成为可能。
期望将本发明应用于采用HSDPA作为W-CDMA的一项规定的移动电话装置。此外，将本发明应用于具有速率去匹配处理的其他无线通信方案也是可能的，诸如无线LAN(局域网)。

Claims (6)

1.一种数据处理设备，同时执行多个数据处理，所述数据处理设备包括：
被提供以便与各个数据处理关联的多个数据处理装置；
与数据处理的数量一样多的单端口存储器；
控制装置，用于控制所述单端口存储器；
其中，所述控制装置执行控制以便根据预定顺序，相对于不同单端口存储器，来实施由各个数据处理装置实施的对于所述单端口存储器的存取，以及
如果在任何一个数据处理装置中的处理中，在存取顺序中出现变化，以及在另一数据处理装置与涉及该变化的数据处理装置之间出现存取争用，则该存取争用中的数据处理装置中的一个数据处理装置的存取被给予比该存取争用中的另一数据处理装置的存取更高的优先级，
其中，所述数据处理设备是接收侧HARQ处理设备，
所述数据处理装置包括HARQ合成单元和速率去匹配单元，以及
所述单端口存储器被包括在一个缓冲器中，
当所述速率去匹配单元将空数据插入在发射侧HARQ处理设备上减少的数据的位置中，或删除在所述发射侧HARQ处理设备上重复的数据时，出现存取争用。
2.如权利要求1所述的数据处理设备，其中，
所述数据处理的数量和所述单端口存储器的数量的每一个均为2，以及
所述单端口存储器的一个是用于偶地址的存储器，而所述单端口存储器的另一个是用于奇地址的存储器。
3.如权利要求1所述的数据处理设备，其中，所述缓冲器包括：
地址生成单元，根据由所述控制装置给出的顺序，生成存取所述单端口存储器的地址和用于从缓冲器向所述单端口存储器的所述地址输出数据的选择信号；以及
开关，根据由所述地址生成单元给出的所述选择信号，实施对于所述单端口存储器的选择。
4.一种同时执行多个数据处理的数据处理方法，所述数据处理方法包括：
实施各个数据处理的多个数据处理步骤；以及
控制与所述数据处理的数量一样多的单端口存储器的控制步骤，
其中，在所述控制步骤，执行控制以便根据预定顺序，相对于不同单端口存储器，来实施由各个数据处理步骤对于单端口存储器的存取，以及
如果在任何一个数据处理步骤处的处理中，在存取顺序中发生变化，以及在另一数据处理步骤与涉及该变化的数据处理步骤之间出现存取争用，则在所述控制步骤，对在该存取争用中的数据处理步骤中的一个数据处理步骤处的存取给予比在该存取争用中的另一数据处理步骤处的存取更高的优先级，
其中，所述数据处理方法是用在接收侧HARQ处理设备中的数据处理方法，
所述数据处理步骤包括HARQ合成步骤和速率去匹配步骤，以及
所述单端口存储器被包括在一个缓冲器中，
在所述速率去匹配步骤，当空数据插入在发射侧HARQ处理设备上减少的数据的位置中，或删除在所述发射侧HARQ处理设备上重复的数据时，出现存取争用。
5.如权利要求4所述的数据处理方法，其中，
所述数据处理的数量和所述单端口存储器的数量的每一个均为2，以及
所述单端口存储器的一个是用于偶地址的存储器，而所述单端口存储器的另一个是用于奇地址的存储器。
6.一种移动电话装置，包括如权利要求1所述的数据处理设备。
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