WO2004084478A1 - 誤り制御装置 - Google Patents

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WO2004084478A1
WO2004084478A1 PCT/JP2003/003402 JP0303402W WO2004084478A1 WO 2004084478 A1 WO2004084478 A1 WO 2004084478A1 JP 0303402 W JP0303402 W JP 0303402W WO 2004084478 A1 WO2004084478 A1 WO 2004084478A1
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Tetsuya Yano
Kazuhisa Obuchi
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Fujitsu Limited
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Definitions

  • the present invention relates to an error control device, and in particular, to a hybrid ARQ (hereinafter, HARQ) combining an error correction coding (FEC: Forward Error Correction) system and an automatic repeat request (ARQ) system.
  • HARQ hybrid ARQ
  • FEC Forward Error Correction
  • ARQ automatic repeat request
  • Error control methods for data communication include: (1) an error correction method in which communication data is encoded into an error correction code on the transmission side, and the error correction code is decoded on the reception side to obtain communication data; There is an ARQ scheme in which communication data is encoded into an error detection code by the receiver, an error is detected on the receiving side based on the error detection code, and when an error is detected, a request for retransmission of the communication data is made.
  • the error correction method (1) is often used to reduce a bit error rate (BER) in communication requiring real-time performance such as voice communication.
  • the ARQ method (2) is used for data communication that requires high reliability like file transfer but allows some delay.
  • HARQ that combines the error correction method (1) and the ARQ method (2) is used to perform more efficient error control.
  • HSDPA High Speed Downlink Packet Access
  • W-CDMA High Speed Downlink Packet Access
  • FIG. 29 shows a configuration example of a general error control device using HARQ.
  • the interleaving and rate matching function is not provided.
  • Figure (1) Shows a configuration example of the error control device on the transmission side.
  • the error control device ⁇ includes an error detection encoder 110, an error correction encoder 120, and a modulation unit 190.
  • the error detection encoder 110 and the error correction encoder 120 include, for example, a CRC adder 110 and a turbo encoder 120, respectively.
  • FIGS. 30 (10) to (12) show data examples in the error control device ⁇ on the transmission side.
  • An example of the operation of the error control device ⁇ on the transmission side shown in FIG. 29 will be described below with reference to FIG.
  • the error detection encoder 110 performs error detection coding on the transmission data 60 (see FIG. 30 (10)), for example, error detection code data 61 to which a CRC code for error detection is added (see FIG. 30 (11)). ) Is output.
  • the error correction encoder 120 turbo-codes the data 61 into, for example, error correction code data 62 (see FIG. 30 (12)).
  • the modulating section 190 sends out the modulated data 63 obtained by subjecting the data 62 to, for example, spread modulation processing to a wireless line or a wired line (a wireless line in the figure).
  • FIG. 29 (2) shows a configuration example of the error control device 200x on the receiving side.
  • the error control device 200x includes a demodulation unit 230x, a combining unit 270x, an error correction decoder 320x, and a code error detector (CRC detector) 330x connected in series.
  • CRC detector code error detector
  • the error control device 200x further includes a buffer 350x connected to the combining unit 270x, and a buffer control unit 340x connected to the buffer 350x and the code error detector 330x.
  • FIGS. 30 (20) to (24) show data examples in the error control device 200x on the receiving side. The operation of the error control device 200x will be described below with reference to FIGS.
  • demodulation section 230x demodulates received modulation data 63 into quantized demodulation data 70 (see (20) in FIG. 30).
  • the demodulated data 70 is provided to the combining unit 270x.
  • Figs. 30 (21) and (22) show the S / P between the demodulation unit 230x and the synthesis unit 270x in Fig. 29 (1).
  • This figure shows an example of data when a conversion unit (not shown) is inserted and a P / S conversion unit (not shown) is inserted between the combining unit 270x and the error correction decoder 320x.
  • demodulated data 70 (see FIG. 30 (20)) is converted into systematic bit sequence data 71-1, first parity bit sequence data 71_2, and second parity bit by an S / P converter (not shown). It is serial-parallel converted into sequence data 71-3 (refer to Fig. 30 (21), hereinafter referred to as the organization bit 71_1, the first parity bit 71_2, and the second bit, and the parity bit 71_3, respectively). After being processed by the combining unit 270x, the P / S conversion unit (not shown) performs parallel / serial conversion into the soft decision information 72.
  • the error correction decoder 320x performs decoding to correct the code error of the soft decision information 72, and outputs soft output data 73 (see FIG. 23) and hard decision result data 74 (see FIG. 24). Power.
  • the code error detector 330x detects a code error in the hard decision result data 74 of the answer in which the code error has been corrected, and when there is an error, sends a data retransmission request 75 to the error control device ⁇ on the transmitting side. Then, it requests the retransmission of the data to the error control device on the transmission side, and gives an "NG" determination signal 50 indicating that there is a code error to the buffer control unit 340x.
  • the code error detector 330x supplies a “0K” determination signal 50x indicating that there is no code error to the buffer control unit 340x.
  • the buffer control unit 340x clears the buffer 350x when the judgment signal 50x is "0K”, and holds the buffer 350x when the judgment signal 50x is "NG”.
  • FIG. 31 shows a configuration example of an error control device 100y on the transmission side that performs HARQ encoding processing in 3GPP.
  • This error control device 100y is different from the error control device ⁇ ⁇ shown in FIG. 29 (1) in that a bit 'separator 130, which is connected in series between the error correction encoder 120 and the modulation unit 190, A first rate matching unit 140, a virtual IR buffer 150, a second rate matching unit 160, and an HS-DSCH interleaver 180 are provided.
  • the first rate 'matching unit 140 includes an RM-PI-1 unit 141 and an RM_P2_1 unit 142 that perform rate' matching of the first parity bit 83_2 and the second parity bit 83_3, respectively.
  • the second rate 'matching section 160 performs rate' matching 'of the organization bit 84_1, the first parity bit 84-2, and the second parity bit 84-3, respectively. It is composed of the part 162 and RM_P2-two part 163.
  • FIG. 32 shows an example of data in the error control device 100y on the transmission side.
  • This data example is a data example of HARQ encoding processing in 3GPP, and a turbo code is used as an error positive code.
  • the CRC appender (error detection encoder) 110 performs CRC appending processing and adds error detection CRC data 81 (see FIG. 11) to the transmission data 80 (see FIG. 10). See).
  • the turbo encoder 120 outputs turbo code data 82 (see FIG. 12) obtained by performing error correction coding on the code data 81.
  • the bit separator 130 converts the error correction code data 82 into the systematic bit sequence data 83-1, the first parity bit sequence data 83_2, and the second parity bit sequence data 83_3 (see (13) in FIG. Systematic bit, first parity bit, and second parity bit.)
  • the first rate / matching section 140 respectively adjusts the transmission rates of the organization bit 83_1, the first parity bit 83_2, and the second parity bit 83_3 to the organization bit sequence data 84_1 and the first parity bit sequence data 84_2.
  • the second parity bit sequence data 84-3 (refer to (14) in the figure, hereinafter, may be referred to as an organization bit, a first parity bit, and a second parity bit, respectively).
  • the virtual IR buffer 150 temporarily stores the organization bit 84-1, the first parity bit 84_2, and the second parity bit 84-3.
  • Bit 'collector no' is the organization bit 84_1, number 1 stored in the virtual IR buffer 150. Riti bits 84-2 and 2nd.
  • the predetermined organization bit sequence data 85_1, the first parity bit sequence data 85_2, and the second parity bit sequence data 85-3 are extracted from the parity bits 84_3 by the second rate matching. It outputs the code data 86 (see (16) in the same figure) obtained by bit collection.
  • Interleaver 180 outputs data (not shown in FIG. 32) obtained by interleaving code data 86, and modulation section 190 modulates the output data of interleaver 180. Output data.
  • the virtual IR buffer 150 is a buffer for holding data for retransmission, and its memory capacity is variable according to the capacity of the receiving side. In this example, a value (2008 bits) corresponding to a coding rate of 1/2 is used.
  • FIG. 33 shows a configuration example of a conventional receiving-side error control device 200y.
  • the error control device 200y receives the data 88 transmitted by the transmission-side error control device 100y shown in FIG.
  • the error control device 200y power S differs from the error control device 200x shown in FIG. 29 (2) in that the despreading units 210y_l to 210y_n connected in parallel (hereinafter sometimes collectively referred to by the code 210y).
  • the rake combining unit 220y connected to the despreading unit 210y is connected before the demodulation unit 230y, and the deinterleaver 240y, bit-wise connected in series between the demodulation unit 230y and the combining unit 270y.
  • the separator 250y and the second rate matching section 260y are inserted.
  • the first rate matching section 280y and the bit ′ are connected in series between the combining section 270y and the error correction decoder 320y.
  • the collector 290y is inserted.
  • the second rate 'matching section 260y has a rate of the organization bit 91-1, the first parity bit 91_2, and the second parity bit 91_3, respectively.
  • the RM_S section 261 for performing matching, the RM-P1 section 12 262, and It is composed of R_P2_2 unit 263.
  • the first rate / matching section 280 y includes an RM_P section 1 281 and an RM_P2_1 section 282 that perform rate matching of the second parity bit 92 _ 2 and the second parity bit 92 _ 3, respectively.
  • FIG. 34 shows an example of data in the error control device 200y on the receiving side.
  • This data example is a data example defined by 3GPP, and a turbo code is used as an error correction code.
  • the received data is despread, rake combined, demodulated, and dint-leaved by a despreading unit 210y, a rake combining unit 220y, a demodulating unit 230y, and a dinter liver 240y, respectively.
  • the data is converted into quantized data 90 (see FIG. 34 (20)), and given to the bit separator 250y.
  • Bit separator, data organization bit series data 91 _ first path Ritibi' preparative series data 91_2, and the second parity bit series data 9 teeth 3 may be used (serial / parallel conversion).
  • the second rate matching section 260y includes an organization bit 91_1, a first nonessity bit 91-2, and a second no.
  • Organization bit sequence data 92_1, the first parity bit sequence data 92_2, and the second parity bit sequence data 92_3 (see (22) in the same figure, hereinafter referred to as organization bit 92_1, 1st parity bit).
  • the parity bits 92_2 and the second parity bits 92_3, and the data 92_1 to 92-3 are sometimes collectively referred to as soft decision information 92.) are given to the combining unit 270y.
  • the combining unit 270y transfers the data 92_1 to 92_3 to the first rate matching unit 280y as it is.
  • the first rate matching section 280y generates the organization bit sequence data 93_1, the first parity bit sequence data 93_2, and the second parity bit sequence data 93-3 obtained by rate-matching the synthesized data 92_1 to 92-3. (Refer to (23) in the figure, and hereinafter, may be referred to as an organization bit 93_1, a first parity bit 93-2, and a second parity bit 93_3, respectively.) To the bit collector 290y.
  • the bit collector 290y collects the bits 93-1 to 93_3 of the data 93-1 and supplies the soft decision information 94 (see (24) in the figure) arranged in order to the error correction decoder 320y.
  • the error correction decoder 320y performs turbo decoding processing (error correction processing) on the code data 94, outputs soft output data 95 (see (25) in FIG. 25, not shown in FIG. 33), and performs hard decision. Processing is performed to output hard decision result data 96 (see (26) in the same figure).
  • the hard decision result data 96 is data obtained by performing error correction decoding
  • the soft output data 95 is data composed of the hard decision result data 96 and reliability information of the hard decision result data 96. is there.
  • the CRC detector 330y detects an error in the hard decision result data 96 and determines whether there is an error. Is given to the buffer control unit 340y. When detecting an error in the hard decision result data 96, the CRC detector 330y requests the error control device 100y on the transmission side to retransmit the data. Note that FIG. 33 does not show a functional unit for making a retransmission request.
  • the buffer control unit 340y clears the buffer 350y when the determination signal 50y indicates the force S "0K", and holds the data of the combining unit 270y when it indicates "NG".
  • the combining unit 270y When the data 92_1 to 92_3 is retransmission data, that is, when the data is held in the buffer 350y, the combining unit 270y outputs the data 92_1 to 92_3 and the data 92-1 to 92 held in the buffer 350y, respectively. Outputs data 92—1 to 92_3 that is a combination of 92—3. The synthesized data 92_1 to 92_3 are held in the buffer 350y.
  • a transmitter transmitting side error controller
  • the receiver measures the reliability of each received packet, and when a predetermined condition based on the reliability is satisfied, sends a retransmission request to the transmitter and performs retransmission.
  • a plurality of received buckets including a bucket are synthesized, and a codeword obtained by this is decoded.
  • the receiving-side error control device does not request retransmission of the entire codeword, but requests only low-reliability buckets among a plurality of buckets forming the codeword. This reduces the amount of data to be retransmitted.
  • the error control devices 200x and 200y shown in FIG. 29 (2) and FIG. 33 hold the soft decision information before error correction decoding in the buffer 350y.
  • a capacity of "the number of quantization bits of soft decision information" is required. That is, if the transmission data length is "Ld”, the coding rate of error correction coding is "1/3", and the number of quantization bits of soft decision bits is "Nr" bits, about 3 X Ld X Nr bits Buff And a large buffer memory is required.
  • the required buffer memory capacity is as shown in FIG.
  • the size is the same as that of the error control device shown in 2) and FIG.
  • an object of the present invention is to reduce the memory capacity of a buffer in an error control device on the receiving side using HARQ that combines an error correction coding method and an automatic repeat request (ARQ) method. Disclosure of the invention
  • FIG. 1 systematically shows the principles (1) to (6) of the error control device on the receiving side according to the present invention for solving the above problems.
  • the difference between the principles (1) to (5) is that basically, in order to combine “error detected data” and “retransmitted data”, “what data is combined by the combining unit? , “What data is stored in the buffer?", "How to convert the data stored in the buffer and give it to the synthesis unit”, and "Whether to limit the bits of the data to be synthesized. Data is only systematic bits or the number of data bits is limited) ”.
  • Principle (6) is different from principles (1) to (5) in that a buffer for temporarily storing data in which an error is detected is shared with another memory to reduce the memory capacity of the buffer.
  • Steps T100 and T110 Hold at least information corresponding to systematic bits in a buffer.
  • the buffer holds hard decision result data (corresponding to systematic bits) of an error correction decoding result.
  • Step T120 Code to be applied to the error correction decoding device, that is, the error correction coding device similar to the transmission control device re-encodes the hard decision result deg stored in the buffer.
  • Step T130 The combining section combines the "retransmitted soft decision information" and the "recoded data”.
  • This principle (1) can be applied to both systematic codes and non-systematic codes.
  • Steps T200 and T210 As in principle (1), at least information corresponding to systematic bits is stored in a buffer. In principle (2), the buffer stores soft output data from the error correction decoder. Hold.
  • Step T220 The soft-input soft-output encoder re-encodes the soft output data into the original soft decision information.
  • Step T230 The combining section combines the "retransmitted soft decision information" and the "recoded soft decision information”.
  • This principle (2) is applicable to both systematic codes and non-systematic codes.
  • Steps T300 and T310 The buffer holds the information corresponding to the systematic bit. As in principle (2), the buffer holds the soft output data of the error correction decoding result.
  • Step T320 The combining section combines the "retransmitted soft decision information systematic bit" and the “soft output data (soft decision information)".
  • Steps T400, T410 The information corresponding to the organization bits is stored in the buffer, and the buffer stores the quantized organization bits of the soft decision information.
  • Step T420 The combining section combines the “organized bit of the retransmitted soft decision information” and the “organized bit of the soft decision information held in the buffer”.
  • the buffer also stores a limited number of organization bits.
  • Step T500 The buffer holds the quantized soft decision information with limited bits.
  • Step T510 The combining section combines the "retransmitted soft decision information" and the "bit-limited soft decision information held in the buffer".
  • This principle (5) can be applied to both systematic codes and non-systematic codes.
  • Step T600 The received data storage memory originally provided by the turbo decoder is also used as a HARQ buffer.
  • an error control device of the present invention includes an error correction decoder that corrects an error in code data and decodes the data into hard decision result data, a buffer that stores the hard decision result data, A code error detector for detecting whether or not the hard decision result data has an error; and when there is an error, a code error detector for requesting retransmission of the coded data; and a coding method for the coded data.
  • a re-encoder that encodes the re-encoded data with the same error correction encoding as described above, and a combining unit that provides the error correction decoder with code data obtained by combining the re-transmitted code data and the re-coded data. It is characterized by having.
  • the error control device of the present invention corrects an error of the error correction decoder power code data based on the principle (1) and decodes the error code data into hard decision result data.
  • This hard decision result data is stored in the buffer.
  • the code error detector detects whether or not there is an error in the hard decision result data, and when there is an error, requests the retransmission of the code data to the error control device on the transmission side.
  • the re-encoder encodes the hard decision result data into re-encoded data using the same error correction encoding as the encoding method of the encoded data.
  • the combining unit provides the code data obtained by combining the retransmitted code data and the recoded data to the error correction decoder.
  • an error control device includes an error correction decoder for correcting an error in coded data and decoding it into soft output data and hard decision result data, and stores the soft output data.
  • the code error detector detects whether or not there is an error in the hard decision result data, and when there is an error, requests the error control device on the transmission side to retransmit the code data.
  • the soft-input soft-output encoder encodes the soft-output data into re-soft code data using an encoding method corresponding to the decoding method of the error correction decoder.
  • the combining unit provides the code data obtained by combining the retransmitted code data and the re-soft code data to the error correction decoder.
  • the buffer only needs to store the soft output data, and the required memory capacity of the buffer is determined by the soft decision information (see the memory capacity M0 required in the conventional example of FIG. 30 (21)) as in the conventional error control device. ) Is not required to be stored in the buffer, so that the buffer capacity can be reduced.
  • an error control device of the present invention provides a bit separation unit for separating first code data into a first systematic bit and a parity bit, and a hard decision result data.
  • a code error detector for detecting whether or not there is an error; and when there is an error, a code error detector for requesting retransmission of the first code data; and a first organization bit of the retransmitted first code data.
  • a systematic bit combining unit that combines the soft output data output from the error correction decoder into a second systematic bit, and a bit collection that multiplexes the second systematic bit and the parity bit into second code data
  • An error correction decoder that corrects an error in the second code data and decodes the error into the soft output data and the hard decision result data; and the soft output data.
  • the error control device of the present invention is configured based on the above principle (3), and the bit separation unit (bit separator) converts the first code data (soft decision information) into the first organization. Bits and parity bits.
  • the code error detector detects whether or not there is an error in the hard decision result data, and when there is an error, requests retransmission of the first code data.
  • the error correction decoder corrects an error in the second code data (soft decision information) and decodes the error into soft output data and the above hard decision result data. This soft output data is stored in the buffer.
  • the systematic bit combining unit combines the first systematic bit included in the retransmitted first code data and the soft output data described later when the hard decision result data has an error, and generates the second systematic bit. Is output.
  • the bit collection unit (bit collector) multiplexes the soft output data and the parity bit and outputs the second encoded data.
  • the buffer only needs to store the soft output data (for example, see FIG. 34 (25)), and the required memory capacity of the buffer is the same as that of the conventional error control device. It is not necessary to store the required memory capacity Ml of 22) in the buffer, and the buffer capacity can be reduced.
  • an error control device includes a bit separation unit that separates first code data into a first systematic bit and a parity bit, and a first systematic bit.
  • a bit limiter that outputs a second systematic bit with a limited number of bits, a buffer that stores the second systematic bit, and detects whether there is an error in the hard decision result data.
  • a code error detector that requests retransmission of the first code data, a first systematic bit and a second systematic bit of the retransmitted first code data are converted into a third systematic code.
  • a systematic bit synthesizing unit for synthesizing bits, a bit collecting unit for generating the second encoded data by multiplexing the third organized bit and the parity bits, and an error of the second encoded data.
  • An error correction decoder for correcting and decoding to the hard decision result data. It is characterized by.
  • the error control device of the present invention is configured based on the above principle (4), and the bit separation unit (bit 'separator) converts the first code data (soft decision information) into the first code data. l is separated into systematic bits and parity bits.
  • the bit limiting unit supplies the buffer with a second organization bit in which the number of bits of the first 3 ⁇ 4a weave bit is limited, and the buffer stores the second organization bit.
  • the code error detector detects whether or not there is an error in the hard decision result data, and when there is an error, requests retransmission of the first code data.
  • the systematic bit combining unit combines the first systematic bit and the second systematic bit of the retransmitted first code data into a third systematic bit.
  • the bit collection unit multiplexes the third systematic bit and the parity bit into the second code data (soft decision information).
  • the error correction decoder corrects an error in the second code data and decodes the data into hard decision result data.
  • the memory capacity of the buffer does not need to store the soft decision information (see the required memory capacity M0 in FIG. 21) in the buffer as in the conventional error control device, and the buffer capacity can be reduced.
  • bit limitation includes a case where all the organization bits are used without limiting the bits. Also in this case, the capacity of the buffer is reduced.
  • an error control device includes a bit limiting unit that outputs second code data in which the number of bits of first code data is limited; A buffer for storing data, a code error detector for detecting whether there is an error in the hard decision result data, and when there is an error, a code error detector for requesting retransmission of the first code data; A combining unit that combines the code data and the second code data into third code data; and an error correction decoder that corrects an error in the third code data and decodes the error into the hard decision result data. It is characterized by having.
  • the error control device of the present invention is configured based on the above principle (5), and the bit limiter controls the second code in which the number of bits of the first code data (soft decision information) is limited.
  • the bit limiter controls the second code in which the number of bits of the first code data (soft decision information) is limited.
  • the buffer stores the second code data.
  • the code error detector detects whether or not there is an error in the hard decision result data. Request retransmission of the first code data.
  • the combining unit combines the retransmitted first code data and the second code data stored in the buffer with third code data (soft decision information).
  • the error correction decoder corrects an error in the third encoded data and decodes the data into hard decision result data.
  • the buffer to store only the code data with the limited number of bits (for example, the data with the limited number of bits in FIG. 30 (21)). Therefore, the required memory capacity of the buffer is reduced from the memory capacity required to store all code data (see the required memory capacity M0 in Fig. 30 (21)) as in the conventional error control device. be able to.
  • an error control device includes a memory for storing received first code data, and a hard decision result obtained by correcting an error of the first code data and decoding the error.
  • An error correction decoder that outputs data, a code error detector that detects whether the hard decision result data is erroneous, and requests retransmission of second code data when an error is detected;
  • a synthesizing unit for providing the memory with third code data obtained by synthesizing the second code data and the first code data stored in the memory.
  • the error control device of the present invention is configured based on the above principle (6), and the error correction decoder, for example, the turbo decoder stores the received first code data (soft decision information). Has memory. Then, the error correction decoder corrects the error in the first code data stored in the memory and outputs the decoded hard decision result data.
  • the code error detector detects whether or not there is an error in the hard decision result data, and when there is an error, requests retransmission of the code data.
  • the combining unit combines the retransmitted second code data and the first code data stored in the memory, and stores the combined third code data in the memory.
  • the error correction decoder corrects an error in the third code data stored in the memory and outputs hard decision result data decoded.
  • the error correction decoder and the re-encoder may be a turbo decoder and a turbo encoder, respectively.
  • the soft-input soft-output encoder uses a code'absolute value separation circuit for separating the soft-output data into its code and an absolute value, and performs the error correction on the code.
  • An error correction encoder that performs an operation equivalent to the error correction encoder on the transmission side corresponding to the decoder; and outputting the soft code data by multiplying the encoding result of the error correction encoder by the absolute value. it can.
  • the soft-input soft-output encoder uses a sign multiplication / absolute value adder that performs code multiplication and addition of an absolute value of the soft output data to perform the sign and absolute value addition.
  • An error correction encoder that performs an equivalent operation to the error correction decoder on the transmission side corresponding to the error correction decoder can be provided for the result.
  • the soft-input soft-output encoder uses a multiplier that multiplies the soft-output data, and corrects the multiplication result on the transmission side corresponding to the error correction decoder.
  • An error correction encoder that performs an operation equivalent to the encoder can be provided.
  • a first weighting section that weights the retransmitted code data and gives the resultant to the combining section, and a second weighting section that weights the recoded data and gives it to the combining section May be further provided.
  • a first weighting section that weights the retransmitted code data and gives the resultant to the combining section
  • a second weighting section that weights the re-soft code data and gives it to the combining section Unit
  • a first weighting unit that weights the first systematic bit of the retransmitted first code data and gives the weight to the combining unit, and weights the soft output data
  • a second weighting section to be provided to the combining section.
  • a first weighting unit that weights the first organization bit of the retransmitted first code data and gives the weight to the combining unit, and the second organization bit.
  • a second weighting unit that weights the data and gives the result to the combining unit.
  • the retransmitted first code data is weighted.
  • a second weighting unit that weights the second code data and gives the weighted data to the combining unit.
  • FIG. 1 is a diagram showing the principles (1) to (6) of the error control device according to the present invention.
  • FIG. 2 is a block diagram showing an embodiment (1) of the error control device according to the present invention.
  • FIG. 3 is a diagram showing an example of data in the embodiment (1) of the error control device according to the present invention.
  • FIG. 4 is a block diagram showing an embodiment of a re-encoder (turbo encoder) in the error control device according to the present invention.
  • FIG. 5 is a block diagram showing an embodiment (2) of the error control device according to the present invention.
  • FIG. 6 is a block diagram showing an embodiment (3) of the error control device according to the present invention.
  • FIG. 7 is a diagram showing an example of data in the embodiment (3) of the error control device according to the present invention.
  • FIG. 8 is a block diagram showing an embodiment (4) of the error control device according to the present invention.
  • FIG. 9 is a diagram showing an example of data in the embodiment (4) of the error control device according to the present invention.
  • FIG. 10 is a block diagram showing a configuration example (1) of the SIS0 turbo encoder in the error control device according to the present invention.
  • FIG. 11 is a block diagram showing a configuration example (2) of the SIS0 turbo encoder in the error control device according to the present invention.
  • FIG. 12 is a block diagram showing a configuration example (3) of the SIS0 turbo encoder in the error control device according to the present invention.
  • FIG. 13 is a block diagram showing an embodiment (5) of the error control device according to the present invention.
  • FIG. 14 is a diagram showing an example of data in the embodiment (5) of the error control device according to the present invention.
  • FIG. 15 is a block diagram showing an embodiment (6) of the error control device according to the present invention.
  • FIG. 16 is a diagram showing an example of data in the embodiment (6) of the error control device according to the present invention.
  • FIG. 17 is a block diagram showing an embodiment (7) of the error control device according to the present invention.
  • FIG. 18 is a diagram showing an example of data in the embodiment (7) of the error control device according to the present invention.
  • FIG. 19 is a block diagram showing an embodiment (8) of the error control device according to the present invention.
  • FIG. 20 is a diagram showing an example of data in the embodiment (8) of the error control device according to the present invention.
  • FIG. 21 is a block diagram showing an embodiment (9) of the error control device according to the present invention.
  • FIG. 22 is a diagram showing an example of data in the embodiment (9) of the error control device according to the present invention according to the present invention.
  • FIG. 23 is a block diagram showing an embodiment (10) of the error control device according to the present invention.
  • FIG. 24 is a diagram showing an example of data in the embodiment (10) of the error control device according to the present invention.
  • FIG. 25 is a block diagram showing an embodiment (11) of the error control device according to the present invention.
  • FIG. 26 is a diagram showing an example of data in the embodiment (11) of the error control device according to the present invention.
  • FIG. 27 is a block diagram showing an embodiment (12) of the error control device according to the present invention.
  • FIG. 28 is a block diagram showing an embodiment (13) of the error control device according to the present invention.
  • FIG. 29 is a block diagram showing a configuration example (1) of a general error control device on the transmission side and the reception side.
  • FIG. 30 is a diagram illustrating an example of data in a general error control device on the transmission side and the reception side.
  • FIG. 31 is a block diagram showing a configuration example (2) of a general error control device on the transmission side.
  • FIG. 32 is a diagram illustrating an example of data in a general error control device on the transmission side.
  • FIG. 33 is a block diagram showing a configuration example (2) of a general error control device on the receiving side.
  • FIG. 34 is a diagram showing an example of data in a general error control device on the receiving side. Explanation of reference numerals
  • 71_1, 71a 1 organization bit series data, organization bit
  • turbo encoder 130 bit separator 140 1st rate 'matching section 141 RM_P1—1 copy
  • Weighting unit 380 SIR estimation value holding buffer 410
  • Buffer control unit 420 buffer
  • Weighting section 820 Synthesis section 830 error correction decoder, turbo decoder 831 memory, buffer 832 buffer controller 840 weighter
  • FIG. 2 shows an embodiment (1) of an error control apparatus 200a according to the present invention.
  • This embodiment (1) shows an example in which the present invention is applied to a reception system for a transmission system specified by 3GPP. are doing.
  • the configuration from the despreading units 210_l to 210_n (hereinafter sometimes referred to collectively as 210) of the error control device 200a to the second rate matching unit 260 is the same as that of the conventional error control device 200y shown in FIG. It is.
  • the difference between the error control device 200a and the conventional error control device 200y is that instead of the combining section 310 being connected between the second rate 'matching section 260 and the first rate' matching section 280, the bit And the error correction decoder 320 are connected via the weighting section 300, and the second rate 'matching section 260 and the first rate' matching section 280 are directly connected.
  • the buffer 350 is connected to the error correction decoder 320 and receives the hard decision result data 96 instead of being directly connected to the combining section 310.
  • a re-encoder 360 for encoding the hard decision result data 96a stored in the buffer 350 and corresponding to the error correction decoder 320 is connected to the output side of the buffer 350.
  • the difference from the error control device 200y is that the output signal re-encoded data 97a of the re-encoder 360 is provided to the combining unit 310 via the weighting unit 370.
  • recoder 360 may use the same encoder as the encoder used in the error control device on the transmission side.
  • FIGS. 3 (20) to (26) show data examples when turbo code is used in the embodiment (1), and are shown in FIGS. 34 (20) to (26) in the conventional error control device 200y. This is the same as the data example. However, this figure shows, in association with the data, Knock 350, Re-encoder 360, Weighting sections 370 and 300, and Combining section 310 shown in FIG. The operation of the embodiment (1) will be described below with reference to FIG.
  • the operation from despreading section 210 to second rate 'matching section 260 is the same as the operation of conventional error control device 200y on the receiving side shown in FIG.
  • the output data 92_1 to 92_3 of the second rate 'matching unit 260 is supplied to the bit collector 290 via the first rate' matching unit 280 .
  • the bit collector 290 gives the soft decision information 94 (see FIG. 3 (24)) collected from the data 93-1 to 93_3 to the weighting section 300.
  • Weighting section 300 provides data obtained by adding weight to soft decision information 94 to synthesis section 310.
  • the buffer 350 is cleared. Since there is no data input via weighting section 370, combining section 310 gives soft decision information 94 to error correction decoder 320 as it is.
  • the combining section 310 When an error is detected in the previous reception, that is, when the buffer 350 holds the hard decision result data 96a, the combining section 310 outputs the weighted and retransmitted soft decision information 94 and the recoded The data obtained by synthesizing the data 97a is supplied to the error correction decoder 320.
  • Weighting in weighting sections 300 and 370 is performed on retransmitted soft decision information 94 and re-encoded data 97a based on their respective S / Ns.
  • the error correction decoder 320 decodes the data from the combining section 310, and outputs soft output data 95 (see FIG. 3 (25), not shown in FIG. 2) and hard decision result data 96 (FIG. 3 (26) See).
  • the CRC detector 330 determines whether or not there is an error in the hard decision result data 96, and if there is an error, sends a data retransmission request (not shown) to the error control device 100y on the transmission side (see FIG. 31). Send and request retransmission of data.
  • the CRC detector 330 sends the judgment signal 50 indicating the judgment result to the buffer control unit 340.
  • the buffer control unit 340 clears the buffer 350 when the judgment signal 50 indicates “0K (error is not found)”, and makes a hard decision to the buffer 350 when the determination signal 50 indicates “NG (error is detected)”. Retain result data 96.
  • the required memory capacity M2 of the buffer 350 is 1000 bits (see Fig. 3 (26)), and the conventional required memory capacity Ml is 10040 bits (see Fig. 22), where the capacity of the virtual 1R buffer is This shows a numerical example when the coding rate corresponds to 1/2).
  • the amount of memory required for the buffer is Ld bits, which is about l / (2 X Nr) times that of the conventional example.
  • Ld is the transmission data length
  • Nr is the number of quantization bits of the soft decision information.
  • the present invention can be applied to not only a systematic code such as a turbo code but also a non-systematic code.
  • FIG. 4 shows a configuration example of the re-encoder 360 shown in FIG.
  • This re-encoder 360 particularly shows a case where a turbo code is used as an error correction code, and is similar to the turbo encoder 120 on the transmission side shown in FIG.
  • Re-encoder 360 receives hard decision result data 96a stored in buffer 350, and outputs systematic bit sequence data S, first parity bit sequence data Pl, and second parity bit sequence data P2.
  • the re-encoder 360 interleaves the hard decision result data 96a with the first encoder 361 that receives the hard decision result data 96a and outputs the systematic bit sequence data S and the first parity bit sequence data P1.
  • the encoder 361 includes a switch 12_1 connected in series, an EX0R operator 13_1, and a delay circuit 14-1 to 14_3, an EX0R operator 13_2 that receives an output signal of the EX0R operator 13_1 and the delay circuit 14-1, and The EX0R operator 13_4, which receives the output signal of the EX0R operator 13-2 and the output signal of the delay circuit 14_3 and outputs the first parity bit sequence data P1, and the output signals of the delay circuits 14-2 and 14_3, , EX0R operator 13_1 or EX0R operator 13_3 for providing an operation result to the input terminal of switch 12_1.
  • the output signal of the switch 12_1 is the organization bit sequence data S or the tail bit.
  • the configurations of the first encoder 361 and the second encoder 362 are the same.
  • FIG. 5 shows an embodiment (2) of the error control device 200b of the present invention.
  • the error control device 200b is obtained by adding an SIR (Signal to Interference Ratio) estimation function unit to the error control device 200a of the embodiment (1) shown in FIG.
  • SIR Signal to Interference Ratio
  • the error control device 200b includes a despreading unit 210, a rake combining unit 220, and a demodulation unit 230, and a similar despreading unit 211, rake combining unit 221, and pilot demodulation unit, respectively.
  • (SIR estimation) 231 and SIR estimation value holding buffer 380 are added.
  • despreading unit 211, rake combining unit 221, pilot demodulation unit (SIR estimation) 231 and SIR estimation value holding buffer 380 are SIR estimation function units, and perform SIR of the pilot signal of data 88.
  • the estimation is performed, and a weight is designated for the weighting units 301 and 371. That is, when combining the retransmitted soft-decision information 94 and the hard-decision result data 96a held in the buffer 350 with the re-encoded data 97a, the respective weights are SIR (S / N) Perform according to.
  • the despreading unit 211, the rake combining unit 221, and the pilot demodulation unit 231 demodulate the pilot signal of the received data 88, and the pilot demodulation unit 231 estimates the signal component and noise component included in the pilot signal. Then, the SIR is estimated by calculating the ratio.
  • the SIR estimation value holding buffer 380 stores the past SIR estimation result to be used at the time of synthesis.
  • the pilot demodulation unit 231 and the SIR estimation value holding buffer 380 provide weighting signals 98 and 99 for designating weights to the weighting units 301 and 371, respectively, based on the SIR estimation results.
  • the required capacity of the buffer 350 is about 1/10 of the conventional required capacity.
  • FIG. 6 shows an embodiment (3) of the error control device according to the present invention.
  • the dent liver and rate matching in the embodiment (1) shown in FIG. 2 are performed.
  • the communication method shows an example in which general demodulation is performed.
  • the despreading unit 210, the rake combining unit 220, the ding taller 240, the bit separator 250, the second rate / matching unit 260, and the demultiplexing unit 210 in the embodiment (1) shown in FIG. 1 There is no rate matching section 280 and no bit collector 290, and the demodulation section 230 and the weighting section 300 are directly connected.
  • the operation in the embodiment (3) is the same as that in the embodiment (1) except that the demodulation method is different and that the dent liver and the rate matching are not performed.
  • the error control device on the transmitting side corresponding to the embodiment (3) is the error control device shown in FIG. 29 (1).
  • FIG. 7 shows an example of data in the embodiment (3).
  • This example of data particularly shows a case where a turbo code is used as an error correction code.
  • the figure also shows S / P-converted data 71-1 to 71_3 for comparison with the required memory capacity M0 of the conventional example.
  • the figure also shows the relationship between the required memory capacity M2 of the buffer 350 and the required memory capacity M0 of the conventional example. Section 310 and weighting section 300 are shown.
  • the memory amount M2 required for the buffer is Ld bits, which is about 1 / (3 ⁇ Nr) times that of the conventional example.
  • Ld is the transmission data length
  • Nr is the number of quantization bits of the soft decision information.
  • FIG. 8 shows an embodiment (4) of the error control device 200d of the present invention.
  • This embodiment (4) Power The difference from the embodiment (1) shown in FIG. 2 is that the buffer 420 stores the soft output data 95 instead of the hard decision result data 96.
  • the buffer 420 stores the soft output data 95 from the error correction decoder 320, and the stored soft output data 95a is used as a soft input soft output encoder (SIS0 encoder).
  • Output encoder is given to 430, and SISO encoder 430
  • the configuration is the same as that of the embodiment (1) except that the re-encoded data 97b is given to the weighting section 440.
  • FIG. 9 shows an example of data in the embodiment (4).
  • This data example is the same as the embodiment (1) shown in FIG. 3 except that the power buffer 420, which is a data example of a turbo code, hides and stores the data strength, instead of the hard decision result data 96 in FIG. 9 (26). The difference is that the soft output data 95 of FIG. 25 is stored.
  • the required memory capacity M3 of the buffer 420 is Ld X M bits, which is about M x 3 X Nr of the conventional required memory capacity Ml.) Double the capacity. “Ld” is the transmission data length, and “Nr” is the number of quantization bits of the soft decision information.
  • the embodiment (4) can be applied to not only a systematic code such as a turbo code but also a non-systematic code.
  • FIG. 10 shows a configuration example (1) of the SIS0 encoder 430a shown in FIG.
  • the SIS0 encoder 430a is configured to multiply the soft output data by the encoding result of the conventional turbo encoder.
  • the SIS0 encoder 430a includes an encoder 431a that inputs the soft output data 95a as soft input data and outputs the systematic bit sequence data S and the first parity bit sequence data P1, and an interleaver 21 that interleaves the soft input data. And an encoder 432a that receives the output signal of the interleaver 21 and outputs systematic bit sequence data S '(other than the tail part is not used in this embodiment (4)) and second parity bit sequence data P2. Have been.
  • the SIS0 encoder 430a receives the soft output data 95a and outputs the soft output data composed of the systematic bit sequence data S, the first parity bit sequence data Pl, and the second parity bit sequence data P2. Is output.
  • the encoder 431a includes a code for separating the soft input data into its “code” and “absolute value”, an absolute value separation circuit 22_1, and a serially-connected “sign” -input switch 231-1 to the power of Multiplier 24-3, which receives the output signal of the multiplier 24_1 and the delay circuits 25_1 to 25-3, the output signals of the delay circuits 25_2, 25_3, and supplies the output signal to the input terminal of the multiplier 24-1, and the output of the switch 23_1 And a multiplier 24-5 for inputting the output signal "absolute value” of the signal and separation circuit 22-1 and outputting the systematic bit sequence data S.
  • the encoder 431a includes multipliers 2 4 _1 and a multiplier 24_1 for inputting the output signal of the delay circuit 25 1, Antheraea pernyi device for receiving the output signal of the multiplier 24 2 and the delay circuit 25-3 24-4 and a multiplier 24_6 that receives the output signal of the multiplier 24_4 and the "absolute value" and outputs the first parity bit sequence data P1.
  • Encoder 432a has the same configuration as encoder 431a, and multiplier 24-12 corresponding to multiplier 24_6 outputs second parity bit sequence data P2.
  • the SIS0 encoder 430a is a turbo encoder that obtains a soft output by multiplying a conventional turbo encoding result by an absolute value of input soft output data. That is, the SIS0 encoder 430a replaces the EX0R operator of the conventional turbo encoder with a multiplier, and inputs a real value ⁇ +1, -1 ⁇ instead of a logical value of ⁇ 0, 1 ⁇ as an input. Then, instead of the bit string of ⁇ 0, 1 ⁇ , the bit string of real value ⁇ +1, -1 ⁇ is output as the encoding result.
  • SIS0 encoder 430a obtains a soft output encoding result by multiplying the encoded bit sequence data output as real value ⁇ +1, -1 ⁇ by the absolute value of the input.
  • FIG. 11 shows a configuration example (2) of the SIS0 encoder 430b shown in FIG.
  • the SIS0 encoder 430b is configured to multiply a code instead of the EX0R operator of the turbo encoder, add an absolute value, and arithmetically average the addition result.
  • the SIS0 encoder 430b includes encoders 431b, 432b, and the interleaver 31.
  • the encoder 431b includes a series-connected switch 32_1 for inputting the soft output data 95a as soft input data, a sign multiplier / absolute value adder 33_1, a 1/3 divider 34-1, and delay circuits 35_1 to 35_3.
  • the sign multiplier / absolute value adder 33_2 which inputs the output signals of the delay circuits 35_2 and 35-3 and supplies the output signal to the input terminal of the sign multiplier / absolute value adder 33-1, and the output terminal of the switch 32_1
  • a switch 32_2 is connected to output the organization bit sequence data S, and a 1/2 divider 34_2 is connected to the other output terminal of the switch 32_2 and outputs a signal of 1/2 of the organization bit sequence data S. ing.
  • the encoder 431b outputs the output of the sign multiplier / absolute value adder 33_1 and the delay circuit 35_1.
  • Sign multiplier / absolute value adder 33_3 for inputting the output signal
  • sign multiplier / absolute value adder 33_4 for inputting the output signals of the sign multiplier / absolute value adder 33-3 and the delay circuit 35-3
  • a 1/5 divider 34_3 for dividing the output signal of the multiplication / absolute value adder 33_4 by 1/5 and outputting the first parity bit sequence data P1 is provided.
  • Encoder 432b has the same configuration as encoder 431b, and 1/5 divider 34_6 corresponding to 1/5 divider 34_3 outputs second parity bit sequence data P2.
  • the SIS0 encoder 430b multiplies the sign and adds the absolute value instead of the EX0R operator of the conventional turbo encoder, and further divides the absolute value by the number of additions before storing the shift register and before outputting the encoder. By using the averaging value, a soft output encoding result is obtained.
  • the dividers 34_1 to 34-6 in the figure each divide by the number of data to which the absolute value has been added.
  • the 1/3 divider 34_1 has a sign multiplication / absolute value adder 33_1 for data input, and a sign multiplication / absolute value adder 33_2 for adding the absolute values of the delay circuits 35_2 and 35_3. Is divided by
  • FIG. 12 shows a configuration example (3) of the SIS0 encoder 430c shown in FIG.
  • the SIS0 encoder 430c is configured to replace the EX0R operator of the turbo encoder with a multiplier and to perform a geometric mean of the multiplication results.
  • the SIS0 encoder 430c includes encoders 431c and 432c, and an interleaver 41.
  • the encoder 431c is composed of a switch 42-1 for inputting soft input data (soft output data 95a), a multiplier 43_1, a cubic root calculator 44_1, and delay circuits 45-1 to 45-3 connected in series.
  • a multiplier 43_2 that receives the output signals of 45_2 and 45-3 and provides an output signal to the input terminal of the switch 43-1 and a switch 42 that is connected to the output terminal of the switch 42_1 and outputs the systematic bit sequence data S —2, and an absolute value square root calculator 46-1 connected to the other output terminal of the switch 42_2 and outputting the square root of the absolute value of the organization bit sequence data S.
  • the encoder 431c includes a multiplier 43_3 that receives an output signal of the multiplier 43_1 and the delay circuit 45_1, a multiplier 43-4 that receives an output signal of the multiplier 43_3 and the output signal of the delay circuit 45_3, and a multiplier 43_4. And a fifth-root calculator 47_1 that calculates the fifth root of the output signal of the first and outputs the first parity bit sequence data P1.
  • Encoder 432c has the same configuration as encoder 431c, and fifth root operator 47-2 corresponding to fifth root operator 47_1 outputs second parity bit sequence data P2.
  • the SIS0 encoder 430c replaces the EX0R operator of the conventional turbo encoder with a multiplier, and further multiplies the absolute values before storing them in delay circuits (shift registers) 45-1 to 45_3 and before outputting the encoder.
  • the soft output encoding result is obtained by taking the Nth root by the number of times N and making the geometric mean value.
  • the Nth root calculator in the figure finds the Nth root, where N is the number of multiplied data.
  • the cubic root operator 44-1 obtains the cubic root because the multiplier 43_1 multiplies the input of the soft output data 95a and the multiplier 43_2 multiplies the output data of the delay circuits 45_2 and 45_3.
  • FIG. 13 shows an embodiment (5) of the error control device according to the present invention.
  • An example is shown in which the embodiment (4) shown in FIG. 8 is applied to the receiving system for the transmitting system specified in 3GPP.
  • a more general demodulation method is used.
  • An example is shown in which no Dinta Riva and rate matching are performed.
  • the embodiment (5) includes the despreading unit 210, the rake combining unit 220, the ding taller 240, the bit 'separator 250, the second rate' matching unit 260, and the first rate in the embodiment (4) shown in FIG. There is no 'matching unit 280 and bit' collector 290, and the demodulation unit 230 and the weighting unit 300 are directly connected.
  • the operation in the embodiment (5) is the same as that in the embodiment (4) except that general demodulation is performed and no din taller and rate matching are performed.
  • FIG. 14 shows an example of data in the embodiment (5). This example of data particularly shows a case where a Turbo code is used.
  • FIG. 13 shows S / P-converted data 71_1 to 71-3 and FIG. 13 for easy understanding of the relationship between the required memory capacity M3 of the buffer 420 and the required memory capacity M0 of the conventional example.
  • a buffer 420, a SIS0 encoder 430, a weighting unit 440, a combining unit 310, and a weighting unit 300 are shown.
  • the buffer 420 stores the soft output data 73 of FIG. Therefore, the required memory capacity M3 of the buffer 420 in the embodiment (5) is 8000/150608/15, which is the conventional required memory capacity M0.
  • FIG. 15 shows an embodiment (6) of the error control device 200f according to the present invention.
  • This embodiment (6) Power The difference from the embodiment (4) shown in FIG. 8 is that the combining unit 520 uses the soft output data 95a stored in the buffer 540 and the soft decision information from the bit 'collector 290'. Instead of 94, the second rate is to synthesize the organization bit 92-1 of the soft decision information 92 from the matching unit 260.
  • the configuration of the embodiment (6) is different from that of the embodiment (4) in that the terminal of the organization bit 92_1 between the second rate matching section 260 and the first rate matching section 280 is connected in series.
  • the weighting unit 510 and the combining unit 520 thus connected are connected, and the soft output data 95a from the buffer 540 is given to the combining unit 520 via the weighting unit 550.
  • FIG. 16 shows an example of data in the embodiment (6).
  • This data example is the same as the data example of the embodiment (4) shown in FIG. 9.
  • the force synthesis unit 520 weights the soft output data 95a (see FIG. 16 (25)) stored in the buffer 540 and the data. The difference is that the composition is combined with the data obtained by weighting the organization bit 92_1 in FIG. 16 (22).
  • CRC detector 330 detects an error in hard decision result data 96, and if an error is detected, retransmits the data.
  • Weighting section 510 weights organization bit 92_1 in the retransmission data according to the S / N of the retransmission data and the like.
  • the weighting section 550 weights the tissue bit of the soft output data 95a (see FIG. 16 (25)) held in the buffer 540.
  • the combining section 520 combines the soft output data with the tissue bit 92_1 (see (22) in the same figure) of the weighted retransmitted soft decision information 92.
  • the conventional required memory capacity Ml is 8000/10040 8/10.
  • the embodiment (6) is applicable only to a systematic code such as a turbo code.
  • FIG. 17 shows an embodiment (7) of the error control device 200g according to the present invention.
  • the embodiment (6) shown in Fig. 15 is applied to the receiving system for the transmitting system specified in 3GPP.
  • the embodiment (7) shows a more general error control device.
  • the embodiment (7) shows an example in which the demodulation for despreading and rake combining in the embodiment (6) is performed by a general demodulation method, and the dinter liver and the rate matching are not performed.
  • the configuration of the error control device 200g for processing related to HARQ is the same as that of the embodiment (6), but the despreading unit 210, the rake combining unit 220, the dinter lover 240, the second rate There is no matching section 260 and first rate matching section 280, and a weighting section 510 and a combining section 520 are provided between the terminals of the systematic bit sequence data 71_1 of the S / P conversion section 250 and the P / S conversion section 290. They are connected in series.
  • the operation in the embodiment (7) is the same as that in the embodiment (6) except that general demodulation is performed and deinterleaver and rate matching are not performed.
  • the S / P converter 250 divides the serial demodulated data 70 output from the demodulator 230 into systematic bit sequence data 71_1, first parity bit sequence data 71_2, and second parity bit sequence data 71_3 and outputs them in parallel. Therefore, a process corresponding to the bit separator 250 in FIG. 15 is performed.
  • P / S conversion section 290 outputs systematic bit sequence data 71a_l, first parity bit sequence data 7-2, and second parity bit sequence data 71_3, which are input in parallel, in series.
  • the processing corresponding to the bit 'collector 290 in is performed.
  • FIG. 18 shows an example of data in the embodiment (7). This example of data particularly shows a case where a Turbo code is used.
  • FIG. 17 shows the buffer 540, the weighting unit 550, the combining unit 520, and the weighting unit shown in FIG. Part 510 is shown.
  • the buffer 540 stores the soft output data 73 of FIG. Therefore, the required memory capacity M3 of the buffer 540 in the embodiment (7) is 8000/15060 ⁇ 8/15 of the conventional required memory capacity M0.
  • FIG. 19 shows an embodiment (8) of the error control device 200h according to the present invention.
  • This embodiment (8) is an example in the case where the embodiment is applied to a receiving system for a transmitting system defined in 3GPP.
  • the buffer 650 stores only the organization bit 92_1 of the soft decision information 92
  • the combining unit 620 stores the organization bit stored in the buffer 650.
  • combining the sequence data with the organization bit 92_1 of the retransmitted soft decision information 92 is different from the conventional example.
  • the configuration of the embodiment (8) is the same as that of the conventional example from the despreading unit 210 to the second rate 'matching unit 260.
  • the configuration of the embodiment (8) is different from the conventional example in that the weighting sections 610 and 610 connected in series between the terminals of the organization bit 92_1 of the second rate matching section 260 and the first rate matching section 280 are arranged.
  • the combining unit 620 is connected, and the bit limiting unit 630 for restricting the number of bits of the organization bit 92_1 from the combining unit 620 is connected between the combining unit 620 and the buffer 650. That is, the output terminal of the buffer 650 is connected to the combining unit 620 via the weighting unit 660.
  • FIG. 20 shows an example of data in the embodiment (8).
  • This data example is the same as the conventional data example shown in FIG. 34, but the stored data is used to make it easier to compare the relationship between the required memory capacity M4 of the buffer 650 and the required memory capacity Ml of the conventional example.
  • the combining unit 620 receives the weighted soft decision information organization bit 92_1 (see FIG. 22) from the second rate 'matching unit 260 via the weighting unit 610.
  • bit limiting section 630 supplies the buffer 650 with data (see M4 in FIG. 22) in which the number of bits of the organization bits 911 is limited. Buffer 650 holds bit-limited organization bit 92_1.
  • the organization bit 93_1 output from the synthesis unit 620 is supplied to the bit collector 290 via the first rate matching unit 280.
  • the bit ⁇ collector 290 outputs soft decision information 94 (see FIG. 24 (24)) that collects the organization bit 93-1, the first parity bit 93-2, and the second parity bit 93-3 (see (23) in the same figure). )) To the error correction decoder 320.
  • the soft decision information 94 is subjected to error correction decoding by an error correction decoder 320, and the decoding result is
  • the hard decision result data 96 (see FIG. 26) is detected by the CRC detector 330 as an error. When an error is detected, data is retransmitted.
  • the systematic bit 92-1 in the retransmitted soft decision information 92 and the bit-limited systematic bit 92_1 held in the buffer 650 are respectively subjected to weighting sections 610 and 660 to obtain the S / N of the received signal and the like. Is given to the synthesis unit 620 as weighted data corresponding to The combining unit 620 combines these data. If an error is detected, the combined data is bit-limited and held in a buffer.
  • FIG. 21 shows an embodiment (9) of the error control device 200i according to the present invention.
  • This embodiment (9) shows an example in which a general communication method (decoding method) is employed and no ding liver and rate matching are performed in the embodiment (8) shown in FIG. Therefore, the error control device 200i does not include the despreading unit 210, the rake combining unit 220, the ding taller 240, the second rate matching unit 260, and the first rate matching unit 280 in the embodiment (8).
  • An S / P converter 250 and a P / S converter 290 are arranged instead of the bit separator 250 and the bit collector 290, respectively.
  • the operation in the embodiment (9) is the same as that in the embodiment (8), except that general decoding is performed, and that no dinter liver and rate matching are performed.
  • FIG. 22 shows an example of data in the embodiment (9). This example of data particularly shows a case where a Turbo code is used.
  • FIG. 23 shows an embodiment (10) of the error control device 200j according to the present invention.
  • This embodiment (10) is an example in the case where the embodiment is applied to a reception system for a transmission system specified by 3GPP.
  • the buffer 750 stores the soft decision information 92 (the systematic bit 92_1, the first parity bit 92-2, the second parity bit, and the parity bit 92—). 3) storing only the data in which bit is limited, and combining section 720 combines the data weighted with soft decision information 92 stored in buffer 750 and the data weighted with soft decision information 92 retransmitted. It is.
  • the configuration of the embodiment (10) is different from the conventional example shown in FIG. 33 in that the weighting unit 710 is inserted between the second rate matching unit 260 and the combining unit 720.
  • the bit limiter 730 is inserted between the output terminal of the synthesis unit 720 and the input terminal of the buffer 750, and the weighting unit 760 is inserted between the output terminal of the buffer 750 and the input terminal of the synthesis unit. That is.
  • - Figure 24 shows an example of data in Example (10). This data example is the same as the conventional data example shown in FIG. 34, and is shown in FIG. 23 to facilitate understanding of the relationship between the required memory capacity M6 of the force buffer 750 and the required memory capacity Ml of the conventional example.
  • a weighting section 710, a combining section 720, a bit limiting section 730, a buffer 750, and a weighting section 760 are shown.
  • Weighting section 710 at the time of the first data transmission, soft decision information 92 from second rate / matching section 260 (organization bit 92_1, first parity bit 92_2, and second parity bit 92_3 in FIG. 22 (22)) Is given to the synthesizing unit 720.
  • Combining section 720 gives weighted soft decision information 92 to bit limiting section 730.
  • the bit limiting unit 730 provides the buffer 750 with data (see M6 in FIG. 22) in which the number of bits of the weighted soft decision information 92 is limited, and the buffer 750 holds the data.
  • weights in weighting sections 710 and 760 are weighted according to the S / N of the received data.
  • the weighted soft decision information 92 is provided to the error correction decoder 320 as soft decision information 94 via the first rate matching unit 280 and the bit collector 290.
  • Error correction decoder 320 outputs hard decision result data 96 obtained by performing error correction decoding on soft decision information 94.
  • the CRC detector 330 detects an error in the hard decision result data 96, and when an error is detected, retransmits the data.
  • combining section 720 weights soft decision information 92 received via second rate matching section 260 and weighting section 710 and soft decision information 92 held in buffer 750 to the weighting section.
  • the data received through the 760 is combined with the data, and the combined result is provided to the buffer 750 via the bit limiter 730 and held therein.
  • Nr is the number of quantization bits of the soft decision information.
  • the embodiment (10) is applicable not only to the organization code but also to the non-organization code.
  • Example (11) is applicable not only to the organization code but also to the non-organization code.
  • FIG. 25 shows an embodiment (11) of the error control device 200k of the present invention. This example
  • (11) shows an example in which in the embodiment (10) shown in FIG. 23, a general communication method, that is, a general decoding method is adopted, and the dent liver and the rate matching are not performed.
  • the error control device 200k does not include the despreading unit 210, the rake combining unit 220, the dintalever 240, the second rate matching unit 260, and the first rate matching unit 280 in the embodiment (10).
  • a weighting section 710 and a combining section 720 connected in series are arranged between the error correction decoder 320 and the error correction decoder 320.
  • bit limiting unit 730 The arrangement of the bit limiting unit 730, the buffer 750, and the weighting unit 760 is the same as that of the embodiment (10) in FIG.
  • FIG. 26 shows a data example in the embodiment (11), and this data example particularly shows a case where a Turbo code is used.
  • FIG. 27 shows an embodiment (12) of the error control apparatus 2001 according to the present invention.
  • the memory 831 for storing received data inside the turbo decoder 830 Is also used for the HARQ buffer, thereby reducing the memory capacity of the buffer. That is, the turbo decoder 830 originally has a memory 831 for storing received data in order to perform iterative decoding using received data. This memory 831 is also used as a HARQ buffer.
  • the difference between the configuration of the error control device 2001 and the configuration of the conventional error control device 200y shown in FIG. 33 is that the second rate 'matching unit 260 and the first rate' matching unit 280 are directly connected and connected in series.
  • the weighting section 810 and the combining section 820 are arranged between the bit collector 290 and the turbo decoder 830, and the output signal (received data) of the combining section 820 is provided to the memory 831 in the turbo decoder 830. is there.
  • error control device 2001 includes weighting section 840, which weights the received data stored in memory 831 and returns the result to combining section 820. Further, in error control apparatus 2001, the memory for the turbo decoder is also used as a buffer for storing the received data, so that buffer control section 832 of turbo decoder 830 is a memory control section (not shown). Included in
  • the buffer control unit 832 holds the contents of the memory 831, reads out the held data from the memory 831 when combining retransmission data, and controls the weighting unit 840. This is provided to the synthesis unit 820 via
  • the combining unit 820 combines the weighted data with the weighted retransmission data and supplies the combined data to the memory 831.
  • the turbo decoder 830 performs turbo decoding of the synthesized data. As a result, HARQ can be performed without adding a new buffer.
  • FIG. 28 shows an embodiment (13) of the error control device 200m of the present invention.
  • the memory 831 for storing received data inside the turbo decoder 830 is used as a HARQ buffer, and the buffer memory is used. The capacity has been reduced.
  • Embodiment (13) shows an example in which Embodiment (12) adopts a more general communication method, and the demodulation is not limited to the code spreading method, and neither the dinter liver nor the rate matching is performed. ing.
  • the configuration of the error control device 200m is the same as that of the despreading unit 210 shown in the embodiment (12).
  • the buffer is hard decision result instead of soft decision information data or Stores soft output data and limits the power to re-encode the stored data and apply it to the combining unit, the number of bits of data stored in the buffer, or use the memory included in the decoder as a HARQ buffer By doing so, it becomes possible to reduce the required memory capacity of the buffer.

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Abstract

　誤り訂正符号化方式と自動再送要求方式とを組み合わせたハイブリッドARQを用いた受信側の誤り制御装置に関し、バッファのメモリ容量を削減するために、バッファが軟判定情報の代わりに硬判定結果データ又は軟出力データを記憶し、記憶したデータを再符号化して合成部に与えるか、バッファに記憶するデータのビット数を制限するか、又は復号器に含まれるメモリをHARQ用のバッファに兼用する。

Description

明 細 書
誤り制御装置 技術分野 '
本発明は誤り制御装置に関し、 特に、 誤り訂正符号化（FEC : Forward Error Correction)方式と自動再送要求（ARQ： Automat ic Repeat reQuest)方式とを組み 合わせたハイプリッド（Hybrid) ARQ (以後、 HARQと称することがある。） を用いた 受信側の誤り制御装置に関するものである。
近年、 通信技術の急速な発展に伴い、 データ通信は、 あらゆる分野で利用され ている。 これに伴い、 データ通信の信頼性はますます重要になって来ている。 背景技術
データ通信の誤り制御方式として、（1)送信側で通信データを誤り訂正符号に符 号化し、 受信側で該誤り訂正符号を復号して通信データを得る誤り訂正方式と、 (2)送信側で通信データを誤り検出符号に符号化し、受信側で誤り検出符号に基づ き誤り検出を行い、 誤りを検出したとき、 通信データの再送要求を行う ARQ方式 とがある。
一般的に、 誤り訂正方式（1)は、 音声通信のようなリアルタイム性が要求される ような通信においてビッ トエラーレート（BER： Bit Error Rate)を低減するために 用いられることが多い。 一方、 ARQ方式（2)は、 ファイル転送のように高信頼性が 要求されが、 ある程度の遅延が許されるようなデータ通信に用いられる。
また、 より効率的な誤り制御を行うために、 誤り訂正方式（1)と ARQ方式（2)を 組み合わせた HARQが用いられる。
第 3 世代移動通信方式の一方式である W-CDMA の標準化が行われている 3GPP (3rd Generation Partnership Project)におレヽても、 高速のデータ通信を行 う HSDPA (High Speed Downl ink Packet Access)の誤り制御技術として HARQ を用 いることが標準化されている。
図 29は、 一般的な HARQを用いた誤り制御装置の構成例を示しており、 この構 成例では、 インタリーブ及ぴレート 'マッチング機能は備えていない。 同図（1) は、 送信側の誤り制御装置 ΙΟΟχの構成例を示している。
誤り制御装置 ΙΟΟχは、 誤り検出符号器 110、 誤り訂正符号器 120、 及び変調部 190で構成されている。 なお、 誤り検出符号器 110及び誤り訂正符号器 120 とし ては、 それぞれ、 例えば CRC付加器 110及ぴターボ符号器 120がある。
図 30 (10)〜（12)は、 送信側の誤り制御装置 ΙΟΟχにおけるデータ例を示してい る。 同図を参照して図 29に示した送信側の誤り制御装置 ΙΟΟχの動作例を以下に 説明する。
誤り検出符号器 110は、 送信データ 60 (図 30 (10)参照）を誤り検出符号化した、 例えば、 誤り検出用の CRC符号が付加された誤り検出符号データ 61 (図 30 ( 11)参 照） を出力する。 誤り訂正符号器 120は、 データ 61を、 例えば誤り訂正符号デー タ 62 (図 30 (12)参照）にターボ符号化する。 変調部 190は、 データ 62を、 例えば 拡散変調処理した変調データ 63を無線回線又は有線回線（同図では無線回線） に 送出する。
図 29 (2)は、 受信側の誤り制御装置 200xの構成例を示している。 この誤り制御 装置 200xは、 直列接続された復調部 230x、 合成部 270x、 誤り訂正復号器 320x、 及び符号誤り検出器（CRC検出器）330xを備えている。
また、 誤り制御装置 200xは、 さらに、 合成部 270xに接続されたバッファ 350x と、 このバッファ 350x 及び符号誤り検出器 330x に接続されたバッファ制御部 340xとを備えている。
図 30 (20)〜（24)は、 受信側の誤り制御装置 200xにおけるデータ例を示してい る。 同図（20)〜（24)を参照して、 誤り制御装置 200xの動作を以下に説明する。 誤り制御装置 200xにおいて、復調部 230xは、受信した変調データ 63を量子化 した復調データ 70 (図 30 (20)参照）に復調する。この復調データ 70は、合成部 270x に与えられる。
合成部 270xは、 バッファ 350xに予め記憶されていたデータ （同図（21)参照、 バッファの必要メモリ容量は例えば量子化ビッ ト数を 5 ビッ トとすると M0 = 15060ビットとなる） と復調データ 70 (図 30 (22)参照） とを合成した軟判定情報 72を、 誤り訂正復号器 320xに与える。
なお、図 30 (21)及び（22)は、図 29 (1)の復調部 230xと合成部 270xとの間に S/P 変換部（図示せず）が挿入され、合成部 270xと誤り訂正復号器 320xとの間【こ P/S 変換部 （図示せず） が挿入された場合のデータ例を示している。
このデータ例では、 復調データ 70 (図 30 (20)参照） は、 S/P変換部 （図示せず） において組織ビット系列データ 71—1、第 1パリティビット系列データ 71_2、 及び 第 2パリティビット系列データ 71—3 (図 30 (21)参照、 以後、 それぞれ、 組織ビッ ト 71_1、 第 1パリティビット 71_2、 及び第 2ノ、。リティビット 71_3と称すること がある。） に直並列変換 れ、 合成部 270xで処理された後、 P/S変換部 （図示せ ず） において、 軟判定情報 72に並直列変換される。
誤り訂正復号器 320xは、 軟判定情報 72の符号誤りを訂正する復号を行って、 軟出力データ 73 (同図（23)参照） 及び硬判定結果データ 74 (同図（24)参照） を出 力する。
符号誤り検出器 330xは、 符号誤りが訂正された答の硬判定結果データ 74の符 号誤りを検出し、誤りがあるとき、送信側の誤り制御装置 ΙΟΟχに対してデータ再 送要求 75を送って、 送信側の誤り制御装置 ΙΟΟχに対してデータの再送を要求す ると共に、 バッファ制御部 340x に符号誤りがあったことを示す "NG" 判定信号 50 を与える。
また、 符号誤り検出器 330xは、 誤りがないとき、 バッファ制御部 340xに符号 誤りがないことを示す "0K"判定信号 50xを与える。 バッファ制御部 340xは、 判 定信号 50xが "0K"であるとき、バッファ 350xをクリアし、判定信号 50xが "NG" であるとき、 バッファ 350xを保持する。
図 31 は、 3GPPにおける HARQの符号化処理を行う送信側の誤り制御装置 100y の構成例を示している。 この誤り制御装置 100yが、 図 29 (1)に示した誤り制御装 置 ΙΟΟχと異なる点は、誤り訂正符号器 120と変調部 190との間に直列接続された、 ビット 'セパレータ 130、 第 1 レート 'マッチング（1st rate matching)部 140、 仮想 IRバッファ 150、 第 2 レート 'マッチング（2nd rate matching)部 160、 及び HS - DSCHインタリーバ 180を備えていることである。
第 1 レート 'マッチング部 140は、 それぞれ、 第 1パリティビット 83_2、 及び 第 2パリティビット 83_3 のレート 'マッチングを行う RM— PI— 1 部 141、 及び RM_P2_1部 142で構成されている。 第 2レート 'マッチング部 160は、 それぞれ、 組織ビッ ト 84_1、 第 1パリティ ビッ ト 84—2、 及び第 2 ノ リティ ビッ ト 84—3のレート 'マツチングを行う RM_S部 161、 RM— P1— 2部 162、 及び RM_P2— 2部 163で構成されている。
図 32は、 この送信側の誤り制御装置 100yにおけるデータ例を示している。 こ のデータ例は、 3GPP における HARQの符号化処理のデータ例であり、 誤り 正符 号としてはターボ符号が用いられている。
このデータ例を参照して、 誤り制御装置 100yの動作を以下に説明する。
CRC付加器 （誤り検出符号器） 110は、 CRC付加処理を行い、 送信データ 80 (同 図（10)参照）に誤り検出用の CRC符号を付加した誤り検出符号データ 81 (同図（11) 参照） を出力する。 ターボ符号器 120は、 符号データ 81を誤り訂正符号化したタ ーボ符号データ 82 (同図（12)参照） を出力する。
ビッ ト ·セパレータ 130 は、 誤り訂正符号データ 82 を組織ビッ ト系列データ 83—1、 第 1パリティビット系列データ 83_2、 及び第 2パリティビッ ト系列データ 83_3 (同図（13)参照、 以後、 それぞれ、 組織ビッ ト、 第 1パリティビッ ト、 及び 第 2パリティビッ トと称することがある。） に分離する。
第 1 レート ·マッチング部 140は、 それぞれ、 組織ビッ ト 83_1、 第 1パリティ ビッ ト 83_2、 及ぴ第 2パリティビット 83_3の送信レートを調節した組織ビッ ト 系列データ 84_1、 第 1パリティビッ ト系列データ 84_2、第 2パリティビッ ト系列 データ 84—3 (同図（14)参照、以後、それぞれ、組織ビッ ト、第 1パリティビッ ト、 及び第 2パリティビッ トと称することがある。） を出力する。
仮想 IRバッファ（Virtual IR Buffer) 150は、 組織ビッ ト 84—1、 第 1パリティ ビッ ト 84_2、 第 2パリティビット 84— 3.を一時記憶する。
ビッ ト 'コレクタ noは、仮想 IRバッファ 150に記憶された組織ビッ ト 84_1、 第 1 ノ、。リティビッ ト 84—2、 及び第 2 ノ、。リティビット 84_3 の内から第 2 レート · マツチングにより所定の組織ビッ ト系列データ 85_1、 第 1パリティビッ ト系列デ —タ 85_2、 第 2パリティビッ ト系列データ 85— 3 (同図（15)参照） を取り出し、 ビ ッ ト収集（Bit collection)した符号データ 86 (同図（16)参照） を出力する。
インタリーバ 180は、 符号データ 86をインタリーブしたデータ （図 32には図 示せず） を出力し、 変調部 190は、 インタリーバ 180の出力データを変調したデ ータを出力する。
なお、 仮想 IRバッファ 150は、再送用のデータを保持しておくためのバッファ であり、 そのメモリ容量は受信側の能力に応じて可変である。 本例では符号化率 1/2に対応する値 （2008ビッ ト） を用いている。
図 33は、 従来の受信側誤り制御装置 200yの構成例を示している。 この誤り制 御装置 200yは、 図 31に示した送信側誤り制御装置 100yが送出したデータ 88を 受信する。
誤り制御装置 200y力 S、 図 29 (2)に示した誤り制御装置 200x と異なる点は、 並 列接続された逆拡散部 210y_l〜210y_n (以後、符号 210yで総称することがある。） とこれらの逆拡散部 210yに接続されたレイク合成部 220yが復調部 230yの前段に 接続されていることと、 復調部 230y と合成部 270yとの間に、 直列接続されたデ インタリーバ 240y、 ビッ ト ·セパレータ 250y、 及び第 2 レート ·マツチング部 260yが挿入されていることと、 さらに、 合成部 270yと誤り訂正復号器 320yとの 間に、 直列接続された第 1 レート ·マッチング部 280y とビッ ト ' コレクタ 290y が挿入されていることである。
第 2レート 'マッチング部 260yは、 それぞれ、 組織ビット 91—1、 第 1パリテ ィビッ ト 91_2、 及び第 2ノ リティビッ ト 91_3のレート .マツチングを行う RM_S 部 261、 RM— P1一 2部 262、 及び R _P2_2部 263で構成されている。
第 1 レート .マッチング部 280y は、 それぞれ、 第 パリティビッ ト 92_2、 及 び第 2パリティビッ ト 92_3 のレート ·マッチングを行う RM_Pし 1 部 281、 及び RM_P2_1部 282で構成されている。
図 34は、 受信側の誤り制御装置 200yにおけるデータ例を示している。 このデ ータ例は、 3GPPで規定されたデータ例であり、 誤り訂正符号としてはターボ符号 が用いられている。
同図のデータ例を参照して、 誤り制御装置 200yの動作を以下に説明する。
誤り制御装置 200y において、 受信されたデータは、 逆拡散部 210y、 レイク合 成部 220y、 復調部 230y、 及びディンタリーバ 240yで、 それぞれ、 逆拡散処理、 レイク合成処理、 復調処理、 及びディンタリーブ処理され、 量子化されたデータ 90 (同図 34 (20)参照） に変換され、 ビッ ト ·セパレータ 250yに与えられる。 ビッ ト ·セパレータ は、 データ を組織ビット系列データ 91_ 第 1パ リティビッ ト系列データ 91_2、 及び第 2パリティビッ ト系列データ 9し 3 (同図 (21)参照、 以後、 組織ビッ ト 91_1、 第 1パリティビット 91_2、 及び第 2パリティ ビッ ト 91_3と称することがある。） に分離 （直/並列変換） する。
第 2レート 'マッチング部 260y は、 それぞれ、 組織ビッ ト 91_1、 第 1 ノ リテ ィビット 91—2、 及ぴ第 2 ノ、。リティビット 91_3 をレート 'マッチングした組織ビ ット系列データ 92_1、 第 1パリティビッ ト系列データ 92_2、及び第 2パリティビ ット系列データ 92_3 (同図（22)参照、 以後、 組織ビッ ト 92_1、 第 1パリティビッ ト 92_2、 及び第 2パリティビッ ト 92_3と称し、 データ 92_1〜92— 3を軟判定情報 92と総称することがある。） を合成部 270yに与える。
合成部 270yは、 データが再送データでないとき、 すなわち、 バッファ 350yが 初回データ送信時又はバッファ制御部 340yでクリアされているいるときは、デー タ 92_1〜92_3をそのまま第 1 レート ·マツチング部 280yに与えると共に、 デー タ 92_1〜92— 3 (同図（22)、 バッファ 350yの必要メモリ容量は例えば量子化ビッ ト数を 5ビッ トとすると Ml = 10040ビットとなる） をバッファ 350yに与える。 第 1 レート .マッチング部 280yは、 合成されたデータ 92_1〜92— 3をレート ' マツチングした組織ビッ ト系列デ一タ 93_1、第 1パリティビッ ト系列データ 93_2、 及び第 2パリティビット系列データ 93— 3 (同図（23)参照、 以後、 それぞれ、 組織 ビッ ト 93_1、 第 1パリティビッ ト 93—2、 及び第 2パリティビット 93_3 と称する ことがある。） をビッ ト · コレクタ 290yに与える。
ビッ ト . コレクタ 290yは、 データ 93— 1〜93_3をビッ ト収集して整列した軟判 定情報 94 (同図（24)参照） を誤り訂正復号器 320yに与える。誤り訂正復号器 320y は、 符号データ 94にターボ復号処理 （誤り訂正処理） を行って軟出力データ 95 (同図（25)参照、 図 33には図示せず。） を出力すると共に、 硬判定処理を行って 硬判定結果データ 96 (同図（26)参照） を出力する。
なお、 硬判定結果データ 96は、 誤り訂正復号を行った結果のデータであり、 軟 出力データ 95は、硬判定結果データ 96とこの硬判定結果データ 96の信頼度情報 とで構成されたデータである。
CRC検出器 330yは、 硬判定結果データ 96の誤りを検出し、 誤りがあるか否か の判定結果である判定信号 50yをバッファ制御部 340yに与える。 また、 CRC検出 器 330yは、 硬判定結果データ 96の誤りを検出したとき、 送信側の誤り制御装置 100yに対してデータの再送を要求する。 なお、 図 33には、 再送要求を行う機能 部は図示されていない。
バッファ制御部 340yは、 判定信号 50y力 S "0K" を示すとき、 ノくッファ 350yを クリアし、 "NG" を示すとき、 合成部 270yのデータを保持する。
また、合成部 270yは、データ 92_1〜92_3が再送データであるとき、すなわち、 バッファ 350yにデータが保持されているとき、 それぞれ、 データ 92_1〜92_3と バッファ 350y に保持されているデータ 92— 1〜92— 3 とを合成したデータ 92— 1〜 92_3を出力する。 この合成されたデータ 92_1〜92_3は、 バッファ 350yに保持さ れる。
再送データ量 （パケットの数） を低減することを目的とした誤り制御方法及び 装置として、 従来から知られている "誤り制御方法及びその方法を使用する通信 システム" がある （例えば、 特許文献 1参照）。
この誤り制御方法は、 送信機 （送信側誤り制御装置） 力 S、 情報を誤り訂正符号 化して得た符号語を複数のパケットに分割して送信する。 受信機 （受信側誤り制 御装置） は、 受信した各パケットの信頼度を測定し、 該信頼度を基にする所定の 条件を満たした場合に前記送信機に対して再送要求を行い、 再送バケツトを含む 受信した複数のバケツトを合成し、 これにより得た符号語を復号する。
すなわち、 この受信側誤り制御装置は、 符号語全体の再送を要求するのではな く、 符号語を構成する複数のバケツトの内の信頼度の低いバケツトのみの再送を 要求する。 これにより、 再送するデータ量は低減する。
(特許文献 1 )
特開 2001-119426号公報
しかしながら、 図 29 (2)及び図 33に示した誤り制御装置 200x, 200yは、 誤り 訂正復号前の軟判定情報をバッファ 350yに保持するため、 バッファ 350yは "誤 り訂正符号の長さ" X "軟判定情報の量子化ビット数" の容量が必要になる。 すなわち、 送信データ長を "Ld"、 誤り訂正符号化の符号化率を " 1/3"、 軟判定 ビットの量子化ビット数を "Nr" ビッ卜とすると、 約 3 X Ld X Nr ビットのバッフ ァが必要となり、 バッファメモリ量が大きなものとなる。
例えば、 図 29 (2)に示したバッファ 350xの必要メモリ容量 M0は、 図 30 (21)に 示したように、 5 X 1004 X 3 = 15060 (ビット） である。 また、 図 33に示したバッ ファ 350yの必要メモリ容量 Mlは、 図 34 (22)に示したように、 5 X (1004+ 502 + 502) = 10040 (ビット） である。
また、 上記の再送データ量の低減を図った誤り制御方法においても、 再送デー タと誤り訂正復号前の軟判定情報を合成する方式を採用した場合、 必要とするバ ッファメモリ容量は、 図 29 (2)及び図 33に示した誤り制御装置と同様の大きさに 、 なる。
. 従って本発明は、誤り訂正符号化方式と自動再送要求（ARQ)方式とを組み合わせ た HARQを用いた受信側の誤り制御装置において、バッファのメモリ容量を削減す ることを課題とする。 発明の開示
図 1は、 上記の課題を解決するための本発明に係る受信側の誤り制御装置の原 理（1)〜（6)を体系的に示している。 原理（1)〜（5)の違いは、 基本的には、 "誤り検 出されたデータ" と "再送されたデータ" とを合成するために、 「合成部が合成す るデータは何か」、 「バッファが保持するデータは何か」、 「バッファに保持された データをどのように変換して合成部に与えるか」、及び「合成するデータのビット を制限するか否か（例えば、データは組織ビットのみ又はデータのビット数制限）」 である。
原理（6)は、原理（1)〜（5)とは異なり、誤りが検出されたデータを一時記憶する バッファを他のメモリと共有することでバッファのメモリ容量を削減するもので ある。
原理（1)〜（6)の概略的な動作を以下に説明する。
原理（1)
ステップ T100, T110：少なくとも組織ビットに該当する情報をバッファに保持 するものであり、 この原理（1)では、 バッファが、 誤り訂正復号結果の硬判定結果 データ（組織ビットに該当する）を保持する。 ステップ T120：誤り訂正複号器に ^する符^ すなわち、 送信側の爵り制 御装置と同様の誤り訂正符号器が、 バッファに保持された硬判定結果デーグを再 符号化する。
ステップ T130：合成部が、 "再送された軟判定情報" と "再符号化されたデータ" とを合成する。
なお、 この原理（1)は、 組織符号及び非組織符号共に適用可能である。
原理（2)
ステップ T200, T210：原理（1)と同様に、 少なくとも組織ビッ トに該当する情報 をバッファに保持するものであり、 この原理（2)では、 バッファが、 誤り訂正復号 器からの軟出力データを保持する。
ステップ T220：軟入力軟出力符号器が、 軟出力データを元の軟判定情報に再符 号化する。
ステップ T230：合成部が、 "再送された軟判定情報" と "再符号化された軟判定 情報" を合成する。
なお、 この原理（2)は、 組織符号及び非組織符号共に適用可能である。
原理（3)
ステップ T300, T310：組織ビッ トに該当する情報をバッファに保持するもので あり、 原理（2)と同様に、 バッファが、 誤り訂正復号結果の軟出力データを保持す る。
ステップ T320：合成部が、 "再送された軟判定情報の組織ビッ ト" と "軟出力デ ータ （軟判定情報）" を合成する。
なお、 この原理（3)は、 組織符号のみ適用可能である。
原理 (4)
ステップ T400, T410：組織ビッ トに該当する情報をバッファに保持するもので あり、 バッファが、 量子化された軟判定情報の組織ビットを保持する。
ステップ T420：合成部が、 "再送された軟判定情報の組織ビッ ト" と "バッファ が保持している軟判定情報の組織ビッ ト" とを合成する。
なお、 この原理（4)は、 組織符号のみに適用可能である。
また、 バッファが、 さらに、 組織ビッ トのビッ ト数を制限して記憶するように 原理（5)
ステップ T500：バッファが、 量子化された軟判定情報をビッ ト制限して保持す る。
ステップ T510：合成部が、 "再送された軟判定情報" と "バッファに保持された ビッ ト制限された軟判定情報" とを合成する。
なお、 この原理（5)は、 組織符号及び非組織符号共に適用可能である。
原理（6)
ステップ T600： ターボ復号器が元来備えている受信データ格納用メモリを HARQ 用のバッファとしても使用する。
上記の課題を解決するため、 本発明の誤り制御装置は、 符号データの誤りを訂 正して硬判定結果データに復号する誤り訂正復号器と、 該硬判定結果データを記 憶するバッファと、 該硬判定結果データに誤りが有るか否かを検出し、 誤りが有 るとき、 該符号データの再送を要求する符号誤り検出器と、 該硬判定結果データ を、 該符号データの符号化方式と同じ誤り訂正符号化で再符号データに符号化す る再符号器と、 該再送された符号データと該再符号データとを合成した符号デー タを該誤り訂正復号器に与える合成部とを備えたことを特徴としている。
すなわち、 本発明の誤り制御装置は、 上記の原理（1)に基づき、 誤り訂正復号器 力 符号データの誤りを訂正して、 硬判定結果データに復号する。 この硬判定結 果データは、 バッファに記憶される。 符号誤り検出器は、 硬判定結果データに誤 りが有るか否かを検出し、 誤りがあるとき、 該符号データの再送を送信側の誤り 制御装置に要求する。
再符号器は、 硬判定結果データを、 符号データの符号化方式と同じ誤り訂正符 号化で再符号データに符号化する。 合成部は、 再送された符号データと該再符号 データとを合成した符号データを該誤り訂正復号器に与える。
これにより、 バッファは硬判定結果データ （例えば、 図 30 (24)の硬判定結果デ ータ 74参照） のみを記憶すればよくなり、 バッファのメモリ容量は、 従来の誤り 制御装置のように、 軟判定情報 （例えば、 図 30 (21)の必要なメモリ容量 M0参照） をバッファに記憶する必要がなくなるのでバッファ容量を大幅に削減できる。 また、 上記の課題を解決するため、 本発明の誤り制御装置は、 符号データの誤 りを訂正して軟出力データと硬判定結果データに復号する誤り訂正復号器と、 該 軟出力データを記憶するバッファと、 該硬判定結果データに誤りが有るか否かを 検出し、 誤りがあるとき、 該符号データの再送を要求する符号誤り検出器と、 該 軟出力データを、 該誤り訂正復号器の復号方式に対応した符号化方式で軟情報を 持つ再符号データ （以降では再軟符号データと呼ぶことがある。） に符号化する軟 入力軟出力符号器と、 該再送された符号データと該再軟符号データとを合成した 符号データを該誤り訂正復号器に与える合成部とを備えたことを特徴としている。 すなわち、 本発明の誤り制御装置は、 上記の原理（2)に基づき構成されており、 誤り訂正復号器が、受信した符号データの誤りを訂正して軟出力データ（例えば、 図 30 (23)の軟出力データ 73参照） と硬判定結果データに復号する。 この軟出力 データは、 バッファに記憶される。 符号誤り検出器は、 硬判定結果データに誤り が有るか否かを検出し、 誤りがあるとき、 送信側の誤り制御装置に対して符号デ ータの再送を要求する。
軟入力軟出力符号器は、 軟出力データを、 該誤り訂正復号器の復号方式に対応 した符号化方式で再軟符号データに符号化する。 合成部は、 再送された符号デー タと再軟符号データとを合成した符号データを誤り訂正復号器に与える。
これにより、 バッファは軟出力データを記憶すればよくなり、 バッファの必要 メモリ容量は、 従来の誤り制御装置のように、 軟判定情報 （図 30 (21)の従来例で 必要なメモリ容量 M0参照）をバッファに記憶する必要がなくなるのでバッファ容 量を削減できる。
また、 上記の課題を解決するため、 本発明の誤り制御装置は、 第 1の符号デー タを第 1の組織ビッ トとパリティビッ トとに分離するビッ ト分離部と、 硬判定結 果データに誤りが有るか否かを検出し、 誤りが有るとき、 該第 1の符号データの 再送を要求する符号誤り検出器と、 再送された該第 1の符号データの該第 1の組 織ビットと誤り訂正復号器が出力した軟出力データとを第 2の組織ビットに合成 する組織ビッ ト合成部と、 該第 2の組織ビッ トと該パリティビッ トを第 2の符号 データに多重するビッ ト収集部と、 該第 2の符号データの誤りを訂正して該軟出 力データ及び該硬判定結果データに復号する誤り訂正復号器と、 該軟出力データ を記憶するバッファとを備えたことを特徴としている。
すなわち、 本発明の誤り制御装置は、 上記の原理（3)に基づき構成されており、 ビッ ト分離部 （ビッ ト ·セパレータ） は、 第 1の符号データ （軟判定情報） を第 1の組織ビッ トとパリティビッ トとに分離する。 符号誤り検出器は、 硬判定結果 データに誤りが有るか否かを検出し、 誤りがあるとき、 第 1の符号データの再送 を要求する。
誤り訂正復号器は、 第 2の符号データ （軟判定情報） の誤りを訂正して軟出力 データ及ぴ上記の硬判定結果データに復号する。 この軟出力データは、 バッファ に記憶される。
組織ビッ ト合成部は、 硬判定結果データに誤りがあるとき再送された第 1の符 号データに含まれる第 1の組織ビッ トと後述する軟出力データとを合成して第 2 の組織ビットを出力する。 ビッ ト収集部 （ビッ ト · コレクタ） は、 軟出力データ とパリティビッ トを多重して第 2の符号データを出力する。
これにより、 バッファは軟出力データ （例えば、 図 34 (25)参照） を記憶すれば よくなり、 バッファの必要メモリ容量は、 従来の誤り制御装置のように、 軟判定 情報 （例えば、 図 34 (22)の必要のメモリ容量 Ml 参照） をバッファに記憶する必 要がなくなり、 バッファ容量を削減できる。
また、 上記の課題を解決するため、 本発明の誤り制御装置は、 第 1の符号デー タを第 1の組織ビッ 卜とパリティビッ トとに分離するビッ ト分離部と、 該第 1の 組織ビッ トのビッ ト数を制限した第 2の組織ビッ トを出力するビット制限部と、 第 2の組織ビッ トを記憶するバッファと、 硬判定結果データに誤りが有るか否か を検出し、 誤りがあるとき、 該第 1の符号データの再送を要求する符号誤り検出 器と、 再送された第 1の符号データの第 1の組織ビッ トと該第 2の組織ビッ トと を第 3の組織ビッ トに合成する組織ビット合成部と、 該第 3の組織ビッ 卜と該パ リティビッ トと多重して第 2の符号データを生成するビッ ト収集部と、 該第 2の 符号データの誤りを訂正して該硬判定結果データに復号する誤り訂正復号器とを 備えたことを特徴としている。
すなわち、 本発明の誤り制御装置は、 上記の原理（4)に基づき構成されており、 ビッ ト分離部 （ビッ ト 'セパレータ） は、 第 1の符号データ （軟判定情報） を第 lの組織ビットとパリティビッ トとに分離する。 ビッ ト制限部は、 第 1の ¾a織ビ ッ トのビッ ト数を制限した第 2の組織ビッ トをバッファに与え、 この第 2の組織 ビッ トをバッファは記憶する。
符号誤り検出器は、 硬判定結果データに誤りが有るか否かを検出し、 誤りがあ るとき、 該第 1の符号データの再送を要求する。
組織ビッ ト合成部は、 再送された第 1の符号データの第 1の組織ビッ トと第 2 の組織ビッ トとを第 3の組織ビッ トに合成する。 ビッ ト収集部 （ビッ ト . コレク タ） は、 第 3の組織ビットと該パリティビットとを第 2の符号データ （軟判定情 報） に多重する。 誤り訂正復号器は、 第 2の符号データの誤りを訂正して硬判定 結果データに復号する。
これにより、バッファは、 ビッ ト数が制限された組織ビッ ト （例えば、図 30 (21) の組織ビッ ト 71_1の中のビッ ト数が制限されたビッ ト）のみを記憶すればよくな り、 バッファのメモリ容量は、 従来の誤り制御装置のように、 軟判定情報 （同図 (21)の必要なメモリ容量 M0参照） をバッファに記憶する必要がなくなり、 バッフ ァ容量を削減できる。
なお、 ビット制限には、 ビットを制限せず組織ビッ トの全てを用いる場合も含 まれる。 この場合においても、 バッファの容量は削減される。
また、 上記の課題を解決するため、 本発明の誤り制御装置は、 第 1の符号デー タのビッ ト数を制限した第 2の符号データを出力するビッ ト制限部と、 該第 2の 符号データを記憶するバッファと、 硬判定結果データに誤りが有るか否かを検出 し、 誤りがあるとき、 該第 1の符号データの再送を要求する符号誤り検出器と、 再送された第 1の符号データと該第 2の符号データとを第 3の符号データに合成 する合成部と、 該第 3の符号データの誤りを訂正して該硬判定結果データに復号 する誤り訂正復号器とを備えたことを特徴としている。
すなわち、 本発明の誤り制御装置は、 上記の原理（5)に基づき構成されており、 ビッ ト制限部は、 第 1の符号データ （軟判定情報） のビッ ト数を制限した第 2の 符号データ （軟判定情報） をバッファに与える。 この第 2の符号データをバッフ ァは記憶する。
符号誤り検出器は、 硬判定結果データに誤りが有るか否かを検出し、 誤りがあ るとき、 第 1の符号データの再送を要求する。 合成部は、 再送された第 1の符号 データとバッファに記憶された第 2の符号データとを第 3の符号データ （軟判定 情報） に合成する。 誤り訂正復号器は、 第 3の符号データの誤りを訂正して硬判 定結果データに復号する。
これにより、バッファは、 ビッ ト数が制限された符号データ （例えば、図 30 (21) のビッ ト数を制限したもの） のみを記憶すればよい。 したがって、 バッファの必 要メモリ容量は、 従来の誤り制御装置のように、 全ての符号データを記憶するた めに必要なメモリ容量 （図 30 (21)の必要なメモリ容量 M0参照） より削減するこ とができる。
さらに、 上記の課題を解決するため、 本発明の誤り制御装置は、 受信した第 1 の符号データを格納するメモリを備え、 該第 1の符号データの誤りを訂正して復 号した硬判定結果データを出力する誤り訂正復号器と、 該硬判定結果データに誤 りが有るか否かを検出し、 誤りがあるとき、 第 2の符号データの再送を要求する 符号誤り検出器と、 再送された該第 2の符号データと該メモリに記憶された該第 1の符号データとを合成した第 3の符号データを該メモリに与える合成部とを備 えたことを特徴としている。
すなわち、 本発明の誤り制御装置は、 上記の原理（6)に基づき構成されており、 誤り訂正復号器、 例えば、 ターボ復号器は、 受信した第 1の符号データ （軟判定 情報） を格納するメモリを備えている。 そして、 誤り訂正復号器は、 メモリに記 憶された第 1の符号データの誤りを訂正して復号した硬判定結果データを出力す る。 符号誤り検出器は、 硬判定結果データに誤りが有るか否かを検出し、 誤りが あるとき、 符号データの再送を要求する。
合成部は、 再送された第 2の符号データとメモリに記憶された第 1の符号デー タとを合成し、 合成された第 3の符号データは、 メモリに記憶される。 誤り訂正 復号器は、 メモリに記憶された第 3の符号データの誤りを訂正して復号した硬判 定結果データを出力する。
これにより、 誤り訂正復号器、 例えばターボ復号器が元来備えている受信デー タ格納用メモリを HARQ用のバッファとしても使用することが可能になり、バッフ ァが削減できる。 また、上記の本発明において、該誤り訂正復号器及び該再符号器を、それぞれ、 ターボ復号器及びターボ符号器とすることができる。
また、 上記の本発明において、 該軟入力軟出力符号器が、 該軟出力データをそ の符号と絶対値に分離する符号 '絶対値分離回路を用いて、 該符号に対して、 該 誤り訂正復号器に対応する送信側の誤り訂正符号器と等価な演算を行う誤り訂正 符号器と、 該誤り訂正符号器の符号化結果に該絶対値を乗算して該軟符号データ を出力することができる。
また、 上記の本発明において、 該軟入力軟出力符号器は、 該軟出力データの符 号の乗算と絶対値の加算を行う符号乗算/絶対値加算器を用いて、該符号及び絶対 値加算結果に対して、 該誤り訂正復号器に対応する送信側の誤り訂正符号器と等 価な演算を行う誤り訂正符号器を備えることができる。
また、 上記の発明において、 該軟入力軟出力符号器は、 該軟出力データの乗算 を行う乗算器を用いて、 該乗算結果に対して、 該誤り訂正復号器に対応する送信 側の誤り訂正符号器と等価な演算を行う誤り訂正符号器を備えることができる。 また、 上記の発明において、 該再送された符号データに重み付けを行って該合 成部に与える第 1の重み付け部と、 該再符号データに重み付けを行って該合成部 に与える第 2の重み付け部とをさらに備えることができる。
また、 上記の発明において、 該再送された符号データに重み付けを行って該合 成部に与える第 1の重み付け部と、 該再軟符号データに重み付けを行って該合成 部に与える第 2の重み付け部とをさらに備えることができる。
また、 上記の発明において、 該再送された該第 1の符号データの該第 1の組織 ビットに重み付けを行って該合成部に与える第 1の重み付け部と、 該軟出力デー タに重み付けを行って該合成部に与える第 2の重み付け部とをさらに備えること ができる。
また、 上記の発明において、 該再送された第 1の符号データの該第 1の組織ビ ットに重み付けを行って該合成部に与える第 1の重み付け部と、 該第 2の組織ビ ッ卜に重み付けを行って該合成部に与える第 2の重み付け部とをさらに備えるこ とができる。
さらに、 上記の発明において、 該再送された第 1の符号データに重み付けを行 つて該合成部に与える第 1の重み付け部と、 該第 2の符号データに重み付けを行 つて該合成部に与える第 2の重み付け部とをさらに備えることができる。 図面の簡単な説明
図 1は、 本発明に係る誤り制御装置の原理（1)〜（6)を示した図である。
図 2は、 本発明に係る誤り制御装置の実施例（ 1)を示したブロック図である。 図 3は、本発明に係る誤り制御装置の実施例（ 1)におけるデータ例を示した図で ある。
図 4は、 本発明に係る誤り制御装置における再符号器 （ターボ符号器） の実施 例を示したブロック図である。
図 5は、 本発明に係る誤り制御装置の実施例（2)を示したブロック図である。 図 6は、 本発明に係る誤り制御装置の実施例（3)を示したプロック図である。 図 7は、本発明に係る誤り制御装置の実施例（3)におけるデータ例を示した図で ある。
図 8は、 本発明に係る誤り制御装置の実施例（4)を示したブロック図である。 図 9は、本発明に係る誤り制御装置の実施例（4)におけるデータ例を示した図で ある。
図 1 0は、 本発明に係る誤り制御装置における SIS0ターボ符号器の構成例（1) を示したブロック図である。
図 1 1は、 本発明に係る誤り制御装置における SIS0ターボ符号器の構成例 (2) を示したブロック図である。
図 1 2は、 本発明に係る誤り制御装置における SIS0ターボ符号器の構成例（3) を示したブロック図である。
図 1 3は、 本発明に係る誤り制御装置の実施例（5)を示したブロック図である。 図 1 4は、本発明に係る誤り制御装置の実施例（5)におけるデータ例を示した図 である。
図 1 5は、 本発明に係る誤り制御装置の実施例（6)を示したブロック図である。 図 1 6は、本発明に係る誤り制御装置の実施例（6)におけるデータ例を示した図 である。 図 1 7は、 本発明に係る誤り制御装置の実施例（7)を示したブロック図である。 図 1 8は、本発明に係る誤り制御装置の実施例（7)におけるデータ例を示した図 である。
図 1 9は、 本発明に係る誤り制御装置の実施例（8)を示したブロック図である。 図 2 0は、本発明に係る誤り制御装置の実施例（8)におけるデータ例を示した図 である。
図 2 1は、 本発明に係る誤り制御装置の実施例（9)を示したブロック図である。 図 2 2は、本発明に係る本発明に係る誤り制御装置の実施例（9)におけるデータ 例を示した図である。
図 2 3は、本発明に係る誤り制御装置の実施例（10)を示したブロック図である。 図 2 4は、 本発明に係る本発明に係る誤り制御装置の実施例（10)におけるデー タ例を示した図である。
図 2 5は、本発明に係る誤り制御装置の実施例（11)を示したプロック図である。 図 2 6は、 本発明に係る本発明に係る誤り制御装置の実施例（11)におけるデー タ例を示した図である。
図 2 7は、本発明に係る誤り制御装置の実施例（ 12)を示したブロック図である。 図 2 8は、本発明に係る誤り制御装置の実施例（13)を示したプロック図である。 図 2 9は、一般的な送信側及び受信側の誤り制御装置の構成例（1)を示したプロ ック図である。
図 3 0は、 一般的な送信側及び受信側の誤り制御装置におけるデータ例を示し た図である。
図 3 1は、一般的な送信側の誤り制御装置の構成例（2)を示したプロック図であ る。
図 3 2は、一般的な送信側の誤り制御装置におけるデータ例を示した図である。 図 3 3は、一般的な受信側の誤り制御装置の構成例（2)を示したプロック図であ る。
図 3 4は、一般的な受信側の誤り制御装置におけるデータ例を示した図である。 符号の説明
100, lOOx, 100y 送信側誤り制御装置 200, 200a〜200m， 200x, 200y 受信側誤り制御装置
11 インタリーバ 12, 12_1 , 12_2 スィッチ 13_1〜13_8 EX0R演算器 14— 1〜14— 6 遅延回路 21 インタ リーバ
22_1 , 22_2 符号 ·絶対値分離回路 23_1 , 23—2 スィツチ 24_1〜24— 12 乗算器 25—1〜25— 6 遅延回路 31 インタリーバ 32, 32_1〜32_4 スィッチ
33_1〜33_8 符号乗算/絶対値加算器
34—1 , 34—4 1/3除算器 34— 2， 34—5 1/2除算器
34_3, 34—6 1/5除算器 35— 1〜35— 6 遅延回路
41 インタリーバ 42— 1〜42_4 スィッチ
43— 1〜43_8 乗算器 44—1， 44_2 立方根演算器
45— 1〜45— 6 遅延回路
46_1 , 46_2 絶対値の平方根演算器 47_1， 47_2 5乗根演算器
50, 50a〜50f, 50x, 50y 判定信号 60 送信データ
6.1 誤り検出符号データ 62 誤り訂正符号データ
63 変調データ 70 復調データ
71_1 , 71a— 1 組織ビッ ト系列データ、 組織ビッ ト
7し 2 第 1パリティビット系列データ、 第 1パリティビッ ト
71_3 第 2パリティビット系列データ、 第 2パリティビッ ト
72 軟判定情報 73, 73a 軟出力データ
74, 74a, 74x 硬判定結果データ」 75 データ再送要求 80 送信データ 81 誤り検出符号データ
82 誤り訂正符号データ、 ターボ符号データ
83_1 組織ビッ ト系列データ、 組織ビッ ト
83—2 第 1パリティビット系列データ、 第 1パリティビッ ト
83— 3 第 2パリティビッ ト系列データ、 第 2パリティビッ ト
84— 1 組織ビッ ト系列データ、 組織ビッ ト
84_2 第 1パリティビット系列データ、 第 1パリティビッ ト 84— 3 第 2パリティビッ ト系列データ、 第 2パリティビッ ト
85_1 組織ビッ ト系列データ、 組織ビッ ト
85_2 第 1パリティビッ ト系列データ、 第 1パリティビッ ト
85— 3 第 2パリティビッ ト系列データ、 第 2パリティビット
86, 87 データ 88 変調データ、 受信データ
90 データ
91_1 組織ビッ ト系列データ、 組織ビッ ト
9し 2 第 1パリティビッ ト系列データ、 第 1パリティビッ ト
91_3 第 2パリティビッ ト系列データ、 第 2パリティビット
92 軟判定情報
92_1 組織ビッ ト系列データ、 組織ビッ ト
92—2 第 1パリティビッ ト系列データ、 第 1パリティビッ ト
92— 3 第 2パリティビット系列データ、 第 2パリティビッ ト
93_1 組織ビット系列データ、 組織ビット
93_2 第 1パリティビッ ト系列データ、 第 1パリティビッ ト
93— 3 第 2パリティビッ ト系列データ、 第 2パリティビッ ト
94 軟判定情報
95, 95a 軟出力データ 96， 96a 硬判定結果データ
97a〜97d 再符号化データ 98， 99 重み指定信号 110 誤り検出符号器、 CRC付加器
120 誤り訂正符号器、 ターボ符号器 130 ビッ ト ·セパレータ 140 第 1 レート ' マッチング部 141 RM_P1— 1部
142 RM_P2_1部 150 仮想 IRバッファ
160 第 2 レート ' マッチング部 161 RM— S部
162 RM— P1— 2部 163 RM— P2— 2部
170 ビッ ト . コレクタ 180 HS- DSCHインタリーバ
190 変調部
210, 210_l〜210_n, 210y， 210y_l〜210y_n 逆拡散部
211, 211— 1〜211— n 逆拡散部 220， 220y レイク合成部 221 レイク合成部 230, 230x, 230y 復調部
231 パイロット復調部（SIR推定） 240, 240y ディンタリーバ、
250, 250y ビッ ト 'セパレータ、 S/P変換部
260, 260y 第 2 レート 'マッチング部 261 RM— S部
262 RM_P1— 2部 263 RM_P2_2部
270x, 270y 合成部
280, 280y 第 1 レート 'マッチング部
281 RM_P1_1部 282 RM— P2— 1部
290, 290y ビッ ト · コレクタ、 P/S変換部
300 重み付け部 301 重み付け部
310 合成部 320, 320x, 320y 誤り訂正復号器
330, 330x, 330y CRC検出器、 符号誤り検出器
340, 340x, 340y バッファ制御部 350, 350x, 350y ノくッファ 360 再符号器 361 第 1符号器
362 第 2符号器 370, 370x 重み付け部
371 重み付け部 380 SIR推定値保持用バッファ 410 バッファ制御部 420 バッファ
430， 430a〜430c SISO符号器、 軟入力軟出力符号器、 SIS0ターボ符号器
431a, 432a, 431b, 432b, 431c, 432c 符号器
440 重み付け部 510 重み付け部
520 合成部 530 バッファ制御部
540 バッファ 550 重み付け部
610 重み付け部 620 合成部
630 ビット制限部 640 バッファ制御部
650 バッファ 660 重み付け部
710 重み付け部 720 合成部
730 ビット制限部 740 バッファ制御部
750 バッファ 760 重み付け部
810 重み付け部 820 合成部 830 誤り訂正復号器、 ターボ復号器 831 メモリ、 バッファ 832 バッファ制御部 840 重み付け部
S， S' 組織ビット系列データ、 組織ビッ ト
P1 第 1パリティビッ ト系列データ、 第 1パリティビッ ト
P2 第 2パリティビッ ト系列データ、 第 2パリティビッ ト
MO, Ml 従来の必要メモリ容量
Μ2〜Μ7 ' 本発明における必要メモリ容量
図中、 同一符号は同一又は相当部分を示す。 発明を実施するための最良の形態
実施例（1)
図 2は、 本発明に係る誤り制御装置 200aの実施例（1)を示しており、 この実施 例（1)は、 3GPP に規定されている送信系に対する受信系に適用した場合の例を示 している。 誤り制御装置 200aの逆拡散部 210_l〜210_n (以後、 符号 210で総称 することがある。） から第 2レート 'マッチング部 260までの構成は、 図 33に示 した従来の誤り制御装置 200yと同様である。
誤り制御装置 200aが、 従来の誤り制御装置 200yと異なる点は、 合成部 310が 第 2レート 'マッチング部 260 と第 1 レート 'マッチング部 280との間に接続さ れる代わりに、 ビット ·コレクタ 290と誤り訂正復号器 320の間に重み付け部 300 を経由して接続され、 第 2レート 'マッチング部 260 と第 1 レート 'マッチング 部 280とが直接接続されていることである。
また、 バッファ 350が、 合成部 310に直接接続される代わりに、 誤り訂正復号 器 320に接続され、 硬判定結果データ 96を入力していることも異なっている。
さらに、 バッファ 350の出力側には、 バッファ 350に記憶された硬判定結果デ ータ 96aを誤り訂正復号器 320に対応する符号化を行う再符号器（Re- encoder) 360 が接続され、 この再符号器 360の出力信号再符号化データ 97aが重み付け部 370 を経由して合成部 310に与えられていることも誤り制御装置 200yと異なっている。 なお、 再符号器 360は、 送信側の誤り制御装置で用いている符号器と同一の符 号器を用いればよい。 図 3 (20)〜（26)は、本実施例（1)においてターボ符号を用いた場合のデータ例を 示しており、 従来の誤り制御装置 200y における図 34 (20)〜（26)に示したデ'ータ 例と同様である。 ただし、 同図には、 データに関連付けて、 図 2に示したノ ッフ 了 350、 再符号器 360、 重み付け部 370, 300、 及び合成部 310が示されてレ る。 図 3を参照して実施例（1)の動作を以下に説明する。
逆拡散部 210から第 2 レート 'マッチング部 260までの動作は、 図 33に した 従来の受信側の誤り制御装置 200yの動作と同様である。 第 2レート 'マッチング 部 260の出力データ 92_1〜92_3は、 第 1 レート 'マッチング部 280を経由してビ ッ ト . コレクタ 290に与えられる。
ビッ ト ·コレクタ 290は、データ 93— 1〜93_3を収集した軟判定情報 94 (図 3 (24) 参照） を重み付け部 300に与える。 重み付け部 300は、 軟判定情報 94に重み付け を加えたデータを合成部 310に与える。
受信した軟判定情報 94が最初のデータであるとき、又は前回の受信で誤り検出 されないデータであるとき、 バッファ 350がクリアされている。 合成部 310は、 重み付け部 370を経由したデータ入力が無いため、軟判定情報 94をそのまま誤り 訂正復号器 320に与える。
合成部 310 は、 前回の受信で誤りが検出されたとき、 すなわち、 バッファ 350 が硬判定結果データ 96aを保持しているときは、 それぞれ、 重み付けされ再送さ れた軟判定情報 94及び再符号化データ 97a を合成したデータを誤り訂正復号器 320に与える。
なお、 重み付け部 300， 370における重み付けは、 再送された軟判定情報 94及 び再符号化データ 97aを、 それぞれの S/N等に基づいて行われる。
誤り訂正復号器 320は、 合成部 310からのデータを復号して、 軟出力データ 95 (図 3 (25)参照、 図 2では図示せず。） 及び硬判定結果データ 96 (図 3 (26)参照） を出力する。
CRC検出器 330は、 硬判定結果データ 96に誤りが有るか否かを判定し、 誤りが ある場合、 データ再送要求 （図示せず） を送信側の誤り制御装置 100y (図 31参 照） に送信してデータの再送を要求する。
また、 CRC検出器 330は、 判定結果を示す判定信号 50をバッファ制御部 340に 与える。 バッファ制御部 340は、 判定信号 50が "0K (誤りがなレ、） "を示すとき、 ノくッファ 350をクリアし、 "NG (誤りがある）" を示すとき、 バッファ 350に硬判 定結果データ 96を保持する。
これにより、 バッファ 350の必要メモリ容量 M2 = 1000ビッ ト （図 3 (26)参照） となり、 従来の必要メモリ容量 Ml = 10040 ビッ ト （同図（22)参照、 ここでは仮想 1Rバッファの容量が符号化率 1/2に対応している場合の数値例を示している） と 比較すると、 1000/10040 1/10になる。 すなわち、 バッファに必要なメモリ量は Ld ビッ トとなり、 従来例の約 l/ (2 X Nr)倍の容量となる。 ここで、 Ldは送信デー タ長、 Nrは軟判定情報の量子化ビッ ト数である。
なお、 実施例（1)では、 ターボ符号のような組織符号だけでなく、 非組織符号に も適用可能である。
図 4は、 図 2に示した再符号器 360の構成例を示している。 この再符号器 360 は、 特に誤り訂正符号としてターボ符号が使われている場合を示しており、 図 31 に示した送信側のターボ符号器 120と同様のものである。
再符号器 360は、 バッファ 350に記憶された硬判定結果データ 96aを入力し、 組織ビッ ト系列データ S、 第 1パリティビッ ト系列データ Pl、 及び第 2パリティ ビッ ト系列データ P2を出力する。
再符号器 360は、 硬判定結果データ 96aを入力して組織ビッ ト系列データ S及 び第 1パリティビッ ト系列データ P1を出力する第 1符号器 361 と、硬判定結果デ —タ 96aをインタリーブするインタリーバ 11 と、インタリーブされた硬判定結果 データ 96aを入力して組織ビッ ト系列データ （このデータの内、 テール部以外は 実際には使用されない） S'及び第 2パリティビッ ト系列データ P2を出力する第 2 符号器 362で構成されている。
符号器 361は、 直列接続されたスィツチ 12_1、 EX0R演算器 13_1、 及び遅延回 路 14— 1〜14_3と、 EX0R演算器 13_1及び遅延回路 14—1の出力信号を入力する EX0R 演算器 13_2 と、 この EX0R演算器 13—2の出力信号と遅延回路 14_3の出力信号を 入力して第 1パリティビッ ト系列データ P1を出力する EX0R演算器 13_4と、遅延 回路 14—2及び 14_3の出力信号を入力し、 EX0R演算器 13_1又はスィツチ 12_1の 入力端子に演算結果を与える EX0R演算器 13_3で構成されている。 なお、 スイツ チ 12_1の出力信号は組織ビッ ト系列データ Sまたはテールビッ トである。
第 1符号器 361 と第 2符号器 362との構成は同一である。
実施例（2)
図 5は、 本発明の誤り制御装置 200bの実施例（2)を示している。 この誤り制御 装置 200b は、 図 2に示した実施例（1)の誤り制御装置 200a に SIR (Signal to Interference Ratio)推定機能部を追加したものである。
すなわち、 誤り制御装置 200bは、 誤り制御装置 200aに、 逆拡散部 210、 レイ ク合成部 220、 及び復調部 230と、 それぞれ、 同様な逆拡散部 211、 レイク合成部 221、及びパイロッ ト復調部（SIR推定） 231、 並びに SIR推定値保持用バッファ 380 が附加されたものである。
これらの逆拡散部 211、 レイク合成部 221、 パイロッ ト復調部（SIR推定） 231及 び SIR推定値保持用バッファ 380は、 SIR推定機能部であり、 'データ 88のパイ口 ッ ト信号の SIR推定を行い、 重み付け部 301及び 371に対して重みを指定する。 すなわち、再送された軟判定情報 94とバッファ 350が保持している硬判定結果 データ 96aの再符号化データ 97aとを合成するときのそれぞれの重み付けは、 受 信データ 88の SIR (S/N)に応じて行う。
逆拡散部 211、 レイク合成部 221、 及びパイ口ッ ト復調部 231 は、 受信データ 88のパイロッ ト信号を復調し、 パイロッ ト復調部 231は、 パイロット信号に含ま れる信号成分と雑音成分を推定し、その比を計算することにより SIRを推定する。 SIR推定値保持用バッファ 380は、 合成時に用いるために、 過去の SIR推定結果 を記憶している。
パイ口ッ ト復調部 231及び SIR推定値保持用バッファ 380は、 それぞれ、 SIR 推定結果に基づき、 重み付け部 301 及び 371 に重みを指定する重み指定信号 98 及び 99を与える。
実施例（2)においては、 実施例（1)と同様に、 バッファ 350の必要容量は、 従来 の必要容量の約 1/10である。
実施例（3)
図 6は、 本発明に係る誤り制御装置の実施例（3)を示している。 この実施例（3) は、 図 2に示した実施例（1)におけるディンタリーバ及びレート ·マッチングを行 わず、 通信方式も一般的な復調を行う例を示している。
したがって、 この実施例（3)には、図 2に示した実施例（1 )における逆拡散部 210、 レイク合成部 220、 ディンタリーバ 240、 ビッ ト .セパレータ 250、 第 2レート ' マッチング部 260、 第 1 レート ·マッチング部 280、 及びビッ ト ' コレクタ 290 が無く、 復調部 230と重み付け部 300とが直接接続されている。 また、 実施例（3) における動作は、 復調方式が異なることと、 ディンタリーバ及びレート .マッチ ングを行わない以外は実施例（1)と同様である。
なお、 実施例（3)に対応する送信側の誤り制御装置は、 図 29 ( 1)に示した誤り制 御装置 ΙΟΟχである。
図 7は、 実施例（3)におけるデータ例を示しており、 このデータ例は、 特に誤り 訂正符号としてターボ符号を用いた場合を示している。 また、 同図には、 従来例 の必要メモリ容量 M0 と比較するため S/P変換されたデータ 71— 1〜71_3が示され ている。
また、 同図には、 バッファ 350の必要メモリ容量 M2と従来例の必要メモリ容量 M0 との関係を理解し易くするため、 図 6に示したバッファ 350、 再符号器 360、 重み付け部 370、 合成部 310、 及び重み付け部 300が示されている。
バッファ 350は、 同図（24)の硬判定結果データを記憶する。 従って、 実施例（3) におけるバッファ 350の必要メモリ容量 M2 ( = 1000ビッ ト）は、従来の必要メモリ 容量 M0 ( = 15060ビッ ト）の約 1/15である。
すなわち、バッファに必要なメモリ量 M2は、 Ldビッ トとなり、従来例の約 1/ (3 X Nr)倍の容量となる。 ここで、 Ldは送信データ長、 Nrは軟判定情報の量子化ビ ッ ト数である。
実施例 (4)
図 8は、本発明の誤り制御装置 200dの実施例（4)を示している。 この実施例 (4) 力 図 2に示した実施例（1)と異なる点は、 バッファ 420が硬判定結果データ 96 の代わりに軟出力データ 95を記憶することである。
実施例（4)の構成は、 バッファ 420 が誤り訂正復号器 320 からの軟出力データ 95 を記憶し、 この記憶された軟出力データ 95a は、 軟入力軟出力符号器（SIS0 encoder： Soft Input Soft Output encoder) 430に与えられ、 SISO符号器 430の 再符号化データ 97bが重み付け部 440に与えられる以外は、実施例（1)の構 と同 様である。
図 9は、 実施例（4)におけるデータ例を示している。 このデータ例は、 図 3に示 した実施例（1)と同様にターボ符号のデータ例である力 バッファ 420が記'隱する データ力 図 9 (26)の硬判定結果データ 96の代わりに同図（25)の軟出力データ 95 を記憶する点が異なっている。
バッファ 420 、保持する軟出力データ 95の量子化ビッ ト数を Mとすると、 バ ッファ 420の必要メモリ容量 M3は、 Ld X M ビッ トとなり、 従来の必要メモリ容量 Ml の約 Mパ 3 X Nr) 倍の容量となる。 なお、 "Ld" は送信データ長、 "Nr" は軟判 定情報の量子化ビッ ト数である。
したがって、 実施例（4)におけるバッファ 420 の必要メモリ容量 M3 = 800O (8 X 1000)ビッ ト（M = 8の場合）であり、従来の必要メモリ容量 Mlの 8000/10040 8/10 となる。
なお、 実施例（4)はターボ符号のような組織符号だけでなく、 非組織符号にも適 用可能である。
図 10は、 図 8に示した SIS0符号器 430aの構成例（1)を示している。 この SIS0 符号器 430aは、軟出力データを従来のターボ符号器の符号化結果に乗算するよう に構成されている。
SIS0符号器 430aは、 軟出力データ 95aを軟入力データとして入力して組織ビ ッ ト系列データ S及び第 1パリティビッ ト系列データ P1 を出力する符号器 431a と、 該軟入力データをインタリーブするインタリーバ 21 と、 このインタリーバ 21の出力信号を入力して組織ビッ ト系列データ S' (テール部以外は本実施例（4) では使用しない） と第 2パリティビット系列データ P2を出力する符号器 432aで 構成されている。
すなわち、 SIS0符号器 430aは、 軟出力データ 95aを入力して、 組織ビッ ト系 列データ S、 第 1パリティビッ ト系列データ Pl、 及び第 2パリティビッ ト系列デ ータ P2で構成される軟出力データを出力する。
符号器 431aは、 軟入力データをその "符号" と "絶対値" とに分離する符号， 絶対値分離回路 22_1 と、 直列接続された、 "符号" を入力するスィッチ 23一 1、 乗 算器 24_1、 及び遅延回路 25_1〜25— 3と、 遅延回路 25_2, 25_3の出力信号を入力 し乗算器 24— 1の入力端子に出力信号を与える乗算器 24— 3と、スィツチ 23_1 の出 力信号及び分離回路 22—1の出力信号 "絶対値"を入力して組織ビッ ト系列データ Sを出力する乗算器 24—5とを備えている。
さらに、符号器 431aは、乗算器 24_1及び遅延回路 25— 1の出力信号を入力する 乗算器 24_2と、この乗算器 24— 2及び遅延回路 25—3の出力信号を入力する索算器 24—4 と、 この乗算器 24_4の出力信号及び "絶対値" を入力して第 1パリティビ ッ ト系列データ P1を出力する乗算器 24_6とで構成されている。
符号器 432aは、符号器 431aと同一構成を有し、乗算器 24_6に対応する乗算器 24—12が第 2パリティビッ ト系列データ P2を出力している。
SIS0符号器 430aは、 従来のターボ符号化結果に入力軟出力データの絶対値を 乗算することにより、 軟出力を得るターボ符号器である。 すなわち、 SIS0符号器 430aは、従来のターボ符号器の EX0R演算器を乗算器で置き換え、入力として {0， 1}の論理値の代わりに実数値 {+1， -1 }を入力することにより、 符号化結果として {0， 1}のビッ ト列の代わりに実数値 {+1 , -1}のビット列を出力する。
そして、 SIS0符号器 430a は、 実数値 {+1 , - 1}として出力された符号化ビッ ト 系列データに入力の絶対値を乗算することにより軟出力符号化の結果を得る。 図 11は、 図 8に示した SIS0符号器 430bの構成例（2)を示している。 この SIS0 符号器 430bは、 ターボ符号器の EX0R演算器の代わりに符号を乗算し、 絶対値を 加算し、 加算結果を相加平均するよう構成されている。
SIS0符号器 430bは、 符号器 431b， 432b, 及びインタリーバ 31で構成されてい る。 符号器 431bは、 直列接続された、 軟出力データ 95aを軟入力データとして入 力するスィッチ 32_1、 符号乗算/絶対値加算器 33_1、 1/3除算器 34—1、 及び遅延 回路 35_1〜35_3と、 遅延回路 35_2, 35— 3の出力信号を入力し符号乗算/絶対値加 算器 33—1の入力端子に出力信号を与える符号乗算/絶対値加算器 33_2と、スイツ チ 32_1 の出力端子に接続され組織ビッ ト系列データ Sを出力するスィツチ 32_2 と、 このスィッチ 32_2 の他方の出力端子に接続され、 組織ビッ ト系列データ S の 1/2の信号を出力する 1/2除算器 34_2を備えている。
さらに、 符号器 431bは、 符号乗算/絶対値加算器 33_1及び遅延回路 35_1の出 力信号を入力する符号乗算/絶対値加算器 33_3 と、 この符号乗算/絶対値加算器 33—3及び遅延回路 35—3の出力信号を入力する符号乗算/絶対値加算器 33_4 と、 この符号乗算/絶対値加算器 33_4の出力信号を 1/5に除算し第 1パリティビッ ト 系列データ P1を出力する 1/5除算器 34_3とを備えている。
符号器 432bは、符号器 431bと同一構成を有し、 1/5除算器 34_3に対応する 1/5 除算器 34_6が第 2パリティビット系列データ P2を出力している。
すなわち、 SIS0符号器 430bは、 従来のターボ符号器の EX0R演算器の代わりに 符号を乗算、 絶対値を加算し、 さらにシフ トレジスタ格納前および符号器出力前 に絶対値を加算回数で割り、 相加平均値にすることにより、 軟出力符号化結果を 得る。
同図中の除算器 34_1〜34— 6 はそれぞれ絶対値の加算が行われたデータの数で 割り算を行う。 例えば、 1/3除算器 34_1は、 符号乗算/絶対値加算器 33_1でデー タ入力、符号乗算/絶対値加算器 33_2で遅延回路 35_2， 35_3の絶対値の加算が行 われているので、 3で除算を行っている。
図 12は、 図 8に示した SIS0符号器 430cの構成例（3)を示している。 この SIS0 符号器 430cは、 ターボ符号器の EX0R演算器を乗算器に置き換え、 乗算結果を相 乗平均するように構成されている。
SIS0符号器 430cは、 符号器 431 c， 432c , 及びインタリーバ 41で構成されてい る。 符号器 431cは、 直列接続された、 軟入力データ （軟出力データ 95a) を入力 するスィッチ 42—1、 乗算器 43_1、 立方根演算器 44_1、 及び遅延回路 45— 1〜45— 3 と、 遅延回路 45_2, 45— 3の出力信号を入力し乗算器 43— 1の入力端子に出力信号 を与える乗算器 43_2 と、 スィツチ 42_1の出力端子に接続され組織ビッ ト系列デ ータ Sを出力するスィツチ 42— 2 と、 このスィツチ 42_2の他方の出力端子に接続 され組織ビッ ト系列データ Sの絶対値の平方根を出力する絶対値の平方根演算器 46—1 とを備えている。
さらに、符号器 431cは、乗算器 43_1及び遅延回路 45_1の出力信号を入力する 乗算器 43_3と、この乗算器 43_3及び遅延回路 45_3の出力信号を入力する乗算器 43—4 と、 この乗算器 43_4の出力信号の 5乗根を求めて第 1パリティビッ ト系列 データ P1を出力する 5乗根演算器 47_1 とで構成されている。 符号器 432cは、 符号器 431cと同一構成を有し、 5乗根演算器 47_1に対応する 5乗根演算器 47— 2が第 2パリティビット系列データ P2を出力している。
SIS0符号器 430cは、 従来のターボ符号器の EX0R演算器を乗算器で置き換え、 さらに遅延回路（シフ トレジスタ） 45— 1〜45_3 に格納前および符号器出力前に絶 対値を乗算が行われた回数 Nにより N乗根をとり、相乗平均値にすることにより、 軟出力符号化結果を得ている。
同図中の N乗根演算器は、 それぞれ乗算が行われたデータの数を Nとして N乗 根を求める。 例えば、 立方根演算器 44— 1は、 乗算器 43_1で軟出力データ 95aの 入力， 乗算器 43_2で遅延回路 45_2， 45_3の出力データの乗算が行われているの で、 立方根を求めている。
実施例 (5)
図 13は、 本発明の誤り制御装置の実施例（5)を示している。 図 8に示した実施 例（4)が 3GPPに規定されている送信系に対する受信系に適用した場合の例を示し たが、 実施例'（5)は、 より一般的な復調方式を用い、 ディンタリーバ及びレート · マッチングを行わない例を示している。
したがって、 実施例（5)には、 図 8に示した実施例（4)における逆拡散部 210、 レイク合成部 220、 ディンタリーバ 240、 ビット 'セパレータ 250、 第 2レート ' マッチング部 260、 第 1 レート 'マッチング部 280、 及びビッ ト ' コレクタ 290 が無く、 復調部 230と重み付け部 300とが直接接続されている。
したがって、 実施例（5)における動作は、 一般的な復調が行われ、 ディンタリー バ及びレート ·マッチングを行わないこと以外は実施例（4)と同様である。
図 14は、 実施例（5)におけるデータ例を示しており、 このデータ例は特にター ボ符号を用いた場合を示している。 また、 同図には、 バッファ 420の必要メモリ 容量 M3 と従来例の必要メモリ容量 M0 との関係を理解し易くするため、 S/P変換 されたデータ 71_1〜71— 3 と、 図 13に示したバッファ 420、 SIS0符号器 430、 重 み付け部 440、 合成部 310、 及び重み付け部 300が示されている。
バッファ 420は、 同図（23)の軟出力データ 73を記憶する。 従って、 実施例（5) におけるバッファ 420 の必要メモリ容量 M3 は、 従来の必要メモリ容量 M0 の 8000/15060 8/15である。 実施例（6)
図 15は、本発明の誤り制御装置 200f の実施例（6)を示している。この実施例（6) 力 図 8に示した実施例（4)と異なる点は、 合成部 520が、 バッファ 540に記憶さ れた軟出力データ 95aと、 ビッ ト 'コレクタ 290からの軟判定情報 94の代わりに 第 2レート 'マッチング部 260からの軟判定情報 92の内の組織ビッ ト 92—1 とを 合成することである。
したがって、 実施例（6)の構成が、 実施例（4)と異なる点は、 第 2レート · マツ チング部 260及び第 1 レート'マッチング部 280の間の組織ビッ ト 92_1の端子に、 直列接続された重み付け部 510及び合成部 520が接続されていることと、 バッフ ァ 540からの軟出力データ 95aが重み付け部 550を経由して合成部 520に与えら れていることである。
図 16は、 実施例（6)におけるデータ例を示している。 このデータ例は、 図 9に 示した実施例（4)のデータ例と同様である力 合成部 520がバッファ 540が記憶し た軟出力データ 95a (図 16 (25)参照） を重み付けしたデータと、 同図 16 (22)の組 織ビッ ト 92_1を重み付けしたデータとを合成することが異なっている。
すなわち、 CRC検出器 330が硬判定結果データ 96の誤り検出し、 誤りが検出さ れた場合はデータの再送が行われる。 重み付け部 510は、 再送データの内の組織 ビッ ト 92_1 に再送データの S/N等に応じて重み付けをする。 同様に重み付け部 550は、 バッファ 540に保持された軟出力データ 95a (図 16 (25)参照） の組織ビ ッ 卜に重み付けをする。
合成部 520は、重み付けされた再送された軟判定情報 92の組織ビッ ト 92_1 (同 図（22)参照） と軟出力データを合成する。
すなわち、 バッファ 540が記憶する軟出力データ 95aの量子化ビッ ト数を M= "8" とすると、 実施例（6)におけるバッファ 540の必要メモリ容量 M3 = 8000 (8 X 1000)ビッ トであり、 従来の必要メモリ容量 Mlの 8000/10040 8/10である。
なお、 実施例（6)はターボ符号のような組織符号だけに適用可能である。
実施例（7)
図 17は、 本発明の誤り制御装置 200gの実施例（7)を示している。 図 15に示し た実施例（6)は、 3GPP に規定されている送信系に対する受信系に適用した場合の 例であつたが、 実施例（7)は、 より一般的な誤り制御装置を示している。
実施例（7)では、 実施例（6)における逆拡散及びレイク合成を行う復調の代わり に一般な復調方式で行い、 ディンタリーバ及びレート 'マッチングを行わない例 を示している。
誤り制御装置 200gは、 HARQに関わる処理のための構成は実施例（6)と同様であ るが、 実施例（6)における逆拡散部 210、 レイク合成部 220、ディンタリーバ 240、 第 2 レート 'マッチング部 260、 及び第 1 レート ·マッチング部 280が無く、 S/P 変換部 250及び P/S変換部 290の組織ビッ ト系列データ 71_1 の端子間に、重み付 け部 510及び合成部 520が直列接続されている。
したがって、 実施例（7)における動作は、 一般的な復調を行うことと、 デインタ リ一バ及びレート ·マッチングを行わない以外は実施例（6)と同様である。
S/P変換部 250は、 復調部 230から出力された直列の復調データ 70を組織ビッ ト系列データ 71_1、 第 1パリティビッ ト系列データ 71_2、 第 2パリティビッ ト系 列データ 71_3に分けて並列に出力するものあり、 図 15におけるビッ ト ·セパレ ータ 250に対応する処理を行う。
また、 P/S変換部 290は、 並列に入力された組織ビッ ト系列データ 71a_l、 第 1 パリティビッ ト系列データ 7し 2、 第 2パリティビッ ト系列データ 71_3 を直列に 出力するものであり、図 15におけるビッ ト'コレクタ 290に対応する処理を行う。 図 18は、 実施例（7)におけるデータ例を示しており、 このデータ例は特にター ボ符号を用いた場合を示している。 また、 同図には、 バッファ 540の必要メモリ 容量 M3と従来例の必要メモリ容量 M0との関係を理解し易くするため、図 17に示 したバッファ 540、 重み付け部 550、 合成部 520、 及び重み付け部 510が示されて いる。
バッファ 540は、 同図（23)の軟出力データ 73を記憶する。 従って、 実施例（7) におけるバッファ 540 の必要メモリ容量 M3 は、 従来の必要メモリ容量 M0 の 8000/15060 ^ 8/15である。
実施例（8)
図 19は、本発明の誤り制御装置 200hの実施例（8)を示しており、この実施例（8) は、 3GPPに規定されている送信系に対する受信系に適用した場合の例である。 実 施例（8)が、 図 33に示した従来例と異なる点は、 バッファ 650が、 軟判定情報 92 の組織ビッ ト 92_1のみを記憶し、合成部 620が、バッファ 650に記憶された組織 ビッ ト系列データと、 再送された軟判定情報 92の内の組織ビッ ト 92_1 とを合成 することである。 さらに、 バッファ 650が記憶する組織ビッ ト 92_1のビット数を 制限することも従来例と異なっている。
実施例（8)の構成は、 逆拡散部 210から第 2 レート 'マッチング部 260までは、 従来例と同様である。 実施例（8)の構成が、 従来例と異なる点は、 第 2 レート ·マ ツチング部 260及び第 1 レート'マツチング部 280の組織ビッ ト 92_1の端子間に、 直列接続された重み付け部 610及び合成部 620が接続されていることと、 合成部 620からの組織ビッ ト 92_1のビッ ト数を制限するビッ ト制限部 630力 S、合成部 620 とバッファ 650の間に接続されていることと、 バッファ 650の出力端子が重み付 け部 660を経由して合成部 620に接続されていることである。
図 20 は、 実施例（8)におけるデータ例を示している。 このデータ例は、 図 34 に示した従来のデータ例と同様であるが、 バッファ 650 の必要なメモリ容量 M4 と従来例の必要メモリ容量 Ml との関係を比較し易くするため、記憶されるデータ と図 19に示した重み付け部 610、 合成部 620、 ビッ ト制限部 630、 バッファ 650、 及び重み付け部 660との関係が示されている。
同図を参照して、 誤り制御装置 200hの動作を以下に説明する。
合成部 620は、 第 2レート 'マッチング部 260から重み付け部 610を経由して 重み付けされた軟判定情報の組織ビッ ト 92_1 (同図（22)参照） を受信する。
そして、 合成部 620は、 最初のデータ送信時には、 重み付けされた組織ビッ ト 92—1 をビット制限部 630に与える。 ビッ ト制限部 630は、 組織ビッ ト 92一 1 のビ ッ ト数を制限したデータ（同図（22)の M4参照）をバッファ 650に与える。バッファ 650はビッ ト制限された組織ビッ ト 92_1を保持する。
合成部 620から出力された組織ビット 93_1は、 第 1 レート ·マッチング部 280 を経由して、 ビッ ト · コレクタ 290に与えられる。 ビッ ト ♦ コレクタ 290は、 組 織ビッ ト 93— 1、第 1パリティビッ ト 93—2及び第 2パリティビッ ト 93— 3 (同図（23) 参照）を収集した軟判定情報 94 (同図（24)参照）を誤り訂正復号器 320に与える。 軟判定情報 94は、 誤り訂正復号器 320で誤り訂正復号され、 この復号結果であ る硬判定結果データ 96 (同図（26)参照） は、 CRC検出器 330で誤り検出される。 誤りが検出された場合はデータの再送が行われる。
再送された軟判定情報 92の中の組織ビット 92—1 と、 バッファ 650に保持され たビッ ト制限された組織ビッ ト 92_1 とは、 それぞれ、 重み付け部 610及び 660 で受信信号の S/N等に対応した重み付けされたデータとして合成部 620に与えら れる。 これらのデータを合成部 620は合成する。 誤りが検出された場合には、 合 成されたデータはビッ ト制限されバッファに保持される。
例えば、 バッファ 650が保持する軟判定情報 92の量子化ビット数 M= "4" に ビッ ト制限した場合、 バッファ 650の必要メモリ容量 M4 = 4016ビッ トであり、 従 来の必要メモリ容量 Ml = 10040の 4016/10040 = 2/5である。
なお、 実施例（8)はターボ符号のような組織符号だけに適用可能である。
実施例（9)
図 21は、本発明の誤り制御装置 200iの実施例（9)を示している。この実施例（9) は、 図 19に示した実施例（8)において、 一般的な通信方式 （復号方式） を採用す ると共に、 ディンタリーバ及びレート ·マッチングを行わない例を示している。 したがって、 誤り制御装置 200i には、 実施例（8)における逆拡散部 210、 レイ ク合成部 220、 ディンタリーバ 240、 第 2レート 'マッチング部 260、 及び第 1 レ —ト .マツチング部 280が無く、 それぞれ、 ビッ ト ·セパレータ 250及びビッ ト · コレクタ 290の代わりに S/P変換部 250及び P/S変換部 290が配置されている。 また、 実施例（9)における動作は、 一般的な復号を行うことと、 ディンタリーバ 及びレート ·マッチングを行わないこと以外は実施例（8)と同様である。
図 22は、 実施例（9)におけるデータ例を示しており、 このデータ例は特にター ボ符号を用いた場合を示している。 バッファ 650は、 組織ビッ ト 71_1 (同図（21) の M5参照）を記憶する。従って、量子化ビット数 M= "4"にビッ ト制限した場合、 バッファ 650の必要メモリ容量 M5 = "4016"は、従来の必要メモリ容量 M0= 15060 ビッ 卜の 4016/15060 = 4/15である。
実施例（10)
図 23は、 本発明の誤り制御装置 200jの実施例（10)を示しており、 この実施例 (10)は、 3GPPに規定されている送信系に対する受信系に適用した場合の例である。 実施例（10)が、 図 33に示した従来例と異なる点は、 バッファ 750が、 軟判定情報 92 (組織ビッ ト 92_1、 第 1パリティビッ ト 92—2及び第 2ノ、。リティビット 92—3) をビッ ト制限したデータのみを記憶し、 合成部 720が、 バッファ 750に記憶され た軟判定情報 92を重み付けしたデータと、 再送された軟判定情報 92を重み付け したデータとを合成することである。
したがって、 実施例（10)の構成が、 図 33に示した従来例と異なる点は、 第 2 レ ート 'マツチング部 260と合成部 720の間に重み付け部 710が挿入されているこ とと、 合成部 720の出力端子とバッファ 750の入力端子の間にビッ ト制限部 730 が挿入されていることと、 バッファ 750の出力端子と合成部の入力端子との間に 重み付け部 760が挿入されていることである。 ― 図 24 は、 実施例（10)におけるデータ例を示している。 このデータ例は、 図 34 に示した従来のデータ例と同様である力 バッファ 750の必要メモリ容量 M6と従 来例の必要メモリ容量 Ml との関係を理解し易くするため、 図 23に示した重み付 け部 710、 合成部 720、 ビッ ト制限部 730、 バッファ 750、 及び重み付け部 760が 示されている。
同図を参照して、 実施例（10)の動作を以下に説明する。
重み付け部 710、 最初のデータ送信時には、 第 2 レート ·マッチング部 260か らの軟判定情報 92 (同図（22)の組織ビッ ト 92_1、 第 1パリティビッ ト 92_2、 及 び第 2パリティビッ ト 92_3)を重み付けして合成部 720に与える。合成部 720は、 重み付けされた軟判定情報 92 をビッ ト制限部 730 に与える。 ビッ ト制限部 730 は、 重み付けされた軟判定情報 92 のビッ ト数を制限したデータ（同図（22)の M6 参照）をバッファ 750に与え、 これをバッファ 750は保持する。
なお、 重み付け部 710， 760における重み付けは、 受信データの S/Nなどに応じ て重み付けされる。
また、 重み付けされた軟判定情報 92は、 第 1 レート ·マツチング部 280及びビ ッ ト · コレクタ 290を経由して、軟判定情報 94として誤り訂正復号器 320に与え られる。 誤り訂正復号器 320は、軟判定情報 94を誤り訂正復号した硬判定結果デ ータ 96を出力する。 CRC検出器 330は、 この硬判定結果データ 96の誤り検出を 行い、 誤りが検出された場合はデータの再送が行われる。 データが再送された時には、 合成部 720は、 第 2レート ·マッチング部 260及 び重み付け部 710を経由して受信した軟判定情報 92と、バッファ 750に保持され ていた軟判定情報 92を重み付け部 760を経由して受信したデータとを合成し、そ の合成結果をビッ ト制限部 730を経由して、 バッファ 750に与えて保持させる。
したがって、 保持する軟判定情報の量子化ビット数を M= "4" とすると、 実施 例（10)において、 バッファの必要メモリ容量 M6 = "8032ビッ ト" となり、 従来例 の必要メモリ容量 Ml = " 10040"と比較すると、 M/Nr = 4/5の容量となる。ここで、 Nrは軟判定情報の量子化ビッ ト数である。
なお、 実施例（10)は、 組織符号だけでなく、 非組織符号にも適用可能である。 実施例（11)
図 25は、 本発明の誤り制御装置 200kの実施例（11)を示している。 この実施例
( 11)は、 図 23に示した実施例（10)において、 一般的な通信方式、 すなわち、 一般 的な復号方式を採用し、 ディンタリーバ及びレート ·マッチングを行わない例を 示している。
誤り制御装置 200kには、実施例（10)における逆拡散部 210、レイク合成部 220、 ディンタリーバ 240、 第 2レート ·マッチング部 260、 及び第 1 レート 'マツチン グ部 280が無く、 復調部 230と誤り訂正復号器 320との間に、 直列接続された重 み付け部 710及び合成部 720が配置されている。
また、 ビッ ト制限部 730、 バッファ 750、 及び重み付け部 760の配置は、 図 23 の実施例（10)と同様である。
図 26は、 実施例（11)におけるデータ例を示しており、 このデータ例は特にター ボ符号を用いた場合を示している。
量子化ビッ ト数 M= 4 にビッ ト制限した場合、 バッファ 750 の必要メモリ容量 M6 = 4 X 1004 X 3 = 12048 ビッ トであり、 従来の必要メモリ容量 Ml = 15060 の 12048/15060 = 4/5である。
実施例（12)
図 27は、 本発明の誤り制御装置 2001の実施例（12)を示しており、 この実施例
(12)は、 3GPPに規定されている送信系に対する受信系に適用した場合の例である。 実施例（12)では、 ターボ復号器 830の内部にある受信データ格納用のメモリ 831 を HARQ用バッファに兼用することにより、 バッファのメモリ容量を低減する。 すなわち、ターボ復号器 830は、受信データを用いて繰り返し復号を行う め、 元々受信データ格納用のメモリ 831を持っている。 このメモリ 831は、 HARQ用バ ッファとしても使用する。
誤り制御装置 2001の構成が、図 33に示した従来の誤り制御装置 200yの構成と 異なる点は、 第 2レート 'マツチング部 260 と第 1 レート 'マツチング部 280 と を直接接続し、 直列接続した重み付け部 810及び合成部 820をビッ ト . コレクタ 290 とターボ復号器 830 との間に配置し、 合成部 820の出力信号 （受信データ） をターボ復号器 830内のメモリ 831に与えていることである。
また、 誤り制御装置 2001は、 重み付け部 840を備え、 この重み付け部 840は、 メモリ 831に記憶された受信データを重み付けした後、 合成部 820に戻す。 さら に、 誤り制御装置 2001では、 ターボ復号器用のメモリが、 受信データを記憶する ためのバッファとしても用いられているため、 ターボ復号器 830のバッファ制御 部 832はメモリ制御部（図示せず）に含まれている。
動作において、 CRC検出器 330が符号誤りを検出した場合、 バッファ制御部 832 は、 メモリ 831の内容を保持し、 再送データを合成する際にメモリ 831から保持 したデータを読み出して、 重み付け部 840を経由して合成部 820に与える。
この重み付けされたデータを合成部 820は、 重み付けされた再送データと合成 してメモリ 831に与える。ターボ復号器 830は、合成データのターボ復号を行う。 これにより、 新たにバッファを追加することなく HARQを行うことができる。
実施例（13)
図 28は、 本発明の誤り制御装置 200mの実施例（13)を示している。 この実施例 ( 13)は、 図 27に示した実施例（12)と同様に、 ターボ復号器 830の内部にある受信 データ格納用のメモリ 831を HARQ用バッファとして使用することで、バッファの メモリ容量を低減している。
実施例（13)は、 実施例（12)をより一般的な通信方式を採用したものであり、 復 調は符号拡散方式に限定せず、 また、 ディンタリーバ及びレート ·マッチングを 行わない例を示している。
従って、誤り制御装置 200mの構成は、 実施例（12)に示された逆拡散部 210及び レイク合成部 220、 ディンタリーバ 240、 ビット ·セパレータ、 第 2 レート 'マツ チング部 260、第 1 レート 'マッチング部 280、及びビット 'コレクタ 290が無く、 復調部 230と重み付け部 810とが直接接続されている。
これによつても、新たにバッファを追加することなく HARQを行うことができる c 以上説明したように、 本発明の誤り制御装置によれば、 バッファが軟判定情報 の代わりに硬判定結果データ又は軟出力データを記憶し、 記憶したデータを再符 号化して合成部に与える力、バッファに記憶するデータのビッ ト数を制限するか、 又は復号器に含まれるメモリを HARQ用のバッファと兼用することにより、バッフ ァの必要メモリ容量を削減することが可能になる。

Claims

請 求 の 範 囲
1 -符号データの誤りを訂正して硬判定結果データに復号する誤り訂正復号器と、 該硬判定結果データを記憶するバッファと、
該硬判定結果データに誤りが有るか否かを検出し、 誤りが有るとき、 該符号デ ータの再送を要求する符号誤り検出器と、
該硬判定結果データを、 該符号データの符号化方式と同じ誤り訂正符号化で再 符号データに符号化する再符号器と、
該再送された符号データと該再符号データとを合成した符号データを該誤り訂 正復号器に与える合成部と、
を備えたことを特徴とする誤り制御装置。
2 . 符号データの誤りを訂正して軟出力データと硬判定結果データに復号する誤 り訂正復号器と、
該軟出力データを記憶するバッファと、
該硬判定結果データに誤りが有るか否かを検出し、 誤りがあるとき、 該符号デ ータの再送を要求する符号誤り検出器と、
該軟出力データを、 該誤り訂正復号器の復号方式に対応した符号化方式で再軟 符号データに符号化する軟入力軟出力符号器と、
該再送された符号データと該再軟符号データとを合成した符号データを該誤り 訂正復号器に与える合成部と、
を備えたことを特徴とする誤り制御装置。
3 . 第 1の符号データを第 1の組織ビッ トとパリティビッ トとに分離するビット 分離部と、
硬判定結果データに誤りが有るか否かを検出し、 誤りが有るとき、 該第 1の符 号データの再送を要求する符号誤り検出器と、
再送された該第 1の符号データの該第 1の組織ビッ トと軟出力データとを第 2 の組織ビットに合成する組織ビッ ト合成部と、
該第 2の組織ビッ トと該パリティビッ トを第 2の符号データに多重するビット 収集部と、 該第 2の符号データの誤りを訂正して該軟出力データ及び該硬判定結果データ に復号する誤り訂正復号器と、
該軟出力データを記憶するバッファと、
を備えたことを特徴とする誤り制御装置。
4 . 第 1の符号データを第 1の組織ビッ トとパリティビッ トとに分離するビッ ト 分離部と、
該第 1の組織ビッ トのビッ ト数を制限した第 2の組織ビッ トを出力するビッ ト 制限部と、
第 2の組織ビットを記憶するバッファと、
硬判定結果データに誤りが有るか否かを検出し、 誤りがあるとき、 該第 1の符 号データの再送を要求する符号誤り検出器と、
再送された第 1の符号データの第 1の組織ビッ トと該第 2の組織ビッ トとを第 3の組織ビッ 卜に合成する組織ビッ ト合成部と、
該第 3の組織ビッ トと該パリティビッ トと多重して第 2の符号データを生成す るビッ ト収集部と、
該第 2の符号データの誤りを訂正して該硬判定結果データに復号する誤り訂正 復号器と、
を備えたことを特徴とする誤り制御装置。
5 . 第 1の符号データのビッ ト数を制限した第 2の符号データを出力するビッ ト 制限部と、
該第 2の符号データを記憶するバッファと、
硬判定結果データに誤りが有るか否かを検出し、 .誤りがあるとき、 該第 1の符 号データの再送を要求する符号誤り検出器と、
再送された第 1の符号データと該第 2の符号データとを第 3の符号データに合 成する合成部と、
該第 3の符号データの誤りを訂正して該硬判定結果データに復号する誤り訂正 復号器と、
を備えたことを特徴とする誤り制御装置。
6 . 受信した第 1の符号データを格納するメモリを備え、 該第 1の符号データの 誤りを訂正して復号した硬判定結果データを出力する誤り訂正復号器と、 該硬判定結果データに誤りが有るか否かを検出し、 誤りがあるとき、 第 2の符 号データの再送を要求する符号誤り検出器と、
再送された該第 2の符号データと該メモリに記憶された該第 1の符号データと を合成した第 3の符号データを該メモリに与える合成部と、
を備えたことを特徴とする誤り制御装置。
7 . 請求の範囲 1において、
該誤り訂正復号器及び該再符号器が、 それぞれ、 ターボ復号器及びターボ符号 器であることを特徴とした誤り制御装置。
8 . 請求の範囲 2において、
該軟入力軟出力符号器が、 該軟出力データをその符号と絶対値に分離する符 号 ·絶対値分離回路を用いて、 該符号に対して、 該誤り訂正復号器に対応する送 信側の誤り訂正符号器と等価な演算を行う誤り訂正符号器と、 該誤り訂正符号器 の符号化結果に該絶対値を乗算して該軟符号データを出力することを特徴とした 誤り制御装置。
9 . 請求の範囲 2において、
該軟入力軟出力符号器が、 該軟出力データの符号の乗算と絶対値の加算を行う 符号乗算/絶対値加算器を用いて、該符号及び絶対値加算結果に対して、該誤り訂 正復号器に対応する送信側の誤り訂正符号器と等価な演算を行う誤り訂正符号器 を備えたことを特徴とする誤り制御装置。
1 0 . 請求の範囲 2において、
該軟入力軟出力符号器が、 該軟出力データの乗算を行う乗算器を用いて、 該乗 算結果に対して、 該誤り訂正復号器に対応する送信側の誤り訂正符号器と等価な 演算を行う誤り訂正符号器を備えたことを特徴とする誤り制御装置。
1 1 . 請求の範囲 1において、
該再送された符号データに重み付けを行って該合成部に与える第 1の重み付け 部と、該再符号データに重み付けを行って該合成部に与える第 2の重み付け部と、 をさらに備えたことを特徴とする誤り制御装置。
1 2 . 請求の範囲 2において、 該再送された符号データに重み付けを行って該合成部に与える第 1の重み付け 部と、 該再軟符号データに重み付けを行って該合成部に与える第 2の重み付け部 と、 をさらに備えたことを特徴とする誤り制御装置。
1 3 . 請求の範囲 3において、
該再送された該第 1の符号データの該第 1の組織ビッ トに重み付けを行って該 合成部に与える第 1の重み付け部と、 該軟出力データに重み付けを行って該合成 部に与える第 2の重み付け部と、をさらに備えたことを特徴とする誤り制御装置。
1 4 . 請求の範囲 4において、
該再送された第 1の符号データの該第 1の組織ビッ トに重み付けを行って該合 成部に与える第 1の重み付け部と、 該第 2の組織ビッ トに重み付けを行って該合 成部に与える第 2の重み付け部と、 をさらに備えたことを特徴とする誤り制御装 置。
1 5 . 請求の範囲 5において、
該再送された第 1の符号データに重み付けを行って該合成部に与える第 1の重 み付け部と、 該第 2の符号データに重み付けを行って該合成部に与える第 2の重 み付け部と、 をさらに備えたことを特徴とする誤り制御装置。
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