JP3833686B2 - 誤り制御装置 - Google Patents

Description

本発明は誤り制御装置に関し、特に、誤り訂正符号化（ＦＥＣ：Ｆｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）方式と自動再送要求（ＡＲＱ：Ａｕｔｏｍａｔｉｃ Ｒｅｐｅａｔ ｒｅＱｕｅｓｔ）方式とを組み合わせたハイブリッド（Ｈｙｂｒｉｄ）ＡＲＱ（以後、ＨＡＲＱと称することがある。）を用いた受信側の誤り制御装置に関するものである。
近年、通信技術の急速な発展に伴い、データ通信は、あらゆる分野で利用されている。これに伴い、データ通信の信頼性はますます重要になって来ている。

データ通信の誤り制御方式として、（１）送信側で通信データを誤り訂正符号に符号化し、受信側で該誤り訂正符号を復号して通信データを得る誤り訂正方式と、（２）送信側で通信データを誤り検出符号に符号化し、受信側で誤り検出符号に基づき誤り検出を行い、誤りを検出したとき、通信データの再送要求を行うＡＲＱ方式とがある。
一般的に、誤り訂正方式（１）は、音声通信のようなリアルタイム性が要求されるような通信においてビットエラーレート（ＢＥＲ：Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ）を低減するために用いられることが多い。一方、ＡＲＱ方式（２）は、ファイル転送のように高信頼性が要求されが、ある程度の遅延が許されるようなデータ通信に用いられる。
また、より効率的な誤り制御を行うために、誤り訂正方式（１）とＡＲＱ方式（２）を組み合わせたＨＡＲＱが用いられる。
第３世代移動通信方式の一方式であるＷ−ＣＤＭＡの標準化が行われている３ＧＰＰ（３ｒｄ Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ）においても、高速のデータ通信を行うＨＳＤＰＡ（Ｈｉｇｈ Ｓｐｅｅｄ Ｄｏｗｎｌｉｎｋ Ｐａｃｋｅｔ Ａｃｃｅｓｓ）の誤り制御技術としてＨＡＲＱを用いることが標準化されている。
図２９は、一般的なＨＡＲＱを用いた誤り制御装置の構成例を示しており、この構成例では、インタリーブ及びレート・マッチング機能は備えていない。同図（１）は、送信側の誤り制御装置１００ｘの構成例を示している。
誤り制御装置１００ｘは、誤り検出符号器１１０、誤り訂正符号器１２０、及び変調部１９０で構成されている。なお、誤り検出符号器１１０及び誤り訂正符号器１２０としては、それぞれ、例えばＣＲＣ付加器１１０及びターボ符号器１２０がある。
図３０（１０）〜（１２）は、送信側の誤り制御装置１００ｘにおけるデータ例を示している。同図を参照して図２９に示した送信側の誤り制御装置１００ｘの動作例を以下に説明する。
誤り検出符号器１１０は、送信データ６０（図３０（１０）参照）を誤り検出符号化した、例えば、誤り検出用のＣＲＣ符号が付加された誤り検出符号データ６１（図３０（１１）参照）を出力する。誤り訂正符号器１２０は、データ６１を、例えば誤り訂正符号データ６２（図３０（１２）参照）にターボ符号化する。変調部１９０は、データ６２を、例えば拡散変調処理した変調データ６３を無線回線又は有線回線（同図では無線回線）に送出する。
図２９（２）は、受信側の誤り制御装置２００ｘの構成例を示している。この誤り制御装置２００ｘは、直列接続された復調部２３０ｘ、合成部２７０ｘ、誤り訂正復号器３２０ｘ、及び符号誤り検出器（ＣＲＣ検出器）３３０ｘを備えている。
また、誤り制御装置２００ｘは、さらに、合成部２７０ｘに接続されたバッファ３５０ｘと、このバッファ３５０ｘ及び符号誤り検出器３３０ｘに接続されたバッファ制御部３４０ｘとを備えている。
図３０（２０）〜（２４）は、受信側の誤り制御装置２００ｘにおけるデータ例を示している。同図（２０）〜（２４）を参照して、誤り制御装置２００ｘの動作を以下に説明する。
誤り制御装置２００ｘにおいて、復調部２３０ｘは、受信した変調データ６３を量子化した復調データ７０（図３０（２０）参照）に復調する。この復調データ７０は、合成部２７０ｘに与えられる。
合成部２７０ｘは、バッファ３５０ｘに予め記憶されていたデータ（同図（２１）参照、バッファの必要メモリ容量は例えば量子化ビット数を５ビットとするとＭ０＝１５０６０ビットとなる）と復調データ７０（図３０（２２）参照）とを合成した軟判定情報７２を、誤り訂正復号器３２０ｘに与える。
なお、図３０（２１）及び（２２）は、図２９（１）の復調部２３０ｘと合成部２７０ｘとの間にＳ／Ｐ変換部（図示せず）が挿入され、合成部２７０ｘと誤り訂正復号器３２０ｘとの間にＰ／Ｓ変換部（図示せず）が挿入された場合のデータ例を示している。
このデータ例では、復調データ７０（図３０（２０）参照）は、Ｓ／Ｐ変換部（図示せず）において組織ビット系列データ７１＿１、第１パリティビット系列データ７１＿２、及び第２パリティビット系列データ７１＿３（図３０（２１）参照、以後、それぞれ、組織ビット７１＿１、第１パリティビット７１＿２、及び第２パリティビット７１＿３と称することがある。）に直並列変換され、合成部２７０ｘで処理された後、Ｐ／Ｓ変換部（図示せず）において、軟判定情報７２に並直列変換される。
誤り訂正復号器３２０ｘは、軟判定情報７２の符号誤りを訂正する復号を行って、軟出力データ７３（同図（２３）参照）及び硬判定結果データ７４（同図（２４）参照）を出力する。
符号誤り検出器３３０ｘは、符号誤りが訂正された筈の硬判定結果データ７４の符号誤りを検出し、誤りがあるとき、送信側の誤り制御装置１００ｘに対してデータ再送要求７５を送って、送信側の誤り制御装置１００ｘに対してデータの再送を要求すると共に、バッファ制御部３４０ｘに符号誤りがあったことを示す“ＮＧ”判定信号５０ｘを与える。
また、符号誤り検出器３３０ｘは、誤りがないとき、バッファ制御部３４０ｘに符号誤りがないことを示す“ＯＫ”判定信号５０ｘを与える。バッファ制御部３４０ｘは、判定信号５０ｘが“ＯＫ”であるとき、バッファ３５０ｘをクリアし、判定信号５０ｘが“ＮＧ”であるとき、バッファ３５０ｘを保持する。
図３１は、３ＧＰＰにおけるＨＡＲＱの符号化処理を行う送信側の誤り制御装置１００ｙの構成例を示している。この誤り制御装置１００ｙが、図２９（１）に示した誤り制御装置１００ｘと異なる点は、誤り訂正符号器１２０と変調部１９０との間に直列接続された、ビット・セパレータ１３０、第１レート・マッチング（１ｓｔ ｒａｔｅ ｍａｔｃｈｉｎｇ）部１４０、仮想ＩＲバッファ１５０、第２レート・マッチング（２ｎｄ ｒａｔｅ ｍａｔｃｈｉｎｇ）部１６０、及びＨＳ−ＤＳＣＨインタリーバ１８０を備えていることである。
第１レート・マッチング部１４０は、それぞれ、第１パリティビット８３＿２、及び第２パリティビット８３＿３のレート・マッチングを行うＲＭ＿Ｐ１＿１部１４１、及びＲＭ＿Ｐ２＿１部１４２で構成されている。
第２レート・マッチング部１６０は、それぞれ、組織ビット８４＿１、第１パリティビット８４＿２、及び第２パリティビット８４＿３のレート・マッチングを行うＲＭ＿Ｓ部１６１、ＲＭ＿Ｐ１＿２部１６２、及びＲＭ＿Ｐ２＿２部１６３で構成されている。
図３２は、この送信側の誤り制御装置１００ｙにおけるデータ例を示している。このデータ例は、３ＧＰＰにおけるＨＡＲＱの符号化処理のデータ例であり、誤り訂正符号としてはターボ符号が用いられている。
このデータ例を参照して、誤り制御装置１００ｙの動作を以下に説明する。
ＣＲＣ付加器（誤り検出符号器）１１０は、ＣＲＣ付加処理を行い、送信データ８０（同図（１０）参照）に誤り検出用のＣＲＣ符号を付加した誤り検出符号データ８１（同図（１１）参照）を出力する。ターボ符号器１２０は、符号データ８１を誤り訂正符号化したターボ符号データ８２（同図（１２）参照）を出力する。
ビット・セパレータ１３０は、誤り訂正符号データ８２を組織ビット系列データ８３＿１、第１パリティビット系列データ８３＿２、及び第２パリティビット系列データ８３＿３（同図（１３）参照、以後、それぞれ、組織ビット、第１パリティビット、及び第２パリティビットと称することがある。）に分離する。
第１レート・マッチング部１４０は、それぞれ、組織ビット８３＿１、第１パリティビット８３＿２、及び第２パリティビット８３＿３の送信レートを調節した組織ビット系列データ８４＿１、第１パリティビット系列データ８４＿２、第２パリティビット系列データ８４＿３（同図（１４）参照、以後、それぞれ、組織ビット、第１パリティビット、及び第２パリティビットと称することがある。）を出力する。
仮想ＩＲバッファ（Ｖｉｒｔｕａｌ ＩＲ Ｂｕｆｆｅｒ）１５０は、組織ビット８４＿１、第１パリティビット８４＿２、第２パリティビット８４＿３を一時記憶する。
ビット・コレクタ１７０は、仮想ＩＲバッファ１５０に記憶された組織ビット８４＿１、第１パリティビット８４＿２、及び第２パリティビット８４＿３の内から第２レート・マッチングにより所定の組織ビット系列データ８５＿１、第１パリティビット系列データ８５＿２、第２パリティビット系列データ８５＿３（同図（１５）参照）を取り出し、ビット収集（Ｂｉｔ ｃｏｌｌｅｃｔｉｏｎ）した符号データ８６（同図（１６）参照）を出力する。
インタリーバ１８０は、符号データ８６をインタリーブしたデータ（図３２には図示せず）を出力し、変調部１９０は、インタリーバ１８０の出力データを変調したデータを出力する。
なお、仮想ＩＲバッファ１５０は、再送用のデータを保持しておくためのバッファであり、そのメモリ容量は受信側の能力に応じて可変である。本例では符号化率１／２に対応する値（２００８ビット）を用いている。
図３３は、従来の受信側誤り制御装置２００ｙの構成例を示している。この誤り制御装置２００ｙは、図３１に示した送信側誤り制御装置１００ｙが送出したデータ８８を受信する。
誤り制御装置２００ｙが、図２９（２）に示した誤り制御装置２００ｘと異なる点は、並列接続された逆拡散部２１０ｙ＿１〜２１０ｙ＿ｎ（以後、符号２１０ｙで総称することがある。）とこれらの逆拡散部２１０ｙに接続されたレイク合成部２２０ｙが復調部２３０ｙの前段に接続されていることと、復調部２３０ｙと合成部２７０ｙとの間に、直列接続されたデインタリーバ２４０ｙ、ビット・セパレータ２５０ｙ、及び第２レート・マッチング部２６０ｙが挿入されていることと、さらに、合成部２７０ｙと誤り訂正復号器３２０ｙとの間に、直列接続された第１レート・マッチング部２８０ｙとビット・コレクタ２９０ｙが挿入されていることである。
第２レート・マッチング部２６０ｙは、それぞれ、組織ビット９１＿１、第１パリティビット９１＿２、及び第２パリティビット９１＿３のレート・マッチングを行うＲＭ＿Ｓ部２６１、ＲＭ＿Ｐ１＿２部２６２、及びＲＭ＿Ｐ２＿２部２６３で構成されている。
第１レート・マッチング部２８０ｙは、それぞれ、第１パリティビット９２＿２、及び第２パリティビット９２＿３のレート・マッチングを行うＲＭ＿Ｐ１＿１部２８１、及びＲＭ＿Ｐ２＿１部２８２で構成されている。
図３４は、受信側の誤り制御装置２００ｙにおけるデータ例を示している。このデータ例は、３ＧＰＰで規定されたデータ例であり、誤り訂正符号としてはターボ符号が用いられている。
同図のデータ例を参照して、誤り制御装置２００ｙの動作を以下に説明する。
誤り制御装置２００ｙにおいて、受信されたデータは、逆拡散部２１０ｙ、レイク合成部２２０ｙ、復調部２３０ｙ、及びデインタリーバ２４０ｙで、それぞれ、逆拡散処理、レイク合成処理、復調処理、及びデインタリーブ処理され、量子化されたデータ９０（同図３４（２０）参照）に変換され、ビット・セパレータ２５０ｙに与えられる。
ビット・セパレータ２５０ｙは、データ９０を組織ビット系列データ９１＿１、第１パリティビット系列データ９１＿２、及び第２パリティビット系列データ９１＿３（同図（２１）参照、以後、組織ビット９１＿１、第１パリティビット９１＿２、及び第２パリティビット９１＿３と称することがある。）に分離（直／並列変換）する。
第２レート・マッチング部２６０ｙは、それぞれ、組織ビット９１＿１、第１パリティビット９１＿２、及び第２パリティビット９１＿３をレート・マッチングした組織ビット系列データ９２＿１、第１パリティビット系列データ９２＿２、及び第２パリティビット系列データ９２＿３（同図（２２）参照、以後、組織ビット９２＿１、第１パリティビット９２＿２、及び第２パリティビット９２＿３と称し、データ９２＿１〜９２＿３を軟判定情報９２と総称することがある。）を合成部２７０ｙに与える。
合成部２７０ｙは、データが再送データでないとき、すなわち、バッファ３５０ｙが初回データ送信時又はバッファ制御部３４０ｙでクリアされているいるときは、データ９２＿１〜９２＿３をそのまま第１レート・マッチング部２８０ｙに与えると共に、データ９２＿１〜９２＿３（同図（２２）、バッファ３５０ｙの必要メモリ容量は例えば量子化ビット数を５ビットとするとＭ１＝１００４０ビットとなる）をバッファ３５０ｙに与える。
第１レート・マッチング部２８０ｙは、合成されたデータ９２＿１〜９２＿３をレート・マッチングした組織ビット系列データ９３＿１、第１パリティビット系列データ９３＿２、及び第２パリティビット系列データ９３＿３（同図（２３）参照、以後、それぞれ、組織ビット９３＿１、第１パリティビット９３＿２、及び第２パリティビット９３＿３と称することがある。）をビット・コレクタ２９０ｙに与える。
ビット・コレクタ２９０ｙは、データ９３＿１〜９３＿３をビット収集して整列した軟判定情報９４（同図（２４）参照）を誤り訂正復号器３２０ｙに与える。誤り訂正復号器３２０ｙは、符号データ９４にターボ復号処理（誤り訂正処理）を行って軟出力データ９５（同図（２５）参照、図３３には図示せず。）を出力すると共に、硬判定処理を行って硬判定結果データ９６（同図（２６）参照）を出力する。
なお、硬判定結果データ９６は、誤り訂正復号を行った結果のデータであり、軟出力データ９５は、硬判定結果データ９６とこの硬判定結果データ９６の信頼度情報とで構成されたデータである。
ＣＲＣ検出器３３０ｙは、硬判定結果データ９６の誤りを検出し、誤りがあるか否かの判定結果である判定信号５０ｙをバッファ制御部３４０ｙに与える。また、ＣＲＣ検出器３３０ｙは、硬判定結果データ９６の誤りを検出したとき、送信側の誤り制御装置１００ｙに対してデータの再送を要求する。なお、図３３には、再送要求を行う機能部は図示されていない。
バッファ制御部３４０ｙは、判定信号５０ｙが“ＯＫ”を示すとき、バッファ３５０ｙをクリアし、“ＮＧ”を示すとき、合成部２７０ｙのデータを保持する。
また、合成部２７０ｙは、データ９２＿１〜９２＿３が再送データであるとき、すなわち、バッファ３５０ｙにデータが保持されているとき、それぞれ、データ９２＿１〜９２＿３とバッファ３５０ｙに保持されているデータ９２＿１〜９２＿３とを合成したデータ９２＿１〜９２＿３を出力する。この合成されたデータ９２＿１〜９２＿３は、バッファ３５０ｙに保持される。
再送データ量（パケットの数）を低減することを目的とした誤り制御方法及び装置として、従来から知られている“誤り制御方法及びその方法を使用する通信システム”がある（例えば、特許文献１参照）。
この誤り制御方法は、送信機（送信側誤り制御装置）が、情報を誤り訂正符号化して得た符号語を複数のパケットに分割して送信する。受信機（受信側誤り制御装置）は、受信した各パケットの信頼度を測定し、該信頼度を基にする所定の条件を満たした場合に前記送信機に対して再送要求を行い、再送パケットを含む受信した複数のパケットを合成し、これにより得た符号語を復号する。
すなわち、この受信側誤り制御装置は、符号語全体の再送を要求するのではなく、符号語を構成する複数のパケットの内の信頼度の低いパケットのみの再送を要求する。これにより、再送するデータ量は低減する。
特開２００１−１１９４２６号公報

しかしながら、図２９（２）及び図３３に示した誤り制御装置２００ｘ，２００ｙは、誤り訂正復号前の軟判定情報をバッファ３５０ｙに保持するため、バッファ３５０ｙは“誤り訂正符号の長さ”ד軟判定情報の量子化ビット数”の容量が必要になる。
すなわち、送信データ長を“Ｌｄ”、誤り訂正符号化の符号化率を“１／３”、軟判定ビットの量子化ビット数を“Ｎｒ”ビットとすると、約３×Ｌｄ×Ｎｒビットのバッファが必要となり、バッファメモリ量が大きなものとなる。
例えば、図２９（２）に示したバッファ３５０ｘの必要メモリ容量Ｍ０は、図３０（２１）に示したように、５×１００４×３＝１５０６０（ビット）である。また、図３３に示したバッファ３５０ｙの必要メモリ容量Ｍ１は、図３４（２２）に示したように、５×（１００４＋５０２＋５０２）＝１００４０（ビット）である。
また、上記の再送データ量の低減を図った誤り制御方法においても、再送データと誤り訂正復号前の軟判定情報を合成する方式を採用した場合、必要とするバッファメモリ容量は、図２９（２）及び図３３に示した誤り制御装置と同様の大きさになる。
従って本発明は、誤り訂正符号化方式と自動再送要求（ＡＲＱ）方式とを組み合わせたＨＡＲＱを用いた受信側の誤り制御装置において、バッファのメモリ容量を削減することを課題とする。

図１は、上記の課題を解決するための本発明に係る受信側の誤り制御装置の原理（１）〜（６）を体系的に示している。原理（１）〜（５）の違いは、基本的には、“誤り検出されたデータ”と“再送されたデータ”とを合成するために、「合成部が合成するデータは何か」、「バッファが保持するデータは何か」、「バッファに保持されたデータをどのように変換して合成部に与えるか」、及び「合成するデータのビットを制限するか否か（例えば、データは組織ビットのみ又はデータのビット数制限）」である。
原理（６）は、原理（１）〜（５）とは異なり、誤りが検出されたデータを一時記憶するバッファを他のメモリと共有することでバッファのメモリ容量を削減するものである。
原理（１）〜（６）の概略的な動作を以下に説明する。
原理（１）
ステップＴ１００，Ｔ１１０：少なくとも組織ビットに該当する情報をバッファに保持するものであり、この原理（１）では、バッファが、誤り訂正復号結果の硬判定結果データ（組織ビットに該当する）を保持する。
ステップＴ１２０：誤り訂正復号器に対応する符号器、すなわち、送信側の誤り制御装置と同様の誤り訂正符号器が、バッファに保持された硬判定結果データを再符号化する。
ステップＴ１３０：合成部が、“再送された軟判定情報”と“再符号化されたデータ”とを合成する。
なお、この原理（１）は、組織符号及び非組織符号共に適用可能である。
原理（２）
ステップＴ２００，Ｔ２１０：原理（１）と同様に、少なくとも組織ビットに該当する情報をバッファに保持するものであり、この原理（２）では、バッファが、誤り訂正復号器からの軟出力データを保持する。
ステップＴ２２０：軟入力軟出力符号器が、軟出力データを元の軟判定情報に再符号化する。
ステップＴ２３０：合成部が、“再送された軟判定情報”と“再符号化された軟判定情報”を合成する。
なお、この原理（２）は、組織符号及び非組織符号共に適用可能である。
原理（３）
ステップＴ３００，Ｔ３１０：組織ビットに該当する情報をバッファに保持するものであり、原理（２）と同様に、バッファが、誤り訂正復号結果の軟出力データを保持する。
ステップＴ３２０：合成部が、“再送された軟判定情報の組織ビット”と“軟出力データ（軟判定情報）”を合成する。
なお、この原理（３）は、組織符号のみ適用可能である。
原理（４）
ステップＴ４００，Ｔ４１０：組織ビットに該当する情報をバッファに保持するものであり、バッファが、量子化された軟判定情報の組織ビットを保持する。
ステップＴ４２０：合成部が、“再送された軟判定情報の組織ビット”と“バッファが保持している軟判定情報の組織ビット”とを合成する。
なお、この原理（４）は、組織符号のみに適用可能である。
また、バッファが、さらに、組織ビットのビット数を制限して記憶するようにしてもよい。
原理（５）
ステップＴ５００：バッファが、量子化された軟判定情報をビット制限して保持する。
ステップＴ５１０：合成部が、“再送された軟判定情報”と“バッファに保持されたビット制限された軟判定情報”とを合成する。
なお、この原理（５）は、組織符号及び非組織符号共に適用可能である。
原理（６）
ステップＴ６００：ターボ復号器が元来備えている受信データ格納用メモリをＨＡＲＱ用のバッファとしても使用する。
上記の課題を解決するため、本発明の誤り制御装置は、符号データの誤りを訂正して硬判定結果データに復号する誤り訂正復号器と、該硬判定結果データを記憶するバッファと、該硬判定結果データに誤りが有るか否かを検出し、誤りが有るとき、該符号データの再送を要求する符号誤り検出器と、該硬判定結果データを、該符号データの符号化方式と同じ誤り訂正符号化で再符号データに符号化する再符号器と、該再送された符号データと該再符号データとを合成した符号データを該誤り訂正復号器に与える合成部とを備えたことを特徴としている。
すなわち、本発明の誤り制御装置は、上記の原理（１）に基づき、誤り訂正復号器が、符号データの誤りを訂正して、硬判定結果データに復号する。この硬判定結果データは、バッファに記憶される。符号誤り検出器は、硬判定結果データに誤りが有るか否かを検出し、誤りがあるとき、該符号データの再送を送信側の誤り制御装置に要求する。
再符号器は、硬判定結果データを、符号データの符号化方式と同じ誤り訂正符号化で再符号データに符号化する。合成部は、再送された符号データと該再符号データとを合成した符号データを該誤り訂正復号器に与える。
これにより、バッファは硬判定結果データ（例えば、図３０（２４）の硬判定結果データ７４参照）のみを記憶すればよくなり、バッファのメモリ容量は、従来の誤り制御装置のように、軟判定情報（例えば、図３０（２１）の必要なメモリ容量Ｍ０参照）をバッファに記憶する必要がなくなるのでバッファ容量を大幅に削減できる。
また、上記の課題を解決するため、本発明の誤り制御装置は、符号データの誤りを訂正して軟出力データと硬判定結果データに復号する誤り訂正復号器と、該軟出力データを記憶するバッファと、該硬判定結果データに誤りが有るか否かを検出し、誤りがあるとき、該符号データの再送を要求する符号誤り検出器と、該軟出力データを、該誤り訂正復号器の復号方式に対応した符号化方式で軟情報を持つ再符号データ（以降では再軟符号データと呼ぶことがある。）に符号化する軟入力軟出力符号器と、該再送された符号データと該再軟符号データとを合成した符号データを該誤り訂正復号器に与える合成部とを備えたことを特徴としている。
すなわち、本発明の誤り制御装置は、上記の原理（２）に基づき構成されており、誤り訂正復号器が、受信した符号データの誤りを訂正して軟出力データ（例えば、図３０（２３）の軟出力データ７３参照）と硬判定結果データに復号する。この軟出力データは、バッファに記憶される。符号誤り検出器は、硬判定結果データに誤りが有るか否かを検出し、誤りがあるとき、送信側の誤り制御装置に対して符号データの再送を要求する。
軟入力軟出力符号器は、軟出力データを、該誤り訂正復号器の復号方式に対応した符号化方式で再軟符号データに符号化する。合成部は、再送された符号データと再軟符号データとを合成した符号データを誤り訂正復号器に与える。
これにより、バッファは軟出力データを記憶すればよくなり、バッファの必要メモリ容量は、従来の誤り制御装置のように、軟判定情報（図３０（２１）の従来例で必要なメモリ容量Ｍ０参照）をバッファに記憶する必要がなくなるのでバッファ容量を削減できる。
また、上記の課題を解決するため、本発明の誤り制御装置は、第１の符号データを第１の組織ビットとパリティビットとに分離するビット分離部と、硬判定結果データに誤りが有るか否かを検出し、誤りが有るとき、該第１の符号データの再送を要求する符号誤り検出器と、再送された該第１の符号データの該第１の組織ビットと誤り訂正復号器が出力した軟出力データとを第２の組織ビットに合成する組織ビット合成部と、該第２の組織ビットと該パリティビットを第２の符号データに多重するビット収集部と、該第２の符号データの誤りを訂正して該軟出力データ及び該硬判定結果データに復号する誤り訂正復号器と、該軟出力データを記憶するバッファとを備えたことを特徴としている。
すなわち、本発明の誤り制御装置は、上記の原理（３）に基づき構成されており、ビット分離部（ビット・セパレータ）は、第１の符号データ（軟判定情報）を第１の組織ビットとパリティビットとに分離する。符号誤り検出器は、硬判定結果データに誤りが有るか否かを検出し、誤りがあるとき、第１の符号データの再送を要求する。
誤り訂正復号器は、第２の符号データ（軟判定情報）の誤りを訂正して軟出力データ及び上記の硬判定結果データに復号する。この軟出力データは、バッファに記憶される。
組織ビット合成部は、硬判定結果データに誤りがあるとき再送された第１の符号データに含まれる第１の組織ビットと後述する軟出力データとを合成して第２の組織ビットを出力する。ビット収集部（ビット・コレクタ）は、軟出力データとパリティビットを多重して第２の符号データを出力する。
これにより、バッファは軟出力データ（例えば、図３４（２５）参照）を記憶すればよくなり、バッファの必要メモリ容量は、従来の誤り制御装置のように、軟判定情報（例えば、図３４（２２）の必要のメモリ容量Ｍ１参照）をバッファに記憶する必要がなくなり、バッファ容量を削減できる。
また、上記の課題を解決するため、本発明の誤り制御装置は、第１の符号データを第１の組織ビットとパリティビットとに分離するビット分離部と、該第１の組織ビットのビット数を制限した第２の組織ビットを出力するビット制限部と、第２の組織ビットを記憶するバッファと、硬判定結果データに誤りが有るか否かを検出し、誤りがあるとき、該第１の符号データの再送を要求する符号誤り検出器と、再送された第１の符号データの第１の組織ビットと該第２の組織ビットとを第３の組織ビットに合成する組織ビット合成部と、該第３の組織ビットと該パリティビットと多重して第２の符号データを生成するビット収集部と、該第２の符号データの誤りを訂正して該硬判定結果データに復号する誤り訂正復号器とを備えたことを特徴としている。
すなわち、本発明の誤り制御装置は、上記の原理（４）に基づき構成されており、ビット分離部（ビット・セパレータ）は、第１の符号データ（軟判定情報）を第１の組織ビットとパリティビットとに分離する。ビット制限部は、第１の組織ビットのビット数を制限した第２の組織ビットをバッファに与え、この第２の組織ビットをバッファは記憶する。
符号誤り検出器は、硬判定結果データに誤りが有るか否かを検出し、誤りがあるとき、該第１の符号データの再送を要求する。
組織ビット合成部は、再送された第１の符号データの第１の組織ビットと第２の組織ビットとを第３の組織ビットに合成する。ビット収集部（ビット・コレクタ）は、第３の組織ビットと該パリティビットとを第２の符号データ（軟判定情報）に多重する。誤り訂正復号器は、第２の符号データの誤りを訂正して硬判定結果データに復号する。
これにより、バッファは、ビット数が制限された組織ビット（例えば、図３０（２１）の組織ビット７１＿１の中のビット数が制限されたビット）のみを記憶すればよくなり、バッファのメモリ容量は、従来の誤り制御装置のように、軟判定情報（同図（２１）の必要なメモリ容量Ｍ０参照）をバッファに記憶する必要がなくなり、バッファ容量を削減できる。
なお、ビット制限には、ビットを制限せず組織ビットの全てを用いる場合も含まれる。この場合においても、バッファの容量は削減される。
また、上記の課題を解決するため、本発明の誤り制御装置は、第１の符号データのビット数を制限した第２の符号データを出力するビット制限部と、該第２の符号データを記憶するバッファと、硬判定結果データに誤りが有るか否かを検出し、誤りがあるとき、該第１の符号データの再送を要求する符号誤り検出器と、再送された第１の符号データと該第２の符号データとを第３の符号データに合成する合成部と、該第３の符号データの誤りを訂正して該硬判定結果データに復号する誤り訂正復号器とを備えたことを特徴としている。
すなわち、本発明の誤り制御装置は、上記の原理（５）に基づき構成されており、ビット制限部は、第１の符号データ（軟判定情報）のビット数を制限した第２の符号データ（軟判定情報）をバッファに与える。この第２の符号データをバッファは記憶する。
符号誤り検出器は、硬判定結果データに誤りが有るか否かを検出し、誤りがあるとき、第１の符号データの再送を要求する。合成部は、再送された第１の符号データとバッファに記憶された第２の符号データとを第３の符号データ（軟判定情報）に合成する。誤り訂正復号器は、第３の符号データの誤りを訂正して硬判定結果データに復号する。
これにより、バッファは、ビット数が制限された符号データ（例えば、図３０（２１）のビット数を制限したもの）のみを記憶すればよい。したがって、バッファの必要メモリ容量は、従来の誤り制御装置のように、全ての符号データを記憶するために必要なメモリ容量（図３０（２１）の必要なメモリ容量Ｍ０参照）より削減することができる。
さらに、上記の課題を解決するため、本発明の誤り制御装置は、受信した第１の符号データを格納するメモリを備え、該第１の符号データの誤りを訂正して復号した硬判定結果データを出力する誤り訂正復号器と、該硬判定結果データに誤りが有るか否かを検出し、誤りがあるとき、第２の符号データの再送を要求する符号誤り検出器と、再送された該第２の符号データと該メモリに記憶された該第１の符号データとを合成した第３の符号データを該メモリに与える合成部とを備えたことを特徴としている。
すなわち、本発明の誤り制御装置は、上記の原理（６）に基づき構成されており、誤り訂正復号器、例えば、ターボ復号器は、受信した第１の符号データ（軟判定情報）を格納するメモリを備えている。そして、誤り訂正復号器は、メモリに記憶された第１の符号データの誤りを訂正して復号した硬判定結果データを出力する。符号誤り検出器は、硬判定結果データに誤りが有るか否かを検出し、誤りがあるとき、符号データの再送を要求する。
合成部は、再送された第２の符号データとメモリに記憶された第１の符号データとを合成し、合成された第３の符号データは、メモリに記憶される。誤り訂正復号器は、メモリに記憶された第３の符号データの誤りを訂正して復号した硬判定結果データを出力する。
これにより、誤り訂正復号器、例えばターボ復号器が元来備えている受信データ格納用メモリをＨＡＲＱ用のバッファとしても使用することが可能になり、バッファが削減できる。
また、上記の本発明において、該誤り訂正復号器及び該再符号器を、それぞれ、ターボ復号器及びターボ符号器とすることができる。
また、上記の本発明において、該軟入力軟出力符号器が、該軟出力データをその符号と絶対値に分離する符号・絶対値分離回路を用いて、該符号に対して、該誤り訂正復号器に対応する送信側の誤り訂正符号器と等価な演算を行う誤り訂正符号器と、該誤り訂正符号器の符号化結果に該絶対値を乗算して該軟符号データを出力することができる。
また、上記の本発明において、該軟入力軟出力符号器は、該軟出力データの符号の乗算と絶対値の加算を行う符号乗算／絶対値加算器を用いて、該符号及び絶対値加算結果に対して、該誤り訂正復号器に対応する送信側の誤り訂正符号器と等価な演算を行う誤り訂正符号器を備えることができる。
また、上記の発明において、該軟入力軟出力符号器は、該軟出力データの乗算を行う乗算器を用いて、該乗算結果に対して、該誤り訂正復号器に対応する送信側の誤り訂正符号器と等価な演算を行う誤り訂正符号器を備えることができる。
また、上記の発明において、該再送された符号データに重み付けを行って該合成部に与える第１の重み付け部と、該再符号データに重み付けを行って該合成部に与える第２の重み付け部とをさらに備えることができる。
また、上記の発明において、該再送された符号データに重み付けを行って該合成部に与える第１の重み付け部と、該再軟符号データに重み付けを行って該合成部に与える第２の重み付け部とをさらに備えることができる。
また、上記の発明において、該再送された該第１の符号データの該第１の組織ビットに重み付けを行って該合成部に与える第１の重み付け部と、該軟出力データに重み付けを行って該合成部に与える第２の重み付け部とをさらに備えることができる。
また、上記の発明において、該再送された第１の符号データの該第１の組織ビットに重み付けを行って該合成部に与える第１の重み付け部と、該第２の組織ビットに重み付けを行って該合成部に与える第２の重み付け部とをさらに備えることができる。
さらに、上記の発明において、該再送された第１の符号データに重み付けを行って該合成部に与える第１の重み付け部と、該第２の符号データに重み付けを行って該合成部に与える第２の重み付け部とをさらに備えることができる。

図１は、本発明に係る誤り制御装置の原理（１）〜（６）を示した図である。
図２は、本発明に係る誤り制御装置の実施例（１）を示したブロック図である。
図３は、本発明に係る誤り制御装置の実施例（１）におけるデータ例を示した図である。
図４は、本発明に係る誤り制御装置における再符号器（ターボ符号器）の実施例を示したブロック図である。
図５は、本発明に係る誤り制御装置の実施例（２）を示したブロック図である。
図６は、本発明に係る誤り制御装置の実施例（３）を示したブロック図である。
図７は、本発明に係る誤り制御装置の実施例（３）におけるデータ例を示した図である。
図８は、本発明に係る誤り制御装置の実施例（４）を示したブロック図である。
図９は、本発明に係る誤り制御装置の実施例（４）におけるデータ例を示した図である。
図１０は、本発明に係る誤り制御装置におけるＳＩＳＯターボ符号器の構成例（１）を示したブロック図である。
図１１は、本発明に係る誤り制御装置におけるＳＩＳＯターボ符号器の構成例（２）を示したブロック図である。
図１２は、本発明に係る誤り制御装置におけるＳＩＳＯターボ符号器の構成例（３）を示したブロック図である。
図１３は、本発明に係る誤り制御装置の実施例（５）を示したブロック図である。
図１４は、本発明に係る誤り制御装置の実施例（５）におけるデータ例を示した図である。
図１５は、本発明に係る誤り制御装置の実施例（６）を示したブロック図である。
図１６は、本発明に係る誤り制御装置の実施例（６）におけるデータ例を示した図である。
図１７は、本発明に係る誤り制御装置の実施例（７）を示したブロック図である。
図１８は、本発明に係る誤り制御装置の実施例（７）におけるデータ例を示した図である。
図１９は、本発明に係る誤り制御装置の実施例（８）を示したブロック図である。
図２０は、本発明に係る誤り制御装置の実施例（８）におけるデータ例を示した図である。
図２１は、本発明に係る誤り制御装置の実施例（９）を示したブロック図である。
図２２は、本発明に係る本発明に係る誤り制御装置の実施例（９）におけるデータ例を示した図である。
図２３は、本発明に係る誤り制御装置の実施例（１０）を示したブロック図である。
図２４は、本発明に係る本発明に係る誤り制御装置の実施例（１０）におけるデータ例を示した図である。
図２５は、本発明に係る誤り制御装置の実施例（１１）を示したブロック図である。
図２６は、本発明に係る本発明に係る誤り制御装置の実施例（１１）におけるデータ例を示した図である。
図２７は、本発明に係る誤り制御装置の実施例（１２）を示したブロック図である。
図２８は、本発明に係る誤り制御装置の実施例（１３）を示したブロック図である。
図２９は、一般的な送信側及び受信側の誤り制御装置の構成例（１）を示したブロック図である。
図３０は、一般的な送信側及び受信側の誤り制御装置におけるデータ例を示した図である。
図３１は、一般的な送信側の誤り制御装置の構成例（２）を示したブロック図である。
図３２は、一般的な送信側の誤り制御装置におけるデータ例を示した図である。
図３３は、一般的な受信側の誤り制御装置の構成例（２）を示したブロック図である。
図３４は、一般的な受信側の誤り制御装置におけるデータ例を示した図である。

符号の説明

１００，１００ｘ，１００ｙ送信側誤り制御装置
２００，２００ａ〜２００ｍ，２００ｘ，２００ｙ 受信側誤り制御装置
１１ インタリーバ １２，１２＿１，１２＿２ スイッチ
１３＿１〜１３＿８ ＥＸＯＲ演算器 １４＿１〜１４＿６ 遅延回路
２１ インタリーバ
２２＿１，２２＿２ 符号・絶対値分離回路 ２３＿１，２３＿２ スイッチ
２４＿１〜２４＿１２ 乗算器 ２５＿１〜２５＿６ 遅延回路
３１ インタリーバ ３２，３２＿１〜３２＿４ スイッチ
３３＿１〜３３＿８ 符号乗算／絶対値加算器
３４＿１，３４＿４ １／３除算器 ３４＿２，３４＿５ １／２除算器
３４＿３，３４＿６ １／５除算器 ３５＿１〜３５＿６ 遅延回路
４１ インタリーバ ４２＿１〜４２＿４ スイッチ
４３＿１〜４３＿８ 乗算器 ４４＿１，４４＿２ 立方根演算器
４５＿１〜４５＿６ 遅延回路
４６＿１，４６＿２ 絶対値の平方根演算器 ４７＿１，４７＿２ ５乗根演算器
５０，５０ａ〜５０ｆ，５０ｘ，５０ｙ 判定信号 ６０ 送信データ
６１ 誤り検出符号データ ６２ 誤り訂正符号データ
６３ 変調データ ７０ 復調データ
７１＿１，７１ａ＿１ 組織ビット系列データ、組織ビット
７１＿２ 第１パリティビット系列データ、第１パリティビット
７１＿３ 第２パリティビット系列データ、第２パリティビット
７２ 軟判定情報 ７３，７３ａ 軟出力データ
７４，７４ａ，７４ｘ 硬判定結果データ」 ７５ データ再送要求
８０ 送信データ ８１ 誤り検出符号データ
８２ 誤り訂正符号データ、ターボ符号データ
８３＿１ 組織ビット系列データ、組織ビット
８３＿２ 第１パリティビット系列データ、第１パリティビット
８３＿３ 第２パリティビット系列データ、第２パリティビット
８４＿１ 組織ビット系列データ、組織ビット
８４＿２ 第１パリティビット系列データ、第１パリティビット
８４＿３ 第２パリティビット系列データ、第２パリティビット
８５＿１ 組織ビット系列データ、組織ビット
８５＿２ 第１パリティビット系列データ、第１パリティビット
８５＿３ 第２パリティビット系列データ、第２パリティビット
８６，８７ データ ８８ 変調データ、受信データ
９０ データ
９１＿１ 組織ビット系列データ、組織ビット
９１＿２ 第１パリティビット系列データ、第１パリティビット
９１＿３ 第２パリティビット系列データ、第２パリティビット
９２ 軟判定情報
９２＿１ 組織ビット系列データ、組織ビット
９２＿２ 第１パリティビット系列データ、第１パリティビット
９２＿３ 第２パリティビット系列データ、第２パリティビット
９３＿１ 組織ビット系列データ、組織ビット
９３＿２ 第１パリティビット系列データ、第１パリティビット
９３＿３ 第２パリティビット系列データ、第２パリティビット
９４ 軟判定情報
９５，９５ａ 軟出力データ ９６，９６ａ 硬判定結果データ
９７ａ〜９７ｄ 再符号化データ ９８，９９ 重み指定信号
１１０ 誤り検出符号器、ＣＲＣ付加器
１２０ 誤り訂正符号器、ターボ符号器 １３０ ビット・セパレータ
１４０ 第１レート・マッチング部 １４１ ＲＭ＿Ｐ１＿１部
１４２ ＲＭ＿Ｐ２＿１部 １５０ 仮想ＩＲバッファ
１６０ 第２レート・マッチング部 １６１ ＲＭ＿Ｓ部
１６２ ＲＭ＿Ｐ１＿２部 １６３ ＲＭ＿Ｐ２＿２部
１７０ ビット・コレクタ １８０ ＨＳ−ＤＳＣＨ インタリーバ
１９０ 変調部
２１０，２１０＿１〜２１０＿ｎ，２１０ｙ，２１０ｙ＿１〜２１０ｙ＿ｎ 逆拡散部
２１１，２１１＿１〜２１１＿ｎ 逆拡散部 ２２０，２２０ｙ レイク合成部
２２１ レイク合成部 ２３０，２３０ｘ，２３０ｙ 復調部
２３１ パイロット復調部（ＳＩＲ推定） ２４０，２４０ｙ デインタリーバ、
２５０，２５０ｙ ビット・セパレータ、Ｓ／Ｐ変換部
２６０，２６０ｙ 第２レート・マッチング部２６１ ＲＭ＿Ｓ部
２６２ ＲＭ＿Ｐ１＿２部 ２６３ ＲＭ＿Ｐ２＿２部
２７０ｘ，２７０ｙ 合成部
２８０，２８０ｙ 第１レート・マッチング部
２８１ ＲＭ＿Ｐ１＿１部 ２８２ ＲＭ＿Ｐ２＿１部
２９０，２９０ｙ ビット・コレクタ、Ｐ／Ｓ変換部
３００ 重み付け部 ３０１ 重み付け部
３１０ 合成部 ３２０，３２０ｘ，３２０ｙ 誤り訂正復号器
３３０，３３０ｘ，３３０ｙ ＣＲＣ検出器、符号誤り検出器
３４０，３４０ｘ，３４０ｙ バッファ制御部３５０，３５０ｘ，３５０ｙ バッファ
３６０ 再符号器 ３６１ 第１符号器
３６２ 第２符号器 ３７０，３７０ｘ 重み付け部
３７１ 重み付け部 ３８０ ＳＩＲ推定値保持用バッファ
４１０ バッファ制御部 ４２０ バッファ
４３０，４３０ａ〜４３０ｃ ＳＩＳＯ符号器、軟入力軟出力符号器、ＳＩＳＯターボ符号器
４３１ａ，４３２ａ，４３１ｂ，４３２ｂ，４３１ｃ，４３２ｃ 符号器
４４０ 重み付け部 ５１０ 重み付け部
５２０ 合成部 ５３０ バッファ制御部
５４０ バッファ ５５０ 重み付け部
６１０ 重み付け部 ６２０ 合成部
６３０ ビット制限部 ６４０ バッファ制御部
６５０ バッファ ６６０ 重み付け部
７１０ 重み付け部 ７２０ 合成部
７３０ ビット制限部 ７４０ バッファ制御部
７５０ バッファ ７６０ 重み付け部
８１０ 重み付け部 ８２０ 合成部
８３０ 誤り訂正復号器、ターボ復号器 ８３１ メモリ、バッファ
８３２ バッファ制御部 ８４０ 重み付け部
Ｓ，Ｓ’ 組織ビット系列データ、組織ビット
Ｐ１ 第１パリティビット系列データ、第１パリティビット
Ｐ２ 第２パリティビット系列データ、第２パリティビット
Ｍ０，Ｍ１ 従来の必要メモリ容量
Ｍ２〜Ｍ７ 本発明における必要メモリ容量
図中、同一符号は同一又は相当部分を示す。

実施例（１）
図２は、本発明に係る誤り制御装置２００ａの実施例（１）を示しており、この実施例（１）は、３ＧＰＰに規定されている送信系に対する受信系に適用した場合の例を示している。誤り制御装置２００ａの逆拡散部２１０＿１〜２１０＿ｎ（以後、符号２１０で総称することがある。）から第２レート・マッチング部２６０までの構成は、図３３に示した従来の誤り制御装置２００ｙと同様である。
誤り制御装置２００ａが、従来の誤り制御装置２００ｙと異なる点は、合成部３１０が第２レート・マッチング部２６０と第１レート・マッチング部２８０との間に接続される代わりに、ビット・コレクタ２９０と誤り訂正復号器３２０の間に重み付け部３００を経由して接続され、第２レート・マッチング部２６０と第１レート・マッチング部２８０とが直接接続されていることである。
また、バッファ３５０が、合成部３１０に直接接続される代わりに、誤り訂正復号器３２０に接続され、硬判定結果データ９６を入力していることも異なっている。
さらに、バッファ３５０の出力側には、バッファ３５０に記憶された硬判定結果データ９６ａを誤り訂正復号器３２０に対応する符号化を行う再符号器（Ｒｅ−ｅｎｃｏｄｅｒ）３６０が接続され、この再符号器３６０の出力信号再符号化データ９７ａが重み付け部３７０を経由して合成部３１０に与えられていることも誤り制御装置２００ｙと異なっている。
なお、再符号器３６０は、送信側の誤り制御装置で用いている符号器と同一の符号器を用いればよい。
図３（２０）〜（２６）は、本実施例（１）においてターボ符号を用いた場合のデータ例を示しており、従来の誤り制御装置２００ｙにおける図３４（２０）〜（２６）に示したデータ例と同様である。ただし、同図には、データに関連付けて、図２に示したバッファ３５０、再符号器３６０、重み付け部３７０，３００、及び合成部３１０が示されている。図３を参照して実施例（１）の動作を以下に説明する。
逆拡散部２１０から第２レート・マッチング部２６０までの動作は、図３３に示した従来の受信側の誤り制御装置２００ｙの動作と同様である。第２レート・マッチング部２６０の出力データ９２＿１〜９２＿３は、第１レート・マッチング部２８０を経由してビット・コレクタ２９０に与えられる。
ビット・コレクタ２９０は、データ９３＿１〜９３＿３を収集した軟判定情報９４（図３（２４）参照）を重み付け部３００に与える。重み付け部３００は、軟判定情報９４に重み付けを加えたデータを合成部３１０に与える。
受信した軟判定情報９４が最初のデータであるとき、又は前回の受信で誤り検出されないデータであるとき、バッファ３５０がクリアされている。合成部３１０は、重み付け部３７０を経由したデータ入力が無いため、軟判定情報９４をそのまま誤り訂正復号器３２０に与える。
合成部３１０は、前回の受信で誤りが検出されたとき、すなわち、バッファ３５０が硬判定結果データ９６ａを保持しているときは、それぞれ、重み付けされ再送された軟判定情報９４及び再符号化データ９７ａを合成したデータを誤り訂正復号器３２０に与える。
なお、重み付け部３００，３７０における重み付けは、再送された軟判定情報９４及び再符号化データ９７ａを、それぞれのＳ／Ｎ等に基づいて行われる。
誤り訂正復号器３２０は、合成部３１０からのデータを復号して、軟出力データ９５（図３（２５）参照、図２では図示せず。）及び硬判定結果データ９６（図３（２６）参照）を出力する。
ＣＲＣ検出器３３０は、硬判定結果データ９６に誤りが有るか否かを判定し、誤りがある場合、データ再送要求（図示せず）を送信側の誤り制御装置１００ｙ（図３１参照）に送信してデータの再送を要求する。
また、ＣＲＣ検出器３３０は、判定結果を示す判定信号５０をバッファ制御部３４０に与える。バッファ制御部３４０は、判定信号５０が“ＯＫ（誤りがない）”を示すとき、バッファ３５０をクリアし、“ＮＧ（誤りがある）”を示すとき、バッファ３５０に硬判定結果データ９６を保持する。
これにより、バッファ３５０の必要メモリ容量Ｍ２＝１０００ビット（図３（２６）参照）となり、従来の必要メモリ容量Ｍ１＝１００４０ビット（同図（２２）参照、ここでは仮想１Ｒバッファの容量が符号化率１／２に対応している場合の数値例を示している）と比較すると、１０００／１００４０≒１／１０になる。すなわち、バッファに必要なメモリ量はＬｄビットとなり、従来例の約１／（２×Ｎｒ）倍の容量となる。ここで、Ｌｄは送信データ長、Ｎｒは軟判定情報の量子化ビット数である。
なお、実施例（１）では、ターボ符号のような組織符号だけでなく、非組織符号にも適用可能である。
図４は、図２に示した再符号器３６０の構成例を示している。この再符号器３６０は、特に誤り訂正符号としてターボ符号が使われている場合を示しており、図３１に示した送信側のターボ符号器１２０と同様のものである。
再符号器３６０は、バッファ３５０に記憶された硬判定結果データ９６ａを入力し、組織ビット系列データＳ、第１パリティビット系列データＰ１、及び第２パリティビット系列データＰ２を出力する。
再符号器３６０は、硬判定結果データ９６ａを入力して組織ビット系列データＳ及び第１パリティビット系列データＰ１を出力する第１符号器３６１と、硬判定結果データ９６ａをインタリーブするインタリーバ１１と、インタリーブされた硬判定結果データ９６ａを入力して組織ビット系列データ（このデータの内、テール部以外は実際には使用されない）Ｓ’及び第２パリティビット系列データＰ２を出力する第２符号器３６２で構成されている。
符号器３６１は、直列接続されたスイッチ１２＿１、ＥＸＯＲ演算器１３＿１、及び遅延回路１４＿１〜１４＿３と、ＥＸＯＲ演算器１３＿１及び遅延回路１４＿１の出力信号を入力するＥＸＯＲ演算器１３＿２と、このＥＸＯＲ演算器１３＿２の出力信号と遅延回路１４＿３の出力信号を入力して第１パリティビット系列データＰ１を出力するＥＸＯＲ演算器１３＿４と、遅延回路１４＿２及び１４＿３の出力信号を入力し、ＥＸＯＲ演算器１３＿１又はスイッチ１２＿１の入力端子に演算結果を与えるＥＸＯＲ演算器１３＿３で構成されている。なお、スイッチ１２＿１の出力信号は組織ビット系列データＳまたはテールビットである。
第１符号器３６１と第２符号器３６２との構成は同一である。
実施例（２）
図５は、本発明の誤り制御装置２００ｂの実施例（２）を示している。この誤り制御装置２００ｂは、図２に示した実施例（１）の誤り制御装置２００ａにＳＩＲ（Ｓｉｇｎａｌ ｔｏ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｒａｔｉｏ）推定機能部を追加したものである。
すなわち、誤り制御装置２００ｂは、誤り制御装置２００ａに、逆拡散部２１０、レイク合成部２２０、及び復調部２３０と、それぞれ、同様な逆拡散部２１１、レイク合成部２２１、及びパイロット復調部（ＳＩＲ推定）２３１、並びにＳＩＲ推定値保持用バッファ３８０が附加されたものである。
これらの逆拡散部２１１、レイク合成部２２１、パイロット復調部（ＳＩＲ推定）２３１及びＳＩＲ推定値保持用バッファ３８０は、ＳＩＲ推定機能部であり、データ８８のパイロット信号のＳＩＲ推定を行い、重み付け部３０１及び３７１に対して重みを指定する。
すなわち、再送された軟判定情報９４とバッファ３５０が保持している硬判定結果データ９６ａの再符号化データ９７ａとを合成するときのそれぞれの重み付けは、受信データ８８のＳＩＲ（Ｓ／Ｎ）に応じて行う。
逆拡散部２１１、レイク合成部２２１、及びパイロット復調部２３１は、受信データ８８のパイロット信号を復調し、パイロット復調部２３１は、パイロット信号に含まれる信号成分と雑音成分を推定し、その比を計算することによりＳＩＲを推定する。ＳＩＲ推定値保持用バッファ３８０は、合成時に用いるために、過去のＳＩＲ推定結果を記憶している。
パイロット復調部２３１及びＳＩＲ推定値保持用バッファ３８０は、それぞれ、ＳＩＲ推定結果に基づき、重み付け部３０１及び３７１に重みを指定する重み指定信号９８及び９９を与える。
実施例（２）においては、実施例（１）と同様に、バッファ３５０の必要容量は、従来の必要容量の約１／１０である。
実施例（３）
図６は、本発明に係る誤り制御装置の実施例（３）を示している。この実施例（３）は、図２に示した実施例（１）におけるデインタリーバ及びレート・マッチングを行わず、通信方式も一般的な復調を行う例を示している。
したがって、この実施例（３）には、図２に示した実施例（１）における逆拡散部２１０、レイク合成部２２０、デインタリーバ２４０、ビット・セパレータ２５０、第２レート・マッチング部２６０、第１レート・マッチング部２８０、及びビット・コレクタ２９０が無く、復調部２３０と重み付け部３００とが直接接続されている。また、実施例（３）における動作は、復調方式が異なることと、デインタリーバ及びレート・マッチングを行わない以外は実施例（１）と同様である。
なお、実施例（３）に対応する送信側の誤り制御装置は、図２９（１）に示した誤り制御装置１００ｘである。
図７は、実施例（３）におけるデータ例を示しており、このデータ例は、特に誤り訂正符号としてターボ符号を用いた場合を示している。また、同図には、従来例の必要メモリ容量Ｍ０と比較するためＳ／Ｐ変換されたデータ７１＿１〜７１＿３が示されている。
また、同図には、バッファ３５０の必要メモリ容量Ｍ２と従来例の必要メモリ容量Ｍ０との関係を理解し易くするため、図６に示したバッファ３５０、再符号器３６０、重み付け部３７０、合成部３１０、及び重み付け部３００が示されている。
バッファ３５０は、同図（２４）の硬判定結果データを記憶する。従って、実施例（３）におけるバッファ３５０の必要メモリ容量Ｍ２（＝１０００ビット）は、従来の必要メモリ容量Ｍ０（＝１５０６０ビット）の約１／１５である。
すなわち、バッファに必要なメモリ量Ｍ２は、Ｌｄビットとなり、従来例の約１／（３×Ｎｒ）倍の容量となる。ここで、Ｌｄは送信データ長、Ｎｒは軟判定情報の量子化ビット数である。
実施例（４）
図８は、本発明の誤り制御装置２００ｄの実施例（４）を示している。この実施例（４）が、図２に示した実施例（１）と異なる点は、バッファ４２０が硬判定結果データ９６の代わりに軟出力データ９５を記憶することである。
実施例（４）の構成は、バッファ４２０が誤り訂正復号器３２０からの軟出力データ９５を記憶し、この記憶された軟出力データ９５ａは、軟入力軟出力符号器（ＳＩＳＯ ｅｎｃｏｄｅｒ：Ｓｏｆｔ Ｉｎｐｕｔ Ｓｏｆｔ Ｏｕｔｐｕｔ ｅｎｃｏｄｅｒ）４３０に与えられ、ＳＩＳＯ符号器４３０の再符号化データ９７ｂが重み付け部４４０に与えられる以外は、実施例（１）の構成と同様である。
図９は、実施例（４）におけるデータ例を示している。このデータ例は、図３に示した実施例（１）と同様にターボ符号のデータ例であるが、バッファ４２０が記憶するデータが、図９（２６）の硬判定結果データ９６の代わりに同図（２５）の軟出力データ９５を記憶する点が異なっている。
バッファ４２０が、保持する軟出力データ９５の量子化ビット数をＭとすると、バッファ４２０の必要メモリ容量Ｍ３は、Ｌｄ×Ｍビットとなり、従来の必要メモリ容量Ｍ１の約Ｍ／（３×Ｎｒ）倍の容量となる。なお、“Ｌｄ”は送信データ長、“Ｎｒ”は軟判定情報の量子化ビット数である。
したがって、実施例（４）におけるバッファ４２０の必要メモリ容量Ｍ３＝８０００（８×１０００）ビット（Ｍ＝８の場合）であり、従来の必要メモリ容量Ｍ１の８０００／１００４０≒８／１０となる。
なお、実施例（４）はターボ符号のような組織符号だけでなく、非組織符号にも適用可能である。
図１０は、図８に示したＳＩＳＯ符号器４３０ａの構成例（１）を示している。このＳＩＳＯ符号器４３０ａは、軟出力データを従来のターボ符号器の符号化結果に乗算するように構成されている。
ＳＩＳＯ符号器４３０ａは、軟出力データ９５ａを軟入力データとして入力して組織ビット系列データＳ及び第１パリティビット系列データＰ１を出力する符号器４３１ａと、該軟入力データをインタリーブするインタリーバ２１と、このインタリーバ２１の出力信号を入力して組織ビット系列データＳ’（テール部以外は本実施例（４）では使用しない）と第２パリティビット系列データＰ２を出力する符号器４３２ａで構成されている。
すなわち、ＳＩＳＯ符号器４３０ａは、軟出力データ９５ａを入力して、組織ビット系列データＳ、第１パリティビット系列データＰ１、及び第２パリティビット系列データＰ２で構成される軟出力データを出力する。
符号器４３１ａは、軟入力データをその“符号”と“絶対値”とに分離する符号・絶対値分離回路２２＿１と、直列接続された、“符号”を入力するスイッチ２３＿１、乗算器２４＿１、及び遅延回路２５＿１〜２５＿３と、遅延回路２５＿２，２５＿３の出力信号を入力し乗算器２４＿１の入力端子に出力信号を与える乗算器２４＿３と、スイッチ２３＿１の出力信号及び分離回路２２＿１の出力信号“絶対値”を入力して組織ビット系列データＳを出力する乗算器２４＿５とを備えている。
さらに、符号器４３１ａは、乗算器２４＿１及び遅延回路２５＿１の出力信号を入力する乗算器２４＿２と、この乗算器２４＿２及び遅延回路２５＿３の出力信号を入力する乗算器２４＿４と、この乗算器２４＿４の出力信号及び“絶対値”を入力して第１パリティビット系列データＰ１を出力する乗算器２４＿６とで構成されている。
符号器４３２ａは、符号器４３１ａと同一構成を有し、乗算器２４＿６に対応する乗算器２４＿１２が第２パリティビット系列データＰ２を出力している。
ＳＩＳＯ符号器４３０ａは、従来のターボ符号化結果に入力軟出力データの絶対値を乗算することにより、軟出力を得るターボ符号器である。すなわち、ＳＩＳＯ符号器４３０ａは、従来のターボ符号器のＥＸＯＲ演算器を乗算器で置き換え、入力として｛０，１｝の論理値の代わりに実数値｛＋１，−１｝を入力することにより、符号化結果として｛０，１｝のビット列の代わりに実数値｛＋１，−１｝のビット列を出力する。
そして、ＳＩＳＯ符号器４３０ａは、実数値｛＋１，−１｝として出力された符号化ビット系列データに入力の絶対値を乗算することにより軟出力符号化の結果を得る。
図１１は、図８に示したＳＩＳＯ符号器４３０ｂの構成例（２）を示している。このＳＩＳＯ符号器４３０ｂは、ターボ符号器のＥＸＯＲ演算器の代わりに符号を乗算し、絶対値を加算し、加算結果を相加平均するよう構成されている。
ＳＩＳＯ符号器４３０ｂは、符号器４３１ｂ，４３２ｂ、及びインタリーバ３１で構成されている。符号器４３１ｂは、直列接続された、軟出力データ９５ａを軟入力データとして入力するスイッチ３２＿１、符号乗算／絶対値加算器３３＿１、１／３除算器３４＿１、及び遅延回路３５＿１〜３５＿３と、遅延回路３５＿２，３５＿３の出力信号を入力し符号乗算／絶対値加算器３３＿１の入力端子に出力信号を与える符号乗算／絶対値加算器３３＿２と、スイッチ３２＿１の出力端子に接続され組織ビット系列データＳを出力するスイッチ３２＿２と、このスイッチ３２＿２の他方の出力端子に接続され、組織ビット系列データＳの１／２の信号を出力する１／２除算器３４＿２を備えている。
さらに、符号器４３１ｂは、符号乗算／絶対値加算器３３＿１及び遅延回路３５＿１の出力信号を入力する符号乗算／絶対値加算器３３＿３と、この符号乗算／絶対値加算器３３＿３及び遅延回路３５＿３の出力信号を入力する符号乗算／絶対値加算器３３＿４と、この符号乗算／絶対値加算器３３＿４の出力信号を１／５に除算し第１パリティビット系列データＰ１を出力する１／５除算器３４＿３とを備えている。
符号器４３２ｂは、符号器４３１ｂと同一構成を有し、１／５除算器３４＿３に対応する１／５除算器３４＿６が第２パリティビット系列データＰ２を出力している。
すなわち、ＳＩＳＯ符号器４３０ｂは、従来のターボ符号器のＥＸＯＲ演算器の代わりに符号を乗算、絶対値を加算し、さらにシフトレジスタ格納前および符号器出力前に絶対値を加算回数で割り、相加平均値にすることにより、軟出力符号化結果を得る。
同図中の除算器３４＿１〜３４＿６はそれぞれ絶対値の加算が行われたデータの数で割り算を行う。例えば、１／３除算器３４＿１は、符号乗算／絶対値加算器３３＿１でデータ入力、符号乗算／絶対値加算器３３＿２で遅延回路３５＿２，３５＿３の絶対値の加算が行われているので、３で除算を行っている。
図１２は、図８に示したＳＩＳＯ符号器４３０ｃの構成例（３）を示している。このＳＩＳＯ符号器４３０ｃは、ターボ符号器のＥＸＯＲ演算器を乗算器に置き換え、乗算結果を相乗平均するように構成されている。
ＳＩＳＯ符号器４３０ｃは、符号器４３１ｃ，４３２ｃ、及びインタリーバ４１で構成されている。符号器４３１ｃは、直列接続された、軟入力データ（軟出力データ９５ａ）を入力するスイッチ４２＿１、乗算器４３＿１、立方根演算器４４＿１、及び遅延回路４５＿１〜４５＿３と、遅延回路４５＿２，４５＿３の出力信号を入力し乗算器４３＿１の入力端子に出力信号を与える乗算器４３＿２と、スイッチ４２＿１の出力端子に接続され組織ビット系列データＳを出力するスイッチ４２＿２と、このスイッチ４２＿２の他方の出力端子に接続され組織ビット系列データＳの絶対値の平方根を出力する絶対値の平方根演算器４６＿１とを備えている。
さらに、符号器４３１ｃは、乗算器４３＿１及び遅延回路４５＿１の出力信号を入力する乗算器４３＿３と、この乗算器４３＿３及び遅延回路４５＿３の出力信号を入力する乗算器４３＿４と、この乗算器４３＿４の出力信号の５乗根を求めて第１パリティビット系列データＰ１を出力する５乗根演算器４７＿１とで構成されている。
符号器４３２ｃは、符号器４３１ｃと同一構成を有し、５乗根演算器４７＿１に対応する５乗根演算器４７＿２が第２パリティビット系列データＰ２を出力している。
ＳＩＳＯ符号器４３０ｃは、従来のターボ符号器のＥＸＯＲ演算器を乗算器で置き換え、さらに遅延回路（シフトレジスタ）４５＿１〜４５＿３に格納前および符号器出力前に絶対値を乗算が行われた回数ＮによりＮ乗根をとり、相乗平均値にすることにより、軟出力符号化結果を得ている。
同図中のＮ乗根演算器は、それぞれ乗算が行われたデータの数をＮとしてＮ乗根を求める。例えば、立方根演算器４４＿１は、乗算器４３＿１で軟出力データ９５ａの入力，乗算器４３＿２で遅延回路４５＿２，４５＿３の出力データの乗算が行われているので、立方根を求めている。
実施例（５）
図１３は、本発明の誤り制御装置の実施例（５）を示している。図８に示した実施例（４）が３ＧＰＰに規定されている送信系に対する受信系に適用した場合の例を示したが、実施例（５）は、より一般的な復調方式を用い、デインタリーバ及びレート・マッチングを行わない例を示している。
したがって、実施例（５）には、図８に示した実施例（４）における逆拡散部２１０、レイク合成部２２０、デインタリーバ２４０、ビット・セパレータ２５０、第２レート・マッチング部２６０、第１レート・マッチング部２８０、及びビット・コレクタ２９０が無く、復調部２３０と重み付け部３００とが直接接続されている。
したがって、実施例（５）における動作は、一般的な復調が行われ、デインタリーバ及びレート・マッチングを行わないこと以外は実施例（４）と同様である。
図１４は、実施例（５）におけるデータ例を示しており、このデータ例は特にターボ符号を用いた場合を示している。また、同図には、バッファ４２０の必要メモリ容量Ｍ３と従来例の必要メモリ容量Ｍ０との関係を理解し易くするため、Ｓ／Ｐ変換されたデータ７１＿１〜７１＿３と、図１３に示したバッファ４２０、ＳＩＳＯ符号器４３０、重み付け部４４０、合成部３１０、及び重み付け部３００が示されている。
バッファ４２０は、同図（２３）の軟出力データ７３を記憶する。従って、実施例（５）におけるバッファ４２０の必要メモリ容量Ｍ３は、従来の必要メモリ容量Ｍ０の８０００／１５０６０≒８／１５である。
実施例（６）
図１５は、本発明の誤り制御装置２００ｆの実施例（６）を示している。この実施例（６）が、図８に示した実施例（４）と異なる点は、合成部５２０が、バッファ５４０に記憶された軟出力データ９５ａと、ビット・コレクタ２９０からの軟判定情報９４の代わりに第２レート・マッチング部２６０からの軟判定情報９２の内の組織ビット９２＿１とを合成することである。
したがって、実施例（６）の構成が、実施例（４）と異なる点は、第２レート・マッチング部２６０及び第１レート・マッチング部２８０の間の組織ビット９２＿１の端子に、直列接続された重み付け部５１０及び合成部５２０が接続されていることと、バッファ５４０からの軟出力データ９５ａが重み付け部５５０を経由して合成部５２０に与えられていることである。
図１６は、実施例（６）におけるデータ例を示している。このデータ例は、図９に示した実施例（４）のデータ例と同様であるが、合成部５２０がバッファ５４０が記憶した軟出力データ９５ａ（図１６（２５）参照）を重み付けしたデータと、同図１６（２２）の組織ビット９２＿１を重み付けしたデータとを合成することが異なっている。
すなわち、ＣＲＣ検出器３３０が硬判定結果データ９６の誤り検出し、誤りが検出された場合はデータの再送が行われる。重み付け部５１０は、再送データの内の組織ビット９２＿１に再送データのＳ／Ｎ等に応じて重み付けをする。同様に重み付け部５５０は、バッファ５４０に保持された軟出力データ９５ａ（図１６（２５）参照）の組織ビットに重み付けをする。
合成部５２０は、重み付けされた再送された軟判定情報９２の組織ビット９２＿１（同図（２２）参照）と軟出力データを合成する。
すなわち、バッファ５４０が記憶する軟出力データ９５ａの量子化ビット数をＭ＝“８”とすると、実施例（６）におけるバッファ５４０の必要メモリ容量Ｍ３＝８０００（８×１０００）ビットであり、従来の必要メモリ容量Ｍ１の８０００／１００４０≒８／１０である。
なお、実施例（６）はターボ符号のような組織符号だけに適用可能である。
実施例（７）
図１７は、本発明の誤り制御装置２００ｇの実施例（７）を示している。図１５に示した実施例（６）は、３ＧＰＰに規定されている送信系に対する受信系に適用した場合の例であったが、実施例（７）は、より一般的な誤り制御装置を示している。
実施例（７）では、実施例（６）における逆拡散及びレイク合成を行う復調の代わりに一般な復調方式で行い、デインタリーバ及びレート・マッチングを行わない例を示している。
誤り制御装置２００ｇは、ＨＡＲＱに関わる処理のための構成は実施例（６）と同様であるが、実施例（６）における逆拡散部２１０、レイク合成部２２０、デインタリーバ２４０、第２レート・マッチング部２６０、及び第１レート・マッチング部２８０が無く、Ｓ／Ｐ変換部２５０及びＰ／Ｓ変換部２９０の組織ビット系列データ７１＿１の端子間に、重み付け部５１０及び合成部５２０が直列接続されている。
したがって、実施例（７）における動作は、一般的な復調を行うことと、デインタリーバ及びレート・マッチングを行わない以外は実施例（６）と同様である。
Ｓ／Ｐ変換部２５０は、復調部２３０から出力された直列の復調データ７０を組織ビット系列データ７１＿１、第１パリティビット系列データ７１＿２、第２パリティビット系列データ７１＿３に分けて並列に出力するものあり、図１５におけるビット・セパレータ２５０に対応する処理を行う。
また、Ｐ／Ｓ変換部２９０は、並列に入力された組織ビット系列データ７１ａ＿１、第１パリティビット系列データ７１＿２、第２パリティビット系列データ７１＿３を直列に出力するものであり、図１５におけるビット・コレクタ２９０に対応する処理を行う。
図１８は、実施例（７）におけるデータ例を示しており、このデータ例は特にターボ符号を用いた場合を示している。また、同図には、バッファ５４０の必要メモリ容量Ｍ３と従来例の必要メモリ容量Ｍ０との関係を理解し易くするため、図１７に示したバッファ５４０、重み付け部５５０、合成部５２０、及び重み付け部５１０が示されている。
バッファ５４０は、同図（２３）の軟出力データ７３を記憶する。従って、実施例（７）におけるバッファ５４０の必要メモリ容量Ｍ３は、従来の必要メモリ容量Ｍ０の８０００／１５０６０≒８／１５である。
実施例（８）
図１９は、本発明の誤り制御装置２００ｈの実施例（８）を示しており、この実施例（８）は、３ＧＰＰに規定されている送信系に対する受信系に適用した場合の例である。実施例（８）が、図３３に示した従来例と異なる点は、バッファ６５０が、軟判定情報９２の組織ビット９２＿１のみを記憶し、合成部６２０が、バッファ６５０に記憶された組織ビット系列データと、再送された軟判定情報９２の内の組織ビット９２＿１とを合成することである。さらに、バッファ６５０が記憶する組織ビット９２＿１のビット数を制限することも従来例と異なっている。
実施例（８）の構成は、逆拡散部２１０から第２レート・マッチング部２６０までは、従来例と同様である。実施例（８）の構成が、従来例と異なる点は、第２レート・マッチング部２６０及び第１レート・マッチング部２８０の組織ビット９２＿１の端子間に、直列接続された重み付け部６１０及び合成部６２０が接続されていることと、合成部６２０からの組織ビット９２＿１のビット数を制限するビット制限部６３０が、合成部６２０とバッファ６５０の間に接続されていることと、バッファ６５０の出力端子が重み付け部６６０を経由して合成部６２０に接続されていることである。
図２０は、実施例（８）におけるデータ例を示している。このデータ例は、図３４に示した従来のデータ例と同様であるが、バッファ６５０の必要なメモリ容量Ｍ４と従来例の必要メモリ容量Ｍ１との関係を比較し易くするため、記憶されるデータと図１９に示した重み付け部６１０、合成部６２０、ビット制限部６３０、バッファ６５０、及び重み付け部６６０との関係が示されている。
同図を参照して、誤り制御装置２００ｈの動作を以下に説明する。
合成部６２０は、第２レート・マッチング部２６０から重み付け部６１０を経由して重み付けされた軟判定情報の組織ビット９２＿１（同図（２２）参照）を受信する。
そして、合成部６２０は、最初のデータ送信時には、重み付けされた組織ビット９２＿１をビット制限部６３０に与える。ビット制限部６３０は、組織ビット９２＿１のビット数を制限したデータ（同図（２２）のＭ４参照）をバッファ６５０に与える。バッファ６５０はビット制限された組織ビット９２＿１を保持する。
合成部６２０から出力された組織ビット９３＿１は、第１レート・マッチング部２８０を経由して、ビット・コレクタ２９０に与えられる。ビット・コレクタ２９０は、組織ビット９３＿１、第１パリティビット９３＿２及び第２パリティビット９３＿３（同図（２３）参照）を収集した軟判定情報９４（同図（２４）参照）を誤り訂正復号器３２０に与える。
軟判定情報９４は、誤り訂正復号器３２０で誤り訂正復号され、この復号結果である硬判定結果データ９６（同図（２６）参照）は、ＣＲＣ検出器３３０で誤り検出される。誤りが検出された場合はデータの再送が行われる。
再送された軟判定情報９２の中の組織ビット９２＿１と、バッファ６５０に保持されたビット制限された組織ビット９２＿１とは、それぞれ、重み付け部６１０及び６６０で受信信号のＳ／Ｎ等に対応した重み付けされたデータとして合成部６２０に与えられる。これらのデータを合成部６２０は合成する。誤りが検出された場合には、合成されたデータはビット制限されバッファに保持される。
例えば、バッファ６５０が保持する軟判定情報９２の量子化ビット数Ｍ＝“４”にビット制限した場合、バッファ６５０の必要メモリ容量Ｍ４＝４０１６ビットであり、従来の必要メモリ容量Ｍ１＝１００４０の４０１６／１００４０＝２／５である。
なお、実施例（８）はターボ符号のような組織符号だけに適用可能である。
実施例（９）
図２１は、本発明の誤り制御装置２００ｉの実施例（９）を示している。この実施例（９）は、図１９に示した実施例（８）において、一般的な通信方式（復号方式）を採用すると共に、デインタリーバ及びレート・マッチングを行わない例を示している。
したがって、誤り制御装置２００ｉには、実施例（８）における逆拡散部２１０、レイク合成部２２０、デインタリーバ２４０、第２レート・マッチング部２６０、及び第１レート・マッチング部２８０が無く、それぞれ、ビット・セパレータ２５０及びビット・コレクタ２９０の代わりにＳ／Ｐ変換部２５０及びＰ／Ｓ変換部２９０が配置されている。
また、実施例（９）における動作は、一般的な復号を行うことと、デインタリーバ及びレート・マッチングを行わないこと以外は実施例（８）と同様である。
図２２は、実施例（９）におけるデータ例を示しており、このデータ例は特にターボ符号を用いた場合を示している。バッファ６５０は、組織ビット７１＿１（同図（２１）のＭ５参照）を記憶する。従って、量子化ビット数Ｍ＝“４”にビット制限した場合、バッファ６５０の必要メモリ容量Ｍ５＝“４０１６”は、従来の必要メモリ容量Ｍ０＝１５０６０ビットの４０１６／１５０６０＝４／１５である。
実施例（１０）
図２３は、本発明の誤り制御装置２００ｊの実施例（１０）を示しており、この実施例（１０）は、３ＧＰＰに規定されている送信系に対する受信系に適用した場合の例である。実施例（１０）が、図３３に示した従来例と異なる点は、バッファ７５０が、軟判定情報９２（組織ビット９２＿１、第１パリティビット９２＿２及び第２パリティビット９２＿３）をビット制限したデータのみを記憶し、合成部７２０が、バッファ７５０に記憶された軟判定情報９２を重み付けしたデータと、再送された軟判定情報９２を重み付けしたデータとを合成することである。
したがって、実施例（１０）の構成が、図３３に示した従来例と異なる点は、第２レート・マッチング部２６０と合成部７２０の間に重み付け部７１０が挿入されていることと、合成部７２０の出力端子とバッファ７５０の入力端子の間にビット制限部７３０が挿入されていることと、バッファ７５０の出力端子と合成部の入力端子との間に重み付け部７６０が挿入されていることである。
図２４は、実施例（１０）におけるデータ例を示している。このデータ例は、図３４に示した従来のデータ例と同様であるが、バッファ７５０の必要メモリ容量Ｍ６と従来例の必要メモリ容量Ｍ１との関係を理解し易くするため、図２３に示した重み付け部７１０、合成部７２０、ビット制限部７３０、バッファ７５０、及び重み付け部７６０が示されている。
同図を参照して、実施例（１０）の動作を以下に説明する。
重み付け部７１０、最初のデータ送信時には、第２レート・マッチング部２６０からの軟判定情報９２（同図（２２）の組織ビット９２＿１、第１パリティビット９２＿２、及び第２パリティビット９２＿３）を重み付けして合成部７２０に与える。合成部７２０は、重み付けされた軟判定情報９２をビット制限部７３０に与える。ビット制限部７３０は、重み付けされた軟判定情報９２のビット数を制限したデータ（同図（２２）のＭ６参照）をバッファ７５０に与え、これをバッファ７５０は保持する。
なお、重み付け部７１０，７６０における重み付けは、受信データのＳ／Ｎなどに応じて重み付けされる。
また、重み付けされた軟判定情報９２は、第１レート・マッチング部２８０及びビット・コレクタ２９０を経由して、軟判定情報９４として誤り訂正復号器３２０に与えられる。誤り訂正復号器３２０は、軟判定情報９４を誤り訂正復号した硬判定結果データ９６を出力する。ＣＲＣ検出器３３０は、この硬判定結果データ９６の誤り検出を行い、誤りが検出された場合はデータの再送が行われる。
データが再送された時には、合成部７２０は、第２レート・マッチング部２６０及び重み付け部７１０を経由して受信した軟判定情報９２と、バッファ７５０に保持されていた軟判定情報９２を重み付け部７６０を経由して受信したデータとを合成し、その合成結果をビット制限部７３０を経由して、バッファ７５０に与えて保持させる。
したがって、保持する軟判定情報の量子化ビット数をＭ＝“４”とすると、実施例（１０）において、バッファの必要メモリ容量Ｍ６＝“８０３２ビット”となり、従来例の必要メモリ容量Ｍ１＝“１００４０”と比較すると、Ｍ／Ｎｒ＝４／５の容量となる。ここで、Ｎｒは軟判定情報の量子化ビット数である。
なお、実施例（１０）は、組織符号だけでなく、非組織符号にも適用可能である。
実施例（１１）
図２５は、本発明の誤り制御装置２００ｋの実施例（１１）を示している。この実施例（１１）は、図２３に示した実施例（１０）において、一般的な通信方式、すなわち、一般的な復号方式を採用し、デインタリーバ及びレート・マッチングを行わない例を示している。
誤り制御装置２００ｋには、実施例（１０）における逆拡散部２１０、レイク合成部２２０、デインタリーバ２４０、第２レート・マッチング部２６０、及び第１レート・マッチング部２８０が無く、復調部２３０と誤り訂正復号器３２０との間に、直列接続された重み付け部７１０及び合成部７２０が配置されている。
また、ビット制限部７３０、バッファ７５０、及び重み付け部７６０の配置は、図２３の実施例（１０）と同様である。
図２６は、実施例（１１）におけるデータ例を示しており、このデータ例は特にターボ符号を用いた場合を示している。
量子化ビット数Ｍ＝４にビット制限した場合、バッファ７５０の必要メモリ容量Ｍ６＝４×１００４×３＝１２０４８ビットであり、従来の必要メモリ容量Ｍ１＝１５０６０の１２０４８／１５０６０＝４／５である。
実施例（１２）
図２７は、本発明の誤り制御装置２００ｌの実施例（１２）を示しており、この実施例（１２）は、３ＧＰＰに規定されている送信系に対する受信系に適用した場合の例である。実施例（１２）では、ターボ復号器８３０の内部にある受信データ格納用のメモリ８３１をＨＡＲＱ用バッファに兼用することにより、バッファのメモリ容量を低減する。
すなわち、ターボ復号器８３０は、受信データを用いて繰り返し復号を行うため、元々受信データ格納用のメモリ８３１を持っている。このメモリ８３１は、ＨＡＲＱ用バッファとしても使用する。
誤り制御装置２００ｌの構成が、図３３に示した従来の誤り制御装置２００ｙの構成と異なる点は、第２レート・マッチング部２６０と第１レート・マッチング部２８０とを直接接続し、直列接続した重み付け部８１０及び合成部８２０をビット・コレクタ２９０とターボ復号器８３０との間に配置し、合成部８２０の出力信号（受信データ）をターボ復号器８３０内のメモリ８３１に与えていることである。
また、誤り制御装置２００ｌは、重み付け部８４０を備え、この重み付け部８４０は、メモリ８３１に記憶された受信データを重み付けした後、合成部８２０に戻す。さらに、誤り制御装置２００ｌでは、ターボ復号器用のメモリが、受信データを記憶するためのバッファとしても用いられているため、ターボ復号器８３０のバッファ制御部８３２はメモリ制御部（図示せず）に含まれている。
動作において、ＣＲＣ検出器３３０が符号誤りを検出した場合、バッファ制御部８３２は、メモリ８３１の内容を保持し、再送データを合成する際にメモリ８３１から保持したデータを読み出して、重み付け部８４０を経由して合成部８２０に与える。
この重み付けされたデータを合成部８２０は、重み付けされた再送データと合成してメモリ８３１に与える。ターボ復号器８３０は、合成データのターボ復号を行う。これにより、新たにバッファを追加することなくＨＡＲＱを行うことができる。
実施例（１３）
図２８は、本発明の誤り制御装置２００ｍの実施例（１３）を示している。この実施例（１３）は、図２７に示した実施例（１２）と同様に、ターボ復号器８３０の内部にある受信データ格納用のメモリ８３１をＨＡＲＱ用バッファとして使用することで、バッファのメモリ容量を低減している。
実施例（１３）は、実施例（１２）をより一般的な通信方式を採用したものであり、復調は符号拡散方式に限定せず、また、デインタリーバ及びレート・マッチングを行わない例を示している。
従って、誤り制御装置２００ｍの構成は、実施例（１２）に示された逆拡散部２１０及びレイク合成部２２０、デインタリーバ２４０、ビット・セパレータ、第２レート・マッチング部２６０、第１レート・マッチング部２８０、及びビット・コレクタ２９０が無く、復調部２３０と重み付け部８１０とが直接接続されている。
これによっても、新たにバッファを追加することなくＨＡＲＱを行うことができる。
以上説明したように、本発明の誤り制御装置によれば、バッファが軟判定情報の代わりに硬判定結果データ又は軟出力データを記憶し、記憶したデータを再符号化して合成部に与えるか、バッファに記憶するデータのビット数を制限するか、又は復号器に含まれるメモリをＨＡＲＱ用のバッファと兼用することにより、バッファの必要メモリ容量を削減することが可能になる。

Claims (15)

1. 符号データの誤りを訂正して硬判定結果データに復号する誤り訂正復号器と、
   該硬判定結果データを記憶するバッファと、
   該硬判定結果データに誤りが有るか否かを検出し、誤りが有るとき、該符号データの再送を要求する符号誤り検出器と、
   該硬判定結果データを、該符号データの符号化方式と同じ誤り訂正符号化で再符号データに符号化する再符号器と、
   該再送された符号データと該再符号データとを合成した符号データを該誤り訂正復号器に与える合成部と、
   を備えたことを特徴とする誤り制御装置。
2. 符号データの誤りを訂正して軟出力データと硬判定結果データに復号する誤り訂正復号器と、
   該軟出力データを記憶するバッファと、
   該硬判定結果データに誤りが有るか否かを検出し、誤りがあるとき、該符号データの再送を要求する符号誤り検出器と、
   該軟出力データを、該誤り訂正復号器の復号方式に対応した符号化方式で再軟符号データに符号化する軟入力軟出力符号器と、
   該再送された符号データと該再軟符号データとを合成した符号データを該誤り訂正復号器に与える合成部と、
   を備えたことを特徴とする誤り制御装置。
3. 第１の符号データを第１の組織ビットとパリティビットとに分離するビット分離部と、
   硬判定結果データに誤りが有るか否かを検出し、誤りが有るとき、該第１の符号データの再送を要求する符号誤り検出器と、
   再送された該第１の符号データの該第１の組織ビットと軟出力データとを第２の組織ビットに合成する組織ビット合成部と、
   該第２の組織ビットと該パリティビットを第２の符号データに多重するビット収集部と、
   該第２の符号データの誤りを訂正して該軟出力データ及び該硬判定結果データに復号する誤り訂正復号器と、
   該軟出力データを記憶するバッファと、
   を備えたことを特徴とする誤り制御装置。
4. 第１の符号データを第１の組織ビットとパリティビットとに分離するビット分離部と、
   該第１の組織ビットのビット数を制限した第２の組織ビットを出力するビット制限部と、
   第２の組織ビットを記憶するバッファと、
   硬判定結果データに誤りが有るか否かを検出し、誤りがあるとき、該第１の符号データの再送を要求する符号誤り検出器と、
   再送された第１の符号データの第１の組織ビットと該第２の組織ビットとを第３の組織ビットに合成する組織ビット合成部と、
   該第３の組織ビットと該パリティビットと多重して第２の符号データを生成するビット収集部と、
   該第２の符号データの誤りを訂正して該硬判定結果データに復号する誤り訂正復号器と、
   を備えたことを特徴とする誤り制御装置。
5. 第１の符号データのビット数を制限した第２の符号データを出力するビット制限部と、
   該第２の符号データを記憶するバッファと、
   硬判定結果データに誤りが有るか否かを検出し、誤りがあるとき、該第１の符号データの再送を要求する符号誤り検出器と、
   再送された第１の符号データと該第２の符号データとを第３の符号データに合成する合成部と、
   該第３の符号データの誤りを訂正して該硬判定結果データに復号する誤り訂正復号器と、
   を備えたことを特徴とする誤り制御装置。
6. 受信した第１の符号データを格納するメモリを備え、該第１の符号データの誤りを訂正して復号した硬判定結果データを出力する誤り訂正復号器と、
   該硬判定結果データに誤りが有るか否かを検出し、誤りがあるとき、第２の符号データの再送を要求する符号誤り検出器と、
   再送された該第２の符号データと該メモリに記憶された該第１の符号データとを合成した第３の符号データを該メモリに与える合成部と、
   を備えたことを特徴とする誤り制御装置。
7. 請求の範囲１において、
   該誤り訂正復号器及び該再符号器が、それぞれ、ターボ復号器及びターボ符号器であることを特徴とした誤り制御装置。
8. 請求の範囲２において、
   該軟入力軟出力符号器が、該軟出力データをその符号と絶対値に分離する符号・絶対値分離回路を用いて、該符号に対して、該誤り訂正復号器に対応する送信側の誤り訂正符号器と等価な演算を行う誤り訂正符号器と、該誤り訂正符号器の符号化結果に該絶対値を乗算して該軟符号データを出力することを特徴とした誤り制御装置。
9. 請求の範囲２において、
   該軟入力軟出力符号器が、該軟出力データの符号の乗算と絶対値の加算を行う符号乗算／絶対値加算器を用いて、該符号及び絶対値加算結果に対して、該誤り訂正復号器に対応する送信側の誤り訂正符号器と等価な演算を行う誤り訂正符号器を備えたことを特徴とする誤り制御装置。
10. 請求の範囲２において、
    該軟入力軟出力符号器が、該軟出力データの乗算を行う乗算器を用いて、該乗算結果に対して、該誤り訂正復号器に対応する送信側の誤り訂正符号器と等価な演算を行う誤り訂正符号器を備えたことを特徴とする誤り制御装置。
11. 請求の範囲１において、
    該再送された符号データに重み付けを行って該合成部に与える第１の重み付け部と、該再符号データに重み付けを行って該合成部に与える第２の重み付け部と、をさらに備えたことを特徴とする誤り制御装置。
12. 請求の範囲２において、
    該再送された符号データに重み付けを行って該合成部に与える第１の重み付け部と、該再軟符号データに重み付けを行って該合成部に与える第２の重み付け部と、をさらに備えたことを特徴とする誤り制御装置。
13. 請求の範囲３において、
    該再送された該第１の符号データの該第１の組織ビットに重み付けを行って該合成部に与える第１の重み付け部と、該軟出力データに重み付けを行って該合成部に与える第２の重み付け部と、をさらに備えたことを特徴とする誤り制御装置。
14. 請求の範囲４において、
    該再送された第１の符号データの該第１の組織ビットに重み付けを行って該合成部に与える第１の重み付け部と、該第２の組織ビットに重み付けを行って該合成部に与える第２の重み付け部と、をさらに備えたことを特徴とする誤り制御装置。
15. 請求の範囲５において、
    該再送された第１の符号データに重み付けを行って該合成部に与える第１の重み付け部と、該第２の符号データに重み付けを行って該合成部に与える第２の重み付け部と、をさらに備えたことを特徴とする誤り制御装置。

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