JP4821771B2 - Ｈｓ−ｐｄｓｃｈデコーダ及びそれを搭載した移動式無線通信装置 - Google Patents
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Description
本発明は、ＨＳ−ＰＤＳＣＨ（High Speed Physical Downlink Shared Channel）デコーダ、ＨＳ−ＰＤＳＣＨデコーダにおいて受信データを処理する方法、ＨＳ−ＰＤＳＣＨデコーダを搭載した移動式無線通信装置及びＨＳ−ＰＤＳＣＨデコーダにおいて受信データを処理する方法をコンピュータに実行させるためのプログラムに関する。
高速下りリンク・パケット・アクセス（ＨＳＤＰＡ：High Speed Downlink Packet Access）機能は、Ｗ−ＣＤＭＡ（Wideband Code Division Multiple Access）方式の通信システムにおいて、下りリンク方向におけるマルチメディア・サービスをサポートするための基本的機能の１つであり、３ＧＰＰ（３ＧＰＰ：3rd Generation Partnership Project）の標準リリース５により提案されている。
ＨＳＤＰＡは、その名称が示すように、３ＧＰＰ準拠の移動式無線通信装置間においてデータを高速に送受信することができる機能である。このＨＳＤＰＡ機能によれば、無線アクセス・ネットワークによる制限を受けて従来は保証し得なかったデータ転送速度をユーザーに保証することができるようになる。ここに、無線アクセス・ネットワークとは、ユーザーの移動式無線通信装置と基地局との間を接続するネットワークである。
現在、３ＧＰＰの関係者は、実現可能性が高く、かつ、信頼性の高いＨＳＤＰＡ機能を実現するための検討を行っている。このＨＳＤＰＡ機能が実現すると、下りリンク方向において５メガヘルツ以上の帯域幅で最高１０Ｍｂｐｓの非常に高速なデータ転送速度を保証することができる。その結果として、ビデオ・ストリーミング、対話型のアプリケーション及びビデオ・オン・デマンドのような高品質なアプリケーションを提供することができるようになる。
ＨＳＤＰＡ機能を実現するために、適応変調符号化（ＡＭＣ：Adaptive Modulation and Coding）、ハイブリッド自動再送要求（ＨＡＲＱ：Hybrid Automatic Repeat Request）などの基本的な技術が３ＧＰＰの関係者によって検討されている。
適応変調符号化方式とは、基地局が移動式無線通信装置の瞬間的な受信品質を監視し、受信品質の変動に応じて最良の変調方式及び符号化率を自動的に選択してデータを送信する方式である。
適応変調符号化方式においては、例えば、変調方式として、受信品質が良い場合には、高速の１６ＱＡＭ（16 Quadrature Amplitude Modulation）が選択され、受信品質が悪い場合には、低速のＱＰＳＫ（Quadrature Phase Shift Keying）が選択される。
また、符号化時の符号化率として、受信品質が良い場合には、誤り訂正能力が小さいものが選択され、受信品質が悪い場合には、誤り訂正能力が大きいものが受信環境に応じて選択される。
このように、受信品質が良い場合には、データ転送速度を上げることにより、データ転送効率を高めることが可能である。
一方、ＨＡＲＱとは、既存のＡＲＱ機能（誤り検出・再送機能）に誤り訂正（ＦＥＣ：Forward Error Correction）機能を追加した技術である。
ＡＲＱにおいては、ＡＲＱによっては訂正することができない誤りの発生を検出した場合、通信相手に対して、パケットの再送要求が行われる。
これに対して、ＨＡＲＱでは、通信相手から誤り訂正符号を予め受信し、その誤り訂正符号を用いて誤り訂正が行われる。
このため、ＨＡＲＱでは、通信品質が向上し、通信相手からのパケット再送回数を減らすことができる。
さらに、ＨＡＲＱでは、再送パケットの品質向上のため、誤りが検出されたパケットと再送パケットとを合成するチェース・コンバイニング処理（以下、「コンバイニング処理」と称する）が行われる。
図１６はコンバイニング処理の概略を示すブロック図である。
基地局（送信側）からユーザーの移動式無線通信装置（受信側）に送信されたパケット１０に誤りが検出された場合を想定する。
この場合、ユーザーの移動式無線通信装置は基地局に対してパケットの再送要求を発する。
ユーザーの移動式無線通信装置からパケットの再送要求を受信した基地局は、パケット１１をユーザーの移動式無線通信装置に対して送信する。
パケット１１を受信したユーザーの移動式無線通信装置は、加算器１２を介して、誤りが検出されたパケット１０と再送されたパケット１１とを合成するコンバイニング処理を実行する。
このように、コンバイニング処理を実行することにより、ＨＡＲＱでは、再送パケットにおける誤りの発生を減少させることができる。
ここで、ＨＡＲＱ処理の概念について説明する。
最初に、基地局側（送信側）で行われるＨＡＲＱ処理について図１７を参照して説明する。
図１７は、ＨＡＲＱ処理の一部であるレートマッチング（Rate Matching）処理を行う基地局の構造を示すブロック図である。
図１７に示すように、基地局は、ターボ符号部７１と、第１レートマッチング（1st Rate Matching）部７２と、ＩＲバッファ（Incremental Redundancy Buffer）７３と、第２レートマッチング（2nd Rate Matching）部７４と、インターリービング／コレクション処理部７５と、を備えている。
第１レートマッチング部７２は、パリティ１ビット処理部（RM_P1_1）７２１とパリティ２ビット処理部（RM_P2_1）７２２とから構成されている。
また、第２レートマッチング部７４は、システマティックビット処理部（RM_S）７４１と、パリティ１ビット処理部（RM_P1_2）７４２と、パリティ２ビット処理部（RM_P2_2）７４３と、から構成されている。
第１レートマッチング部７２には、ターボ符号部７１により符号化されたシステマティックビット（Systematic Bits）のビットストリーム、パリティ１ビット（Parity 1 Bits）のビットストリーム及びパリティ２ビット（Parity 2 Bits）のビットストリームの計３つのビットストリームが入力される。
第１レートマッチング部７２は、第１レートマッチング部７２に入力された総ビット数（システマティックビットの数Nsysとパリティ１ビットの数Np1とパリティ２ビットの数Np2との総和）とＩＲバッファ７３に配分されたスペースＮｉｒ（Nir= Nsys + Np1 + Np2）とを比較する。
第１レートマッチング部７２に入力された総ビット数がＩＲバッファ７３に配分されたスペースＮｉｒ以下であれば、入力されたビットストリームは第１レートマッチング部７２をそのまま通過する。
これに対して、第１レートマッチング部７２に入力された総ビット数がスペースＮｉｒよりも多い場合には、パリティ１ビット処理部（RM_P1_1）７２１及びパリティ２ビット処理部（RM_P2_1）７２２は、パリティ１ビットのビットストリーム及びパリティ２ビットのビットストリームからのビットの抜き取り処理（puncture）を行う。
ただし、システマティックビットのビットストリームは抜き取り処理されないため、システマティックビットのビットストリームは第１レートマッチング部７２をそのまま通過する。
この抜き取り処理により、第１レートマッチング部７２から出力された総ビット数はＩＲバッファ７３に配分されたスペースＮｉｒと同数になる。
第２レートマッチング部７４には、第１レートマッチング部７２からＩＲバッファ７３経由で計３つのビットストリームが入力される。
このとき、第２レートマッチング部７４に入力された総ビット数（システマティックビットの数Nsysとパリティ１ビットの数Np1とパリティ２ビットの数Np2との総和）が、ＨＳ−ＰＤＳＣＨにおいてＴＴＩ（送信時間間隔）で利用できる物理チャネルのビット数 Ndata（Ndata = Nt,sys + Nt,p1 + Nt,p2）よりも多い場合には、システマティックビット処理部（RM_S）７４１、パリティ１ビット処理部（RM_P1_2）７４２及びパリティ２ビット処理部（RM_P2_2）７４３は、システマティックビットのビットストリーム、パリティ１ビットのビットストリーム及びパリティ２ビットのビットストリームからのビットの抜き取り処理を行う。
また、第２レートマッチング部７４に入力された総ビット数がNdataよりも少ない場合は、システマティックビット処理部７４１、第２パリティ１ビット処理部７４２及び第２パリティ２ビット処理部７４３は、システマティックビットのビットストリーム、パリティ１ビットのビットストリーム及びパリティ２ビットのビットストリームへのビットの繰り返し挿入処理（repetition）を行う。
また、第２レートマッチング部７４に入力された総ビット数がＮdataと等しい場合には、システマティックビットのビットストリーム、パリティ１ビットのビットストリーム及びパリティ２ビットのビットストリームは第２レートマッチング部７４をそのまま通過する。
なお、上述したビットの抜き取り処理と繰り返し挿入処理の詳細については、例えば、非特許文献１に記載されている。
第２レートマッチング部７４において第２レートマッチング処理が行われたデータは、インターリービング／コレクション処理部７５において物理チャネルごとに分離された後、受信側の移動式通信装置へ向けて送信される。
次に、移動式通信装置側（受信側）で行われるＨＡＲＱ処理について図１８を参照して説明する。
図１８は、ＨＡＲＱ処理の一部であるレートデマッチング（Rate De-Matching）処理を行う移動式通信装置の構造を示すブロック図である。
図１８に示すように、移動式通信装置は、デインターリービング／デコレクション部８５と、第２レートデマッチング部８４と、ＩＲバッファ８３と、第１レートデマッチング部８２と、ターボ復号部８１と、を備えている。
第１レートデマッチング部８２は、パリティ１ビット処理部（DRM_P1_1）８２１とパリティ２ビット処理部（DRM_P2_1）８２２とから構成されている。
また、第２レートデマッチング部８４は、システマティックビット処理部（DRM_S）８４１と、パリティ１ビット処理部（RM_P1_2）８４２と、パリティ２ビット処理部（RM_P2_2）８４３と、から構成されている。
図１８を参照すると、移動式通信装置においては、図１７に示した基地局におけるＨＡＲＱ処理と逆の順番でＨＡＲＱ処理が行われる。
第２レートデマッチング部８４においては、第２レートマッチング部７４において行われた第２レートマッチング処理とは逆の処理、すなわち、第２レートデマッチング処理が行われる。
すなわち、システマティックビット処理部（DRM_S）８４１、パリティ１ビット処理部（RM_P1_2）８４２及びパリティ２ビット処理部（RM_P2_2）８４３は、デインターリービング／デコレクション部８５から受信したビットストリームに対して、基地局における第２レートマッチング処理により挿入されたビットを抜き取る処理（De-repetition処理）を行うか、または、基地局における第２レートマッチング処理により抜き取られたビットとして「０」を挿入する処理（De-Puncturing）を行う。
第１レートデマッチング部８２においては、第１レートマッチング部７２において行われた第１レートマッチング処理とは逆の処理、すなわち、第１レートデマッチング処理が行われる。
すなわち、パリティ１ビット処理部（DRM_P1_1）８２１及びパリティ２ビット処理部（DRM_P2_1）８２２においては、ＩＲバッファ８３から送信されてきたビットストリームに対して、基地局における第１レートマッチング処理により抜き取られたビットとして「０」を挿入する処理を行う。
なお、システマティックビットのビットストリームは、第１レートマッチング処理においてビットを抜き取られないため、第１レートデマッチング部８２をそのまま通過する。
第１レートデマッチング部８２において第１レートデマッチング処理が行われたデータは、その後、ターボ復号部８１において復号される。
ここで、従来のＨＳ−ＰＤＳＣＨデコーダについて説明する。
図１９は従来のＨＳ−ＰＤＳＣＨデコーダのブロック図である。
図１９を参照すると、従来のＨＳ−ＰＤＳＣＨデコーダは、受信データバッファ４００と、復調部４０１と、デインターリービング／デコレクション部４０２と、第２レートデマッチング部４０３と、加算部４０４と、ＩＲバッファ４０５と、第１レートデマッチング部４０６と、入力バッファ４０７と、ターボ復号部４０８と、セレクタ４１０と、を備えている。
受信データバッファ４００は、ＨＳ−ＰＤＳＣＨのパケットデータである受信データＲｘを一時的に格納する。
復調部４０１は、受信データバッファ４００の相応アドレスから読み出されたデータに対して復調処理を行う。
デインターリービング／デコレクション部４０２は、復調部４０１において復調されたデータに対してデインターリービング／デコレクション処理を行う。
第２レートデマッチング部４０３は、デインターリービング／デコレクション部４０２においてデインターリービング／デコレクション処理が行われたデータに対して、基地局側の第２レートマッチング処理において挿入されたビットを抜き取るか、あるいは、基地局側の第２レートマッチング処理において抜き取られたビットを挿入する第２レートデマッチング処理を行う。
加算部４０４は、第２レートデマッチング部４０３の出力とセレクタ４１０の出力とを加算するコンバイニング処理を行う。
ＩＲバッファ４０５は、加算部４０４においてコンバイニング処理がなされたデータを、加算部４０４における次回のコンバイニング処理時に加算する加算用データとして一時的に格納する。ここでは、ＩＲバッファ４０５のビット幅はＸとする。
セレクタ４１０は、ＩＲバッファ４０５の出力及び"０"のいずれか一方を選択して加算部４０４に出力する。
例えば、受信データＲｘが新規に送信されたパケットデータである場合には、セレクタ４１０は"０"を選択して出力する。この場合、加算部４０４は、第２レートデマッチング部４０３の出力に"０"を加算する。このため、第２レートデマッチング部４０３の出力は、次回のコンバイニング処理の準備のために、そのままＩＲバッファ４０５に書き込まれる。
一方、受信データＲｘが再送されたパケットデータである場合、セレクタ４１０は、ＩＲバッファ４０５の出力を選択して出力する。この場合、加算部４０４は、第２レートデマッチング部４０３の出力に、ＩＲバッファ４０５のあるアドレスに格納されていた再送前のパケットデータを加算する。この加算結果は、次回のコンバイニング処理の準備のために、ＩＲバッファ４０５の同様のアドレス（加算前にＩＲバッファ４０５からデータを読み出したアドレス）に書き込まれる。
第１レートデマッチング部４０６は、ＩＲバッファ４０５から出力されたデータに対して、基地局側の第１レートマッチング処理において抜き取られたビットを挿入する第１レートデマッチング処理を行う。
入力バッファ４０７は、第１レートデマッチング部４０６の出力を、ターボ復号部４０８におけるターボ復号処理の準備のために一時的に格納する。
ターボ復号部４０８は、入力バッファ４０７から出力されたデータに対して、ターボ復号処理を繰り返し行い、その復号結果４０９を出力する。
さらに、ターボ復号部４０８は、復号結果４０９に基づいてＣＲＣ（Cyclic Redundancy Check）判定処理を行う。このＣＲＣ判定の結果（ＯＫまたはＮＧ）は最終的に送信装置（図示せず）を経由して基地局に報告される。
次に、図１９に示した従来のＨＳ−ＰＤＳＣＨデコーダの動作について、図２０を参照して説明する。
図２０を参照すると、従来のＨＳ−ＰＤＳＣＨデコーダの動作は、第１段階、第２段階及び第３段階の３つの段階に分けられている。
最初に、第１段階においては、基地局から受信した受信データＲｘに対して、復調部４０１による復調処理、デインターリービング／デコレクション部４０２によるデインターリービング処理及びデコレクション処理、第２レートデマッチング部４０３による第２レートデマッチング処理、並びに、加算部４０４によるコンバイニング処理が行われ、その結果がＩＲバッファ４０５に格納される。
次に、第２段階においては、ＩＲバッファ４０５から出力されたデータに対して、第１レートデマッチング部４０６による第１レートデマッチング処理が行われ、その結果が入力バッファ４０７に格納される。
最後に、第３段階においては、入力バッファ４０７から出力されたデータに対して、ターボ復号部４０８によるターボ復号処理及びＣＲＣ処理が行われる。
なお、ターボ復号処理は、繰返し構造のアルゴリズムとなっている。そのため、ターボ復号処理時には、毎回、入力バッファ４０７からターボの入力データを読み出し、読み出したデータに対してターボ復号処理が行われる。
3GPP TS25.212 V5.3.0 （Release 5）
3GPP TS25.212 V5.3.0 （Release 5）
上述したように、従来のＨＳ−ＰＤＳＣＨデコーダにおいては、受信データの総処理時間は、第１段階、第２段階及び第３段階のそれぞれの処理時間を合計した時間となる。よって、受信データの総処理時間は一般的に長くなる。
しかし、携帯電話に代表される移動式通信装置には、通信のリアルタイム性が厳格に要求されている。そのため、移動式通信装置にＨＳ−ＰＤＳＣＨデコーダを搭載した場合には、ＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理時間の短縮化を図り、有効なＨＳＤＰＡ機能を実現することが重要な課題となる。
そこで、本発明は、受信データの処理時間の短縮化を図ることができるＨＳ−ＰＤＳＣＨデコーダ、ＨＳ−ＰＤＳＣＨデコーダにおいて受信データを処理する方法、ＨＳ−ＰＤＳＣＨデコーダを搭載した移動式無線通信装置及びＨＳ−ＰＤＳＣＨデコーダにおいて受信データを処理する方法をコンピュータに実行させるためのプログラムを提供することを目的とする。
上記の目的を達成するため、本発明は、第一の態様として、基地局において当該基地局のＩＲバッファに格納可能なビット数に応じてビットを抜き取る第１レートマッチング処理と、ＨＳ−ＰＤＳＣＨにより送信可能なビット数に応じてビットを挿入し、または、抜き取る第２レートマッチング処理とが行われた受信データを処理するＨＳ−ＰＤＳＣＨデコーダであって、前記受信データを構成するＮ（Ｎは２以上の整数）個のデータが並列に入力され、入力されたＮ個のデータに対して、前記第２レートマッチング処理において挿入されたビットを抜き取り、または、前記第２レートマッチング処理において抜き取られたビットを挿入する第２レートデマッチング処理を並列に行い、該第２レートデマッチング処理が行われたＮ個のデータを出力する第２レートデマッチング部と、前記第２レートデマッチング部から出力されたＮ個のデータのうちの対応する１個のデータに対して、所定の加算用データを加算するコンバイニング処理を並列に行い、該コンバイニング処理が行われたデータを出力するＮ個の加算部と、前記Ｎ個の加算部から出力されたデータに対して、前記第１レートマッチング処理において抜き取られたビットを挿入する第１レートデマッチング処理を行い、該第１レートデマッチング処理が行われたデータを出力する第１レートデマッチング部と、前記第１レートデマッチング部から出力されたデータに対するターボ復号処理を繰り返し行う復号部と、を備えるＨＳ−ＰＤＳＣＨデコーダを提供する。
本発明の第一の態様に係るＨＳ−ＰＤＳＣＨデコーダによれば、受信データを構成するＮ個のデータに対して第２レートデマッチング処理及びコンバイニング処理を並列に行うため、第２レートデマッチング処理及びコンバイニング処理の処理時間は、これらの処理を並列処理していた従来構成と比較して１／Ｎになる。そのため、ＨＳ−ＰＤＳＣＨデコーダにおける受信データの全体の処理時間の大幅な短縮化を図ることができる。
本発明は、第二の態様として、基地局において当該基地局のＩＲバッファに格納可能なビット数に応じてビットを抜き取る第１レートマッチング処理と、ＨＳ−ＰＤＳＣＨにより送信可能なビット数に応じてビットを挿入し、または、抜き取る第２レートマッチング処理とが行われた受信データを処理するＨＳ−ＰＤＳＣＨデコーダであって、前記受信データを構成するＮ（Ｎは２以上の整数）個のデータが並列に入力され、入力されたＮ個のデータに対して、前記第２レートマッチング処理において挿入されたビットを抜き取り、または、前記第２レートマッチング処理において抜き取られたビットを挿入する第２レートデマッチング処理を並列に行い、該第２レートデマッチング処理が行われたＮ個のデータを出力する第２レートデマッチング部と、前記第２レートデマッチング部から出力されたＮ個のデータのうちの対応する１個のデータに対し、所定の加算用データを加算するコンバイニング処理を並列に行い、該コンバイニング処理が行われたデータを出力するＮ個の加算部と、前記Ｎ個の加算器に対応して設けられ、対応する前記加算器から出力されたデータを一時的に格納し、出力するＮ個の入力バッファと、前記Ｎ個の入力バッファから出力された受信データに対して、前記第１レートマッチング処理において抜き取られたビットを挿入する第１レートデマッチング処理を行うと同時に、ターボ復号処理を繰り返し行う第１レートデマッチング／復号部と、を備えるＨＳ−ＰＤＳＣＨデコーダを提供する。
本発明の第二の態様に係るＨＳ−ＰＤＳＣＨデコーダによれば、第２レートデマッチング処理及びコンバイニング処理の処理時間を大幅に削減することができるとともに、第１レートデマッチング処理及びターボ復号処理の処理時間を大幅に削減することができる。そのため、ＨＳ−ＰＤＳＣＨデコーダにおける受信データの全体の処理時間の大幅な短縮化を図ることができる。
本発明は、第三の態様として、基地局において当該基地局のＩＲバッファに格納可能なビット数に応じてビットを抜き取る第１レートマッチング処理と、ＨＳ−ＰＤＳＣＨにより送信可能なビット数に応じてビットを挿入し、または、抜き取る第２レートマッチング処理とが行われた受信データを処理するＨＳ−ＰＤＳＣＨデコーダであって、前記受信データに対して、前記第２レートマッチング処理において挿入されたビットを抜き取り、または、前記第２レートマッチング処理において抜き取られたビットを挿入する第２レートデマッチング処理を並列に行い、該第２レートデマッチング処理が行われたデータを出力する第２レートデマッチング部と、前記第２レートデマッチング部から出力されたデータに対して、所定の加算用データを加算するコンバイニング処理を行い、該コンバイニング処理が行われたデータを出力する加算部と、前記加算部から出力されたデータを一時的に格納し、出力する入力バッファと、前記入力バッファから出力された受信データに対して、前記第１レートマッチング処理において抜き取られたビットを挿入する第１レートデマッチング処理を行うと同時に、ターボ復号処理を繰り返し行う第１レートデマッチング／復号部と、を備えるＨＳ−ＰＤＳＣＨデコーダを提供する。
本発明の第三の態様に係るＨＳ−ＰＤＳＣＨデコーダによれば、第１レートデマッチング処理と同時にターボ復号処理を行うため、第１レートデマッチング処理及びターボ復号処理の処理時間は、これらの処理を別々に行う従来のＨＳ−ＰＤＳＣＨデコーダと比較して、大幅に削減することができる。そのため、ＨＳ−ＰＤＳＣＨデコーダにおける受信データの全体の処理時間の大幅な短縮化を図ることができる。
本発明の第三の態様に係るＨＳ−ＰＤＳＣＨデコーダにおいては、前記第１レートデマッチング／復号部は、例えば、前記入力バッファから出力されたデータに挿入されるビットを出力するデパンクチャ部と、第１回目のターボ復号処理時に、前記デパンクチャ部から出力されたビットを前記入力バッファから出力されたデータに挿入する位置を表すデマッチング位置を計算して出力するデマッチング計算部と、前記デマッチング計算部において計算されたデマッチング位置を格納し、出力するデマッチング位置記憶部と、第１回目のターボ復号処理時には、前記デマッチング計算部の出力を選択し、第２回目以降のターボ復号処理時には、前記デマッチング位置記憶部の出力を選択し、選択結果を前記入力バッファからのデータの出力及び前記デパンクチャ部からのビットの出力を制御する制御信号として出力するセレクタと、前記入力バッファから出力されたデータに対して前記デパンクチャ部から出力されたビットを挿入する第１レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行うターボ復号部と、から構成することができる。
あるいは、本発明の第三の態様に係るＨＳ−ＰＤＳＣＨデコーダにおいては、前記第１レートデマッチング／復号部は、前記入力バッファから出力されたデータに挿入されるビットを出力するデパンクチャ部と、前記デパンクチャ部から出力されたビットを前記入力バッファから出力されたデータに挿入する位置を表すデマッチング位置を計算し、計算結果を、前記入力バッファからのデータの出力及び前記デパンクチャ部からのビットの出力を制御する制御信号として出力するデマッチング計算部と、前記入力バッファから出力されたデータに対して前記デパンクチャ部から出力されたビットを挿入する第１レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行うターボ復号部と、から構成することも可能である。
本発明の第二の態様に係るＨＳ−ＰＤＳＣＨデコーダにおいては、前記第１レートデマッチング／復号部は、例えば、前記Ｎ個の入力バッファから出力されたデータに挿入されるビットを出力するデパンクチャ部と、第１回目のターボ復号処理時に、前記デパンクチャ部から出力されたビットを前記Ｎ個の入力バッファから出力されたデータに挿入する位置を表すデマッチング位置を計算して出力するデマッチング計算部と、前記デマッチング計算部において計算されたデマッチング位置を格納し、出力するデマッチング位置記憶部と、第１回目のターボ復号処理時には、前記デマッチング計算部の出力を選択し、第２回目以降のターボ復号処理時には、前記デマッチング位置記憶部の出力を選択し、選択結果を前記Ｎ個の入力バッファからのデータの出力及び前記デパンクチャ部からのビットの出力を制御する制御信号として出力するセレクタと、前記Ｎ個の入力バッファから出力されたデータに対して、前記デパンクチャ部から出力されたビットを挿入する第１レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行うターボ復号部と、から構成することが可能である。
本発明の第二の態様に係るＨＳ−ＰＤＳＣＨデコーダにおいては、前記第１レートデマッチング／復号部は、例えば、前記Ｎ個の入力バッファから出力されたデータに挿入されるビットを出力するデパンクチャ部と、前記デパンクチャ部から出力されたビットを前記Ｎ個の入力バッファから出力されたデータに挿入する位置を表すデマッチング位置を計算し、計算結果を、前記Ｎ個の入力バッファからのデータの出力及び前記デパンクチャ部からのビットの出力を制御する制御信号として出力するデマッチング計算部と、前記Ｎ個の入力バッファから出力されたデータに対して前記デパンクチャ部から出力されたビットを挿入する第１レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行うターボ復号部と、から構成することが可能である。
本発明の第一または第二の態様に係るＨＳ−ＰＤＳＣＨデコーダは、前記受信データを一時的に格納し、出力するＮ個の受信データバッファと、前記Ｎ個の受信データバッファに対応して設けられ、対応する前記受信データバッファから出力されたデータに対する復調処理を行い、該復調処理が行われたデータを出力するＮ個の復調部と、前記Ｎ個の復調部に対応して設けられ、対応する前記復調部から出力されたデータに対するデインターリーブ／デコレクション処理を行い、該デインターリーブ／デコレクション処理が行われたデータを前記第２レートデマッチング部に出力するＮ個のデインターリーブ／デコレクション部と、をさらに備えることが可能である。
本発明の第一または第二の態様に係るＨＳ−ＰＤＳＣＨデコーダは、前記Ｎ個の加算部のそれぞれから出力されたデータを、前記Ｎ個の加算部における次回のコンバイニング処理時に加算する前記所定の加算用データとして、一時的に格納し、出力するＩＲバッファをさらに有することが可能である。
上記のＨＳ−ＰＤＳＣＨデコーダは、例えば、移動式無線通信装置に搭載することができる。移動式無線通信装置としては、例えば、携帯電話装置がある。
本発明は、第四の態様として、基地局において当該基地局のＩＲバッファに格納可能なビット数に応じてビットを抜き取る第１レートマッチング処理と、ＨＳ−ＰＤＳＣＨにより送信可能なビット数に応じてビットを挿入し、または、抜き取る第２レートマッチング処理とが行われた受信データをＨＳ−ＰＤＳＣＨデコーダにおいて処理する方法であって、前記受信データを構成するＮ（Ｎは２以上の整数）個のデータを並列に入力し、入力されたＮ個のデータに対して、前記第２レートマッチング処理において挿入されたビットを抜き取り、または、前記第２レートマッチング処理において抜き取られたビットを挿入する第２レートデマッチング処理を並列に行う第一の過程と、前記第２レートデマッチング処理がなされたＮ個のデータのうちの対応する１個のデータに対して、所定の加算用データを加算するコンバイニング処理を並列に行う第二の過程と、前記コンバイニング処理がなされたデータに対して、前記第１レートマッチング処理において抜き取られたビットを挿入する第１レートデマッチング処理を行う第三の過程と、前記第１レートデマッチング処理がなされたデータに対するターボ復号処理を繰り返し行う第四の過程と、を備えるＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法を提供する。
本発明の第四の態様に係るＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法によれば、本発明の第一の態様に係るＨＳ−ＰＤＳＣＨデコーダと同様の効果を得ることができる。
本発明は、第五の態様として、基地局において当該基地局のＩＲバッファに格納可能なビット数に応じてビットを抜き取る第１レートマッチング処理と、ＨＳ−ＰＤＳＣＨにより送信可能なビット数に応じてビットを挿入し、または、抜き取る第２レートマッチング処理とが行われた受信データをＨＳ−ＰＤＳＣＨデコーダにおいて処理する方法であって、前記受信データを構成するＮ（Ｎは２以上の整数）個のデータを並列に入力し、入力されたＮ個のデータに対して、前記第２レートマッチング処理において挿入されたビットを抜き取り、または、前記第２レートマッチング処理において抜き取られたビットを挿入する第２レートデマッチング処理を並列に行う第一の過程と、前記第２レートデマッチング処理がなされたＮ個のデータのうちの対応する１個のデータに対して、所定の加算用データを加算するコンバイニング処理を並列に行う第二の過程と、前記コンバイニング処理がなされたデータに対して、前記第１レートマッチング処理において抜き取られたビットを挿入する第１レートデマッチング処理を行うと同時に、ターボ復号処理を繰り返し行う第三の過程と、を備えるＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法を提供する。
本発明の第五の態様に係るＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法によれば、本発明の第二の態様に係るＨＳ−ＰＤＳＣＨデコーダと同様の効果を得ることができる。
本発明は、第六の態様として、基地局において当該基地局のＩＲバッファに格納可能なビット数に応じてビットを抜き取る第１レートマッチング処理と、ＨＳ−ＰＤＳＣＨにより送信可能なビット数に応じてビットを挿入し、または、抜き取る第２レートマッチング処理とが行われた受信データをＨＳ−ＰＤＳＣＨデコーダにおいて処理する方法であって、前記受信データに対して、前記第２レートマッチング処理において挿入されたビットを抜き取り、または、前記第２レートマッチング処理において抜き取られたビットを挿入する第２レートデマッチング処理を並列に行う第一の過程と、前記第２レートデマッチング処理がなされたデータに対して、所定の加算用データを加算するコンバイニング処理を行う第二の過程と、前記コンバイニング処理がなされた受信データに対して、前記第１レートマッチング処理において抜き取られたビットを挿入する第１レートデマッチング処理を行うと同時に、ターボ復号処理を繰り返し行う第三の過程と、を備えるＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法を提供する。
本発明の第六の態様に係るＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法によれば、本発明の第三の態様に係るＨＳ−ＰＤＳＣＨデコーダと同様の効果を得ることができる。
本発明の第六の態様に係るＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法においては、前記第三の過程は、例えば、前記コンバイニング処理がなされたデータに挿入されるビットを出力する第五の過程と、第１回目のターボ復号処理時に、前記第五の過程において出力されたビットを前記コンバイニング処理がなされたデータに挿入する位置を表すデマッチング位置を計算して出力する第六の過程と、前記デマッチング位置を格納し、出力する第七の過程と、第１回目のターボ復号処理時には、前記第六の過程における出力を選択し、第２回目以降のターボ復号処理時には、前記第七の過程における出力を選択し、選択結果を前記第六の過程における出力及び前記第七の過程における出力を制御する制御信号として出力する第八の過程と、前記第七の過程において出力されたデータに対して前記第六の過程において出力されたビットを挿入する第１レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行う第九の過程と、から構成することができる。
本発明の第六の態様に係るＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法においては、前記第三の過程は、例えば、前記コンバイニング処理がなされたデータに挿入されるビットを出力する第五の過程と、前記第五の過程において出力されたビットを前記コンバイニング処理がなされたデータに挿入する位置を表すデマッチング位置を計算し、計算結果を、前記コンバイニング処理がなされたデータの出力及び前記第五の過程におけるビットの出力を制御する制御信号として出力する第六の過程と、前記コンバイニング処理がなされたデータに対して前記第五の過程において出力されたビットを挿入する第１レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行う第七の過程と、から構成することができる。
本発明の第五の態様に係るＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法においては、前記第三の過程は、例えば、前記コンバイニング処理がなされた前記Ｎ個のデータに挿入されるビットを出力する第五の過程と、第１回目のターボ復号処理時に、前記第五の過程において出力されたビットを前記Ｎ個のデータに挿入する位置を表すデマッチング位置を計算して出力する第六の過程と、前記第六の過程において計算されたデマッチング位置を格納し、出力する第七の過程と、第１回目のターボ復号処理時には、前記第六の過程の出力を選択し、第２回目以降のターボ復号処理時には、前記第七の過程の出力を選択し、選択結果を前記Ｎ個のデータの出力及び前記第五の過程におけるビットの出力を制御する制御信号として出力する第八の過程と、前記Ｎ個のデータに対して、前記第五の過程において出力されたビットを挿入する第１レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行う第九の過程と、から構成することができる。
本発明の第五の態様に係るＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法においては、前記第三の過程は、例えば、前記コンバイニング処理がなされた前記Ｎ個のデータに挿入されるビットを出力する第五の過程と、前記第五の過程において出力されたビットを前記Ｎ個のデータに挿入する位置を表すデマッチング位置を計算し、計算結果を、前記Ｎ個のデータの出力及び前記第五の過程におけるビットの出力を制御する制御信号として出力する第六の過程と、前記Ｎ個のデータに対して、前記第五の過程において出力されたビットを挿入する第１レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行う第七の過程と、から構成することができる。
本発明の第四または第五の態様に係るＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法は、前記受信データをＮ個に分割して一時的に格納する過程と、前記Ｎ個の受信データに対してそれぞれ復調処理を行う過程と、それぞれ復調されたＮ個のデータに対してそれぞれデインターリーブ／デコレクション処理を行う過程と、をさらに備えることが可能である。
上記のＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法はコンピュータプログラムとして構成することも可能である。
本発明によれば、ＨＳ−ＰＤＳＣＨデコーダにおいて、受信データの総処理時間の大幅な短縮化を図ることができるという効果を奏する。
１００ 第１受信データバッファ
１１０ 第２受信データバッファ
１０１ 第１復調部
１１１ 第２復調部
１０２ 第１デインターリービング／デコレクション部
１１２ 第２デインターリービング／デコレクション部
１３０ 第２レートデマッチング部
１０８ 第１加算部
１１８ 第２加算部
１３１ ＩＲバッファ
１０４ 第１セレクタ
１１４ 第２セレクタ
１０７ 第１入力バッファ
１１７ 第２入力バッファ
１３３ 第１レートデマッチング／ターボ復号部
２００ デパンクチャ部
２０１ セレクタ
２０２ ターボ復号／ＣＲＣ判定部
２０３ 第１レートデマッチング計算部
２０４ デマッチング位置記憶部
３００ デパンクチャ部
３０１ 第１レートデマッチング計算部
３０２ ターボ復号／ＣＲＣ判定部
１１０ 第２受信データバッファ
１０１ 第１復調部
１１１ 第２復調部
１０２ 第１デインターリービング／デコレクション部
１１２ 第２デインターリービング／デコレクション部
１３０ 第２レートデマッチング部
１０８ 第１加算部
１１８ 第２加算部
１３１ ＩＲバッファ
１０４ 第１セレクタ
１１４ 第２セレクタ
１０７ 第１入力バッファ
１１７ 第２入力バッファ
１３３ 第１レートデマッチング／ターボ復号部
２００ デパンクチャ部
２０１ セレクタ
２０２ ターボ復号／ＣＲＣ判定部
２０３ 第１レートデマッチング計算部
２０４ デマッチング位置記憶部
３００ デパンクチャ部
３０１ 第１レートデマッチング計算部
３０２ ターボ復号／ＣＲＣ判定部
以下に、本発明を実施するための最良の形態について図面を参照して説明する。
（第一の実施形態）
図１は、本発明の第一の実施形態に係るＨＳ−ＰＤＳＣＨデコーダのブロック図である。
（第一の実施形態）
図１は、本発明の第一の実施形態に係るＨＳ−ＰＤＳＣＨデコーダのブロック図である。
本実施形態に係るＨＳ−ＰＤＳＣＨデコーダは移動式無線通信装置、例えば、携帯電話装置に搭載される。
図１に示すように、本実施形態に係るＨＳ−ＰＤＳＣＨデコーダは、受信データバッファ５００と、復調部５０１と、デインターリービング／デコレクション部５０２と、第２レートデマッチング部５０３と、加算部５０４と、ＩＲバッファ５０５と、第１レートデマッチング／ターボ復号部５０８と、セレクタ５１０と、を備えている。
受信データバッファ５００は、ＨＳ−ＰＤＳＣＨのパケットデータである受信データＲｘを一時的に格納する。
復調部５０１は、受信データバッファ５００の相応アドレスから読み出されたデータに対して復調処理を行う。
デインターリービング／デコレクション部５０２は、復調部５０１において復調されたデータに対してデインターリービング／デコレクション処理を行う。
第２レートデマッチング部５０３は、デインターリービング／デコレクション部５０２においてデインターリービング／デコレクション処理が行われたデータに対して、基地局側の第２レートマッチング処理において挿入されたビットを抜き取るか、あるいは、基地局側の第２レートマッチング処理において抜き取られたビットを挿入する第２レートデマッチング処理を行う。
加算部５０４は、第２レートデマッチング部５０３の出力とセレクタ５１０の出力とを加算するコンバイニング処理を行う。
ＩＲバッファ５０５は、加算部５０４においてコンバイニング処理がなされたデータを、加算部５０４における次回のコンバイニング処理時に加算する加算用データとして一時的に格納する。ここでは、ＩＲバッファ５０５のビット幅はＸとする。
セレクタ５１０は、ＩＲバッファ５０５の出力及び"０"のいずれか一方を選択して加算部５０４に出力する。
例えば、受信データＲｘが新規に送信されたパケットデータである場合には、セレクタ５１０は"０"を選択して出力する。この場合、加算部５０４は、第２レートデマッチング部５０３の出力に"０"を加算する。このため、第２レートデマッチング部５０３の出力は、次回のコンバイニング処理の準備のために、そのままＩＲバッファ５０５に書き込まれる。
一方、受信データＲｘが再送されたパケットデータである場合、セレクタ５１０は、ＩＲバッファ５０５の出力を選択して出力する。この場合、加算部５０４は、第２レートデマッチング部５０３の出力に、ＩＲバッファ５０５のあるアドレスに格納されていた再送前のパケットデータを加算する。この加算結果は、次回のコンバイニング処理の準備のために、ＩＲバッファ５０５の同様のアドレス（加算前にＩＲバッファ５０５からデータを読み出したアドレス）に書き込まれる。
第１レートデマッチング／ターボ復号部５０８は、ＩＲバッファ５０５から出力されたデータに対して、基地局側の第１レートマッチング処理において抜き取られたビットを挿入する第１レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行い、その復号結果５０９を出力する。
さらに、第１レートデマッチング／ターボ復号部５０８は、復号結果５０９に基づいてＣＲＣ（Cyclic Redundancy Check）判定処理を行う。このＣＲＣ判定の結果（ＯＫまたはＮＧ）は最終的に送信装置（図示せず）を経由して基地局に報告される。
図１９に示した従来のＨＳ−ＰＤＳＣＨデコーダの動作は、図２０に示したように、第１段階、第２段階及び第３段階の３個の段階に分けて行われる。
これに対して、本実施形態に係るＨＳ−ＰＤＳＣＨデコーダの動作においては、第２段階と第３段階とが同時に行われる。
本実施形態に係るＨＳ−ＰＤＳＣＨデコーダによれば、第１レートデマッチング／ターボ復号部５０８において第１レートデマッチング処理とターボ復号処理とが同時に行われる。
従来のＨＳ−ＰＤＳＣＨデコーダにおいては、第１レートデマッチング処理とターボ復号処理とは別々に行われていた。このため、第１レートデマッチング処理に要する時間をＴ１、ターボ復号処理に要する時間をＴ２とすると、従来のＨＳ−ＰＤＳＣＨデコーダにおける受信データの全体の処理時間は（Ｔ１＋Ｔ２）であった。
これに対して、本実施形態に係るＨＳ−ＰＤＳＣＨデコーダにおいては、第１レートデマッチング処理とターボ復号処理とは同時に行われるため、本実施形態に係るＨＳ−ＰＤＳＣＨデコーダにおける受信データの全体の処理時間はＴ１またはＴ２である（具体的には、Ｔ１＞Ｔ２であればＴ１、Ｔ１＜Ｔ２であればＴ２である）。
このように、本実施形態に係るＨＳ−ＰＤＳＣＨデコーダによれば、第１レートデマッチング処理及びターボ復号処理の処理時間は、これらの処理を別々に行う従来のＨＳ−ＰＤＳＣＨデコーダと比較して、大幅に削減することができる。そのため、ＨＳ−ＰＤＳＣＨデコーダにおける受信データの全体の処理時間の大幅な短縮化を図ることができる。
（第二の実施形態）
図２は、本発明の第二の実施形態に係るＨＳ−ＰＤＳＣＨデコーダのブロック図である。
（第二の実施形態）
図２は、本発明の第二の実施形態に係るＨＳ−ＰＤＳＣＨデコーダのブロック図である。
本実施形態に係るＨＳ−ＰＤＳＣＨデコーダは移動式無線通信装置、例えば、携帯電話装置に搭載される。
図２に示すように、本実施形態に係るＨＳ−ＰＤＳＣＨデコーダは、第１受信データバッファ１００と、第２受信データバッファ１１０と、第１復調部１０１と、第２復調部１１１と、第１デインターリービング／デコレクション部１０２と、第２デインターリービング／デコレクション部１１２と、第２レートデマッチング部１３０と、第１加算部１０８と、第２加算部１１８と、ＩＲバッファ１３１と、第１セレクタ（ＳＥＬ）１０４と、第２セレクタ（ＳＥＬ）１１４と、第１入力バッファ１０７と、第２入力バッファ１１７と、第１レートデマッチング／ターボ復号部１３３と、を有する。
本実施形態に係るＨＳ−ＰＤＳＣＨデコーダにおいては、第２レートデマッチング部１３０並びに第１加算部１０８及び第２加算部１１８において第２レートデマッチング処理及びコンバイニング処理が並列的に行われるとともに、第１レートデマッチング／ターボ復号部１３３において第１レートデマッチング処理及びターボ復号処理が同時に行われる。
第１受信データバッファ１００及び第２受信データバッファ１１０は、同時に、ＨＳ−ＰＤＳＣＨのパケットデータである受信データＲｘを一時的に格納する。
第１復調部１０１は第１受信データバッファ１００に対応して設けられており、第１受信データバッファ１００の相応アドレスから読み出されたデータに対して復調処理を行う。第２復調部１１１は第２受信データバッファ１１０に対応して設けられており、第２受信データバッファ１１０の相応アドレスから読み出されたデータに対して復調処理を行う。
第１デインターリービング／デコレクション部１０２は第１復調部１０１に対応して設けられており、第１復調部１０１において復調されたデータに対してデインターリービング／デコレクション処理を行う。第２デインターリービング／デコレクション部１１２は第２復調部１１１に対応して設けられており、第２復調部１１１において復調されたデータに対してデインターリービング／デコレクション処理を行う。
第２レートデマッチング部１３０は、第１デインターリービング／デコレクション部１０２及び第２デインターリービング／デコレクション部１１２のそれぞれにおいてデインターリービング／デコレクション処理が行われた２個のデータを並列に入力し、その２個のデータに対し、基地局側の第２レートマッチング処理において挿入されたビットを抜き取る第２レートデマッチング処理または基地局側の第２レートマッチング処理において抜き取られたビットを挿入する第２レートデマッチング処理を並列して行う。
なお、第２レートマッチング処理の対象は、システマティックビットのビットストリーム、パリティ１ビットのビットストリーム及びパリティ２ビットのビットストリームである。
なお、第２レートデマッチング部１３０に入力される２つのデータは、受信データＲｘを構成する互いに異なるデータである。
第２レートデマッチング部１３０に入力される２つのデータを異ならせる方法として、幾つかの方法が考えられる。
例えば、第１復調部１０１及び第２復調部１１１において、第１受信データバッファ１００及び第２受信データバッファ１１０からデータを読み出す際の相応アドレスを互いに異なるアドレスとする方法が考えられる。
また、第１復調部１０１及び第２復調部１１１において、変調方式が１６ＱＡＭであれば受信データＲｘから４つの復調データが得られ、変調方式がＱＰＳＫであれば２つの復調データが得られるため、復調データの中から互いに異なる復調データを出力する方法も考えられる。
また、第１デインターリービング／デコレクション部１０２及び第２デインターリービング／デコレクション部１１２において、第２レートデマッチング部１３０へ出力するデータの順序を異ならせる方法も考えられる。
第１加算部１０８は、第２レートデマッチング部１３０の一方の出力１０５と第１セレクタ１０４の出力とを加算するコンバイニング処理を行う。第２加算部１１８は、第２レートデマッチング部１３０の他方の出力１１５と第２セレクタ１１４の出力とを加算するコンバイニング処理を行う。
第１加算部１０８及び第２加算部１１８によるコンバイニング処理は並列に行われる。
ＩＲバッファ１３１は、第１加算部１０８及び第２加算部１１８においてそれぞれ加算されたデータを、第１加算部１０８及び第２加算部１１８における次回のコンバイニング処理時に加算する加算用データとして、一時的に格納する。
なお、第２レートデマッチング処理及びコンバイニング処理を並列化したのに伴い、ＩＲバッファ１３１のサイズ及びビット幅も従来のＨＳ−ＰＤＳＣＨデコーダにおけるＩＲバッファのサイズ及びビット幅から変更している。
例えば、従来のＨＳ−ＰＤＳＣＨデコーダにおけるＩＲバッファのサイズがＮ、ビット幅がＸであったとすると、本実施形態に係るＨＳ−ＰＤＳＣＨデコーダにおけるＩＲバッファ１３１のサイズはＮ／２、ビット幅は２Ｘとなる。
すなわち、第１加算部１０８のＸビットの出力がＩＲバッファ１３１のアドレスのＬＳＢ（Least Significant Bit）のＸビットの位置に格納されると同時に、第２加算部１１８のＸビットの出力がＩＲバッファ１３１のアドレスのＭＳＢ（Most Significant Bit）のＸビットの位置に格納される。
第１セレクタ１０４は第１加算部１０８に対応して設けられており、ＩＲバッファ１３１の出力または"０"を選択して第１加算部１０８に出力する。第２セレクタ１１４は第２加算部１１８に対応して設けられており、ＩＲバッファ１３１の出力または"０"を選択して第２加算部１１８に出力する。
例えば、受信データＲｘが新規に送信されたパケットデータである場合には、第１セレクタ１０４及び第２セレクタ１１４は"０"を選択して出力する。この場合、第１加算部１０８及び第２加算部１１８は、それぞれ、第２レートデマッチング部１３０の出力１０５、１１５に対して"０"を加算する。そのため、第２レートデマッチング部１３０の出力１０５、１１５は、次回のコンバイニング処理の準備のために、そのままＩＲバッファ１３１に書き込まれる。
一方、受信データＲｘが再送されたパケットデータである場合、第１セレクタ１０４は、ＩＲバッファ１３１のアドレスのＬＳＢのＸビットの位置にある再送前のデータを選択して出力し、第２セレクタ１１４は、ＩＲバッファ１３１のアドレスのＭＳＢのＸビットの位置にある再送前のパケットデータを選択して出力する。
この場合、第１加算部１０８及び第２加算部１１８は、それぞれ、第２レートデマッチング部１３０の出力１０５、１１５に対して、ＩＲバッファ１３１のアドレスのＬＳＢのＸビットの位置にある再送前のデータ及びＩＲバッファ１３１のアドレスのＭＳＢのＸビットの位置にある再送前のデータを加算する。
この加算データは、次回のコンバイニング処理の準備のために、ＩＲバッファ１３１の同様のアドレス（加算前にＩＲバッファ１３１からデータを読み出したアドレス）に書き込まれる。
第１入力バッファ１０７は第１加算部１０８に対応して設けられており、第１加算部１０８による加算結果となるデータを、第１レートデマッチング／ターボ復号部１３３におけるターボ復号処理の準備のために、一時的に格納する。
同様に、第２入力バッファ１１７は第２加算部１１８に対応して設けられており、第２加算部１１８による加算結果であるデータを、第１レートデマッチング／ターボ復号部１３３におけるターボ復号処理の準備のために、一時的に格納する。
なお、第１入力バッファ１０７及び第２入力バッファ１１７が第１レートデマッチング／ターボ復号部１３３にデータを出力するタイミングは、第１レートデマッチング／ターボ復号部１３３からの出力制御信号１３２により、制御される。
第１レートデマッチング／ターボ復号部１３３は、第１入力バッファ１０７及び第２入力バッファ１１７のそれぞれから出力されたデータ１０９、１１９に対して、基地局側の第１レートマッチング処理において抜き取られたビットを挿入する第１レートデマッチング処理を行うと同時に、ターボ復号処理を繰り返し行い、その復号結果１３４を出力する。
なお、第１レートマッチング処理の対象は、パリティ１ビットのビットストリーム及びパリティ２ビットのビットストリームである。
さらに、第１レートデマッチング／ターボ復号部１３３は復号結果１３４に基づいてＣＲＣ判定処理を行う。このＣＲＣ判定の結果（ＯＫまたはＮＧ）は最終的に送信装置（図示せず）を経由して基地局に報告される。
また、第１レートデマッチング／ターボ復号部１３３は、第１入力バッファ１０７及び第２入力バッファ１１７がデータを出力するタイミングを制御するために、出力制御信号１３２を第１入力バッファ１０７及び第２入力バッファ１１７に出力する。
上述のように、本実施形態に係るＨＳ−ＰＤＳＣＨデコーダは、第２レートデマッチング処理及びコンバイニング処理を並列的に行う構成になっているとともに、第１レートデマッチング処理と同時にターボ復号処理を行う構成になっている。このため、ＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理時間を全体として大幅に削減することができる。
ここで、第１レートデマッチング／ターボ復号部１３３の具体的な構成について、図３及び図４を参照して説明する。
図３は第１レートデマッチング／ターボ復号部１３３の第一の例の構成のブロック図である。
図３を参照すると、第１レートデマッチング／ターボ復号部１３３の第一の例は、デパンクチャ（De-puncture）部２００と、セレクタ２０１と、ターボ復号／ＣＲＣ判定部２０２と、第１レートデマッチング計算部２０３と、デマッチング位置記憶部２０４と、から構成されている。
デパンクチャ部２００は、第１入力バッファ１０７及び第２入力バッファ１１７から出力されたデータ１０９、１１９に挿入されるビット“０”を出力する。
なお、デパンクチャ部２００は、セレクタ２０１から出力される出力制御信号１３２を受信し、受信した出力制御信号１３２に応じて、ビット“０”を出力するタイミングを制御している。
第１レートデマッチング計算部２０３は、基地局から移動式通信装置へ事前に通知されているレートデマッチング計算用のエラーパラメータに基づいて、第１入力バッファ１０７及び第２入力バッファ１１７からそれぞれ出力されたデータ１０９、１１９のデマッチング位置、すなわち、ビット“０”を挿入する位置を計算する。
デマッチング位置記憶部２０４は、第１レートデマッチング計算部２０３において計算されたデマッチング位置を記憶する。
セレクタ２０１は、第１回目（1st iteration）のターボ復号処理時には、第１レートデマッチング計算部２０３の出力を選択し、第２回目（2nd iteration）以降のターボ復号処理時には、デマッチング位置記憶部２０４の出力を選択する。
セレクタ２０１の出力は、第１入力バッファ１０７及び第２入力バッファ１１７からのデータの出力並びにデパンクチャ部２００からのビットの出力を制御する出力制御信号１３２として、デパンクチャ部２００並びに第１入力バッファ１０７及び第２入力バッファ１１７に入力される。
ターボ復号処理は、繰返し構造のアルゴリズムとなっている。そのため、ターボ復号処理時には、毎回、第１入力バッファ１０７及び第２入力バッファ１１７からデータ１０９、１１９を読み出し、読み出したデータに対してターボ復号処理を行う必要がある。
このため、本第一の例においては、出力制御信号１３２により、第１入力バッファ１０７及び第２入力バッファ１１７からはデータ１０９、１１９を交互に出力させている。
ただし、デパンクチャ処理が発生した場合は、出力制御信号１３２により、第１入力バッファ１０７及び第２入力バッファ１１７からの出力を停止させ、デパンクチャ部２００からビット“０”を出力させる。
ターボ復号／ＣＲＣ判定部２０２は、第１入力バッファ１０７及び第２入力バッファ１１７からのデータ１０９、１１９に対して交互にターボ復号処理を行いつつ、デパンクチャ処理が発生した場合には、データ１０９、１１９のデパンクチャ位置に、デパンクチャ部２００からのビット“０”を挿入する第１レートデマッチング処理を行う。
上述のように、本第一の例においては、ターボ復号／ＣＲＣ判定部２０２において、ターボ復号処理だけでなく、第１レートデマッチング処理を行うことができる。
また、第１レートデマッチング計算部２０３によるデマッチング位置の計算は、第１回目のターボ復号処理時にのみ行えばよく、第２回目以降のターボ復号処理時には省略することができる。
図４は第１レートデマッチング／ターボ復号部１３３の第二の例の構成のブロック図である。
図４を参照すると、第１レートデマッチング／ターボ復号部１３３の第二の例は、デパンクチャ部３００と、第１レートデマッチング計算部３０１と、ターボ復号／ＣＲＣ判定部３０２と、を有している。
デパンクチャ部３００は、第１入力バッファ１０７及び第２入力バッファ１１７から出力されたデータ１０９、１１９に挿入されるビット“０”を出力する。
なお、デパンクチャ部３００がビット“０”を出力するタイミングは、第１レートデマッチング計算部３０１から出力される出力制御信号１３２により、制御される。
第１レートデマッチング計算部３０１は、基地局から移動式通信装置へ事前に通知されているレートデマッチング計算用のエラーパラメータに基づいて、第１入力バッファ１０７及び第２入力バッファ１１７からそれぞれ出力されたデータ１０９、１１９のデマッチング位置、すなわち、ビット“０”を挿入する位置を計算する。
第１レートデマッチング計算部３０１の出力は、第１入力バッファ１０７及び第２入力バッファ１１７からのデータの出力並びにデパンクチャ部３００からのビットの出力を制御する出力制御信号１３２として、デパンクチャ部３００並びに第１入力バッファ１０７及び第２入力バッファ１１７に入力される。
ターボ復号処理は、繰返し構造のアルゴリズムとなっている。そのため、ターボ復号処理時には、毎回、第１入力バッファ１０７及び第２入力バッファ１１７からデータ１０９、１１９を読み出し、読み出したデータに対してターボ復号処理を行う必要がある。
そこで、本第二の例においては、出力制御信号１３２により、第１入力バッファ１０７及び第２入力バッファ１１７からはデータ１０９、１１９を交互に出力させている。
ただし、デパンクチャ処理が発生した場合には、出力制御信号１３２により、第１入力バッファ１０７及び第２入力バッファ１１７からの出力を停止させ、デパンクチャ部３００からビット“０”を出力させる。
ターボ復号／ＣＲＣ判定部３０２は、第１入力バッファ１０７及び第２入力バッファ１１７から出力されたデータ１０９、１１９に対して交互に復号処理を行いつつ、デパンクチャ処理が発生した場合には、データ１０９、１１９のデパンクチャ位置に、デパンクチャ部３００からのビット“０”を挿入する第１レートデマッチング処理を行う。
上述のように、本第二の例においては、ターボ復号／ＣＲＣ判定部３０２において、ターボ復号処理だけでなく、第１レートデマッチング処理を行うことができる。
ただし、第１レートデマッチング計算部３０１によるデマッチング位置の計算は、第１回目のターボ復号処理時だけでなく、第２回目以降のターボ復号処理時にも行う必要がある。
以下、図２に示した第一の実施形態に係るＨＳ−ＰＤＳＣＨデコーダの動作について説明する。
最初に、第１レートデマッチング／ターボ復号部１３３を図３に示した第一の例の構成とした場合の動作について、図５を参照して説明する。
図５を参照すると、まず、第１復調部１０１及び第２復調部１１１、第１デインターリービング／デコレクション部１０２及び第２デインターリービング／デコレクション部１１２、第２レートデマッチング部１３０、第１加算部１０８及び第２加算部１１８において、受信データＲｘを構成する２個のデータに対して、復調処理、デインターリーブ処理、デコレクション処理、第２レートデマッチング処理及びコンバイニング処理が並列的に行われる。
このため、本実施形態に係るＨＳ−ＰＤＳＣＨデコーダにおいては、復調処理、デインターリーブ処理、デコレクション処理、第２レートデマッチング処理及びコンバイニング処理の処理時間は、これらの処理を非並列処理する従来のＨＳ−ＰＤＳＣＨデコーダと比較して、約１／２に短縮される。
次いで、第１レートデマッチング／ターボ復号部１３３において、ターボ復号処理と同時に、第１入力バッファ１０７及び第２入力バッファ１１７からのデータ（パリティ１ビットのビットストリーム及びパリティ２ビットのビットストリーム）に対して"０"を挿入する第１レートデマッチング処理が行われる。
このため、本実施形態に係るＨＳ−ＰＤＳＣＨデコーダにおいては、ターボ復号処理及び第１レートデマッチング処理の処理時間は、これらの処理を別々に行っていた従来のＨＳ−ＰＤＳＣＨデコーダと比較して、大幅に短縮される。
また、第１回目のターボ復号処理時には、第１レートデマッチング計算部２０３によるデマッチング位置の計算が行われ、この計算結果によって、第１入力バッファ１０７及び第２入力バッファ１１７からのデータ１０９、１１９の出力タイミング及びデパンクチャ部２００からのビットの出力タイミングが制御される。この計算結果はデマッチング位置記憶部２０４に記憶され、第２回目以降のターボ復号処理時には、デマッチング位置記憶部２０４に記憶されたデマッチング位置の情報によってデータ１０９、１１９の出力タイミング及びビットの出力タイミングが制御される。従って、第２回目以降のターボ復号処理時には、第１レートデマッチング計算部２０３によるデマッチング位置の計算処理が不要となる。
次に、第１レートデマッチング／ターボ復号部１３３を図４に示した第二の例の構成とした場合の動作について、図６を参照して説明する。
図６を参照すると、まず、第１復調部１０１及び第２復調部１１１、第１デインターリービング／デコレクション部１０２及び第２デインターリービング／デコレクション部１１２、第２レートデマッチング部１３０、第１加算部１０８及び第２加算部１１８において、受信データＲｘを構成する２個のデータに対して、復調処理、デインターリーブ処理、デコレクション処理、第２レートデマッチング処理及びコンバイニング処理が並列的に行われる。
これまでの処理は基本的に図５に示した処理と同様である。
次いで、第１レートデマッチング／ターボ復号部１３３において、ターボ復号処理と同時に、第１入力バッファ１０７及び第２入力バッファ１１７からのデータに対して"０"を挿入する第１レートデマッチング処理が行われる。
ただし、図６に示す第二の例の場合には、第１レートデマッチング計算部３０１によるデマッチング位置の計算は、第１回目のターボ復号処理時だけでなく、第２回目以降のターボ復号処理時にも行われる。
なお、本実施形態に係るＨＳ−ＰＤＳＣＨデコーダの構造は上述の構造に限定されるものではなく、種々の変更が可能である。
例えば、本実施形態に係るＨＳ−ＰＤＳＣＨデコーダは、第２レートデマッチング処理及びコンバイニング処理において、２個のデータを並列に処理する場合について説明したが、並列に処理するデータの数は２個には限定されない。本実施形態に係るＨＳ−ＰＤＳＣＨデコーダによれば、Ｎ（２以上の任意の自然数）個のデータを並列に処理することが可能である。
また、本実施形態に係るＨＳ−ＰＤＳＣＨデコーダにおいては、第２レートデマッチング処理及びコンバイニング処理を並列に処理する構成と、第１レートデマッチング処理及びターボ復号処理を同時に処理する構成との双方を備える場合について説明したが、いずれか一方の構成のみを含むことも可能である。
すなわち、本実施形態においては、第２レートデマッチング処理及びコンバイニング処理は並列に行うが、第１レートデマッチング処理及びターボ復号処理については別々に処理する構成としても良い（以下に述べる第三の実施形態参照）。また、第１レートデマッチング処理及びターボ復号処理については同時に処理するが、第２レートデマッチング処理及びコンバイニング処理については非並列的に処理する構成としても良い（第一の実施形態参照）。
なお、本実施形態における第２レートデマッチング部１３０及び第１レートデマッチング／ターボ復号部１３３はコンピュータが読み取り可能な言語で記述されたコンピュータプログラムにより作動させることも可能である。
コンピュータプログラムを用いて第２レートデマッチング部１３０を作動させる場合には、第２レートデマッチング部１３０を、例えば、図７に示すように構成する。
図７に示す第２レートデマッチング部１３０は、中央処理装置（ＣＰＵ）６００と、第一のメモリー６０１と、第二のメモリー６０２と、各種命令及びデータを中央処理装置６００に入力するための入力インターフェイス６０３と、中央処理装置６００により実行された処理の結果を出力する出力インターフェイス６０４と、から構成されている。
第一及び第二のメモリー６０１、６０２の各々は、リード・オンリー・メモリー（ＲＯＭ）、ランダム・アクセス・メモリー（ＲＡＭ）またはＩＣメモリーカードなどの半導体記憶装置、フレキシブルディスクなどの記憶媒体、ハードディスク、あるいは、光学磁気ディスクなどからなる。例えば、第一のメモリー６０１はＲＯＭからなり、第二のメモリー６０２はＲＡＭからなる。
第一のメモリー６０１は第２レートデマッチング処理を行うためのプログラムを格納している。第二のメモリー６０２は様々なデータ及びパラメータを記憶しているとともに、中央処理装置６００に対する作動領域を提供する。中央処理装置６００は第一のメモリー６０１からプログラムを読み出し、そのプログラムを実行する。すなわち、中央処理装置６００は第一のメモリー６０１に格納されているプログラムに従って作動する。
第１レートデマッチング／ターボ復号部１３３も第２レートデマッチング部１３０と同様に構成することができる。
（第三の実施形態）
図８は、本発明の第三の実施形態に係るＨＳ−ＰＤＳＣＨデコーダのブロック図である。
（第三の実施形態）
図８は、本発明の第三の実施形態に係るＨＳ−ＰＤＳＣＨデコーダのブロック図である。
本実施形態に係るＨＳ−ＰＤＳＣＨデコーダは移動式無線通信装置、例えば、携帯電話装置に搭載される。
図８に示すように、本実施形態に係るＨＳ−ＰＤＳＣＨデコーダは、第二の実施形態に係るＨＳ−ＰＤＳＣＨデコーダと比較して、第１レートデマッチング／ターボ復号部１３３に代えて、第１レートデマッチング部１４０とターボ復号部１４１とを備えている。この点を除いて、本実施形態に係るＨＳ−ＰＤＳＣＨデコーダは第二の実施形態に係るＨＳ−ＰＤＳＣＨデコーダと同一の構造を有している。
第１レートデマッチング部１４０は、例えば、図３に示したデパンクチャ部２００と、セレクタ２０１と、第１レートデマッチング計算部２０３と、デマッチング位置記憶部２０４と、から構成される。
また、ターボ復号部１４１は、図３に示したターボ復号／ＣＲＣ判定部２０２と同一の構造を有している。
本実施形態に係るＨＳ−ＰＤＳＣＨデコーダによれば、受信データを構成するＮ個のデータに対して第２レートデマッチング処理及びコンバイニング処理を並列に行うため、第２レートデマッチング処理及びコンバイニング処理の処理時間は、これらの処理を並列処理していた従来構成と比較して１／Ｎになる。そのため、ＨＳ−ＰＤＳＣＨデコーダにおける受信データの全体の処理時間の大幅な短縮化を図ることができる。
本発明に係るＨＳ−ＰＤＳＣＨデコーダは移動式無線通信装置、例えば、携帯電話装置に搭載して使用することが可能である。本発明に係るＨＳ−ＰＤＳＣＨデコーダを携帯電話装置に代表される移動式無線通信装置に搭載することにより、移動式無線通信装置が受信するデータの処理時間を大幅に短縮することが可能になり、移動式無線通信装置の作動効率を大幅に向上させることができる。
Claims (20)
- 基地局において当該基地局のＩＲバッファに格納可能なビット数に応じてビットを抜き取る第１レートマッチング処理と、ＨＳ−ＰＤＳＣＨにより送信可能なビット数に応じてビットを挿入し、または、抜き取る第２レートマッチング処理とが行われた受信データを処理するＨＳ−ＰＤＳＣＨデコーダであって、
前記受信データを構成するＮ（Ｎは２以上の整数）個のデータが並列に入力され、入力されたＮ個のデータに対して、前記第２レートマッチング処理において挿入されたビットを抜き取り、または、前記第２レートマッチング処理において抜き取られたビットを挿入する第２レートデマッチング処理を並列に行い、該第２レートデマッチング処理が行われたＮ個のデータを出力する第２レートデマッチング部と、
前記第２レートデマッチング部から出力されたＮ個のデータのうちの対応する１個のデータに対して、所定の加算用データを加算するコンバイニング処理を並列に行い、該コンバイニング処理が行われたデータを出力するＮ個の加算部と、
前記Ｎ個の加算部から出力されたデータに対して、前記第１レートマッチング処理において抜き取られたビットを挿入する第１レートデマッチング処理を行い、該第１レートデマッチング処理が行われたデータを出力する第１レートデマッチング部と、
前記第１レートデマッチング部から出力されたデータに対するターボ復号処理を繰り返し行う復号部と、
を備えるＨＳ−ＰＤＳＣＨデコーダ。 - 基地局において当該基地局のＩＲバッファに格納可能なビット数に応じてビットを抜き取る第１レートマッチング処理と、ＨＳ−ＰＤＳＣＨにより送信可能なビット数に応じてビットを挿入し、または、抜き取る第２レートマッチング処理とが行われた受信データを処理するＨＳ−ＰＤＳＣＨデコーダであって、
前記受信データを構成するＮ（Ｎは２以上の整数）個のデータが並列に入力され、入力されたＮ個のデータに対して、前記第２レートマッチング処理において挿入されたビットを抜き取り、または、前記第２レートマッチング処理において抜き取られたビットを挿入する第２レートデマッチング処理を並列に行い、該第２レートデマッチング処理が行われたＮ個のデータを出力する第２レートデマッチング部と、
前記第２レートデマッチング部から出力されたＮ個のデータのうちの対応する１個のデータに対し、所定の加算用データを加算するコンバイニング処理を並列に行い、該コンバイニング処理が行われたデータを出力するＮ個の加算部と、
前記Ｎ個の加算器に対応して設けられ、対応する前記加算器から出力されたデータを一時的に格納し、出力するＮ個の入力バッファと、
前記Ｎ個の入力バッファから出力された受信データに対して、前記第１レートマッチング処理において抜き取られたビットを挿入する第１レートデマッチング処理を行うと同時に、ターボ復号処理を繰り返し行う第１レートデマッチング／復号部と、
を備えるＨＳ−ＰＤＳＣＨデコーダ。 - 基地局において当該基地局のＩＲバッファに格納可能なビット数に応じてビットを抜き取る第１レートマッチング処理と、ＨＳ−ＰＤＳＣＨにより送信可能なビット数に応じてビットを挿入し、または、抜き取る第２レートマッチング処理とが行われた受信データを処理するＨＳ−ＰＤＳＣＨデコーダであって、
前記受信データに対して、前記第２レートマッチング処理において挿入されたビットを抜き取り、または、前記第２レートマッチング処理において抜き取られたビットを挿入する第２レートデマッチング処理を並列に行い、該第２レートデマッチング処理が行われたデータを出力する第２レートデマッチング部と、
前記第２レートデマッチング部から出力されたデータに対して、所定の加算用データを加算するコンバイニング処理を行い、該コンバイニング処理が行われたデータを出力する加算部と、
前記加算部から出力されたデータを一時的に格納し、出力する入力バッファと、
前記入力バッファから出力された受信データに対して、前記第１レートマッチング処理において抜き取られたビットを挿入する第１レートデマッチング処理を行うと同時に、ターボ復号処理を繰り返し行う第１レートデマッチング／復号部と、
を備えるＨＳ−ＰＤＳＣＨデコーダ。 - 前記第１レートデマッチング／復号部は、
前記入力バッファから出力されたデータに挿入されるビットを出力するデパンクチャ部と、
第１回目のターボ復号処理時に、前記デパンクチャ部から出力されたビットを前記入力バッファから出力されたデータに挿入する位置を表すデマッチング位置を計算して出力するデマッチング計算部と、
前記デマッチング計算部において計算されたデマッチング位置を格納し、出力するデマッチング位置記憶部と、
第１回目のターボ復号処理時には、前記デマッチング計算部の出力を選択し、第２回目以降のターボ復号処理時には、前記デマッチング位置記憶部の出力を選択し、選択結果を前記入力バッファからのデータの出力及び前記デパンクチャ部からのビットの出力を制御する制御信号として出力するセレクタと、
前記入力バッファから出力されたデータに対して前記デパンクチャ部から出力されたビットを挿入する第１レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行うターボ復号部と、
を備えることを特徴とする請求項３に記載のＨＳ−ＰＤＳＣＨデコーダ。 - 前記第１レートデマッチング／復号部は、
前記入力バッファから出力されたデータに挿入されるビットを出力するデパンクチャ部と、
前記デパンクチャ部から出力されたビットを前記入力バッファから出力されたデータに挿入する位置を表すデマッチング位置を計算し、計算結果を、前記入力バッファからのデータの出力及び前記デパンクチャ部からのビットの出力を制御する制御信号として出力するデマッチング計算部と、
前記入力バッファから出力されたデータに対して前記デパンクチャ部から出力されたビットを挿入する第１レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行うターボ復号部と、
を備えることを特徴とする請求項３に記載のＨＳ−ＰＤＳＣＨデコーダ。 - 前記第１レートデマッチング／復号部は、
前記Ｎ個の入力バッファから出力されたデータに挿入されるビットを出力するデパンクチャ部と、
第１回目のターボ復号処理時に、前記デパンクチャ部から出力されたビットを前記Ｎ個の入力バッファから出力されたデータに挿入する位置を表すデマッチング位置を計算して出力するデマッチング計算部と、
前記デマッチング計算部において計算されたデマッチング位置を格納し、出力するデマッチング位置記憶部と、
第１回目のターボ復号処理時には、前記デマッチング計算部の出力を選択し、第２回目以降のターボ復号処理時には、前記デマッチング位置記憶部の出力を選択し、選択結果を前記Ｎ個の入力バッファからのデータの出力及び前記デパンクチャ部からのビットの出力を制御する制御信号として出力するセレクタと、
前記Ｎ個の入力バッファから出力されたデータに対して、前記デパンクチャ部から出力されたビットを挿入する第１レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行うターボ復号部と、
を備えることを特徴とする請求項２に記載のＨＳ−ＰＤＳＣＨデコーダ。 - 前記第１レートデマッチング／復号部は、
前記Ｎ個の入力バッファから出力されたデータに挿入されるビットを出力するデパンクチャ部と、
前記デパンクチャ部から出力されたビットを前記Ｎ個の入力バッファから出力されたデータに挿入する位置を表すデマッチング位置を計算し、計算結果を、前記Ｎ個の入力バッファからのデータの出力及び前記デパンクチャ部からのビットの出力を制御する制御信号として出力するデマッチング計算部と、
前記Ｎ個の入力バッファから出力されたデータに対して前記デパンクチャ部から出力されたビットを挿入する第１レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行うターボ復号部と、
を備えることを特徴とする請求項２に記載のＨＳ−ＰＤＳＣＨデコーダ。 - 前記受信データを一時的に格納し、出力するＮ個の受信データバッファと、
前記Ｎ個の受信データバッファに対応して設けられ、対応する前記受信データバッファから出力されたデータに対する復調処理を行い、該復調処理が行われたデータを出力するＮ個の復調部と、
前記Ｎ個の復調部に対応して設けられ、対応する前記復調部から出力されたデータに対するデインターリーブ／デコレクション処理を行い、該デインターリーブ／デコレクション処理が行われたデータを前記第２レートデマッチング部に出力するＮ個のデインターリーブ／デコレクション部と、
をさらに備えることを特徴とする請求項１、２、６または７に記載のＨＳ−ＰＤＳＣＨデコーダ。 - 前記Ｎ個の加算部のそれぞれから出力されたデータを、前記Ｎ個の加算部における次回のコンバイニング処理時に加算する前記所定の加算用データとして、一時的に格納し、出力するＩＲバッファをさらに有する、請求項１、２、４、６または７に記載のＨＳ−ＰＤＳＣＨデコーダ。
- 請求項１乃至９のいずれか一項に記載のＨＳ−ＰＤＳＣＨデコーダを備える移動式無線通信装置。
- 請求項１乃至９のいずれか一項に記載のＨＳ−ＰＤＳＣＨデコーダを備える携帯電話装置。
- 基地局において当該基地局のＩＲバッファに格納可能なビット数に応じてビットを抜き取る第１レートマッチング処理と、ＨＳ−ＰＤＳＣＨにより送信可能なビット数に応じてビットを挿入し、または、抜き取る第２レートマッチング処理とが行われた受信データをＨＳ−ＰＤＳＣＨデコーダにおいて処理する方法であって、
前記受信データを構成するＮ（Ｎは２以上の整数）個のデータを並列に入力し、入力されたＮ個のデータに対して、前記第２レートマッチング処理において挿入されたビットを抜き取り、または、前記第２レートマッチング処理において抜き取られたビットを挿入する第２レートデマッチング処理を並列に行う第一の過程と、
前記第２レートデマッチング処理がなされたＮ個のデータのうちの対応する１個のデータに対して、所定の加算用データを加算するコンバイニング処理を並列に行う第二の過程と、
前記コンバイニング処理がなされたデータに対して、前記第１レートマッチング処理において抜き取られたビットを挿入する第１レートデマッチング処理を行う第三の過程と、
前記第１レートデマッチング処理がなされたデータに対するターボ復号処理を繰り返し行う第四の過程と、
を備えるＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法。 - 基地局において当該基地局のＩＲバッファに格納可能なビット数に応じてビットを抜き取る第１レートマッチング処理と、ＨＳ−ＰＤＳＣＨにより送信可能なビット数に応じてビットを挿入し、または、抜き取る第２レートマッチング処理とが行われた受信データをＨＳ−ＰＤＳＣＨデコーダにおいて処理する方法であって、
前記受信データを構成するＮ（Ｎは２以上の整数）個のデータを並列に入力し、入力されたＮ個のデータに対して、前記第２レートマッチング処理において挿入されたビットを抜き取り、または、前記第２レートマッチング処理において抜き取られたビットを挿入する第２レートデマッチング処理を並列に行う第一の過程と、
前記第２レートデマッチング処理がなされたＮ個のデータのうちの対応する１個のデータに対して、所定の加算用データを加算するコンバイニング処理を並列に行う第二の過程と、
前記コンバイニング処理がなされたデータに対して、前記第１レートマッチング処理において抜き取られたビットを挿入する第１レートデマッチング処理を行うと同時に、ターボ復号処理を繰り返し行う第三の過程と、
を備えるＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法。 - 基地局において当該基地局のＩＲバッファに格納可能なビット数に応じてビットを抜き取る第１レートマッチング処理と、ＨＳ−ＰＤＳＣＨにより送信可能なビット数に応じてビットを挿入し、または、抜き取る第２レートマッチング処理とが行われた受信データをＨＳ−ＰＤＳＣＨデコーダにおいて処理する方法であって、
前記受信データに対して、前記第２レートマッチング処理において挿入されたビットを抜き取り、または、前記第２レートマッチング処理において抜き取られたビットを挿入する第２レートデマッチング処理を並列に行う第一の過程と、
前記第２レートデマッチング処理がなされたデータに対して、所定の加算用データを加算するコンバイニング処理を行う第二の過程と、
前記コンバイニング処理がなされた受信データに対して、前記第１レートマッチング処理において抜き取られたビットを挿入する第１レートデマッチング処理を行うと同時に、ターボ復号処理を繰り返し行う第三の過程と、
を備えるＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法。 - 前記第三の過程は、
前記コンバイニング処理がなされたデータに挿入されるビットを出力する第五の過程と、
第１回目のターボ復号処理時に、前記第五の過程において出力されたビットを前記コンバイニング処理がなされたデータに挿入する位置を表すデマッチング位置を計算して出力する第六の過程と、
前記デマッチング位置を格納し、出力する第七の過程と、
第１回目のターボ復号処理時には、前記第六の過程における出力を選択し、第２回目以降のターボ復号処理時には、前記第七の過程における出力を選択し、選択結果を前記第六の過程における出力及び前記第七の過程における出力を制御する制御信号として出力する第八の過程と、
前記第七の過程において出力されたデータに対して前記第六の過程において出力されたビットを挿入する第１レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行う第九の過程と、
を備えることを特徴とする請求項１４に記載のＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法。 - 前記第三の過程は、
前記コンバイニング処理がなされたデータに挿入されるビットを出力する第五の過程と、
前記第五の過程において出力されたビットを前記コンバイニング処理がなされたデータに挿入する位置を表すデマッチング位置を計算し、計算結果を、前記コンバイニング処理がなされたデータの出力及び前記第五の過程におけるビットの出力を制御する制御信号として出力する第六の過程と、
前記コンバイニング処理がなされたデータに対して前記第五の過程において出力されたビットを挿入する第１レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行う第七の過程と、
を備えることを特徴とする請求項１４に記載のＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法。 - 前記第三の過程は、
前記コンバイニング処理がなされた前記Ｎ個のデータに挿入されるビットを出力する第五の過程と、
第１回目のターボ復号処理時に、前記第五の過程において出力されたビットを前記Ｎ個のデータに挿入する位置を表すデマッチング位置を計算して出力する第六の過程と、
前記第六の過程において計算されたデマッチング位置を格納し、出力する第七の過程と、
第１回目のターボ復号処理時には、前記第六の過程の出力を選択し、第２回目以降のターボ復号処理時には、前記第七の過程の出力を選択し、選択結果を前記Ｎ個のデータの出力及び前記第五の過程におけるビットの出力を制御する制御信号として出力する第八の過程と、
前記Ｎ個のデータに対して、前記第五の過程において出力されたビットを挿入する第１レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行う第九の過程と、
を備えることを特徴とする請求項１３に記載のＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法。 - 前記第三の過程は、
前記コンバイニング処理がなされた前記Ｎ個のデータに挿入されるビットを出力する第五の過程と、
前記第五の過程において出力されたビットを前記Ｎ個のデータに挿入する位置を表すデマッチング位置を計算し、計算結果を、前記Ｎ個のデータの出力及び前記第五の過程におけるビットの出力を制御する制御信号として出力する第六の過程と、
前記Ｎ個のデータに対して、前記第五の過程において出力されたビットを挿入する第１レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行う第七の過程と、
を備えることを特徴とする請求項１３に記載のＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法。 - 前記受信データをＮ個に分割して一時的に格納する過程と、
前記Ｎ個の受信データに対してそれぞれ復調処理を行う過程と、
それぞれ復調されたＮ個のデータに対してそれぞれデインターリーブ／デコレクション処理を行う過程と、
をさらに備えることを特徴とする請求項１２、１３、１７または１８に記載のＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法。 - 請求項１２乃至１９のいずれか一項に記載のＨＳ−ＰＤＳＣＨデコーダにおける受信データの処理方法をコンピュータに実行させるためのプログラム。
Priority Applications (1)
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