CN103368685B - 解速率匹配方法和装置 - Google Patents

Abstract

本发明实施例公开了一种解速率匹配方法和装置，涉及无线通信技术领域，用于提高解速率匹配的效率。本发明中，在接收到输入的需要进行解速率匹配的信号序列后，若该信号序列的长度大于编码后且未速率匹配前的发送序列的比特长度，则将所述信号序列划分为多个长度不大于所述比特长度的序列，并将划分后的序列进行累加，得到累加后的序列；根据预先生成的解速率匹配映射表对累加后的序列进行数据重排，得到解速率匹配的输出序列；若该信号序列的长度不大于编码后且未速率匹配前的发送序列的比特长度，则根据预先得到的解速率匹配映射表对该信号序列进行数据重排，得到解速率匹配的输出序列。采用本发明，可以有效提高解速率匹配的效率。

Description

解速率匹配方法和装置

技术领域

本发明涉及无线通信领域，尤其涉及一种解速率匹配方法和装置。

背景技术

在长期演进(Long Term Evolution，LTE)系统中，终端不知道当前的传输模式、物理下行控制信道(Physical Downlink Control Channel，PDDCH)的格式(format)(即控制信道元素(Control Channel Element，CCE)的聚合等级)，且同一种聚合等级，还存在多个可能的起始位置，此外同一时刻存在多种下行控制信息(Downlink Control Information，DCI)，终端需要盲检PDCCH的这些信息。对于每一种不同的原始比特信息、每一种聚合等级、每一种不同的CCE起始位置，均需要进行一次速率匹配。

在LTE版本(Release9)系统中，终端盲检PDCCH时的解速率匹配次数最大为44次，一般的时候也需要38次，对于20M的系统，不同DCI格式的最大原始比特信息长度为57比特，因此如何提高短块(block)的解速率匹配速度对于降低终端盲检PDCCH的运行时间有着至关重要的作用。

随着LTE系统的不断演进，在长期演进升级(Long Term Evolution-Advanced，LTE-A)系统中，引入了载波聚合特性，不同的成员载波之间支持PDCCH的跨载波调度，PDCCH盲检次数进一步加大，此时PDCCH的盲检次数为44+32*N_DL_SCC+16*N_ULM_CC，其中N_DL_SCC为下行辅载波数量，N_ULM_CC为与激活下行载波有系统信息块2(System InformationBlock，SIB2)绑定关系(Linkage)且进行上行传输的上行载波数量。在LTE-A系统中，最多有5个成员载波，辅载波数量N_DL_SCC最大为4，N_ULM_CC最大数为5，此时盲检次数最大为252次，相应的解速率匹配的次数也增大到252次，因此在LTE-A系统中，进一步体现出减少解速率匹配运行时间的必要。

在LTE、LTE-A系统中，DCI信息采用咬尾卷积(Tail biting convolutionalcoding)编码，如图1所示，其现有的解速率匹配的实现方案如下：

输入参数如下：原始的输入比特信息长度A，CCE的聚合等级B；

输入数据：X(1：72*B)；

步骤1：根据原始输入比特信息长度计算出系统信息S，第一校验信息Y1及第二校验信息Y2进行32列交织时填充比特信息的位置及数目；

步骤2：判断72*B是否大于3*A，若是，则到步骤3，否则，N1等于72*B，Z(1：N1)＝X(1：N1)，并进入步骤4；

步骤3：:对于超过3A长度的信息X(3*A+1：72*B)与其对应位置的信息X(1：3A)信息相加，此时N1等于3*A，累加后的数据序列为Z(1：N1)；

步骤4：根据步骤1计算出的填充比特信息的位置及数据Z(1：N1)还原得到序列Z1，即找到填充比特在序列Z1中的位置，及按照Z序列在Z1中应存放的位置依次存放，Z1序列的长度为3*B，还原成Z1序列时没有填充比特及Z序列元素的其它位置填0；

步骤5：根据Z1序列分别得到以下三个序列：

S1(1:B)＝Z1(1:B),

S2(1:B)＝Z1(B+2*i+1),i∈(0:B-1)

S3(1:B)＝Z1(B+2*i),,i∈(1:B)

并将序列S1,S2,S3按照一列一列的方式排成行、32列的矩阵M1,M2,M3；

步骤6：根据第三代移动通信标准化组织(3rd Generation PartnershipProject，3GPP)TS 36.212V9.3.0协议的交织表格生成32列的反交织表P1(1:32)，将M1,M2,M3以列的方式按照交织表P1(1:32)进列交织，将交织后的数据按照一行一行的方式读出，读出的时候，第一行要偏移32-A％32，读出来的序列为K1,K2,K3，K1,K2,K3即为解速率匹配的输出，要送到译码器进行译码。

现有的解速率匹配方法具有如下缺点：

第一，完整的按照速率匹配的逆过程来实现，较为繁杂，实现时较为复杂且极易出错；

第二，实现过程中存在多次数据重排，需要进行多次数据拷贝，拷贝时还需要考虑数据的对齐问题，实现时需要比较多的缓存；

第三，较耗时，对于PDCCH盲检需要进行多次速率匹配的场景，会大大的延长终端的处理时间。

发明内容

本发明实施例提供一种解速率匹配方法和装置，用于提高解速率匹配的效率。

一种解速率匹配方法，该方法包括：

接收输入的需要进行解速率匹配的信号序列；

若所述信号序列的长度大于编码后且未速率匹配前的发送序列的比特长度，则将所述信号序列划分为多个长度不大于所述比特长度的序列，并将划分后的序列进行累加，得到累加后的序列；根据预先生成的解速率匹配映射表对累加后的序列进行数据重排，得到解速率匹配的输出序列；

若所述信号序列的长度不大于编码后且未速率匹配前的发送序列的比特长度，则根据预先得到的解速率匹配映射表对所述信号序列进行数据重排，得到解速率匹配的输出序列。

一种解速率匹配装置，该装置包括：

输入序列接收单元，用于接收输入的需要进行解速率匹配的信号序列；

解速率匹配单元，用于在所述信号序列的长度大于编码后且未速率匹配前的发送序列的比特长度时，将所述信号序列划分为多个长度不大于所述比特长度的序列，并将划分后的序列进行累加，得到累加后的序列；根据预先生成的解速率匹配映射表对累加后的序列进行数据重排，得到解速率匹配的输出序列；

在所述信号序列的长度不大于编码后且未速率匹配前的发送序列的比特长度时，根据预先得到的解速率匹配映射表对所述信号序列进行数据重排，得到解速率匹配的输出序列。

本方案中，在接收到输入的需要进行解速率匹配的信号序列后，若该信号序列的长度大于编码后且未速率匹配前的发送序列的比特长度，则将所述信号序列划分为多个长度不大于所述比特长度的序列，并将划分后的序列进行累加，得到累加后的序列；根据预先生成的解速率匹配映射表对累加后的序列进行数据重排，得到解速率匹配的输出序列；若该信号序列的长度不大于编码后且未速率匹配前的发送序列的比特长度，则根据预先得到的解速率匹配映射表对该信号序列进行数据重排，得到解速率匹配的输出序列。可见，本方案中，解速率匹配的过程仅需要按照解速率匹配映射表进行一次数据重排，实现流程简单，大大的缩短了解速率匹配的时间，进而提高了解速率匹配的效率。

附图说明

图1为现有技术中解速率匹配的流程示意图；

图2为本发明实施例提供的方法流程示意图；

图3为本发明实施例一的流程示意图；

图4为本发明实施例提供的装置结构示意图。

具体实施方式

为了提高解速率匹配的效率，本发明实施例提供一种解速率匹配方法，本方法中，根据预先生成的解速率匹配映射表进行解速率匹配。

参见图2，本发明实施例提供的解速率匹配方法，包括以下步骤：

步骤20：接收输入的需要进行解速率匹配的信号序列；

步骤21：若所述信号序列的长度大于编码后且未速率匹配前的发送序列(该发送序列是在发送端的与所述信号序列对应的发送序列，本方法的执行主体为接收端)的比特长度，则将所述信号序列划分为多个长度不大于所述比特长度的序列，并将划分后的序列进行累加，得到累加后的序列；根据预先生成的解速率匹配映射表对累加后的序列进行数据重排，得到解速率匹配的输出序列；若所述信号序列的长度不大于编码后且未速率匹配前的发送序列的比特长度，则根据预先得到的解速率匹配映射表对所述信号序列进行数据重排，得到解速率匹配的输出序列。

这里，将所述信号序列划分为多个长度不大于所述比特长度的序列，并将划分后的序列进行累加，是指将划分后的各序列中对应位置的信息比特进行累加。例如，若所述信号序列的长度为13，编码后的发送信号的长度为5，则将所述信号序列划分为三个序列：第一个序列包含所述信号序列中的第1到第5比特位的信息比特，第二个序列包含所述信号序列中的第6到第10比特位的信息比特，第三个序列包含所述信号序列中的第11到第13比特位的信息比特；然后，将所述信号序列中第11比特位的信息比特与第6比特位的信息比特和第1比特位的信息比特累加，累加结果作为累加后的序列的第1个点，将所述信号序列中第12比特位的信息比特与第7比特位的信息比特和第2比特位的信息比特累加，累加结果作为累加后的序列的第2个点；将所述信号序列中第13比特位的信息比特与第8比特位的信息比特和第3比特位的信息比特累加，累加结果作为累加后的序列的第3个点；将所述信号序列中第9比特位的信息比特与第4比特位的信息比特累加，累加结果作为累加后的序列的第4个点；将所述信号序列中第10比特位的信息比特与第5比特位的信息比特累加，累加结果作为累加后的序列的第5个点；最终得到长度为5的累加后的序列。

具体的，步骤21中，根据预先得到的解速率匹配映射表对所述信号序列进行数据重排，得到解速率匹配的输出序列，具体实现可以如下：

将解速率匹配的输出序列K初始化为0，K的长度为编码后且未速率匹配前的发送序列的比特长度；

根据所述解速率匹配映射表对所述信号序列Z进行数据重排，使得K(M(i))＝Z(i),i∈[1:Q]；其中Q为所述信号序列的长度，M为所述解速率匹配映射表中包含的序列；M定义了累加后的序列或所述信号序列，与解速率匹配后的序列之间的映射关系。

生成解速率匹配的输出序列K1、K2和K3，其中K1＝K[1:A]，即序列K1由序列K中第1个信息比特到第A个信息比特构成；K2＝K[A+1:2A]，即序列K2由序列K中第A+1个信息比特到第2A个信息比特构成；K3＝K[2A+1:3A]，即序列K3由序列K中第2A+1个信息比特到第3A个信息比特构成。其中A为编码后且未速率匹配前的发送序列的比特长度的三分之一。

具体的，步骤21中，根据预先得到的解速率匹配映射表对累加后的序列进行数据重排，得到解速率匹配的输出序列，具体实现可以如下：

所述累加后的序列为信号序列Z1，并表达为Z1(i),i∈[1:Q1]，对累加后的序列进行重排后输出的序列为输出序列K1；

将解速率匹配的输出序列K1初始化为0，K1的长度为编码后且未速率匹配前的发送序列的比特长度；

根据所述解速率匹配映射表对累加后的序列Z1进行数据重排，使得K1(M(i))＝Z1(i),i∈[1:Q1]；其中Q1为累加后的序列的长度，M为所述解速率匹配映射表中包含的序列；

生成解速率匹配的输出序列K11、K12和K13，其中K11＝K1[1:A]，即序列K11由序列K1中第1个信息比特到第A个信息比特构成；K12＝K1[A+1:2A]，即序列K12由序列K1中第A+1个信息比特到第2A个信息比特构成；K13＝K1[2A+1:3A]，即序列K13由序列K1中第2A+1个信息比特到第3A个信息比特构成。其中A为编码后且未速率匹配前的发送序列的比特长度的三分之一。

预先生成所述解速率匹配映射表的方法可以如下：

首先，生成序列A1、A2和A3，其中A1＝1：A，即序列A1的长度为A，序列A1的第i个信息比特为i，i在[1，A]中取值；

A2＝A+1：2A，即序列A2的长度为A，序列A2的第i个信息比特为A+i，i在[1，A]中取值；

A3＝2A+1：3A，即序列A3的长度为A，序列A3的第i个信息比特为2A+i，i在[1，A]中取值；

A为编码后且未速率匹配前的发送序列的比特长度的三分之一；

然后，生成长度为pad_num+A的序列B1、B2和B3，其中B1＝[pad_num个null，A1]，即序列B1由pad_num个null及A1构成；

B2＝[pad_num个null，A2]，即序列B2由pad_num个null及A2构成；

B3＝[pad_num个null，A3]，即序列B3由pad_num个null及A3构成；

并分别将序列B1、B2和B3排列成row_num行、colon_num列的矩阵，其中N为交织表的长度，null为填充比特；colon_num＝N；这里，可以将序列B1、B2和B3，按照行的顺序排列成row_num行、colon_num列的矩阵；

接着，分别将得到的三个矩阵按照交织表进行列交织，读出列交织后得到的矩阵中的信息比特，得到序列C1、C2和C3；根据C1、C2和C3构造长度为row_num*colon_num*3的序列W：在k＝1,…,K_Π时，w_k＝C1；在k＝0,…,K_∏-1时，在k＝1,…,K_Π时，其中K_Π＝row_num*colon_num；这里，可以按照列的顺序读出列交织后得到的矩阵中的信息比特，得到序列C1、C2和C3。

最后，依次读出序列W中不为填充比特的信息比特，将由读出的信息比特构成的长度为3A的序列M添加到解速率匹配映射表中。

本发明中，所述发送信号可以为：通过物理下行控制信道(PDCCH)发送的下行控制信息(DCI)；或者，通过物理上行共享信道(PUSCH)发送的信息长度大于11比特的信道质量指示(CQI)信息。

对发送信号进行编码时采用的编码方式可以为：卷积编码或turbo编码，等等。

下面结合具体实施例对本发明进行说明：

实施例一：

可以适用于短block(即原始信息比特较少)的解速率匹配方案，如图3所示，其实现方式如下：

步骤31：生成解速率匹配映射表，解速率匹配映射表的生成可以预先生成，且只需要生成一次；

步骤32：判断输入的需要进行解速率匹配的信号序列的长度N1是否大于编码后且未速率匹配前的发送序列的比特长度N2，若是，则到步骤33，否则，将输入的信号序列作为序列Z，并到步骤34；

步骤33：将所述信号序列划分为多个长度不大于N2的序列，并将划分后的序列进行累加，得到累加后的序列Z；

步骤34：根据预先生成的解速率匹配映射表对序列Z进行数据重排，得到解速率匹配的输出序列K1、K2、K3。

实施例二：

速率匹配的过程就是对编码完成的发送信号进行重排，打孔或者重复，实际上就可以理解为序列Z到Z1的一种映射，解速率匹配就是一个逆过程，即累加，反重排，打孔掉的数据填0，因此采用查表实现解速率匹配时，关键就是解速率匹配映射表的生成，这个表可以事先根据原始信息比特的长度及速率匹配的方式生成。

场景假设：LTE系统的PDCCH使用卷积编码方式，DCI的比特长度为51比特，PDCCH采用16位的CRC校验，添加校验信息后的信息比特长度为67比特，采用1/3的咬尾卷积编码，编码后DCI的长度为201，解速率匹配映射表只用201个字节即可。

解速率匹配表的生成方式如下：

步骤一、生成序列A1＝1:67,A2＝68:134,A3＝135:201；

步骤二、设置row_num＝3,colon_num＝32，pad_num＝29，生成序列B1＝[pad_num个null，A1]，B2＝[pad_num个null，A2]B3＝[pad_num个null，A3]，分别将序列B1、B2和B3按照行的顺序排列成row_num行，colon_num列的矩阵，其中null为填充比特；

步骤三、分别将得到的三个矩阵按照P(1:32)的交织表进行列交织(注：表中的0对应第一列，依次类推)，分别将列交织得到的矩阵按照列的形式读出，得到序列C1，C2，C3，并构造序列W，K_Π＝96：

w_k＝C1for k＝1,…,K_Π；

for k＝0,…,K_Π-1；

for k＝1,…,K_Π；

表1：列交织表

步骤四：依次读出序列W中的信息比特，若为填充比特，则直接跳过，读一下值，依次继续，最后将读出来的得到的序列M添加到解速率匹配映射表中，序列M的长度为201，其中每个元素用一个字节表示。

实施例三：

场景假设：原始信息比特长度为67比特，采用1/3的咬尾卷积编码，解速率匹配映射表M为201个字节，输入的需要进行解速率匹配的信号序列为Z，其长度为144；

解速率匹配过程如下：

步骤一、将解速率匹配的输出序列K初始化为0，K的长度为201；

步骤二、根据解速率匹配映射表对序列Z进行数据重排，K(M(i))＝Z(i),i∈[1:144]；

步骤三、生成解速率匹配的输出序列K1、K2和K3，其中K1＝K[1:67],K2＝K[68:134],K3＝K[135:201]。

参见图4，本发明实施例提供一种解速率匹配装置，该装置包括：

输入序列接收单元40，用于接收输入的需要进行解速率匹配的信号序列；解速率匹配单元41，用于在所述信号序列的长度大于编码后且未速率匹配前的发送序列的比特长度时，将所述信号序列划分为多个长度不大于所述比特长度的序列，并将划分后的序列进行累加，得到累加后的序列；根据预先生成的解速率匹配映射表对累加后的序列进行数据重排，得到解速率匹配的输出序列；

在所述信号序列的长度不大于编码后且未速率匹配前的发送序列的比特长度时，根据预先得到的解速率匹配映射表对所述信号序列进行数据重排，得到解速率匹配的输出序列。

进一步的，所述解速率匹配单元用于：按照如下方法根据预先得到的解速率匹配映射表对所述信号序列进行数据重排，得到解速率匹配的输出序列：

将解速率匹配的输出序列K初始化为0，K的长度为编码后且未速率匹配前的发送序列的比特长度；

根据所述解速率匹配映射表对所述信号序列Z进行数据重排，使得K(M(i))＝Z(i),i∈[1:Q]；其中Q为所述信号序列的长度，M为所述解速率匹配映射表中包含的序列；

生成解速率匹配的输出序列K1、K2和K3，其中K1＝K[1:A],K2＝K[A+1:2A],K3＝K[2A+1:3A]，其中A为编码后且未速率匹配前的发送序列的比特长度的三分之一。

进一步的，所述解速率匹配单元用于：按照如下方法根据预先得到的解速率匹配映射表对累加后的序列进行数据重排，得到解速率匹配的输出序列：

所述累加后的序列为信号序列Z1，并表达为Z1(i),i∈[1:Q1]，对累加后的序列进行重排后输出的序列为输出序列K1；

将解速率匹配的输出序列K1初始化为0，K1的长度为编码后且未速率匹配前的发送序列的比特长度；

根据所述解速率匹配映射表对累加后的序列Z1进行数据重排，使得K1(M(i))＝Z1(i),i∈[1:Q1]；其中Q1为累加后的序列的长度，M为所述解速率匹配映射表中包含的序列；

生成解速率匹配的输出序列K11、K12和K13，其中K11＝K1[1:A],K12＝K1[A+1:2A],K13＝K1[2A+1:3A]，其中A为编码后且未速率匹配前的发送序列的比特长度的三分之一。

进一步的，该装置还包括：

映射表生成单元，用于生成长度为A的序列A1、A2和A3，其中A1＝1：A，A2＝A+1：2A，A3＝2A+1：3A；A为编码后且未速率匹配前的发送序列的比特长度的三分之一；

生成长度为pad_num+A的序列B1、B2和B3，其中B1＝[pad_num个null，A1]，B2＝[pad_num个null，A2]，B3＝[pad_num个null，A3]；分别将序列B1、B2和B3排列成row_num行、colon_num列的矩阵，其中N为交织表的长度，null为填充比特；colon_num＝N；

分别将得到的三个矩阵按照交织表进行列交织，读出列交织后得到的矩阵中的信息比特，得到序列C1、C2和C3；根据C1、C2和C3构造长度为row_num*colon_num*3的序列W：在k＝1,…,K_Π时，w_k＝C1；在k＝0,…,K_Π-1时，在k＝1,…,K_Π时，其中K_Π＝row_num*colon_num；

依次读出序列W中不为填充比特的信息比特，将由读出的信息比特构成的长度为3A的序列M添加到解速率匹配映射表中。

进一步的，所述映射表生成单元用于：将序列B1、B2和B3，按照行的顺

序排列成row_num行、colon_num列的矩阵；

按照列的顺序读出列交织后得到的矩阵中的信息比特，得到序列C1、C2和C3。

进一步的，所述发送信号为：通过物理下行控制信道PDCCH发送的下行控制信息DCI；或者，通过物理上行共享信道PUSCH发送的信息比特大于11比特的信道质量指示CQI信息。

进一步的，对发送信号进行编码时采用的编码方式为：卷积编码或turbo编码。

本发明不仅可以用于LTE、LTE-A中终端侧的PDCCH的解速率匹配，也可以用于上行PUSCH中信息比特大于11比特的CQI信息的解速率匹配；

本发明不仅可以用于LTE、LTE-A系统中，也可以用于类似的需要进行填充、交织解速率匹配较为繁杂的且原始信息比特较短的其它系统中；

本发明不依赖于编码的形式，不仅可用于卷积编码的解速率匹配，也可以用于turbo编码的解速率匹配等。

综上，本发明的有益效果包括：

本发明实施例提供的方案中，在接收到输入的需要进行解速率匹配的信号序列后，若该信号序列的长度大于编码后且未速率匹配前的发送序列的比特长度，则将所述信号序列划分为多个长度不大于所述比特长度的序列，并将划分后的序列进行累加，得到累加后的序列；根据预先生成的解速率匹配映射表对累加后的序列进行数据重排，得到解速率匹配的输出序列；若该信号序列的长度不大于编码后且未速率匹配前的发送序列的比特长度，则根据预先得到的解速率匹配映射表对该信号序列进行数据重排，得到解速率匹配的输出序列。可将，本方案中，解速率匹配的过程仅需要按照解速率匹配映射表进行一次数据重排，实现流程简单，大大的缩短了解速率匹配的时间，进而提高了解速率匹配的效率。

本发明中，解速率匹配映射表预先生成，只需要计算一次，映射表的大小依赖于原始信息比特的长度，对于短block的场景，映射表的大小较小，利于实际产品实现；

本发明中，对于LTE这种终端盲检PDCCH需要进行多次解速率匹配的场景，大大的减少了终端盲检的时间。

本发明中，对于LTE-A存在载波聚合的场景，解速率匹配次数急剧增多的场景，该方案显得更为必要。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (12)

1.一种解速率匹配方法，其特征在于，该方法包括：

接收输入的需要进行解速率匹配的信号序列；

若所述信号序列的长度大于编码后且未速率匹配前的发送序列的比特长度，则将所述信号序列划分为多个长度不大于所述比特长度的序列，并将划分后的序列进行累加，得到累加后的序列；根据预先生成的解速率匹配映射表对累加后的序列进行数据重排，得到解速率匹配的输出序列；

若所述信号序列的长度不大于编码后且未速率匹配前的发送序列的比特长度，则根据预先得到的解速率匹配映射表对所述信号序列进行数据重排，得到解速率匹配的输出序列；其中，根据预先得到的解速率匹配映射表对所述信号序列进行数据重排，得到解速率匹配的输出序列，具体包括：

设信号序列中进行重排的信号序列为信号序列Z，并表达为Z(i)，对应重排后输出的序列为输出序列K；

将解速率匹配的输出序列K初始化为0，K的长度为编码后且未速率匹配前的发送序列的比特长度；

根据所述解速率匹配映射表对所述信号序列Z进行数据重排，使得K(M(i))＝Z(i),i∈[1:Q]；其中Q为所述信号序列的长度，M为所述解速率匹配映射表中包含的序列；

生成解速率匹配的输出序列K1、K2和K3，其中K1＝K[1:A],K2＝K[A+1:2A],K3＝K[2A+1:3A]，其中A为编码后且未速率匹配前的发送序列的比特长度的三分之一。

2.如权利要求1所述方法，其特征在于，根据预先得到的解速率匹配映射表对累加后的序列进行数据重排，得到解速率匹配的输出序列，具体包括：

所述累加后的序列为信号序列Z1，并表达为Z1(i),i∈[1:Q1]，对累加后的序列进行重排后输出的序列为输出序列K1；

将解速率匹配的输出序列K1初始化为0，K1的长度为编码后且未速率匹配前的发送序列的比特长度；

根据所述解速率匹配映射表对累加后的序列Z1进行数据重排，使得K1(M(i))＝Z1(i),i∈[1:Q1]；其中Q1为累加后的序列的长度，M为所述解速率匹配映射表中包含的序列；

生成解速率匹配的输出序列K11、K12和K13，其中K11＝K1[1:A],K12＝K1[A+1:2A],K13＝K1[2A+1:3A]，其中A为编码后且未速率匹配前的发送序列的比特长度的三分之一。

3.如权利要求1-2中任一所述的方法，其特征在于，预先生成所述解速率匹配映射表的方法包括：

生成序列A1、A2和A3，其中A1＝1：A，A2＝A+1：2A，A3＝2A+1：3A；A为编码后且未速率匹配前的发送序列的比特长度的三分之一；

生成序列B1、B2和B3，其中B1＝[pad_num个null，A1]，B2＝[pad_num个null，A2]，B3＝[pad_num个null，A3]；分别将序列B1、B2和B3排列成row_num行、colon_num列的矩阵，其中N为交织表的长度，null为填充比特；colon_num＝N；

分别将得到的三个矩阵按照交织表进行列交织，读出列交织后得到的矩阵中的信息比特，得到序列C1、C2和C3；根据C1、C2和C3构造序列W：在k＝1,…,K_Π时，w_k＝C1；在k＝0,…,K_Π-1时，在k＝1,…,K_Π时，其中K_Π＝row_num*colon_num；

依次读出序列W中不为填充比特的信息比特，将由读出的信息比特构成的长度为3A的序列M添加到解速率匹配映射表中。

4.如权利要求3所述的方法，其特征在于，将序列B1、B2和B3，按照行的顺序排列成row_num行、colon_num列的矩阵；

按照列的顺序读出列交织后得到的矩阵中的信息比特，得到序列C1、C2和C3。

5.如权利要求1-2中任一所述的方法，其特征在于，所述信号序列为：

通过物理下行控制信道PDCCH发送的下行控制信息DCI；或者，

通过物理上行共享信道PUSCH发送的长度大于11比特的信道质量指示CQI信息。

6.如权利要求1-2中任一所述的方法，其特征在于，对信号序列进行编码时采用的编码方式为：卷积编码或turbo编码。

7.一种解速率匹配装置，其特征在于，该装置包括：

输入序列接收单元，用于接收输入的需要进行解速率匹配的信号序列；

解速率匹配单元，用于在所述信号序列的长度大于编码后且未速率匹配前的发送序列的比特长度时，将所述信号序列划分为多个长度不大于所述比特长度的序列，并将划分后的序列进行累加，得到累加后的序列；根据预先生成的解速率匹配映射表对累加后的序列进行数据重排，得到解速率匹配的输出序列；

在所述信号序列的长度不大于编码后且未速率匹配前的发送序列的比特长度时，根据预先得到的解速率匹配映射表对所述信号序列进行数据重排，得到解速率匹配的输出序列；其中，所述解速率匹配单元用于：按照如下方法根据预先得到的解速率匹配映射表对所述信号序列进行数据重排，得到解速率匹配的输出序列：

设信号序列中进行重排的信号序列为信号序列Z，并表达为Z(i)，对应重排后输出的序列为输出序列K；

将解速率匹配的输出序列K初始化为0，K的长度为编码后且未速率匹配前的发送序列的比特长度；

根据所述解速率匹配映射表对所述信号序列Z进行数据重排，使得K(M(i))＝Z(i),i∈[1:Q]；其中Q为所述信号序列的长度，M为所述解速率匹配映射表中包含的序列；

生成解速率匹配的输出序列K1、K2和K3，其中K1＝K[1:A],K2＝K[A+1:2A],K3＝K[2A+1:3A]，其中A为编码后且未速率匹配前的发送序列的比特长度的三分之一。

8.如权利要求7所述的装置，其特征在于，所述解速率匹配单元用于：按照如下方法根据预先得到的解速率匹配映射表对累加后的序列进行数据重排，得到解速率匹配的输出序列：

所述累加后的序列为信号序列Z1，并表达为Z1(i),i∈[1:Q1]，对累加后的序列进行重排后输出的序列为输出序列K1；

将解速率匹配的输出序列K1初始化为0，K1的长度为编码后且未速率匹配前的发送序列的比特长度；

根据所述解速率匹配映射表对累加后的序列Z1进行数据重排，使得K1(M(i))＝Z1(i),i∈[1:Q1]；其中Q1为累加后的序列的长度，M为所述解速率匹配映射表中包含的序列；

生成解速率匹配的输出序列K11、K12和K13，其中K11＝K1[1:A],K12＝K1[A+1:2A],K13＝K1[2A+1:3A]，其中A为编码后且未速率匹配前的发送序列的比特长度的三分之一。

9.如权利要求7-8中任一所述的装置，其特征在于，该装置还包括：

映射表生成单元，用于生成序列A1、A2和A3，其中A1＝1：A，A2＝A+1：2A，A3＝2A+1：3A；A为编码后且未速率匹配前的发送序列的比特长度的三分之一；

生成序列B1、B2和B3，其中B1＝[pad_num个null，A1]，B2＝[pad_num个null，A2]，B3＝[pad_num个null，A3]；分别将序列B1、B2和B3排列成row_num行、colon_num列的矩阵，其中N为交织表的长度，null为填充比特；colon_num＝N；

分别将得到的三个矩阵按照交织表进行列交织，读出列交织后得到的矩阵中的信息比特，得到序列C1、C2和C3；根据C1、C2和C3构造序列W：在k＝1,…,K_∏时，w_k＝C1；在k＝0,…,K_Π-1时，在k＝1,…,K_Π时，其中K_Π＝row_num*colon_num；

依次读出序列W中不为填充比特的信息比特，将由读出的信息比特构成的长度为3A的序列M添加到解速率匹配映射表中。

10.如权利要求9所述的装置，其特征在于，所述映射表生成单元用于：

将序列B1、B2和B3，按照行的顺序排列成row_num行、colon_num列的矩阵；

按照列的顺序读出列交织后得到的矩阵中的信息比特，得到序列C1、C2和C3。

11.如权利要求7-8中任一所述的装置，其特征在于，所述信号序列为：

通过物理下行控制信道PDCCH发送的下行控制信息DCI；或者，

通过物理上行共享信道PUSCH发送的长度大于11比特的信道质量指示CQI信息。

12.如权利要求7-8中任一所述的装置，其特征在于，对信号序列进行编码时采用的编码方式为：卷积编码或turbo编码。