WO2007015455A1 - Ｈｓ－ｐｄｓｃｈデコーダ及びそれを搭載した移動式無線通信装置 - Google Patents

Ｈｓ－ｐｄｓｃｈデコーダ及びそれを搭載した移動式無線通信装置 Download PDF

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WO2007015455A1
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Hua Lin
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    • H04L1/1812—Hybrid protocols; Hybrid automatic repeat request [HARQ]
    • H04L1/1819—Hybrid protocols; Hybrid automatic repeat request [HARQ] with retransmission of additional or different redundancy

Definitions

  • the present invention relates to an HS-PDSCH (High Speed Physical Downlink Shared Channel) decoder, a method of processing received data in an HS-PDSCH decoder, a mobile radio communication apparatus equipped with the HS-PDSCH decoder, and an HS-PDSCH.
  • the present invention relates to a program for causing a computer to execute a method of processing received data in a decoder.
  • High-speed downlink 'packet' access (HSDPA) function supports multimedia services in the downlink direction in W-CDMA (Wideband Code Division Multiple Access) communication systems. It is one of the basic functions for this, and is proposed by standard release 5 of 3GPP (3GPP: 3rd Generation Partnership Project).
  • W-CDMA Wideband Code Division Multiple Access
  • HSDPA is a function that enables high-speed transmission and reception of data between 3GPP-compliant mobile wireless communication devices. According to this HSDPA function, it is possible to guarantee the user the data transfer speed that could not be guaranteed in the past due to the restrictions imposed by the wireless access network.
  • the wireless access network is a network that connects the user's mobile wireless communication device and the base station.
  • An adaptive modulation and coding scheme is a method in which a base station monitors the instantaneous reception quality of a mobile radio communication apparatus and automatically selects the best modulation scheme and coding rate according to variations in reception quality. This is a method for transmitting data.
  • the reception quality is good as the modulation scheme.
  • high-speed 16QAM (16 Quadrature Amplitude Modulation) is selected, and the reception quality is poor.
  • the low speed QPSK Quadrature Phase Shift Keying is selected.
  • the coding rate at the time of encoding when the reception quality is good, one with a low error correction capability is selected, and when the reception quality is poor, one with a high error correction capability is selected. It is selected according to the boundary.
  • HARQ is a technology in which an error correction (FEC: Forward Error Correction) function is added to the existing ARQ function (error detection and retransmission function).
  • FEC Forward Error Correction
  • an error correction code is received in advance from a communication partner, and error correction is performed using the error correction code.
  • a chase connoing process (hereinafter referred to as "combining process") for combining the packet in which the error is detected and the retransmitted packet is performed.
  • FIG. 16 is a block diagram showing an outline of the compiling process.
  • the user's mobile radio communication device issues a packet retransmission request to the base station.
  • the base station Upon receiving the packet retransmission request from the user's mobile radio communication device, the base station transmits the packet 11 to the user's mobile radio communication device.
  • the user's mobile radio communication apparatus that has received the packet 11 performs a connoing process for combining the packet 10 in which the error is detected and the retransmitted packet 11 via the adder 12.
  • FIG. 17 is a block diagram showing the structure of a base station that performs rate matching processing, which is part of HARQ processing.
  • the base station includes a turbo encoder 71 and a first rate matching (1st rate matching).
  • a matching unit 72 an IR buffer (Incremental Redundancy Buffer) 73, a second rate matching unit 74, and an interleaving Z collection processing unit 75 are provided.
  • IR buffer Incmental Redundancy Buffer
  • the first rate matching unit 72 is composed of a NORITY 1-bit processing unit (RM_P1_1) 721 and a parity 2-bit processing unit (RM_P2_1) 722.
  • the second rate matching unit 74 includes a systematic bit processing unit (RM_S) 741, a parity 1-bit processing unit (scale 1-? 1-2) 742, and a NORITY 2-bit processing unit (RM —P2— 2) It is composed of 743.
  • R_S systematic bit processing unit
  • parity 1-bit processing unit scale 1-? 1-2
  • NORITY 2-bit processing unit RM —P2— 2 It is composed of 743.
  • the first rate matching unit 72 includes a bit stream of systematic bits (systematic bits) encoded by the turbo encoding unit 71, a bit stream of parity 1 bits (parity 1 bits), and a NORITY 2 bits. A total of 3 bitstreams (Parity 2 Bits) bitstreams are input.
  • the input bit stream passes through the first rate matching unit 72 as it is. .
  • the systematic bit stream passes through the first rate matching unit 72 as it is.
  • the total number of bits output from the first rate matching unit 72 becomes the same as the space Nir allocated to the IR buffer 73.
  • a total of three bit streams are input to the second rate matching unit 74 from the first rate matching unit 72 via the IR buffer 73.
  • the total number of bits (the sum of the number of systematic bits Nsys and the number of parity 1 bits Npl and the number of parity 2 bits Np2) input to the second rate matching unit 74 in the HS-PDS CH
  • the bit processing unit (RM_P1_2) 742 and the NORITY 2 bit processing unit (RM_P2_2) 7 43 extract the bits from the systematic bit stream, the NORITY 1 bit stream, and the NORITY 2 bit bitstream. .
  • the systematic bit processing unit 741, the second parity 1-bit processing unit 742, and the second parity 2-bit processing unit 743 Performs repetitive insertion of bits into a systematic bit stream, a 1-bit bit stream and a 2-bit bit stream.
  • the data subjected to the second rate matching processing in second rate matching unit 74 is separated for each physical channel in interleaving Z correction processing unit 75, and then transmitted to the mobile communication device on the receiving side. Is done.
  • FIG. 18 is a block diagram showing the structure of a mobile communication device that performs rate de-matching processing, which is part of HARQ processing.
  • the mobile communication device includes a Dinterleaving Z decollection unit 8
  • a turbo decoding unit 81 A turbo decoding unit 81.
  • the first rate dematching unit 82 is composed of a NORITY 1-bit processing unit (DRM_P1_1) 821 and a NORITY 2-bit processing unit (DRM_P2_1) 822.
  • the second rate dematching unit 84 includes a systematic bit processing unit (DRM_S) 841 and
  • the NORITY 1-bit processing unit (RM_P1_2) 842 and NORITY 2-bit processing unit (RM_P2_2) 843 are configured.
  • HARQ processing is performed in the reverse order of ARQ processing.
  • the second rate dematching unit 84 performs a process opposite to the second rate matching process performed by the second rate matching unit 74, that is, a second rate dematching process.
  • the systematic bit processing unit (DRM_S) 841, the NORITY 1-bit processing unit (RM-PL2) 842, and the NORITY 2-bit processing unit (RM_P2_2) 843 are received from the Dinterleaving Z decoration unit 85.
  • the bit stream is subjected to processing (De-repetition processing) for extracting bits inserted by the second rate matching processing in the base station, or as bits extracted by the second rate matching processing in the base station. Insert ⁇ 0 '' Perform processing (De-Puncturing).
  • first rate dematching section 82 a process reverse to the first rate matching process performed in first rate matching section 72, that is, a first rate dematching process is performed.
  • bit stream of the systematic bits passes through the first rate dematching unit 82 as it is because bits are not extracted in the first rate matching process.
  • the data that has been subjected to the first rate dematching process in the first rate dematching unit 82 is then decoded in the turbo decoding unit 81.
  • FIG. 19 is a block diagram of a conventional HS-PDSCH decoder.
  • the conventional HS-PDSCH decoder includes a received data buffer 400, a demodulator 401, a deinterleaving Z decollector 402, a second rate dematching 403, and a calorie calculation.
  • 404, IR nother 405, first-race dematching 406, human power nofa 407, turbo decoding 408, and selector 410 are provided.
  • the reception data buffer 400 temporarily stores reception data Rx, which is HS-PDSCH packet data.
  • the demodulator 401 performs demodulation processing on the data read from the corresponding address power of the reception data buffer 400.
  • the deinterleaving Z decollection unit 402 performs a deinterleaving Z decollection process on the data demodulated by the demodulation unit 401.
  • the second rate dematching unit 403 performs the second rate matching process on the base station side for the data that has been subjected to the D and Dinterleaving Z decollection processing in the Dinterleaving / Decollection unit 402.
  • the power to extract the bit inserted in the second rate, or the second rate to insert the bit extracted in the second rate matching process on the base station side Perform dematching processing.
  • the calorie calculation unit 404 performs a compiling process of adding the output of the second rate dematching unit 403 and the output of the selector 410.
  • the IR buffer 405 temporarily stores the data subjected to the compiling process in the adding unit 404 as addition data to be added at the next compiling process in the adding unit 404.
  • the bit width of the IR buffer 405 is X.
  • the selector 410 selects either the output of the IR buffer 405 or “0” and outputs it to the adder 404.
  • the selector 410 selects “0” and outputs it.
  • the adding unit 404 adds “0” to the output of the second rate dematching unit 403. For this reason, the output of the second rate dematching unit 403 is directly written into the IR buffer 405 in preparation for the next compiling process.
  • the selector 410 selects and outputs the output of the IR notifier 405.
  • the adding unit 404 adds the packet data before retransmission stored at an address in the IR buffer 405 to the output of the second rate dematching unit 403. This addition result is written to the same address in the IR buffer 405 (the address from which data was read from the IR buffer 405 before calculating the power) in preparation for the next compiling process.
  • the first rate dematching unit 406 performs a first rate dematching process for inserting the bits extracted in the first rate matching process on the base station side with respect to the data output from the IR buffer 405.
  • Input buffer 407 temporarily stores the output of first rate dematching section 406 in preparation for turbo decoding processing in turbo decoding section 408.
  • Turbo decoding section 408 repeatedly performs turbo decoding processing on the data output from input buffer 407 and outputs the decoding result 409.
  • turbo decoding section 408 performs CRC (Cyclic Redundancy Check) determination processing based on decoding result 409.
  • the CRC decision result (OK or NG) is finally sent to the transmitting device. Is reported to the base station via a device (not shown).
  • the operation of the conventional HS-PDSCH decoder is divided into three stages, a first stage, a second stage, and a third stage.
  • the first rate dematching processing by the first rate dematching unit 406 is performed on the data output from the IR buffer 405, and the result is stored in the input buffer 407. Is done.
  • turbo decoding processing and CRC processing are performed on the data output from the input buffer 407 by the turbo decoding unit 408.
  • turbo decoding process is an iterative structure algorithm. Therefore, every time turbo decoding is performed, turbo input data is read from the input buffer 407, and turbo decoding is performed on the read data.
  • Non-Patent Document 1 3GPP TS25.212 V5.3.0 (Release 5)
  • the total processing time of received data is the sum of the processing times of the first stage, the second stage, and the third stage. Therefore, the total processing time of received data generally becomes long.
  • the present invention is capable of reducing the processing time of received data.
  • HS-PDS CH decoder, method of processing received data in HS-PDSCH decoder, and mobile type equipped with HS-PDSCH decoder It is intended to provide a program for causing a computer to execute a method of processing received data in a wireless communication device and an HS-PDSCH decoder.
  • the present invention provides, as a first aspect, a first rate matching process for extracting bits according to the number of bits that can be stored in the IR buffer of the base station in the base station, HS—HS—PDS CH decoder that processes received data that has been subjected to the second rate matching process in which bits are inserted or extracted according to the number of bits that can be transmitted by PDSCH, and constitutes the received data N (N is an integer of 2 or more) pieces of data are input in parallel, and the bits inserted in the second rate matching process are extracted from the input N pieces of data, or the second rate
  • the second rate dematching process for inserting the extracted bits in the matching process is performed in parallel, and the second rate demultiplexer that outputs the N pieces of data subjected to the second rate dematching process.
  • a compiling process is performed in parallel for adding predetermined addition data to the corresponding one of the N data output from the dematching unit and the second rate dematching unit.
  • N adders that output the data subjected to the combining process, and a first bit that inserts the bits extracted in the first rate matching process into the data output from the N adders.
  • 1 rate dematching process is performed, and the first rate dematching unit that outputs the data on which the first rate dematching process has been performed, and the turbo decoding process for the data output from the first rate dematching unit are repeated.
  • An HS-PDSCH decoder comprising: a decoding unit that performs:
  • the second rate dematching processing and the compiling processing are performed in parallel on the N pieces of data constituting the reception data.
  • the processing time for the two-rate dematching process and the compiling process is 1ZN compared to the conventional configuration in which these processes are processed in parallel. For this reason, the overall processing time of the received data in the HS-P DSCH decoder is greatly reduced. Can do.
  • the present invention provides, as a second aspect, a first rate matching process for extracting bits according to the number of bits that can be stored in the IR buffer of the base station in the base station, and transmission by HS-PDSCH.
  • An HS-PDSCH decoder that processes received data that has been subjected to the second rate matching process in which bits are inserted or extracted according to the number of bits, and N (N is 2 or more) that constitutes the received data (Integer) pieces of data are input in parallel, and for the input N pieces of data, the bits inserted in the second rate matching process are extracted, or the bits extracted in the second rate matching process are extracted.
  • a second rate dematching unit that performs the second rate dematching processing to be inserted in parallel and outputs N pieces of data for which the second rate dematching processing has been performed;
  • a compiling process for adding predetermined addition data is performed in parallel on one corresponding data among the N data output from the two-rate dematching section, and the combining process is performed.
  • the first rate dematching process for inserting the bits extracted in the first rate matching process is performed on the received data output from the buffer and the N input buffers, and at the same time, the turbo decoding process is repeated.
  • An HS-PDSCH decoder comprising: a first rate dematching Z decoding unit to perform:
  • the processing time of the second rate dematching process and the connoining process can be significantly reduced, and the first rate dematching process is performed.
  • the processing time of the turbo decoding process can be greatly reduced.
  • the overall processing time of received data in the HS-PDSCH decoder can be greatly reduced.
  • the present invention provides a first rate matching process in which a base station extracts bits according to the number of bits that can be stored in the IR buffer of the base station, and can be transmitted by HS-PDSCH.
  • An HS-PDSCH decoder that processes received data that has been subjected to the second rate matching process in which bits are inserted or extracted according to the number of bits, wherein the second rate matching process is performed on the received data. Remove the inserted bit at Or a second rate dematching process for inserting the bits extracted in the second rate matching process in parallel, and outputting the data subjected to the second rate dematching process.
  • a dematching unit and an addition unit that performs a connoing process for adding predetermined addition data to the data output from the second rate dematching unit and outputs the data subjected to the compiling process
  • the data output from the adder is temporarily stored and output, and the bits extracted in the first rate matching process are inserted into the input buffer for output and the received data output from the input buffer.
  • a first rate dematching Z decoding unit that repeatedly performs turbo decoding processing at the same time — Provides a PDSCH decoder.
  • the turbo decoding process is performed simultaneously with the first rate dematching process, the processing time of the first rate dematching process and the turbo decoding process Compared to a conventional HS-PDSCH decoder that performs these processes separately, it can be significantly reduced. As a result, the overall processing time of received data in the HS-PDSCH decoder can be greatly reduced.
  • the first rate dematching Z decoding unit includes, for example, a depuncture unit that outputs bits inserted into data output from the input buffer, and A dematching calculation unit that calculates and outputs a dematching position representing a position at which the bit output from the depuncture unit is inserted into the data output from the input buffer during the first turbo decoding process;
  • the dematching calculation unit stores the dematching position calculated in advance, and outputs the dematching position storage unit for output, and during the first turbo decoding process, selects the output of the dematching calculation unit, During the turbo decoding process after the first time, the output of the dematching position storage unit is selected, and the selection result is output as data from the input buffer and A selector that outputs a control signal for controlling the output of bits from the depuncture unit, and a first rate dematching process that inserts the bits output from the depuncture unit into the data output from the input
  • the first rate dematching Z decoding unit outputs a depuncture unit that outputs bits inserted into data output from the input buffer. And a dematching position representing a position where the bit output from the depuncture unit is inserted into the data output from the input buffer, and the calculation result is output from the input buffer and from the depuncture unit.
  • a dematching calculation unit that outputs as a control signal for controlling the output of bits, and a first rate dematching process that inserts the bits output from the depuncture unit into the data output from the input buffer.
  • a turbo decoding unit that repeatedly performs turbo decoding processing can be configured.
  • the first rate dematching Z decoding unit outputs, for example, bits to be inserted into data output from the N input buffers. And a dematching position representing the position at which the bits output from the depuncture section are inserted into the data output from the N input buffers at the time of the first turbo decoding process.
  • a dematching calculation unit, a dematching position storage unit that stores and outputs the dematching position calculated by the dematching calculation unit, and an output of the dematching calculation unit during the first turbo decoding process In the second and subsequent turbo decoding processes, the output of the dematching position storage unit is selected, and the selection result is output from the N input buffers.
  • a turbo decoding unit that performs the first rate dematching process to be inserted and repeatedly performs the turbo decoding process can be configured.
  • the first rate dematching Z decoding unit outputs, for example, bits inserted into data output from the N input buffers. And a dematching position indicating a position where the bit output from the depuncture section is inserted into the data output from the N input buffers, and the calculation result is calculated from the N input buffers. Dematchons output as control signals that control the output of data and the output of bits from the depuncture section.
  • Turbo decoding that performs a first rate dematching process that inserts the bits output from the depuncture unit to the data output from the N input buffers and the turbo decoding process repeatedly It is possible to configure the force with the part.
  • the HS-PDSCH decoder is configured to temporarily store the received data and output the N received data buffers and the N received data buffers.
  • the demodulating process is performed on the data output from the corresponding reception data buffer, and the N demodulating units for outputting the demodulated data and the N demodulating units are provided.
  • Dinterleave Z decollection processing is performed on the data output from the corresponding demodulation unit provided correspondingly, and the data subjected to the Dinterleave Z decollection processing is sent to the second rate dematching unit. It is possible to further include N Dinterleave Z decollection units for output.
  • the data output from each of the N adders is used for the next compiling process in the N adders. It is possible to further have an IR buffer for temporarily storing and outputting the predetermined addition data to be added.
  • the above HS-PDSCH decoder can be mounted, for example, in a mobile radio communication apparatus.
  • An example of the mobile wireless communication device is a mobile phone device.
  • the present invention provides, as a fourth aspect, a first rate matching process for extracting bits according to the number of bits that can be stored in the IR buffer of the base station in the base station, and transmission by HS-PDSCH.
  • the received data that has been subjected to the second rate matching process in which bits are inserted or extracted according to the number of bits is processed by N (N Is an integer greater than or equal to 2), and the bits inserted in the second rate matching process are extracted from the input N data, or in the second rate matching process
  • N an integer greater than or equal to 2
  • the first step of performing the second rate dematching process for inserting the extracted bits in parallel and the corresponding one of the N data for which the second rate dematching process was performed For data, and a second process of performing compounding innings process of adding a predetermined addition data in parallel, with respect to prior Symbol comparator innings process has been performed the data, the first rate matching processing
  • the present invention provides a first rate matching process in which a base station extracts bits according to the number of bits that can be stored in the IR buffer of the base station, and can be transmitted by HS-PDSCH.
  • the received data that has been subjected to the second rate matching process in which bits are inserted or extracted according to the number of bits is processed by N (N Is an integer greater than or equal to 2), and the bits inserted in the second rate matching process are extracted from the input N data, or in the second rate matching process
  • N an integer greater than or equal to 2
  • the second process of performing a compiling process for adding predetermined addition data to the data in parallel and the data subjected to the compiling process are extracted in the first rate matching process.
  • the HS-PDSCH decoder has a third process of performing the first rate dematching
  • the present invention provides a first rate matching process for extracting bits according to the number of bits that can be stored in the IR buffer of the base station in the base station, and transmission by HS-PDSCH.
  • the HS-PDSCH decoder processes the received data that has been subjected to the second rate matching process that inserts or extracts bits according to the number of bits. Therefore, a second rate dematching process for extracting the bit inserted in the second rate matching process or a second rate dematching process for inserting the bit extracted in the second rate matching process is performed in parallel on the received data.
  • the first process the second process of performing a combining process for adding predetermined addition data to the data that has been subjected to the second rate dematching process, and the received data that has been subjected to the compiling process.
  • the first rate dematching process for inserting the bits extracted in the first rate matching process and the third process of repeatedly performing the turbo decoding process are provided.
  • a processing method is provided.
  • the third process includes, for example, bits inserted into the data subjected to the compiling process. And a dematching position that represents a position where the bit output in the fifth process is inserted into the data subjected to the compiling process during the first turbo decoding process.
  • the sixth process to be output and the seventh process to store and output the dematching position and the first turbo decoding process, the output in the sixth process is selected and the second process In the subsequent turbo decoding process, the output in the seventh process is selected, and the selection result is output as a control signal for controlling the output in the sixth process and the output in the seventh process.
  • a first rate dematching process that inserts the bits output in the sixth process on the data output in the seventh process and a turbo decoding process that repeats the ninth.
  • the process and force can also be configured.
  • the third process includes, for example, bits inserted into the data subjected to the compiling process. And a dematching position representing a position where the bit output in the fifth process is inserted into the data subjected to the compiling process, and the calculation result is calculated by the compiling process. Output of the data made and And a sixth process for outputting as a control signal for controlling the output of bits in the fifth process, and a process for inserting the bits output in the fifth process to the data subjected to the compiling process.
  • the seventh process of repeatedly performing the turbo decoding process and power can also be configured.
  • the third step is inserted, for example, into the N pieces of data subjected to the compiling process. And a dematching position that represents a position where the bit output in the fifth process is inserted into the N pieces of data during the first turbo decoding process.
  • the sixth process to output and the dematching position calculated in the sixth process are stored and output in the seventh process and the first turbo decoding process, the output of the sixth process is output.
  • the output of the seventh process is selected, and the selection result is a control signal for controlling the output of the N data and the output of the bits in the fifth process.
  • Output as Eighth process and ninth process for performing the first rate dematching process for inserting the bits output in the fifth process and repeating the turbo decoding process for the N pieces of data And can be configured.
  • the third step is performed, for example, by inserting into the N pieces of data subjected to the compiling process. And a dematching position representing a position where the bit output in the fifth process is inserted into the N pieces of data is calculated, and the calculation result is calculated as N pieces.
  • a sixth process that outputs as a control signal that controls the output of the data and the bit output in the fifth process, and inserts the bits output in the fifth process for the N data
  • the first rate dematching process and the seventh process of repeatedly performing the turbo decoding process can be configured.
  • the received data processing method in the HS-PDSCH decoder includes a process of dividing the received data into N pieces and temporarily storing the received data, and the N pieces of received data
  • the process of demodulating each received data and the demodulated N It is possible to further comprise a process of performing a Dinterleave z decollection process for each piece of data.
  • the received data processing method in the HS-PDSCH decoder can be configured as a computer program.
  • the HS-PDSCH decoder has the effect of being able to significantly reduce the total processing time of received data.
  • FIG. 1 is a block diagram showing a configuration of an HS-PDSCH decoder according to a first embodiment of the present invention.
  • FIG. 2 is a block diagram showing a configuration of an HS-PDSCH decoder according to a second embodiment of the present invention.
  • FIG. 3 is a block diagram showing a configuration of a first example of a first rate dematching Z turbo decoding unit in the HS-PDSCH decoder according to the second embodiment of the present invention.
  • FIG. 4 is a block diagram showing a configuration of a second example of the first rate dematching Z turbo decoding unit in the HS-PDSCH decoder according to the second embodiment of the present invention.
  • FIG. 5 is a diagram for explaining an operation when the first rate dematching Z turbo decoding unit shown in FIG. 3 is used in the HS-PDSCH decoder according to the second embodiment of the present invention.
  • FIG. 6 is a diagram for explaining the operation when the first rate dematching Z turbo decoding section shown in FIG. 4 is used in the HS-PDSCH decoder according to the second embodiment of the present invention.
  • FIG. 7 is a block diagram showing a configuration example of a second rate dematching unit in the HS-PDSCH decoder according to the second embodiment of the present invention.
  • FIG. 8 is a block diagram showing a configuration of an HS-PDSCH decoder according to a third embodiment of the present invention.
  • FIG. 9 is a diagram for explaining the chase compiling process.
  • FIG. 10 is a block diagram of a base station that performs HARQ processing.
  • FIG. 11 is a block diagram of a mobile communication device that performs HARQ processing.
  • ⁇ 12 It is a block diagram of a conventional HS-PDSCH decoder.
  • FIG. 13 is a diagram for explaining the operation of a conventional HS-PDSCH decoder.
  • FIG. 1 is a block diagram of an HS-PDSCH decoder according to the first embodiment of the present invention.
  • the HS-PDSCH decoder according to the present embodiment is mounted on a mobile radio communication device, for example, a mobile phone device.
  • the reception data buffer 500 temporarily stores reception data Rx, which is HS-PDSCH packet data.
  • Demodulation section 501 performs demodulation processing on the data read from the corresponding address power of reception data buffer 500.
  • the deinterleaving Z decollection unit 502 performs a deinterleaving Z decollection process on the data demodulated by the demodulation unit 501.
  • the second rate dematching unit 503 performs the second rate matching process on the base station side for the data that has been subjected to the D and Dinterleaving Z decollection processing by the Dinterleaving / Decollection unit 502.
  • the power to extract the bit inserted in step 2 or the second rate dematching processing to insert the bit extracted in the second rate matching processing on the base station side is performed.
  • Adder 504 performs a compiling process for adding the output of second rate dematching unit 503 and the output of selector 510.
  • the IR buffer 505 temporarily stores the data subjected to the compiling process in the adding unit 504 as addition data to be added at the next compiling process in the adding unit 504.
  • the bit width of the IR buffer 505 is X.
  • the selector 510 selects either the output of the IR buffer 505 or “0” and outputs it to the adder 504. For example, when the received data Rx is newly transmitted packet data, the selector 510 selects “0” and outputs it. In this case, the adding unit 504 adds “0” to the output of the second rate dematching unit 503. For this reason, the output of the second rate dematching unit 503 is directly written into the IR buffer 505 in preparation for the next compiling process.
  • the selector 510 selects and outputs the output of the IR notifier 505.
  • the adding unit 504 adds the packet data before retransmission stored in an address in the IR buffer 505 to the output of the second rate dematching unit 503. This addition result is written to the same address in the IR buffer 505 (the address from which data was read from the IR buffer 505 before calculating the power) in preparation for the next compiling process.
  • First rate dematching Z turbo decoding section 508 inserts bits extracted in the first rate matching processing on the base station side into the data output from IR buffer 505. In addition to processing, turbo decoding is repeated and the decoding result 509 is output.
  • first rate dematching Z turbo decoding section 508 performs C RC (Cyclic Redundancy Check) determination processing based on decoding result 509. The result of this CRC judgment (OK or NG) is finally reported to the base station via a transmitting device (not shown).
  • C RC Cyclic Redundancy Check
  • the operation of the conventional HS-PDSCH decoder shown in FIG. 19 is performed in three stages of a first stage, a second stage, and a third stage as shown in FIG.
  • the second stage and the third stage are performed simultaneously.
  • the first rate dematching Z-tag decoding unit 508 performs the first rate dematching process and the turbo decoding process at the same time.
  • the first rate dematching process and the turbo decoding process are performed separately. Therefore, if the time required for the first rate dematching process is Tl and the time required for the turbo decoding process is ⁇ 2, the conventional HS-PDSCH decoding is performed.
  • the total processing time of the received data at (Dl) was (Tl + T2).
  • the first rate dematching process and the turbo decoding process are performed at the same time, and therefore the entire received data in the HS-PDSCH decoder according to the present embodiment.
  • the processing time is T1 or T2 (specifically, T1 if T1> T2, and ⁇ 2 if ⁇ 1 ⁇ 2).
  • the processing times of the first rate dematching process and the turbo decoding process are compared with those of the conventional HS-PDSCH decoder that performs these processes separately. Can be greatly reduced. As a result, the overall processing time of the received data in the HS-P DSCH decoder can be greatly shortened.
  • FIG. 2 is a block diagram of an HS-PDSCH decoder according to the second embodiment of the present invention.
  • the HS-PDSCH decoder according to the present embodiment is mounted on a mobile radio communication device, for example, a mobile phone device.
  • the HS-PDSCH decoder includes a first received data buffer 100, a second received data buffer 110, a first demodulator 101, and a second demodulator 111. And the first Dinterleaving Z decollection section 102, the second Dinterleaving Z decoration section 112, the second rate dematching section 130, the first addition section 108, the second addition section 118, IR buffer 131, first selector (SEL) 104, second selector (SEL) 114, first input buffer 107, second input buffer 117, and first rate dematching Z turbo decoding unit 133.
  • SEL selector
  • SEL second selector
  • the second rate dematching unit 130, the first addition unit 108, and the second addition unit 118 perform the second rate dematching process and the compiling process in parallel.
  • the first rate dematching Z turbo decoding unit 133 simultaneously performs the first rate dematching process and the turbo decoding process.
  • the first receive data buffer 100 and the second receive data buffer 110 are simultaneously connected to the HS-P.
  • Receive data Rx which is DSCH packet data, is temporarily stored.
  • the first demodulator 101 is provided corresponding to the first reception data buffer 100 and performs demodulation processing on data read from the corresponding address of the first reception data buffer 100.
  • the second demodulation unit 111 is provided corresponding to the second reception data buffer 110, and performs demodulation processing on the data read from the corresponding address of the second reception data buffer 110.
  • the first deinterleaving Z decollection unit 102 is provided corresponding to the first demodulation unit 101, and performs the deinterleaving Z decollection processing on the data demodulated by the first demodulation unit 101.
  • the second deinterleaving Z decollection unit 112 is provided corresponding to the second demodulation unit 111, and performs the deinterleaving Z decollection processing on the data demodulated by the second demodulation unit 111. .
  • the second rate dematching unit 130 performs Dinter leaving Z decollection processing on each of the first Dinterleaving Z decollection unit 102 and the second Dinterleaving / decollection unit 112! In addition, the two data are input in parallel, and the second rate dematching process or the base station side extracts the inserted bits for the two data in the second rate matching process on the base station side. The second rate dematching process that inserts the bits extracted in the second rate matching process is performed in parallel.
  • the target of the second rate matching process is a bit stream of systematic bits, a bit stream of 1 bit of NORITY, and a bit stream of 2 bits of NOR.
  • a method may be considered in which the corresponding addresses when reading data from the first received data buffer 100 and the second received data buffer 110 are different from each other. .
  • first demodulation section 101 and second demodulation section 111 if the modulation scheme is 16QAM, four demodulation data are obtained from received data Rx, and if the modulation scheme is QPSK, two demodulation data are obtained. Since demodulated data can be obtained, it is possible to output different demodulated data from the demodulated data.
  • the first adding unit 108 performs a compiling process for adding one output 105 of the second rate dematching unit 130 and the output of the first selector 104.
  • the second addition unit 118 performs a combining process of adding the other output 115 of the second rate dematching unit 130 and the output of the second selector 114.
  • the IR buffer 131 adds the data added in the first addition unit 108 and the second addition unit 118, respectively, at the next connoing process in the first addition unit 108 and the second addition unit 118. As a temporary store.
  • the size and bit width of the IR buffer 131 are also changed by changing the size and bit width of the IR buffer in the conventional HS-PDSCH decoder.
  • the IR buffer in the HS-PDSCH decoder according to the present embodiment.
  • the size of 131 is NZ2, and the bit width is 2X.
  • the X bit output power of the first adder 108 is stored in the X bit position of the LSB (Least Significant Bit) of the address of the R buffer 131 and at the same time the X bit of the second adder 118 is Output power Stored in the X bit position of MSB (Most Significant Bit) of the address of R buffer 131.
  • the first selector 104 is provided corresponding to the first addition unit 108, selects the output of the IR buffer 131 or “0” and outputs it to the first addition unit 108.
  • the second selector 114 It is provided corresponding to the second adder 118 and selects the output of the IR buffer 131 or “0” and outputs it to the second adder 118.
  • the first data The rectifier 104 and the second selector 114 select “0” and output it.
  • the first addition unit 108 and the second addition unit 118 calculate “0” for the outputs 105 and 115 of the second rate dematching unit 130, respectively. Therefore, the outputs 105 and 115 of the second rate dematching unit 130 are written in the IR buffer 131 as they are in preparation for the next compiling process.
  • the first selector 104 selects and outputs the pre-retransmission data at the X-bit position of the LSB of the address of the IR buffer 131, and outputs the first data.
  • the 2 selector 114 selects and outputs the packet data before retransmission at the X bit position of the MSB of the IR buffer 131 address.
  • the first adder 108 and the second adder 118 respectively compare the outputs 105 and 115 of the second rate dematching unit 130 with the X bit position of the LSB of the address of the IR buffer 131.
  • the data before retransmission at the location and the data before retransmission at the X bit position of the MSB of the address of the IR buffer 131 are added.
  • This addition data is written to the same address of the IR buffer 131 (the address from which data was read from the IR buffer 131 before addition) in preparation for the next compiling process.
  • the first input buffer 107 is provided corresponding to the first adder 108, and the data resulting from the addition by the first adder 108 is subjected to turbo decoding processing in the first rate dematching Z turbo decoder 133. Temporarily store in preparation.
  • the second input buffer 117 is provided corresponding to the second adder 118, and the first rate dematching Z turbo decoder 13 receives the data that is the addition result of the second calorie calculator 118. Temporarily stored in preparation for turbo decoding process 3.
  • the timing at which the first input buffer 107 and the second input buffer 117 output data to the first rate dematching Z-tag decoding unit 133 is the timing from the first rate dematching Z turbo decoding unit 133. It is controlled by the output control signal 132.
  • First rate dematching Z turbo decoding section 133 performs first rate matching processing on the base station side for data 109 and 119 output from first input buffer 107 and second input buffer 117, respectively. First rate dematching to insert extracted bits at At the same time, the turbo decoding process is repeated and the decoding result 134 is output.
  • the target of the first rate matching process is a bit stream of 1 bit for parity and a bit stream of 2 bits for parity.
  • first rate dematching Z turbo decoding section 133 performs CRC determination processing based on decoding result 134.
  • the result of this CRC decision (OK or NG) is finally reported to the base station via a transmitter (not shown).
  • the first rate dematching Z turbo decoding unit 133 also outputs the output control signal 1 32 to the first input buffer in order to control the timing at which the first input buffer 107 and the second input buffer 117 output data. Output to 107 and the second input buffer 117.
  • the HS-PDSCH decoder is configured to perform the second rate dematching process and the compiling process in parallel and simultaneously with the first rate dematching process.
  • the turbo decoding process is performed. For this reason, the processing time of received data in the HS PDSCH decoder can be greatly reduced as a whole.
  • first rate dematching Z turbo decoding section 133 a specific configuration of first rate dematching Z turbo decoding section 133 will be described with reference to FIG. 3 and FIG.
  • FIG. 3 is a block diagram of a first example configuration of the first rate dematching Z turbo decoding unit 133.
  • the first example of first rate dematching Z turbo decoding section 133 includes a depuncture section 200, a selector 201, a turbo decoding ZCRC determination section 202, A one-rate dematching calculation unit 203 and a dematching position storage unit 204 are configured.
  • the depuncture unit 200 outputs a bid “0” inserted into the data 109 and 119 output from the first input buffer 107 and the second input buffer 117.
  • the depuncture unit 200 receives the output control signal 132 output from the selector 201, and controls the timing of outputting the bid “0” according to the received output control signal 132.
  • the first rate dematching calculation unit 203 based on the error parameter for rate dematching calculation that is notified in advance from the base station to the mobile communication device, the first input buffer 107 and the second input buffer Calculate the dematching positions of data 109 and 119 output from 117 respectively, that is, the position where the bid '0' is inserted.
  • Dematching position storage unit 204 stores the dematching position calculated by first rate dematching calculation unit 203.
  • the selector 201 selects the output of the first rate dematching calculation unit 203 during the first (1st iteration) turbo decoding process, and performs dematching during the second (2nd iteration) and subsequent turbo decoding processes.
  • the output of the position storage unit 204 is selected.
  • the output of the selector 201 is output as the output control signal 132 for controlling the data output from the first input buffer 107 and the second input buffer 117 and the bit output from the depuncture unit 200.
  • the data is input to the 1 input buffer 107 and the second input buffer 117.
  • the turbo decoding process is an algorithm of an iterative structure. Therefore, at the time of the turbo decoding process, it is necessary to read the data 109 and 119 from the first input buffer 107 and the second input buffer 117 each time and perform the turbo decoding process on the read data.
  • the data 109 and 119 are alternately output from the first input buffer 107 and the second input buffer 117 by the output control signal 132.
  • the output control signal 132 stops the output from the first input buffer 107 and the second input buffer 117 and outputs the depuncture unit 200 power bid '0'.
  • the turbo decoding / CRC determination unit 202 performs the turbo decoding process alternately on the data 109 and 119 from the first input buffer 107 and the second input buffer 117, and when the depuncture process occurs. First rate dematching processing is performed in which a bit “0” from the depuncture unit 200 is inserted into the depuncture positions of the data 109 and 119.
  • the turbo decoding ZCRC determination unit 202 can perform the first rate dematching process that is not limited to the turbo decoding process.
  • the calculation of the dematching position by the first rate dematching calculation unit 203 is the first This can be omitted during the second and subsequent turbo decoding processes, which need only be performed during the first turbo decoding process.
  • FIG. 4 is a block diagram of the configuration of the second example of the first rate dematching Z turbo decoding unit 133.
  • a second example of first rate dematching Z turbo decoding section 133 includes a depuncture section 300, a first rate dematching calculation section 301, a turbo decoding ZCRC determination section 3 02, , Have a
  • the depuncture unit 300 outputs a bid “0” inserted into the data 109 and 119 output from the first input buffer 107 and the second input buffer 117.
  • the first rate dematching calculation unit 301 uses the first input buffer 107 and the second input buffer based on the error parameter for rate dematching calculation that is notified in advance from the base station to the mobile communication device. Calculate the dematching positions of data 109 and 119 output from 117 respectively, that is, the position where the bid '0' is inserted.
  • the output of the first rate dematching calculation unit 301 is an output control signal 132 for controlling the output of data from the first input buffer 107 and the second input buffer 117 and the output of bits from the depuncture unit 300.
  • the data is input to the depuncture unit 300, the first input buffer 107, and the second input buffer 117.
  • the turbo decoding process is an algorithm of an iterative structure. Therefore, each time the turbo decoding process is performed, the data 109 from the first input buffer 107 and the second input buffer 117,
  • the data 109 and 119 are alternately output from the first input buffer 107 and the second input buffer 117 by the output control signal 132.
  • the turbo decoding / CRC determination unit 302 includes the first input buffer 107 and the second input buffer 117.
  • depuncture processing occurs while alternately decoding the data 109 and 119 for which the output is output, a bit “0” from the depuncture unit 300 is inserted at the depuncture position of the data 109 and 119. 1 rate dematching processing is performed.
  • the turbo decoding ZCRC determination unit 302 can perform the first rate dematching process that is not limited to the turbo decoding process.
  • the calculation of the dematching position by the first rate dematching calculation unit 301 must be performed not only in the first turbo decoding process but also in the second and subsequent turbo decoding processes.
  • the demodulation processing, the deinterleaving processing, the decoration processing, and the second rate dematching are performed on the two pieces of data constituting the reception data Rx. Processing and compiling are performed in parallel.
  • the processing time of the demodulation process, the deinterleaving process, the decollection process, the second rate dematching process, and the combining process is non-parallel. Compared to the conventional HS-PDSCH decoder to be processed, it is shortened to about 1Z2.
  • the processing times of the turbo decoding process and the first rate dematching process are the same as those performed separately. Compared to the conventional HS-PDSCH decoder, it is greatly shortened.
  • the first rate dematching calculation unit 203 calculates the dematching position. Based on the calculation result, the first input buffer 107 and the second input buffer 117 The output timing of the data 109 and 119 and the output timing of the bits from the depuncture unit 200 are controlled. The calculation result is stored in the dematching position storage unit 204. During the second and subsequent turbo decoding processes, the output timing of the data 109 and 119 is determined based on the information on the dematching position stored in the dematching position storage unit 204. And the output timing of the bits are controlled. Accordingly, in the second and subsequent turbo decoding processes, the dematching position calculation process by the first rate dematching calculation unit 203 becomes unnecessary.
  • first demodulation unit 101 and second demodulation unit 111 first deinterleaving Z decoration unit 102, second deinterleaving Z decollection unit 112, and second rate demodulation unit.
  • the matching unit 130, the first addition unit 108, and the second addition unit 118 the demodulation processing, the deinterleaving processing, the decoration processing, and the second rate dematching are performed on the two pieces of data constituting the reception data Rx. Processing and compiling are performed in parallel.
  • the first rate demultiplexer inserts ⁇ 0 "into the data from the first input buffer 107 and the second input buffer 117. A matching process is performed.
  • the calculation of the dematching position by the first rate dematching calculation unit 301 is performed only for the second and subsequent times only during the first turbo decoding process. This is also performed during the turbo decoding process.
  • the structure of the HS-PDSCH decoder according to the present embodiment is not limited to the structure described above, and various modifications can be made.
  • the HS-PDSCH decoder according to the present embodiment performs the second rate dematching process.
  • the processing and compiling process the case where two pieces of data are processed in parallel has been described.
  • the number of pieces of data to be processed in parallel is not limited to two.
  • N an arbitrary natural number greater than or equal to 2 pieces of data can be processed in parallel.
  • the configuration in which the second rate dematching process and the compiling process are processed in parallel, and the first rate dematching process and the turbo decoding process are simultaneously processed is also possible to include only one or the other configuration.
  • the second rate dematching process and the combining process are performed in parallel, but the first rate dematching process and the turbo decoding process may be processed separately (hereinafter described as follows). (Refer to the third embodiment to be described).
  • the first rate dematching process and the turbo decoding process can be processed simultaneously.
  • the second rate dematching process and the compiling process can be processed in parallel (see the first embodiment).
  • the second rate dematching unit 130 and the first rate dematching Z turbo decoding unit 133 in the present embodiment can be operated by a computer program written in a computer-readable language. .
  • the second rate dematching unit 130 When the second rate dematching unit 130 is operated using a computer program, the second rate dematching unit 130 is configured as shown in FIG. 7, for example.
  • the second rate dematching unit 130 shown in FIG. 7 inputs a central processing unit (CPU) 600, a first memory 601 and a second memory 602, and various instructions and data to the central processing unit 600.
  • Each of the first and second memories 601 and 602 includes a read-only memory (ROM), a random access memory (RAM), a semiconductor memory device such as an IC memory card, a flexible disk, etc. Storage medium, hard disk, or optical magnetic disk.
  • the first memory 601 is composed of ROM
  • the second memory 602 is composed of RAM.
  • the first memory 601 stores a program for performing the second rate dematching process.
  • the second memory 602 stores various data and parameters and provides an operating area for the central processing unit 600.
  • the central processing unit 600 reads the program from the first memory 601 and executes the program. That is, the central processing unit 600 is stored in the first memory 601 and operates according to the program.
  • the first rate dematching Z turbo decoding unit 133 can be configured in the same manner as the second rate dematching unit 130.
  • FIG. 8 is a block diagram of an HS-PDSCH decoder according to the third embodiment of the present invention.
  • the HS-PDSCH decoder according to the present embodiment is mounted on a mobile radio communication device, for example, a mobile phone device.
  • the HS-PDSCH decoder according to the present embodiment is compared with the HS-PDSCH decoder according to the second embodiment in the first rate dematching Z turbo decoding unit 1.
  • a first rate dematching unit 140 and a turbo decoding unit 141 are provided. Except for this point, the HS-PDSCH decoder according to this embodiment is the same as the H-PDSCH according to the second embodiment.
  • the first rate dematching unit 140 includes, for example, the depuncture unit 200, the selector 201, the first rate dematching calculation unit 203, and the dematching position storage unit 204 shown in FIG. Is done.
  • turbo decoding section 141 has the same structure as turbo decoding ZCRC determining section 202 shown in FIG.
  • the second rate dematching process is performed in parallel with the second rate dematching process and the compiling process for the N pieces of data constituting the received data.
  • the processing time for the compiling process is 1ZN compared to the conventional configuration in which these processes are processed in parallel. As a result, the overall processing time of the received data in the HS-PDSC H decoder can be greatly shortened.
  • the HS-PDSCH decoder according to the present invention can be used by being mounted on a mobile radio communication device, for example, a mobile phone device.
  • a mobile radio communication device for example, a mobile phone device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Error Detection And Correction (AREA)

Abstract

　第２レートデマッチング部１３０は、受信データＲｘを構成する２個のデータに対して、基地局側の第２レートマッチング処理において挿入されたビットを抜き取り、あるいは、基地局側の第２レートマッチング処理において抜き取られたビットを挿入する第２レートデマッチング処理を並列に行う。加算部１０８、１１８は、第２レートデマッチング部１３０から出力された２個のデータのうちの対応するデータに対して、ＩＲバッファ１３１に格納されたデータを加算するコンバイニング処理を並列に行う。第１レートデマッチング／ターボ復号部１３３は、入力バッファ１０７、１１７から出力されたデータに対して、基地局側の第１レートマッチング処理において抜き取られたビットを挿入する第１レートデマッチング処理を行うと同時に、ターボ復号処理を繰り返し行う。これにより、ＨＳ－ＰＤＳＣＨデコーダにおける受信データの処理時間を短縮化することができる。

Description

明 細 書
HS— PDSCHデコーダ及びそれを搭載した移動式無線通信装置 技術分野
[0001] 本発明は、 HS -PDSCH (High Speed Physical Downlink Shared Channel)デコー ダ、 HS— PDSCHデコーダにおいて受信データを処理する方法、 HS— PDSCHデ コーダを搭載した移動式無線通信装置及び HS— PDSCHデコーダにおいて受信 データを処理する方法をコンピュータに実行させるためのプログラムに関する。
背景技術
[0002] 高速下りリンク'パケット 'アクセス（HSDPA: High Speed Downlink Packet Access) 機能は、 W— CDMA (Wideband Code Division Multiple Access)方式の通信システ ムにおいて、下りリンク方向におけるマルチメディア.サービスをサポートするための 基本的機能の 1つであり、 3GPP (3GPP : 3rd Generation Partnership Project)の標 準リリース 5により提案されている。
[0003] HSDPAは、その名称が示すように、 3GPP準拠の移動式無線通信装置間にお 、 てデータを高速に送受信することができる機能である。この HSDPA機能によれば、 無線アクセス 'ネットワークによる制限を受けて従来は保証し得な力つたデータ転送 速度をユーザーに保証することができるようになる。ここに、無線アクセス 'ネットワーク とは、ユーザーの移動式無線通信装置と基地局との間を接続するネットワークである
[0004] 現在、 3GPPの関係者は、実現可能性が高ぐかつ、信頼性の高い HSDPA機能 を実現するための検討を行っている。この HSDPA機能が実現すると、下りリンク方 向において 5メガヘルツ以上の帯域幅で最高 10Mbpsの非常に高速なデータ転送 速度を保証することができる。その結果として、ビデオ'ストリーミング、対話型のアプリ ケーシヨン及びビデオ ·オン ·デマンドのような高品質なアプリケーションを提供するこ とができるようになる。
[0005] HSDPA機能を実現するために、適応変調符号化（AMC : Adaptive Modulation a nd Coding)、ノヽイブリツド自動再送要求（HARQ : Hybrid Automatic Repeat Request) などの基本的な技術が 3GPPの関係者によって検討されている。
[0006] 適応変調符号化方式とは、基地局が移動式無線通信装置の瞬間的な受信品質を 監視し、受信品質の変動に応じて最良の変調方式及び符号化率を自動的に選択し てデータを送信する方式である。
[0007] 適応変調符号化方式にお!、ては、例えば、変調方式として、受信品質が良!、場合 には、高速の 16QAM (16 Quadrature Amplitude Modulation)が選択され、受信品 質が悪い場合には、低速の QPSK (Quadrature Phase Shift Keying)が選択される。
[0008] また、符号化時の符号化率として、受信品質が良い場合には、誤り訂正能力が小さ いものが選択され、受信品質が悪い場合には、誤り訂正能力が大きいものが受信環 境に応じて選択される。
[0009] このように、受信品質が良い場合には、データ転送速度を上げることにより、データ 転送効率を高めることが可能である。
[0010] 一方、 HARQとは、既存の ARQ機能 (誤り検出'再送機能）に誤り訂正 (FEC : For ward Error Correction)機能を追加した技術である。
[0011] ARQにおいては、 ARQによっては訂正することができない誤りの発生を検出した 場合、通信相手に対して、パケットの再送要求が行われる。
[0012] これに対して、 HARQでは、通信相手から誤り訂正符号を予め受信し、その誤り訂 正符号を用いて誤り訂正が行われる。
[0013] このため、 HARQでは、通信品質が向上し、通信相手からのパケット再送回数を減 らすことができる。
[0014] さらに、 HARQでは、再送パケットの品質向上のため、誤りが検出されたパケットと 再送パケットとを合成するチエース'コンノイニング処理 (以下、「コンパイニング処理」 と称する）が行われる。
[0015] 図 16はコンパイニング処理の概略を示すブロック図である。
[0016] 基地局 (送信側)からユーザーの移動式無線通信装置 (受信側）に送信されたパケ ット 10に誤りが検出された場合を想定する。
[0017] この場合、ユーザーの移動式無線通信装置は基地局に対してパケットの再送要求 を発する。 [0018] ユーザーの移動式無線通信装置からパケットの再送要求を受信した基地局は、パ ケット 11をユーザーの移動式無線通信装置に対して送信する。
[0019] パケット 11を受信したユーザーの移動式無線通信装置は、加算器 12を介して、誤 りが検出されたパケット 10と再送されたパケット 11とを合成するコンノイニング処理を 実行する。
[0020] このように、コンパイニング処理を実行することにより、 HARQでは、再送パケットに おける誤りの発生を減少させることができる。
[0021] ここで、 HARQ処理の概念について説明する。
[0022] 最初に、基地局側（送信側）で行われる HARQ処理について図 17を参照して説明 する。
[0023] 図 17は、 HARQ処理の一部であるレートマッチング（Rate Matching)処理を行う基 地局の構造を示すブロック図である。
[0024] 図 17に示すように、基地局は、ターボ符号部 71と、第 1レートマッチング（1st Rate
Matching)部 72と、 IRバッファ（Incremental Redundancy Buffer) 73と、第 2レートマツ チング（2nd Rate Matching)部 74と、インターリービング Zコレクション処理部 75と、を 備えている。
[0025] 第 1レートマッチング部 72は、ノ リティ 1ビット処理部（RM_P1_1) 721とパリティ 2ビッ ト処理部（RM_P2_1) 722とから構成されて ヽる。
[0026] また、第 2レートマッチング部 74は、システマティックビット処理部（RM_S) 741と、パ リティ1ビット処理部（尺\1—?1—2) 742と、ノ リティ 2ビット処理部（RM—P2— 2) 743と、から 構成されている。
[0027] 第 1レートマッチング部 72には、ターボ符号部 71により符号ィ匕されたシステマティッ クビット（Systematic Bits)のビットストリーム、ノ リティ 1ビット（Parity 1 Bits)のビットスト リーム及びノ リティ 2ビット（Parity 2 Bits)のビットストリームの計 3つのビットストリーム が入力される。
[0028] 第 1レートマッチング部 72は、第 1レートマッチング部 72に入力された総ビット数 (シ ステマティックビットの数 Nsysとパリティ 1ビットの数 Nplとパリティ 2ビットの数 Np2との 総和）と IRバッファ 73に配分されたスペース Nir (Nir= Nsys + Npl + Np2)とを比較す る。
[0029] 第 1レートマッチング部 72に入力された総ビット数が IRバッファ 73に配分されたス ペース Nir以下であれば、入力されたビットストリームは第 1レートマッチング部 72をそ のまま通過する。
[0030] これに対して、第 1レートマッチング部 72に入力された総ビット数がスペース Nirより も多い場合には、ノ リティ 1ビット処理部（RM_P1_1) 721及びパリティ 2ビット処理部（R M_P2_1) 722は、ノ リティ 1ビットのビットストリーム及びノ リティ 2ビットのビットストリーム 力 のビットの抜き取り処理（puncture)を行う。
[0031] ただし、システマティックビットのビットストリームは抜き取り処理されな 、ため、システ マティックビットのビットストリームは第 1レートマッチング部 72をそのまま通過する。
[0032] この抜き取り処理により、第 1レートマッチング部 72から出力された総ビット数は IR バッファ 73に配分されたスペース Nirと同数になる。
[0033] 第 2レートマッチング部 74には、第 1レートマッチング部 72から IRバッファ 73経由で 計 3つのビットストリームが入力される。
[0034] このとき、第 2レートマッチング部 74に入力された総ビット数（システマティックビット の数 Nsysとパリティ 1ビットの数 Nplとノ リティ 2ビットの数 Np2との総和）力 HS— PDS CHにおいて TTI (送信時間間隔）で利用できる物理チャネルのビット数 Ndata(Ndat a = Nt.sys + Nt,pl + Nt,p2)よりも多い場合には、システマティックビット処理部（RM_S ) 741、 ノ リティ 1ビット処理部（RM_P1_2) 742及びノ リティ 2ビット処理部（RM_P2_2) 7 43は、システマティックビットのビットストリーム、ノ リティ 1ビットのビットストリーム及び ノ リティ 2ビットのビットストリームからのビットの抜き取り処理を行う。
[0035] また、第 2レートマッチング部 74に入力された総ビット数が Ndataよりも少な 、場合は 、システマティックビット処理部 741、第 2パリティ 1ビット処理部 742及び第 2パリティ 2 ビット処理部 743は、システマティックビットのビットストリーム、ノ リティ 1ビットのビット ストリーム及びノ リティ 2ビットのビットストリームへのビットの繰り返し挿入処理 (repetiti on)を行う。
[0036] また、第 2レートマッチング部 74に入力された総ビット数が Ndataと等しい場合には 、システマティックビットのビットストリーム、ノ リティ 1ビットのビットストリーム及びパリテ ィ 2ビットのビットストリームは第 2レートマッチング部 74をそのまま通過する。
[0037] なお、上述したビットの抜き取り処理と繰り返し挿入処理の詳細については、例えば
、非特許文献 1に記載されている。
[0038] 第 2レートマッチング部 74において第 2レートマッチング処理が行われたデータは、 インターリービング Zコレクション処理部 75において物理チャネルごとに分離された 後、受信側の移動式通信装置へ向けて送信される。
[0039] 次に、移動式通信装置側（受信側）で行われる HARQ処理について図 18を参照し て説明する。
[0040] 図 18は、 HARQ処理の一部であるレートデマッチング（Rate De- Matching)処理を 行う移動式通信装置の構造を示すブロック図である。
[0041] 図 18に示すように、移動式通信装置は、ディンターリービング Zデコレクション部 8
5と、第 2レートデマッチング部 84と、 IRバッファ 83と、第 1レートデマッチング部 82と
、ターボ復号部 81と、を備えている。
[0042] 第 1レートデマッチング部 82は、ノ リティ 1ビット処理部（DRM_P1_1) 821とノ リティ 2 ビット処理部（DRM_P2_1) 822と力ら構成されて!、る。
[0043] また、第 2レートデマッチング部 84は、システマティックビット処理部（DRM_S) 841と
、 ノ リティ 1ビット処理部（RM_P1_2) 842と、ノ リティ 2ビット処理部（RM_P2_2) 843と、 から構成されている。
[0044] 図 18を参照すると、移動式通信装置においては、図 17に示した基地局における H
ARQ処理と逆の順番で HARQ処理が行われる。
[0045] 第 2レートデマッチング部 84においては、第 2レートマッチング部 74において行わ れた第 2レートマッチング処理とは逆の処理、すなわち、第 2レートデマッチング処理 が行われる。
[0046] すなわち、システマティックビット処理部（DRM_S) 841、 ノ リティ 1ビット処理部（RM— PL2) 842及びノ リティ 2ビット処理部（RM_P2_2) 843は、ディンターリービング Zデコ レクシヨン部 85から受信したビットストリームに対して、基地局における第 2レートマツ チング処理により挿入されたビットを抜き取る処理 (De-repetition処理）を行うか、また は、基地局における第 2レートマッチング処理により抜き取られたビットとして「0」を挿 入する処理（De- Puncturing)を行う。
[0047] 第 1レートデマッチング部 82においては、第 1レートマッチング部 72において行わ れた第 1レートマッチング処理とは逆の処理、すなわち、第 1レートデマッチング処理 が行われる。
[0048] すなわち、ノ リティ 1ビット処理部（DRM_P1_1) 821及びノ リティ 2ビット処理部（DRM _P2_1) 822においては、 IRバッファ 83から送信されてきたビットストリームに対して、 基地局における第 1レートマッチング処理により抜き取られたビットとして「0」を挿入す る処理を行う。
[0049] なお、システマティックビットのビットストリームは、第 1レートマッチング処理において ビットを抜き取られないため、第 1レートデマッチング部 82をそのまま通過する。
[0050] 第 1レートデマッチング部 82において第 1レートデマッチング処理が行われたデー タは、その後、ターボ復号部 81において復号される。
[0051] ここで、従来の HS— PDSCHデコーダについて説明する。
[0052] 図 19は従来の HS— PDSCHデコーダのブロック図である。
[0053] 図 19を参照すると、従来の HS— PDSCHデコーダは、受信データバッファ 400と、 復調部 401と、ディンターリービング Zデコレクション部 402と、第 2レートデマッチン グ咅403と、カロ算咅404と、 IRノ ッファ 405と、第 1レー卜デマッチング咅406と、人力 ノ ッファ 407と、ターボ復号咅408と、セレクタ 410と、を備えて ヽる。
[0054] 受信データバッファ 400は、 HS— PDSCHのパケットデータである受信データ Rx を一時的に格納する。
[0055] 復調部 401は、受信データバッファ 400の相応アドレス力 読み出されたデータに 対して復調処理を行う。
[0056] ディンターリービング Zデコレクション部 402は、復調部 401にお 、て復調されたデ ータに対してディンターリービング Zデコレクション処理を行う。
[0057] 第 2レートデマッチング部 403は、ディンターリービング/デコレクション部 402にお V、てディンターリービング Zデコレクション処理が行われたデータに対して、基地局 側の第 2レートマッチング処理において挿入されたビットを抜き取る力、あるいは、基 地局側の第 2レートマッチング処理において抜き取られたビットを挿入する第 2レート デマッチング処理を行う。
[0058] カロ算部 404は、第 2レートデマッチング部 403の出力とセレクタ 410の出力とを加算 するコンパイニング処理を行う。
[0059] IRバッファ 405は、加算部 404においてコンパイニング処理がなされたデータを、 加算部 404における次回のコンパイニング処理時に加算する加算用データとして一 時的に格納する。ここでは、 IRバッファ 405のビット幅は Xとする。
[0060] セレクタ 410は、 IRバッファ 405の出力及び" 0〃のいずれか一方を選択して加算部 404に出力する。
[0061] 例えば、受信データ Rxが新規に送信されたパケットデータである場合には、セレク タ 410は "0 "を選択して出力する。この場合、加算部 404は、第 2レートデマッチング 部 403の出力に" 0"を加算する。このため、第 2レートデマッチング部 403の出力は、 次回のコンパイニング処理の準備のために、そのまま IRバッファ 405に書き込まれる
[0062] 一方、受信データ Rxが再送されたパケットデータである場合、セレクタ 410は、 IR ノ ッファ 405の出力を選択して出力する。この場合、加算部 404は、第 2レートデマツ チング部 403の出力に、 IRバッファ 405のあるアドレスに格納されていた再送前のパ ケットデータを加算する。この加算結果は、次回のコンパイニング処理の準備のため に、 IRバッファ 405の同様のアドレス（力卩算前に IRバッファ 405からデータを読み出し たアドレス）に書き込まれる。
[0063] 第 1レートデマッチング部 406は、 IRバッファ 405から出力されたデータに対して、 基地局側の第 1レートマッチング処理において抜き取られたビットを挿入する第 1レー トデマッチング処理を行う。
[0064] 入力バッファ 407は、第 1レートデマッチング部 406の出力を、ターボ復号部 408に おけるターボ復号処理の準備のために一時的に格納する。
[0065] ターボ復号部 408は、入力バッファ 407から出力されたデータに対して、ターボ復 号処理を繰り返し行い、その復号結果 409を出力する。
[0066] さらに、ターボ復号部 408は、復号結果 409に基づいて CRC (Cyclic Redundancy Check)判定処理を行う。この CRC判定の結果 (OKまたは NG)は最終的に送信装 置（図示せず)を経由して基地局に報告される。
[0067] 次に、図 19に示した従来の HS— PDSCHデコーダの動作について、図 20を参照 して説明する。
[0068] 図 20を参照すると、従来の HS— PDSCHデコーダの動作は、第 1段階、第 2段階 及び第 3段階の 3つの段階に分けられている。
[0069] 最初に、第 1段階においては、基地局力も受信した受信データ Rxに対して、復調 部 401による復調処理、ディンターリービング Zデコレクション部 402によるデインタ 一リービング処理及びデコレクション処理、第 2レートデマッチング部 403による第 2レ ートデマッチング処理、並びに、加算部 404によるコンパイニング処理が行われ、そ の結果が IRバッファ 405に格納される。
[0070] 次に、第 2段階においては、 IRバッファ 405から出力されたデータに対して、第 1レ ートデマッチング部 406による第 1レートデマッチング処理が行われ、その結果が入 力バッファ 407に格納される。
[0071] 最後に、第 3段階においては、入力バッファ 407から出力されたデータに対して、タ 一ボ復号部 408によるターボ復号処理及び CRC処理が行われる。
[0072] なお、ターボ復号処理は、繰返し構造のアルゴリズムとなっている。そのため、ター ボ復号処理時には、毎回、入力バッファ 407からターボの入力データを読み出し、読 み出したデータに対してターボ復号処理が行われる。
非特許文献 1 : 3GPP TS25.212 V5.3.0 (Release 5)
発明の開示
発明が解決しょうとする課題
[0073] 上述したように、従来の HS— PDSCHデコーダにおいては、受信データの総処理 時間は、第 1段階、第 2段階及び第 3段階のそれぞれの処理時間を合計した時間と なる。よって、受信データの総処理時間は一般的に長くなる。
[0074] しかし、携帯電話に代表される移動式通信装置には、通信のリアルタイム性が厳格 に要求されている。そのため、移動式通信装置に HS— PDSCHデコーダを搭載した 場合には、 HS— PDSCHデコーダにおける受信データの処理時間の短縮ィ匕を図り
、有効な HSDPA機能を実現することが重要な課題となる。 [0075] そこで、本発明は、受信データの処理時間の短縮ィ匕を図ることができる HS— PDS CHデコーダ、 HS— PDSCHデコーダにおいて受信データを処理する方法、 HS - PDSCHデコーダを搭載した移動式無線通信装置及び HS— PDSCHデコーダに おいて受信データを処理する方法をコンピュータに実行させるためのプログラムを提 供することを目的とする。
課題を解決するための手段
[0076] 上記の目的を達成するため、本発明は、第一の態様として、基地局において当該 基地局の IRバッファに格納可能なビット数に応じてビットを抜き取る第 1レートマッチ ング処理と、 HS— PDSCHにより送信可能なビット数に応じてビットを挿入し、または 、抜き取る第 2レートマッチング処理とが行われた受信データを処理する HS— PDS CHデコーダであって、前記受信データを構成する N (Nは 2以上の整数)個のデータ が並列に入力され、入力された N個のデータに対して、前記第 2レートマッチング処 理において挿入されたビットを抜き取り、または、前記第 2レートマッチング処理にお いて抜き取られたビットを挿入する第 2レートデマッチング処理を並列に行い、該第 2 レートデマッチング処理が行われた N個のデータを出力する第 2レートデマッチング 部と、前記第 2レートデマッチング部から出力された N個のデータのうちの対応する 1 個のデータに対して、所定の加算用データを加算するコンパイニング処理を並列に 行い、該コンバイニング処理が行われたデータを出力する N個の加算部と、前記 N個 の加算部から出力されたデータに対して、前記第 1レートマッチング処理において抜 き取られたビットを挿入する第 1レートデマッチング処理を行 、、該第 1レートデマッチ ング処理が行われたデータを出力する第 1レートデマッチング部と、前記第 1レートデ マッチング部から出力されたデータに対するターボ復号処理を繰り返し行う復号部と 、を備える HS— PDSCHデコーダを提供する。
[0077] 本発明の第一の態様に係る HS— PDSCHデコーダによれば、受信データを構成 する N個のデータに対して第 2レートデマッチング処理及びコンパイニング処理を並 列に行うため、第 2レートデマッチング処理及びコンパイニング処理の処理時間は、こ れらの処理を並列処理していた従来構成と比較して 1ZNになる。そのため、 HS -P DSCHデコーダにおける受信データの全体の処理時間の大幅な短縮ィ匕を図ること ができる。
[0078] 本発明は、第二の態様として、基地局において当該基地局の IRバッファに格納可 能なビット数に応じてビットを抜き取る第 1レートマッチング処理と、 HS— PDSCHに より送信可能なビット数に応じてビットを挿入し、または、抜き取る第 2レートマッチング 処理とが行われた受信データを処理する HS— PDSCHデコーダであって、前記受 信データを構成する N (Nは 2以上の整数)個のデータが並列に入力され、入力され た N個のデータに対して、前記第 2レートマッチング処理において挿入されたビットを 抜き取り、または、前記第 2レートマッチング処理において抜き取られたビットを挿入 する第 2レートデマッチング処理を並列に行 、、該第 2レートデマッチング処理が行わ れた N個のデータを出力する第 2レートデマッチング部と、前記第 2レートデマッチン グ部から出力された N個のデータのうちの対応する 1個のデータに対し、所定の加算 用データを加算するコンパイニング処理を並列に行 、、該コンバイニング処理が行わ れたデータを出力する N個の加算部と、前記 N個の加算器に対応して設けられ、対 応する前記加算器から出力されたデータを一時的に格納し、出力する N個の入カバ ッファと、前記 N個の入力バッファから出力された受信データに対して、前記第 1レー トマッチング処理において抜き取られたビットを挿入する第 1レートデマッチング処理 を行うと同時に、ターボ復号処理を繰り返し行う第 1レートデマッチング Z復号部と、 を備える HS— PDSCHデコーダを提供する。
[0079] 本発明の第二の態様に係る HS— PDSCHデコーダによれば、第 2レートデマッチ ング処理及びコンノイニング処理の処理時間を大幅に削減することができるとともに 、第 1レートデマッチング処理及びターボ復号処理の処理時間を大幅に削減すること ができる。そのため、 HS— PDSCHデコーダにおける受信データの全体の処理時間 の大幅な短縮ィ匕を図ることができる。
[0080] 本発明は、第三の態様として、基地局において当該基地局の IRバッファに格納可 能なビット数に応じてビットを抜き取る第 1レートマッチング処理と、 HS— PDSCHに より送信可能なビット数に応じてビットを挿入し、または、抜き取る第 2レートマッチング 処理とが行われた受信データを処理する HS— PDSCHデコーダであって、前記受 信データに対して、前記第 2レートマッチング処理において挿入されたビットを抜き取 り、または、前記第 2レートマッチング処理において抜き取られたビットを挿入する第 2 レートデマッチング処理を並列に行 、、該第 2レートデマッチング処理が行われたデ ータを出力する第 2レートデマッチング部と、前記第 2レートデマッチング部から出力 されたデータに対して、所定の加算用データを加算するコンノイニング処理を行 、、 該コンパイニング処理が行われたデータを出力する加算部と、前記加算部から出力 されたデータを一時的に格納し、出力する入力バッファと、前記入力バッファから出 力された受信データに対して、前記第 1レートマッチング処理において抜き取られた ビットを挿入する第 1レートデマッチング処理を行うと同時に、ターボ復号処理を繰り 返し行う第 1レートデマッチング Z復号部と、を備える HS— PDSCHデコーダを提供 する。
[0081] 本発明の第三の態様に係る HS— PDSCHデコーダによれば、第 1レートデマッチ ング処理と同時にターボ復号処理を行うため、第 1レートデマッチング処理及びター ボ復号処理の処理時間は、これらの処理を別々に行う従来の HS— PDSCHデコー ダと比較して、大幅に削減することができる。そのため、 HS— PDSCHデコーダにお ける受信データの全体の処理時間の大幅な短縮ィ匕を図ることができる。
[0082] 本発明の第三の態様に係る HS— PDSCHデコーダにおいては、前記第 1レートデ マッチング Z復号部は、例えば、前記入力バッファから出力されたデータに挿入され るビットを出力するデパンクチヤ部と、第 1回目のターボ復号処理時に、前記デパンク チヤ部から出力されたビットを前記入力バッファから出力されたデータに挿入する位 置を表すデマッチング位置を計算して出力するデマッチング計算部と、前記デマッチ ング計算部にぉ 、て計算されたデマッチング位置を格納し、出力するデマッチング 位置記憶部と、第 1回目のターボ復号処理時には、前記デマッチング計算部の出力 を選択し、第 2回目以降のターボ復号処理時には、前記デマッチング位置記憶部の 出力を選択し、選択結果を前記入力バッファからのデータの出力及び前記デパンク チヤ部からのビットの出力を制御する制御信号として出力するセレクタと、前記入力 ノ ッファから出力されたデータに対して前記デパンクチヤ部から出力されたビットを挿 入する第 1レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行うター ボ復号部と、カゝら構成することができる。 [0083] あるいは、本発明の第三の態様に係る HS— PDSCHデコーダにおいては、前記 第 1レートデマッチング Z復号部は、前記入力バッファから出力されたデータに挿入 されるビットを出力するデパンクチヤ部と、前記デパンクチヤ部から出力されたビットを 前記入力バッファから出力されたデータに挿入する位置を表すデマッチング位置を 計算し、計算結果を、前記入力バッファからのデータの出力及び前記デパンクチヤ 部からのビットの出力を制御する制御信号として出力するデマッチング計算部と、前 記入力バッファから出力されたデータに対して前記デパンクチヤ部から出力されたビ ットを挿入する第 1レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し 行うターボ復号部と、力 構成することも可能である。
[0084] 本発明の第二の態様に係る HS— PDSCHデコーダにおいては、前記第 1レートデ マッチング Z復号部は、例えば、前記 N個の入力バッファから出力されたデータに挿 入されるビットを出力するデパンクチヤ部と、第 1回目のターボ復号処理時に、前記デ パンクチヤ部から出力されたビットを前記 N個の入力バッファから出力されたデータに 挿入する位置を表すデマッチング位置を計算して出力するデマッチング計算部と、 前記デマッチング計算部にぉ 、て計算されたデマッチング位置を格納し、出力する デマッチング位置記憶部と、第 1回目のターボ復号処理時には、前記デマッチング 計算部の出力を選択し、第 2回目以降のターボ復号処理時には、前記デマッチング 位置記憶部の出力を選択し、選択結果を前記 N個の入力バッファからのデータの出 力及び前記デパンクチヤ部からのビットの出力を制御する制御信号として出力するセ レクタと、前記 N個の入力バッファから出力されたデータに対して、前記デパンクチヤ 部から出力されたビットを挿入する第 1レートデマッチング処理を行うとともに、ターボ 復号処理を繰り返し行うターボ復号部と、から構成することが可能である。
[0085] 本発明の第二の態様に係る HS— PDSCHデコーダにおいては、前記第 1レートデ マッチング Z復号部は、例えば、前記 N個の入力バッファから出力されたデータに挿 入されるビットを出力するデパンクチヤ部と、前記デパンクチヤ部から出力されたビット を前記 N個の入力バッファから出力されたデータに挿入する位置を表すデマッチン グ位置を計算し、計算結果を、前記 N個の入力バッファからのデータの出力及び前 記デパンクチヤ部からのビットの出力を制御する制御信号として出力するデマッチン グ計算部と、前記 N個の入力バッファから出力されたデータに対して前記デパンクチ ャ部から出力されたビットを挿入する第 1レートデマッチング処理を行うとともに、ター ボ復号処理を繰り返し行うターボ復号部と、力 構成することが可能である。
[0086] 本発明の第一または第二の態様に係る HS— PDSCHデコーダは、前記受信デー タを一時的に格納し、出力する N個の受信データバッファと、前記 N個の受信データ バッファに対応して設けられ、対応する前記受信データバッファから出力されたデー タに対する復調処理を行 、、該復調処理が行われたデータを出力する N個の復調 部と、前記 N個の復調部に対応して設けられ、対応する前記復調部から出力された データに対するディンターリーブ Zデコレクション処理を行 、、該ディンターリーブ Z デコレクション処理が行われたデータを前記第 2レートデマッチング部に出力する N 個のディンターリーブ Zデコレクション部と、をさらに備えることが可能である。
[0087] 本発明の第一または第二の態様に係る HS— PDSCHデコーダは、前記 N個の加 算部のそれぞれから出力されたデータを、前記 N個の加算部における次回のコンパ イニング処理時に加算する前記所定の加算用データとして、一時的に格納し、出力 する IRバッファをさらに有することが可能である。
[0088] 上記の HS— PDSCHデコーダは、例えば、移動式無線通信装置に搭載すること ができる。移動式無線通信装置としては、例えば、携帯電話装置がある。
[0089] 本発明は、第四の態様として、基地局において当該基地局の IRバッファに格納可 能なビット数に応じてビットを抜き取る第 1レートマッチング処理と、 HS— PDSCHに より送信可能なビット数に応じてビットを挿入し、または、抜き取る第 2レートマッチング 処理とが行われた受信データを HS— PDSCHデコーダにお 、て処理する方法であ つて、前記受信データを構成する N (Nは 2以上の整数)個のデータを並列に入力し 、入力された N個のデータに対して、前記第 2レートマッチング処理において挿入さ れたビットを抜き取り、または、前記第 2レートマッチング処理において抜き取られたビ ットを挿入する第 2レートデマッチング処理を並列に行う第一の過程と、前記第 2レー トデマッチング処理がなされた N個のデータのうちの対応する 1個のデータに対して、 所定の加算用データを加算するコンパイニング処理を並列に行う第二の過程と、前 記コンパイニング処理がなされたデータに対して、前記第 1レートマッチング処理に おいて抜き取られたビットを挿入する第 1レートデマッチング処理を行う第三の過程と 、前記第 1レートデマッチング処理がなされたデータに対するターボ復号処理を繰り 返し行う第四の過程と、を備える HS— PDSCHデコーダにおける受信データの処理 方法を提供する。
[0090] 本発明の第四の態様に係る HS— PDSCHデコーダにおける受信データの処理方 法によれば、本発明の第一の態様に係る HS— PDSCHデコーダと同様の効果を得 ることがでさる。
[0091] 本発明は、第五の態様として、基地局において当該基地局の IRバッファに格納可 能なビット数に応じてビットを抜き取る第 1レートマッチング処理と、 HS— PDSCHに より送信可能なビット数に応じてビットを挿入し、または、抜き取る第 2レートマッチング 処理とが行われた受信データを HS— PDSCHデコーダにお 、て処理する方法であ つて、前記受信データを構成する N (Nは 2以上の整数)個のデータを並列に入力し 、入力された N個のデータに対して、前記第 2レートマッチング処理において挿入さ れたビットを抜き取り、または、前記第 2レートマッチング処理において抜き取られたビ ットを挿入する第 2レートデマッチング処理を並列に行う第一の過程と、前記第 2レー トデマッチング処理がなされた N個のデータのうちの対応する 1個のデータに対して、 所定の加算用データを加算するコンパイニング処理を並列に行う第二の過程と、前 記コンパイニング処理がなされたデータに対して、前記第 1レートマッチング処理に おいて抜き取られたビットを挿入する第 1レートデマッチング処理を行うと同時に、タ 一ボ復号処理を繰り返し行う第三の過程と、を備える HS— PDSCHデコーダにおけ る受信データの処理方法を提供する。
[0092] 本発明の第五の態様に係る HS— PDSCHデコーダにおける受信データの処理方 法によれば、本発明の第二の態様に係る HS— PDSCHデコーダと同様の効果を得 ることがでさる。
[0093] 本発明は、第六の態様として、基地局において当該基地局の IRバッファに格納可 能なビット数に応じてビットを抜き取る第 1レートマッチング処理と、 HS— PDSCHに より送信可能なビット数に応じてビットを挿入し、または、抜き取る第 2レートマッチング 処理とが行われた受信データを HS— PDSCHデコーダにお 、て処理する方法であ つて、前記受信データに対して、前記第 2レートマッチング処理において挿入された ビットを抜き取り、または、前記第 2レートマッチング処理において抜き取られたビット を挿入する第 2レートデマッチング処理を並列に行う第一の過程と、前記第 2レートデ マッチング処理がなされたデータに対して、所定の加算用データを加算するコンバイ ユング処理を行う第二の過程と、前記コンパイニング処理がなされた受信データに対 して、前記第 1レートマッチング処理において抜き取られたビットを挿入する第 1レート デマッチング処理を行うと同時に、ターボ復号処理を繰り返し行う第三の過程と、を備 える HS— PDSCHデコーダにおける受信データの処理方法を提供する。
[0094] 本発明の第六の態様に係る HS— PDSCHデコーダにおける受信データの処理方 法によれば、本発明の第三の態様に係る HS— PDSCHデコーダと同様の効果を得 ることがでさる。
[0095] 本発明の第六の態様に係る HS— PDSCHデコーダにおける受信データの処理方 法においては、前記第三の過程は、例えば、前記コンパイニング処理がなされたデ ータに挿入されるビットを出力する第五の過程と、第 1回目のターボ復号処理時に、 前記第五の過程において出力されたビットを前記コンパイニング処理がなされたデ ータに挿入する位置を表すデマッチング位置を計算して出力する第六の過程と、前 記デマッチング位置を格納し、出力する第七の過程と、第 1回目のターボ復号処理 時には、前記第六の過程における出力を選択し、第 2回目以降のターボ復号処理時 には、前記第七の過程における出力を選択し、選択結果を前記第六の過程における 出力及び前記第七の過程における出力を制御する制御信号として出力する第八の 過程と、前記第七の過程において出力されたデータに対して前記第六の過程にお いて出力されたビットを挿入する第 1レートデマッチング処理を行うとともに、ターボ復 号処理を繰り返し行う第九の過程と、力も構成することができる。
[0096] 本発明の第六の態様に係る HS— PDSCHデコーダにおける受信データの処理方 法においては、前記第三の過程は、例えば、前記コンパイニング処理がなされたデ ータに挿入されるビットを出力する第五の過程と、前記第五の過程において出力され たビットを前記コンパイニング処理がなされたデータに挿入する位置を表すデマッチ ング位置を計算し、計算結果を、前記コンパイニング処理がなされたデータの出力及 び前記第五の過程におけるビットの出力を制御する制御信号として出力する第六の 過程と、前記コンパイニング処理がなされたデータに対して前記第五の過程におい て出力されたビットを挿入する第 1レートデマッチング処理を行うとともに、ターボ復号 処理を繰り返し行う第七の過程と、力も構成することができる。
[0097] 本発明の第五の態様に係る HS— PDSCHデコーダにおける受信データの処理方 法においては、前記第三の過程は、例えば、前記コンパイニング処理がなされた前 記 N個のデータに挿入されるビットを出力する第五の過程と、第 1回目のターボ復号 処理時に、前記第五の過程において出力されたビットを前記 N個のデータに挿入す る位置を表すデマッチング位置を計算して出力する第六の過程と、前記第六の過程 において計算されたデマッチング位置を格納し、出力する第七の過程と、第 1回目の ターボ復号処理時には、前記第六の過程の出力を選択し、第 2回目以降のターボ復 号処理時には、前記第七の過程の出力を選択し、選択結果を前記 N個のデータの 出力及び前記第五の過程におけるビットの出力を制御する制御信号として出力する 第八の過程と、前記 N個のデータに対して、前記第五の過程において出力されたビ ットを挿入する第 1レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し 行う第九の過程と、カゝら構成することができる。
[0098] 本発明の第五の態様に係る HS— PDSCHデコーダにおける受信データの処理方 法においては、前記第三の過程は、例えば、前記コンパイニング処理がなされた前 記 N個のデータに挿入されるビットを出力する第五の過程と、前記第五の過程にお いて出力されたビットを前記 N個のデータに挿入する位置を表すデマッチング位置を 計算し、計算結果を、前記 N個のデータの出力及び前記第五の過程におけるビット の出力を制御する制御信号として出力する第六の過程と、前記 N個のデータに対し て、前記第五の過程において出力されたビットを挿入する第 1レートデマッチング処 理を行うとともに、ターボ復号処理を繰り返し行う第七の過程と、から構成することが できる。
[0099] 本発明の第四または第五の態様に係る HS— PDSCHデコーダにおける受信デー タの処理方法は、前記受信データを N個に分割して一時的に格納する過程と、前記 N個の受信データに対してそれぞれ復調処理を行う過程と、それぞれ復調された N 個のデータに対してそれぞれディンターリーブ zデコレクション処理を行う過程と、を さらに備えることが可能である。
[0100] 上記の HS— PDSCHデコーダにおける受信データの処理方法はコンピュータプロ グラムとして構成することも可能である。
発明の効果
[0101] 本発明によれば、 HS— PDSCHデコーダにおいて、受信データの総処理時間の 大幅な短縮ィ匕を図ることができるという効果を奏する。
図面の簡単な説明
[0102] [図 1]本発明の第一の実施形態に係る HS— PDSCHデコーダの構成を示すブロック 図である。
[図 2]本発明の第二の実施形態に係る HS— PDSCHデコーダの構成を示すブロック 図である。
[図 3]本発明の第二の実施形態に係る HS— PDSCHデコーダにおける第 1レートデ マッチング Zターボ復号部の第一の例の構成を示すブロック図である。
[図 4]本発明の第二の実施形態に係る HS— PDSCHデコーダにおける第 1レートデ マッチング Zターボ復号部の第二の例の構成を示すブロック図である。
[図 5]本発明の第二の実施形態に係る HS— PDSCHデコーダにおいて、図 3に示し た第 1レートデマッチング Zターボ復号部を使用した場合の動作を説明する図である
[図 6]本発明の第二の実施形態に係る HS— PDSCHデコーダにおいて、図 4に示し た第 1レートデマッチング Zターボ復号部を使用した場合の動作を説明する図である
[図 7]本発明の第二の実施形態に係る HS— PDSCHデコーダにおける第 2レートデ マッチング部の一構成例を示すブロック図である。
[図 8]本発明の第三の実施形態に係る HS— PDSCHデコーダの構成を示すブロック 図である。
[図 9]チエース 'コンパイニング処理を説明する図である。
[図 10]HARQ処理を行う基地局のブロック図である。 o
[図 11]HARQ処理を行う移動式通信装置のブロック図である。
[図〇
〇 12]従来の HS— PDSCHデコーダのブロック図である。
[図 13]従来の HS— PDSCHデコーダの動作を説明する図である, 符号の説明
第 1受信データバッ'ファ
110 第 2受信データバッ'ファ
101 第 1復調部
111 第 2復調部
102 第 1ディンターリーヒ 'ング Zデコレクシヨン部
112 第 2ディンターリーヒ 'ング Zデコレクシヨン部
130 第 2レートデマッチング部
108 第 1加算部
118 第 2加算部
131 IRバッファ
104 第 1セレクタ
114 第 2セレクタ
107 第 1入力バッファ
117 第 2入力バッファ
133 第 1レートデマッチン 'グ Zターボ復号部
200 デパンクチヤ部
201 セレクタ
202 ターボ復号 ZCRC判定部
203 第 1レートデマッチング計算部
204 デマッチング位置記憶部
300 デパンクチヤ部
301 第 1レートデマッチング計算部
302 ターボ復号 ZCRC判定部
発明を実施するための最良の形態 [0104] 以下に、本発明を実施するための最良の形態について図面を参照して説明する。 (第一の実施形態）
図 1は、本発明の第一の実施形態に係る HS— PDSCHデコーダのブロック図であ る。
[0105] 本実施形態に係る HS— PDSCHデコーダは移動式無線通信装置、例えば、携帯 電話装置に搭載される。
[0106] 図 1に示すように、本実施形態に係る HS— PDSCHデコーダは、受信データバッ ファ 500と、復調咅 と、ディンターリービング/デ =3レクシヨン咅 502と、第 2レー卜 デマッチング部 503と、カロ算部 504と、 IRバッファ 505と、第 1レートデマッチング Zタ 一ボ復号部 508と、セレクタ 510と、を備えている。
[0107] 受信データバッファ 500は、 HS— PDSCHのパケットデータである受信データ Rx を一時的に格納する。
[0108] 復調部 501は、受信データバッファ 500の相応アドレス力 読み出されたデータに 対して復調処理を行う。
[0109] ディンターリービング Zデコレクション部 502は、復調部 501にお 、て復調されたデ ータに対してディンターリービング Zデコレクション処理を行う。
[0110] 第 2レートデマッチング部 503は、ディンターリービング/デコレクション部 502にお V、てディンターリービング Zデコレクション処理が行われたデータに対して、基地局 側の第 2レートマッチング処理において挿入されたビットを抜き取る力、あるいは、基 地局側の第 2レートマッチング処理において抜き取られたビットを挿入する第 2レート デマッチング処理を行う。
[0111] 加算部 504は、第 2レートデマッチング部 503の出力とセレクタ 510の出力とを加算 するコンパイニング処理を行う。
[0112] IRバッファ 505は、加算部 504においてコンパイニング処理がなされたデータを、 加算部 504における次回のコンパイニング処理時に加算する加算用データとして一 時的に格納する。ここでは、 IRバッファ 505のビット幅は Xとする。
[0113] セレクタ 510は、 IRバッファ 505の出力及び "0 "のいずれか一方を選択して加算部 504に出力する。 [0114] 例えば、受信データ Rxが新規に送信されたパケットデータである場合には、セレク タ 510は "0 "を選択して出力する。この場合、加算部 504は、第 2レートデマッチング 部 503の出力に" 0"を加算する。このため、第 2レートデマッチング部 503の出力は、 次回のコンパイニング処理の準備のために、そのまま IRバッファ 505に書き込まれる
[0115] 一方、受信データ Rxが再送されたパケットデータである場合、セレクタ 510は、 IR ノ ッファ 505の出力を選択して出力する。この場合、加算部 504は、第 2レートデマツ チング部 503の出力に、 IRバッファ 505のあるアドレスに格納されていた再送前のパ ケットデータを加算する。この加算結果は、次回のコンパイニング処理の準備のため に、 IRバッファ 505の同様のアドレス（力卩算前に IRバッファ 505からデータを読み出し たアドレス）に書き込まれる。
[0116] 第 1レートデマッチング Zターボ復号部 508は、 IRバッファ 505から出力されたデー タに対して、基地局側の第 1レートマッチング処理において抜き取られたビットを挿入 する第 1レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行い、その 復号結果 509を出力する。
[0117] さらに、第 1レートデマッチング Zターボ復号部 508は、復号結果 509に基づいて C RC (Cyclic Redundancy Check)判定処理を行う。この CRC判定の結果（OKまたは NG)は最終的に送信装置（図示せず)を経由して基地局に報告される。
[0118] 図 19に示した従来の HS— PDSCHデコーダの動作は、図 20に示したように、第 1 段階、第 2段階及び第 3段階の 3個の段階に分けて行われる。
[0119] これに対して、本実施形態に係る HS— PDSCHデコーダの動作においては、第 2 段階と第 3段階とが同時に行われる。
[0120] 本実施形態に係る HS— PDSCHデコーダによれば、第 1レートデマッチング Zタ 一ボ復号部 508において第 1レートデマッチング処理とターボ復号処理とが同時に 行われる。
[0121] 従来の HS— PDSCHデコーダにおいては、第 1レートデマッチング処理とターボ復 号処理とは別々に行われていた。このため、第 1レートデマッチング処理に要する時 間を Tl、ターボ復号処理に要する時間を Τ2とすると、従来の HS— PDSCHデコー ダにおける受信データの全体の処理時間は (Tl +T2)であった。
[0122] これに対して、本実施形態に係る HS— PDSCHデコーダにおいては、第 1レートデ マッチング処理とターボ復号処理とは同時に行われるため、本実施形態に係る HS— PDSCHデコーダにおける受信データの全体の処理時間は T1または T2である（具 体的には、 T1 >T2であれば Tl、 Τ1 <Τ2であれば Τ2である）。
[0123] このように、本実施形態に係る HS— PDSCHデコーダによれば、第 1レートデマツ チング処理及びターボ復号処理の処理時間は、これらの処理を別々に行う従来の H S— PDSCHデコーダと比較して、大幅に削減することができる。そのため、 HS-P DSCHデコーダにおける受信データの全体の処理時間の大幅な短縮ィ匕を図ること ができる。
(第二の実施形態）
図 2は、本発明の第二の実施形態に係る HS— PDSCHデコーダのブロック図であ る。
[0124] 本実施形態に係る HS— PDSCHデコーダは移動式無線通信装置、例えば、携帯 電話装置に搭載される。
[0125] 図 2に示すように、本実施形態に係る HS— PDSCHデコーダは、第 1受信データ ノ ッファ 100と、第 2受信データバッファ 110と、第 1復調部 101と、第 2復調部 111と 、第 1ディンターリービング Zデコレクション部 102と、第 2ディンターリービング Zデコ レクシヨン部 112と、第 2レートデマッチング部 130と、第 1加算部 108と、第 2加算部 1 18と、 IRバッファ 131と、第 1セレクタ（SEL) 104と、第 2セレクタ（SEL) 114と、第 1 入力バッファ 107と、第 2入力バッファ 117と、第 1レートデマッチング Zターボ復号部 133と、を有する。
[0126] 本実施形態に係る HS— PDSCHデコーダにおいては、第 2レートデマッチング部 1 30並びに第 1加算部 108及び第 2加算部 118において第 2レートデマッチング処理 及びコンパイニング処理が並列的に行われるとともに、第 1レートデマッチング Zター ボ復号部 133において第 1レートデマッチング処理及びターボ復号処理が同時に行 われる。
[0127] 第 1受信データバッファ 100及び第 2受信データバッファ 110は、同時に、 HS— P DSCHのパケットデータである受信データ Rxを一時的に格納する。
[0128] 第 1復調部 101は第 1受信データバッファ 100に対応して設けられており、第 1受信 データバッファ 100の相応アドレスから読み出されたデータに対して復調処理を行う 。第 2復調部 111は第 2受信データバッファ 110に対応して設けられており、第 2受信 データバッファ 110の相応アドレスから読み出されたデータに対して復調処理を行う
[0129] 第 1ディンターリービング Zデコレクション部 102は第 1復調部 101に対応して設け られており、第 1復調部 101において復調されたデータに対してディンターリービング Zデコレクション処理を行う。第 2ディンターリービング Zデコレクション部 112は第 2 復調部 111に対応して設けられており、第 2復調部 111にお ヽて復調されたデータ に対してディンターリービング Zデコレクション処理を行う。
[0130] 第 2レートデマッチング部 130は、第 1ディンターリービング Zデコレクション部 102 及び第 2ディンターリービング/デコレクション部 112のそれぞれにお!/、てディンター リービング Zデコレクション処理が行われた 2個のデータを並列に入力し、その 2個の データに対し、基地局側の第 2レートマッチング処理にぉ 、て挿入されたビットを抜き 取る第 2レートデマッチング処理または基地局側の第 2レートマッチング処理におい て抜き取られたビットを挿入する第 2レートデマッチング処理を並列して行う。
[0131] なお、第 2レートマッチング処理の対象は、システマティックビットのビットストリーム、 ノ リティ 1ビットのビットストリーム及びノ リティ 2ビットのビットストリームである。
[0132] なお、第 2レートデマッチング部 130に入力される 2つのデータは、受信データ Rxを 構成する互 、に異なるデータである。
[0133] 第 2レートデマッチング部 130に入力される 2つのデータを異ならせる方法として、 幾つかの方法が考えられる。
[0134] 例えば、第 1復調部 101及び第 2復調部 111において、第 1受信データバッファ 10 0及び第 2受信データバッファ 110からデータを読み出す際の相応アドレスを互いに 異なるアドレスとする方法が考えられる。
[0135] また、第 1復調部 101及び第 2復調部 111において、変調方式が 16QAMであれ ば受信データ Rxから 4つの復調データが得られ、変調方式が QPSKであれば 2つの 復調データが得られるため、復調データの中から互いに異なる復調データを出力す る方法も考えられる。
[0136] また、第 1ディンターリービング/デコレクション部 102及び第 2ディンターリービン グ Zデコレクション部 112において、第 2レートデマッチング部 130へ出力するデータ の順序を異ならせる方法も考えられる。
[0137] 第 1加算部 108は、第 2レートデマッチング部 130の一方の出力 105と第 1セレクタ 104の出力とを加算するコンパイニング処理を行う。第 2加算部 118は、第 2レートデ マッチング部 130の他方の出力 115と第 2セレクタ 114の出力とを加算するコンバイ ニング処理を行う。
[0138] 第 1加算部 108及び第 2加算部 118によるコンバイニング処理は並列に行われる。
[0139] IRバッファ 131は、第 1加算部 108及び第 2加算部 118においてそれぞれ加算され たデータを、第 1加算部 108及び第 2加算部 118における次回のコンノイニング処理 時に加算する加算用データとして、一時的に格納する。
[0140] なお、第 2レートデマッチング処理及びコンパイニング処理を並列化したのに伴い、
IRバッファ 131のサイズ及びビット幅も従来の HS— PDSCHデコーダにおける IRバ ッファのサイズ及びビット幅力も変更して 、る。
[0141] 例えば、従来の HS— PDSCHデコーダにおける IRバッファのサイズが N、ビット幅 が Xであったとすると、本実施形態に係る HS— PDSCHデコーダにおける IRバッファ
131のサイズは NZ2、ビット幅は 2Xとなる。
[0142] すなわち、第 1加算部 108の Xビットの出力力 Rバッファ 131のアドレスの LSB (Lea st Significant Bit)の Xビットの位置に格納されると同時に、第 2加算部 118の Xビット の出力力 Rバッファ 131のアドレスの MSB (Most Significant Bit)の Xビットの位置に 格納される。
[0143] 第 1セレクタ 104は第 1加算部 108に対応して設けられており、 IRバッファ 131の出 力または" 0〃を選択して第 1加算部 108に出力する。第 2セレクタ 114は第 2加算部 1 18に対応して設けられており、 IRバッファ 131の出力または "0 "を選択して第 2加算 部 118に出力する。
[0144] 例えば、受信データ Rxが新規に送信されたパケットデータである場合には、第 1セ レクタ 104及び第 2セレクタ 114は" 0"を選択して出力する。この場合、第 1加算部 10 8及び第 2加算部 118は、それぞれ、第 2レートデマッチング部 130の出力 105、 115 に対して "0 "をカ卩算する。そのため、第 2レートデマッチング部 130の出力 105、 115 は、次回のコンパイニング処理の準備のために、そのまま IRバッファ 131に書き込ま れる。
[0145] 一方、受信データ Rxが再送されたパケットデータである場合、第 1セレクタ 104は、 IRバッファ 131のアドレスの LSBの Xビットの位置にある再送前のデータを選択して 出力し、第 2セレクタ 114は、 IRバッファ 131のアドレスの MSBの Xビットの位置にあ る再送前のパケットデータを選択して出力する。
[0146] この場合、第 1加算部 108及び第 2加算部 118は、それぞれ、第 2レートデマッチン グ部 130の出力 105、 115に対して、 IRバッファ 131のアドレスの LSBの Xビットの位 置にある再送前のデータ及び IRバッファ 131のアドレスの MSBの Xビットの位置にあ る再送前のデータを加算する。
[0147] この加算データは、次回のコンパイニング処理の準備のために、 IRバッファ 131の 同様のアドレス (加算前に IRバッファ 131からデータを読み出したアドレス）に書き込 まれる。
[0148] 第 1入力バッファ 107は第 1加算部 108に対応して設けられており、第 1加算部 108 による加算結果となるデータを、第 1レートデマッチング Zターボ復号部 133における ターボ復号処理の準備のために、一時的に格納する。
[0149] 同様に、第 2入力バッファ 117は第 2加算部 118に対応して設けられており、第 2カロ 算部 118による加算結果であるデータを、第 1レートデマッチング Zターボ復号部 13 3におけるターボ復号処理の準備のために、一時的に格納する。
[0150] なお、第 1入力バッファ 107及び第 2入力バッファ 117が第 1レートデマッチング Zタ 一ボ復号部 133にデータを出力するタイミングは、第 1レートデマッチング Zターボ復 号部 133からの出力制御信号 132により、制御される。
[0151] 第 1レートデマッチング Zターボ復号部 133は、第 1入力バッファ 107及び第 2入力 ノ ッファ 117のそれぞれから出力されたデータ 109、 119に対して、基地局側の第 1 レートマッチング処理において抜き取られたビットを挿入する第 1レートデマッチング 処理を行うと同時に、ターボ復号処理を繰り返し行い、その復号結果 134を出力する
[0152] なお、第 1レートマッチング処理の対象は、ノ リティ 1ビットのビットストリーム及びパリ ティ 2ビットのビットストリームである。
[0153] さらに、第 1レートデマッチング Zターボ復号部 133は復号結果 134に基づいて CR C判定処理を行う。この CRC判定の結果 (OKまたは NG)は最終的に送信装置（図 示せず)を経由して基地局に報告される。
[0154] また、第 1レートデマッチング Zターボ復号部 133は、第 1入力バッファ 107及び第 2入力バッファ 117がデータを出力するタイミングを制御するために、出力制御信号 1 32を第 1入力バッファ 107及び第 2入力バッファ 117に出力する。
[0155] 上述のように、本実施形態に係る HS— PDSCHデコーダは、第 2レートデマッチン グ処理及びコンパイニング処理を並列的に行う構成になっているとともに、第 1レート デマッチング処理と同時にターボ復号処理を行う構成になっている。このため、 HS PDSCHデコーダにおける受信データの処理時間を全体として大幅に削減するこ とがでさる。
[0156] ここで、第 1レートデマッチング Zターボ復号部 133の具体的な構成について、図 3 及び図 4を参照して説明する。
[0157] 図 3は第 1レートデマッチング Zターボ復号部 133の第一の例の構成のブロック図 である。
[0158] 図 3を参照すると、第 1レートデマッチング Zターボ復号部 133の第一の例は、デパ ンクチャ（De- puncture)部 200と、セレクタ 201と、ターボ復号 ZCRC判定部 202と、 第 1レートデマッチング計算部 203と、デマッチング位置記憶部 204と、から構成され ている。
[0159] デパンクチヤ部 200は、第 1入力バッファ 107及び第 2入力バッファ 117から出力さ れたデータ 109、 119に挿入されるビッド '0"を出力する。
[0160] なお、デパンクチヤ部 200は、セレクタ 201から出力される出力制御信号 132を受 信し、受信した出力制御信号 132に応じて、ビッド '0"を出力するタイミングを制御し ている。 [0161] 第 1レートデマッチング計算部 203は、基地局から移動式通信装置へ事前に通知 されているレートデマッチング計算用のエラーパラメータに基づいて、第 1入力バッフ ァ 107及び第 2入力バッファ 117からそれぞれ出力されたデータ 109、 119のデマツ チング位置、すなわち、ビッド '0"を挿入する位置を計算する。
[0162] デマッチング位置記憶部 204は、第 1レートデマッチング計算部 203にお 、て計算 されたデマッチング位置を記憶する。
[0163] セレクタ 201は、第 1回目（1st iteration)のターボ復号処理時には、第 1レートデマ ツチング計算部 203の出力を選択し、第 2回目（2nd iteration)以降のターボ復号処 理時には、デマッチング位置記憶部 204の出力を選択する。
[0164] セレクタ 201の出力は、第 1入力バッファ 107及び第 2入力バッファ 117からのデー タの出力並びにデパンクチヤ部 200からのビットの出力を制御する出力制御信号 13 2として、デパンクチヤ部 200並びに第 1入力バッファ 107及び第 2入力バッファ 117 に入力される。
[0165] ターボ復号処理は、繰返し構造のアルゴリズムとなっている。そのため、ターボ復号 処理時には、毎回、第 1入力バッファ 107及び第 2入力バッファ 117からデータ 109、 119を読み出し、読み出したデータに対してターボ復号処理を行う必要がある。
[0166] このため、本第一の例においては、出力制御信号 132により、第 1入力バッファ 10 7及び第 2入力バッファ 117からはデータ 109、 119を交互に出力させている。
[0167] ただし、デパンクチヤ処理が発生した場合は、出力制御信号 132により、第 1入力 バッファ 107及び第 2入力バッファ 117からの出力を停止させ、デパンクチヤ部 200 力 ビッド '0"を出力させる。
[0168] ターボ復号/ CRC判定部 202は、第 1入力バッファ 107及び第 2入力バッファ 117 からのデータ 109、 119に対して交互にターボ復号処理を行いつつ、デパンクチヤ処 理が発生した場合には、データ 109、 119のデパンクチヤ位置に、デパンクチヤ部 20 0からのビッド '0"を挿入する第 1レートデマッチング処理を行う。
[0169] 上述のように、本第一の例においては、ターボ復号 ZCRC判定部 202において、 ターボ復号処理だけでなぐ第 1レートデマッチング処理を行うことができる。
[0170] また、第 1レートデマッチング計算部 203によるデマッチング位置の計算は、第 1回 目のターボ復号処理時にのみ行えばよぐ第 2回目以降のターボ復号処理時には省 略することができる。
[0171] 図 4は第 1レートデマッチング Zターボ復号部 133の第二の例の構成のブロック図 である。
[0172] 図 4を参照すると、第 1レートデマッチング Zターボ復号部 133の第二の例は、デパ ンクチャ部 300と、第 1レートデマッチング計算部 301と、ターボ復号 ZCRC判定部 3 02と、を有して ヽる。
[0173] デパンクチヤ部 300は、第 1入力バッファ 107及び第 2入力バッファ 117から出力さ れたデータ 109、 119に挿入されるビッド '0"を出力する。
[0174] なお、デパンクチヤ部 300がビッド '0"を出力するタイミングは、第 1レートデマッチン グ計算部 301から出力される出力制御信号 132により、制御される。
[0175] 第 1レートデマッチング計算部 301は、基地局から移動式通信装置へ事前に通知 されているレートデマッチング計算用のエラーパラメータに基づいて、第 1入力バッフ ァ 107及び第 2入力バッファ 117からそれぞれ出力されたデータ 109、 119のデマツ チング位置、すなわち、ビッド '0"を挿入する位置を計算する。
[0176] 第 1レートデマッチング計算部 301の出力は、第 1入力バッファ 107及び第 2入カバ ッファ 117からのデータの出力並びにデパンクチヤ部 300からのビットの出力を制御 する出力制御信号 132として、デパンクチヤ部 300並びに第 1入力バッファ 107及び 第 2入力バッファ 117に入力される。
[0177] ターボ復号処理は、繰返し構造のアルゴリズムとなっている。そのため、ターボ復号 処理時には、毎回、第 1入力バッファ 107及び第 2入力バッファ 117からデータ 109、
119を読み出し、読み出したデータに対してターボ復号処理を行う必要がある。
[0178] そこで、本第二の例においては、出力制御信号 132により、第 1入力バッファ 107 及び第 2入力バッファ 117からはデータ 109、 119を交互に出力させている。
[0179] ただし、デパンクチヤ処理が発生した場合には、出力制御信号 132により、第 1入 力バッファ 107及び第 2入力バッファ 117からの出力を停止させ、デパンクチヤ部 30
0力 ビッド '0"を出力させる。
[0180] ターボ復号/ CRC判定部 302は、第 1入力バッファ 107及び第 2入力バッファ 117 力も出力されたデータ 109、 119に対して交互に復号処理を行いつつ、デパンクチヤ 処理が発生した場合には、データ 109、 119のデパンクチヤ位置に、デパンクチヤ部 300からのビッド '0"を挿入する第 1レートデマッチング処理を行う。
[0181] 上述のように、本第二の例においては、ターボ復号 ZCRC判定部 302において、 ターボ復号処理だけでなぐ第 1レートデマッチング処理を行うことができる。
[0182] ただし、第 1レートデマッチング計算部 301によるデマッチング位置の計算は、第 1 回目のターボ復号処理時だけでなぐ第 2回目以降のターボ復号処理時にも行う必 要がある。
[0183] 以下、図 2に示した第一の実施形態に係る HS— PDSCHデコーダの動作につい て説明する。
[0184] 最初に、第 1レートデマッチング Zターボ復号部 133を図 3に示した第一の例の構 成とした場合の動作について、図 5を参照して説明する。
[0185] 図 5を参照すると、まず、第 1復調部 101及び第 2復調部 111、第 1ディンターリービ ング Zデコレクシヨン部 102及び第 2ディンターリービング Zデコレクション部 112、第 2レートデマッチング部 130、第 1加算部 108及び第 2加算部 118において、受信デ ータ Rxを構成する 2個のデータに対して、復調処理、ディンターリーブ処理、デコレ クシヨン処理、第 2レートデマッチング処理及びコンパイニング処理が並列的に行わ れる。
[0186] このため、本実施形態に係る HS— PDSCHデコーダにおいては、復調処理、ディ ンターリーブ処理、デコレクション処理、第 2レートデマッチング処理及びコンバイニン グ処理の処理時間は、これらの処理を非並列処理する従来の HS— PDSCHデコー ダと比較して、約 1Z2に短縮される。
[0187] 次いで、第 1レートデマッチング Zターボ復号部 133において、ターボ復号処理と 同時に、第 1入力バッファ 107及び第 2入力バッファ 117からのデータ (パリティ 1ビッ トのビットストリーム及びパリティ 2ビットのビットストリーム）に対して "0 "を挿入する第 1 レートデマッチング処理が行われる。
[0188] このため、本実施形態に係る HS— PDSCHデコーダにおいては、ターボ復号処理 及び第 1レートデマッチング処理の処理時間は、これらの処理を別々に行っていた従 来の HS— PDSCHデコーダと比較して、大幅に短縮される。
[0189] また、第 1回目のターボ復号処理時には、第 1レートデマッチング計算部 203による デマッチング位置の計算が行われ、この計算結果によって、第 1入力バッファ 107及 び第 2入力バッファ 117からのデータ 109、 119の出力タイミング及びデパンクチヤ部 200からのビットの出力タイミングが制御される。この計算結果はデマッチング位置記 憶部 204に記憶され、第 2回目以降のターボ復号処理時には、デマッチング位置記 憶部 204に記憶されたデマッチング位置の情報によってデータ 109、 119の出力タイ ミング及びビットの出力タイミングが制御される。従って、第 2回目以降のターボ復号 処理時には、第 1レートデマッチング計算部 203によるデマッチング位置の計算処理 が不要となる。
[0190] 次に、第 1レートデマッチング/ターボ復号部 133を図 4に示した第二の例の構成 とした場合の動作にっ 、て、図 6を参照して説明する。
[0191] 図 6を参照すると、まず、第 1復調部 101及び第 2復調部 111、第 1ディンターリービ ング Zデコレクシヨン部 102及び第 2ディンターリービング Zデコレクション部 112、第 2レートデマッチング部 130、第 1加算部 108及び第 2加算部 118において、受信デ ータ Rxを構成する 2個のデータに対して、復調処理、ディンターリーブ処理、デコレ クシヨン処理、第 2レートデマッチング処理及びコンパイニング処理が並列的に行わ れる。
[0192] これまでの処理は基本的に図 5に示した処理と同様である。
[0193] 次いで、第 1レートデマッチング Zターボ復号部 133において、ターボ復号処理と 同時に、第 1入力バッファ 107及び第 2入力バッファ 117からのデータに対して〃0 "を 挿入する第 1レートデマッチング処理が行われる。
[0194] ただし、図 6に示す第二の例の場合には、第 1レートデマッチング計算部 301による デマッチング位置の計算は、第 1回目のターボ復号処理時だけでなぐ第 2回目以降 のターボ復号処理時にも行われる。
[0195] なお、本実施形態に係る HS— PDSCHデコーダの構造は上述の構造に限定され るものではなぐ種々の変更が可能である。
[0196] 例えば、本実施形態に係る HS— PDSCHデコーダは、第 2レートデマッチング処 理及びコンパイニング処理において、 2個のデータを並列に処理する場合について 説明したが、並列に処理するデータの数は 2個には限定されない。本実施形態に係 る HS— PDSCHデコーダによれば、 N (2以上の任意の自然数）個のデータを並列 に処理することが可能である。
[0197] また、本実施形態に係る HS— PDSCHデコーダにおいては、第 2レートデマッチン グ処理及びコンパイニング処理を並列に処理する構成と、第 1レートデマッチング処 理及びターボ復号処理を同時に処理する構成との双方を備える場合について説明 したが、 V、ずれか一方の構成のみを含むことも可能である。
[0198] すなわち、本実施形態においては、第 2レートデマッチング処理及びコンバイニン グ処理は並列に行うが、第 1レートデマッチング処理及びターボ復号処理については 別々に処理する構成としても良い (以下に述べる第三の実施形態参照)。また、第 1 レートデマッチング処理及びターボ復号処理については同時に処理する力 第 2レ ートデマッチング処理及びコンパイニング処理については非並列的に処理する構成 としても良 ヽ (第一の実施形態参照)。
[0199] なお、本実施形態における第 2レートデマッチング部 130及び第 1レートデマッチン グ Zターボ復号部 133はコンピュータが読み取り可能な言語で記述されたコンビユー タプログラムにより作動させることも可能である。
[0200] コンピュータプログラムを用いて第 2レートデマッチング部 130を作動させる場合に は、第 2レートデマッチング部 130を、例えば、図 7に示すように構成する。
[0201] 図 7に示す第 2レートデマッチング部 130は、中央処理装置（CPU) 600と、第一の メモリー 601と、第二のメモリー 602と、各種命令及びデータを中央処理装置 600に 入力するための入力インターフェイス 603と、中央処理装置 600により実行された処 理の結果を出力する出力インターフェイス 604と、力も構成されている。
[0202] 第一及び第二のメモリー 601、 602の各々は、リード'オンリ一'メモリー（ROM)、ラ ンダム 'アクセス.メモリー (RAM)または ICメモリーカードなどの半導体記憶装置、フ レキシブルディスクなどの記憶媒体、ハードディスク、あるいは、光学磁気ディスクなど からなる。例えば、第一のメモリー 601は ROMからなり、第二のメモリー 602は RAM からなる。 [0203] 第一のメモリー 601は第 2レートデマッチング処理を行うためのプログラムを格納し ている。第二のメモリー 602は様々なデータ及びパラメータを記憶しているとともに、 中央処理装置 600に対する作動領域を提供する。中央処理装置 600は第一のメモリ 一 601からプログラムを読み出し、そのプログラムを実行する。すなわち、中央処理装 置 600は第一のメモリー 601に格納されて!、るプログラムに従って作動する。
[0204] 第 1レートデマッチング Zターボ復号部 133も第 2レートデマッチング部 130と同様 に構成することができる。
(第三の実施形態）
図 8は、本発明の第三の実施形態に係る HS— PDSCHデコーダのブロック図であ る。
[0205] 本実施形態に係る HS— PDSCHデコーダは移動式無線通信装置、例えば、携帯 電話装置に搭載される。
[0206] 図 8に示すように、本実施形態に係る HS— PDSCHデコーダは、第二の実施形態 に係る HS— PDSCHデコーダと比較して、第 1レートデマッチング Zターボ復号部 1
33に代えて、第 1レートデマッチング部 140とターボ復号部 141とを備えている。この 点を除いて、本実施形態に係る HS— PDSCHデコーダは第二の実施形態に係る H
S— PDSCHデコーダと同一の構造を有して!/、る。
[0207] 第 1レートデマッチング部 140は、例えば、図 3に示したデパンクチヤ部 200と、セレ クタ 201と、第 1レートデマッチング計算部 203と、デマッチング位置記憶部 204と、か ら構成される。
[0208] また、ターボ復号部 141は、図 3に示したターボ復号 ZCRC判定部 202と同一の 構造を有している。
[0209] 本実施形態に係る HS— PDSCHデコーダによれば、受信データを構成する N個 のデータに対して第 2レートデマッチング処理及びコンパイニング処理を並列に行う ため、第 2レートデマッチング処理及びコンパイニング処理の処理時間は、これらの 処理を並列処理していた従来構成と比較して 1ZNになる。そのため、 HS -PDSC Hデコーダにおける受信データの全体の処理時間の大幅な短縮ィ匕を図ることができ る。 産業上の利用可能性
本発明に係る HS— PDSCHデコーダは移動式無線通信装置、例えば、携帯電話 装置に搭載して使用することが可能である。本発明に係る HS— PDSCHデコーダを 携帯電話装置に代表される移動式無線通信装置に搭載することにより、移動式無線 通信装置が受信するデータの処理時間を大幅に短縮することが可能になり、移動式 無線通信装置の作動効率を大幅に向上させることができる。

Claims

請求の範囲
[1] 基地局において当該基地局の IRバッファに格納可能なビット数に応じてビットを抜 き取る第 1レートマッチング処理と、 HS— PDSCHにより送信可能なビット数に応じて ビットを挿入し、または、抜き取る第 2レートマッチング処理とが行われた受信データ を処理する HS— PDSCHデコーダであって、
前記受信データを構成する N (Nは 2以上の整数)個のデータが並列に入力され、 入力された N個のデータに対して、前記第 2レートマッチング処理において挿入され たビットを抜き取り、または、前記第 2レートマッチング処理において抜き取られたビッ トを挿入する第 2レートデマッチング処理を並列に行 、、該第 2レートデマッチング処 理が行われた N個のデータを出力する第 2レートデマッチング部と、
前記第 2レートデマッチング部から出力された N個のデータのうちの対応する 1個の データに対して、所定の加算用データを加算するコンパイニング処理を並列に行い、 該コンバイニング処理が行われたデータを出力する N個の加算部と、
前記 N個の加算部から出力されたデータに対して、前記第 1レートマッチング処理 において抜き取られたビットを挿入する第 1レートデマッチング処理を行い、該第 1レ ートデマッチング処理が行われたデータを出力する第 1レートデマッチング部と、 前記第 1レートデマッチング部から出力されたデータに対するターボ復号処理を繰 り返し行う復号部と、
を備える HS— PDSCHデコーダ。
[2] 基地局において当該基地局の IRバッファに格納可能なビット数に応じてビットを抜 き取る第 1レートマッチング処理と、 HS— PDSCHにより送信可能なビット数に応じて ビットを挿入し、または、抜き取る第 2レートマッチング処理とが行われた受信データ を処理する HS— PDSCHデコーダであって、
前記受信データを構成する N (Nは 2以上の整数)個のデータが並列に入力され、 入力された N個のデータに対して、前記第 2レートマッチング処理において挿入され たビットを抜き取り、または、前記第 2レートマッチング処理において抜き取られたビッ トを挿入する第 2レートデマッチング処理を並列に行 、、該第 2レートデマッチング処 理が行われた N個のデータを出力する第 2レートデマッチング部と、 前記第 2レートデマッチング部から出力された N個のデータのうちの対応する 1個の データに対し、所定の加算用データを加算するコンバイニング処理を並列に行 ヽ、 該コンバイニング処理が行われたデータを出力する N個の加算部と、
前記 N個の加算器に対応して設けられ、対応する前記加算器から出力されたデー タを一時的に格納し、出力する N個の入力バッファと、
前記 N個の入力バッファから出力された受信データに対して、前記第 1レートマッチ ング処理において抜き取られたビットを挿入する第 1レートデマッチング処理を行うと 同時に、ターボ復号処理を繰り返し行う第 1レートデマッチング Z復号部と、
を備える HS— PDSCHデコーダ。
[3] 基地局において当該基地局の IRバッファに格納可能なビット数に応じてビットを抜 き取る第 1レートマッチング処理と、 HS— PDSCHにより送信可能なビット数に応じて ビットを挿入し、または、抜き取る第 2レートマッチング処理とが行われた受信データ を処理する HS— PDSCHデコーダであって、
前記受信データに対して、前記第 2レートマッチング処理にぉ 、て挿入されたビット を抜き取り、または、前記第 2レートマッチング処理において抜き取られたビットを挿 入する第 2レートデマッチング処理を並列に行 、、該第 2レートデマッチング処理が 行われたデータを出力する第 2レートデマッチング部と、
前記第 2レートデマッチング部から出力されたデータに対して、所定の加算用デー タを加算するコンパイニング処理を行 ヽ、該コンバイニング処理が行われたデータを 出力する加算部と、
前記加算部から出力されたデータを一時的に格納し、出力する入力バッファと、 前記入カノッファから出力された受信データに対して、前記第 1レートマッチング処 理において抜き取られたビットを挿入する第 1レートデマッチング処理を行うと同時に 、ターボ復号処理を繰り返し行う第 1レートデマッチング Z復号部と、
を備える HS— PDSCHデコーダ。
[4] 前記第 1レートデマッチング Z復号部は、
前記入力バッファから出力されたデータに挿入されるビットを出力するデパンクチヤ 部と、 第 1回目のターボ復号処理時に、前記デパンクチヤ部力 出力されたビットを前記 入力バッファから出力されたデータに挿入する位置を表すデマッチング位置を計算 して出力するデマッチング計算部と、
前記デマッチング計算部にぉ 、て計算されたデマッチング位置を格納し、出力する デマッチング位置記憶部と、
第 1回目のターボ復号処理時には、前記デマッチング計算部の出力を選択し、第 2 回目以降のターボ復号処理時には、前記デマッチング位置記憶部の出力を選択し、 選択結果を前記入力バッファからのデータの出力及び前記デパンクチヤ部からのビ ットの出力を制御する制御信号として出力するセレクタと、
前記入力バッファから出力されたデータに対して前記デパンクチヤ部から出力され たビットを挿入する第 1レートデマッチング処理を行うとともに、ターボ復号処理を繰り 返し行うターボ復号部と、
を備えることを特徴とする請求項 3に記載の HS— PDSCHデコーダ。
[5] 前記第 1レートデマッチング Z復号部は、
前記入力バッファから出力されたデータに挿入されるビットを出力するデパンクチヤ 部と、
前記デパンクチヤ部から出力されたビットを前記入力バッファから出力されたデータ に挿入する位置を表すデマッチング位置を計算し、計算結果を、前記入力バッファ 力 のデータの出力及び前記デパンクチヤ部からのビットの出力を制御する制御信 号として出力するデマッチング計算部と、
前記入力バッファから出力されたデータに対して前記デパンクチヤ部から出力され たビットを挿入する第 1レートデマッチング処理を行うとともに、ターボ復号処理を繰り 返し行うターボ復号部と、
を備えることを特徴とする請求項 3に記載の HS— PDSCHデコーダ。
[6] 前記第 1レートデマッチング Z復号部は、
前記 N個の入力バッファから出力されたデータに挿入されるビットを出力するデバ ンクチャ部と、
第 1回目のターボ復号処理時に、前記デパンクチヤ部力 出力されたビットを前記 N個の入力バッファから出力されたデータに挿入する位置を表すデマッチング位置 を計算して出力するデマッチング計算部と、
前記デマッチング計算部にぉ 、て計算されたデマッチング位置を格納し、出力する デマッチング位置記憶部と、
第 1回目のターボ復号処理時には、前記デマッチング計算部の出力を選択し、第 2 回目以降のターボ復号処理時には、前記デマッチング位置記憶部の出力を選択し、 選択結果を前記 N個の入力バッファ力 のデータの出力及び前記デパンクチヤ部か らのビットの出力を制御する制御信号として出力するセレクタと、
前記 N個の入力バッファから出力されたデータに対して、前記デパンクチヤ部から 出力されたビットを挿入する第 1レートデマッチング処理を行うとともに、ターボ復号処 理を繰り返し行うターボ復号部と、
を備えることを特徴とする請求項 2に記載の HS— PDSCHデコーダ。
[7] 前記第 1レートデマッチング Z復号部は、
前記 N個の入力バッファから出力されたデータに挿入されるビットを出力するデバ ンクチャ部と、
前記デパンクチヤ部から出力されたビットを前記 N個の入力バッファから出力された データに挿入する位置を表すデマッチング位置を計算し、計算結果を、前記 N個の 入力バッファ力 のデータの出力及び前記デパンクチヤ部からのビットの出力を制御 する制御信号として出力するデマッチング計算部と、
前記 N個の入力バッファから出力されたデータに対して前記デパンクチヤ部から出 力されたビットを挿入する第 1レートデマッチング処理を行うとともに、ターボ復号処理 を繰り返し行うターボ復号部と、
を備えることを特徴とする請求項 2に記載の HS— PDSCHデコーダ。
[8] 前記受信データを一時的に格納し、出力する N個の受信データバッファと、
前記 N個の受信データバッファに対応して設けられ、対応する前記受信データバッ ファから出力されたデータに対する復調処理を行!、、該復調処理が行われたデータ を出力する N個の復調部と、
前記 N個の復調部に対応して設けられ、対応する前記復調部から出力されたデー タに対するディンターリーブ Zデコレクション処理を行 、、該ディンターリーブ Zデコ レクシヨン処理が行われたデータを前記第 2レートデマッチング部に出力する N個の ディンターリーブ Zデコレクション部と、
をさらに備えることを特徴とする請求項 1、 2、 6または 7に記載の HS— PDSCHデ
Π ' ~"々η
[9] 前記 Ν個の加算部のそれぞれから出力されたデータを、前記 Ν個の加算部におけ る次回のコンパイニング処理時に加算する前記所定の加算用データとして、一時的 に格納し、出力する IRバッファをさらに有する、請求項 1、 2、 4、 6または 7に記載の Η S— PDSCHデコーダ。
[10] 請求項 1乃至 9のいずれか一項に記載の HS— PDSCHデコーダを備える移動式 無線通信装置。
[11] 請求項 1乃至 9のいずれか一項に記載の HS— PDSCHデコーダを備える携帯電 話装置。
[12] 基地局において当該基地局の IRバッファに格納可能なビット数に応じてビットを抜 き取る第 1レートマッチング処理と、 HS— PDSCHにより送信可能なビット数に応じて ビットを挿入し、または、抜き取る第 2レートマッチング処理とが行われた受信データ を HS— PDSCHデコーダにお!/、て処理する方法であって、
前記受信データを構成する N (Nは 2以上の整数)個のデータを並列に入力し、入 力された N個のデータに対して、前記第 2レートマッチング処理において挿入された ビットを抜き取り、または、前記第 2レートマッチング処理において抜き取られたビット を挿入する第 2レートデマッチング処理を並列に行う第一の過程と、
前記第 2レートデマッチング処理がなされた N個のデータのうちの対応する 1個のデ ータに対して、所定の加算用データを加算するコンパイニング処理を並列に行う第二 の過程と、
前記コンパイニング処理がなされたデータに対して、前記第 1レートマッチング処理 において抜き取られたビットを挿入する第 1レートデマッチング処理を行う第三の過程 と、
前記第 1レートデマッチング処理がなされたデータに対するターボ復号処理を繰り 返し行う第四の過程と、
を備える HS— PDSCHデコーダにおける受信データの処理方法。
[13] 基地局において当該基地局の IRバッファに格納可能なビット数に応じてビットを抜 き取る第 1レートマッチング処理と、 HS— PDSCHにより送信可能なビット数に応じて ビットを挿入し、または、抜き取る第 2レートマッチング処理とが行われた受信データ を HS— PDSCHデコーダにお!/、て処理する方法であって、
前記受信データを構成する N (Nは 2以上の整数)個のデータを並列に入力し、入 力された N個のデータに対して、前記第 2レートマッチング処理において挿入された ビットを抜き取り、または、前記第 2レートマッチング処理において抜き取られたビット を挿入する第 2レートデマッチング処理を並列に行う第一の過程と、
前記第 2レートデマッチング処理がなされた N個のデータのうちの対応する 1個のデ ータに対して、所定の加算用データを加算するコンパイニング処理を並列に行う第二 の過程と、
前記コンパイニング処理がなされたデータに対して、前記第 1レートマッチング処理 において抜き取られたビットを挿入する第 1レートデマッチング処理を行うと同時に、 ターボ復号処理を繰り返し行う第三の過程と、
を備える HS— PDSCHデコーダにおける受信データの処理方法。
[14] 基地局において当該基地局の IRバッファに格納可能なビット数に応じてビットを抜 き取る第 1レートマッチング処理と、 HS— PDSCHにより送信可能なビット数に応じて ビットを挿入し、または、抜き取る第 2レートマッチング処理とが行われた受信データ を HS— PDSCHデコーダにお!/、て処理する方法であって、
前記受信データに対して、前記第 2レートマッチング処理にぉ 、て挿入されたビット を抜き取り、または、前記第 2レートマッチング処理において抜き取られたビットを挿 入する第 2レートデマッチング処理を並列に行う第一の過程と、
前記第 2レートデマッチング処理がなされたデータに対して、所定の加算用データ を加算するコンパイニング処理を行う第二の過程と、
前記コンパイニング処理がなされた受信データに対して、前記第 1レートマッチング 処理において抜き取られたビットを挿入する第 1レートデマッチング処理を行うと同時 に、ターボ復号処理を繰り返し行う第三の過程と、
を備える HS— PDSCHデコーダにおける受信データの処理方法。
[15] 前記第三の過程は、
前記コンパイニング処理がなされたデータに挿入されるビットを出力する第五の過 程と、
第 1回目のターボ復号処理時に、前記第五の過程において出力されたビットを前 記コンパイニング処理がなされたデータに挿入する位置を表すデマッチング位置を 計算して出力する第六の過程と、
前記デマッチング位置を格納し、出力する第七の過程と、
第 1回目のターボ復号処理時には、前記第六の過程における出力を選択し、第 2 回目以降のターボ復号処理時には、前記第七の過程における出力を選択し、選択 結果を前記第六の過程における出力及び前記第七の過程における出力を制御する 制御信号として出力する第八の過程と、
前記第七の過程にぉ 、て出力されたデータに対して前記第六の過程にぉ 、て出 力されたビットを挿入する第 1レートデマッチング処理を行うとともに、ターボ復号処理 を繰り返し行う第九の過程と、
を備えることを特徴とする請求項 14に記載の HS— PDSCHデコーダにおける受信 データの処理方法。
[16] 前記第三の過程は、
前記コンパイニング処理がなされたデータに挿入されるビットを出力する第五の過 程と、
前記第五の過程において出力されたビットを前記コンパイニング処理がなされたデ ータに挿入する位置を表すデマッチング位置を計算し、計算結果を、前記コンバイ二 ング処理がなされたデータの出力及び前記第五の過程におけるビットの出力を制御 する制御信号として出力する第六の過程と、
前記コンパイニング処理がなされたデータに対して前記第五の過程において出力 されたビットを挿入する第 1レートデマッチング処理を行うとともに、ターボ復号処理を 繰り返し行う第七の過程と、 を備えることを特徴とする請求項 14に記載の HS— PDSCHデコーダにおける受信 データの処理方法。
[17] 前記第三の過程は、
前記コンパイニング処理がなされた前記 N個のデータに挿入されるビットを出力す る第五の過程と、
第 1回目のターボ復号処理時に、前記第五の過程において出力されたビットを前 記 N個のデータに挿入する位置を表すデマッチング位置を計算して出力する第六の 過程と、
前記第六の過程にお!、て計算されたデマッチング位置を格納し、出力する第七の 過程と、
第 1回目のターボ復号処理時には、前記第六の過程の出力を選択し、第 2回目以 降のターボ復号処理時には、前記第七の過程の出力を選択し、選択結果を前記 N 個のデータの出力及び前記第五の過程におけるビットの出力を制御する制御信号と して出力する第八の過程と、
前記 N個のデータに対して、前記第五の過程において出力されたビットを挿入する 第 1レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行う第九の過 程と、
を備えることを特徴とする請求項 13に記載の HS— PDSCHデコーダにおける受信 データの処理方法。
[18] 前記第三の過程は、
前記コンパイニング処理がなされた前記 N個のデータに挿入されるビットを出力す る第五の過程と、
前記第五の過程において出力されたビットを前記 N個のデータに挿入する位置を 表すデマッチング位置を計算し、計算結果を、前記 N個のデータの出力及び前記第 五の過程におけるビットの出力を制御する制御信号として出力する第六の過程と、 前記 N個のデータに対して、前記第五の過程において出力されたビットを挿入する 第 1レートデマッチング処理を行うとともに、ターボ復号処理を繰り返し行う第七の過 程と、 を備えることを特徴とする請求項 13に記載の HS— PDSCHデコーダにおける受信 データの処理方法。
[19] 前記受信データを N個に分割して一時的に格納する過程と、
前記 N個の受信データに対してそれぞれ復調処理を行う過程と、
それぞれ復調された N個のデータに対してそれぞれディンターリーブ Zデコレクシ ヨン処理を行う過程と、
をさらに備えることを特徴とする請求項 12、 13、 17または 18に記載の HS— PDSC Hデコーダにおける受信データの処理方法。
[20] 請求項 12乃至 19のいずれか一項に記載の HS— PDSCHデコーダにおける受信 データの処理方法をコンピュータに実行させるためのプログラム。
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