JP2008011459A - Ｈｓｄｐａ受信機及びレートデマッチング処理方法 - Google Patents

Abstract

【課題】ＨＳＤＰＡ受信機及びレートデマッチング処理方法に関し、レートデマッチング処理時間を短縮し、処理時間短縮によるスループットの向上を図る。
【解決手段】ファーストレートデマッチング処理とセカンドレートデマッチング処理とを行うレートデマッチング処理部１−２を備え、レートデマッチング処理部１−２では、ファーストレートデマッチング処理を、セカンドレートデマッチング処理で検出されるデレペティション信号の出力時に停止し、セカンドレートデマッチング処理を、ファーストレートデマッチング処理で検出されるデパンクチャ信号の１ビット分遅延した信号の出力時に停止し、ファーストレートデマッチング処理とセカンドレートデマッチング処理とを同時に並行して行う。また、これらのレートデマッチング処理と同時に、復号自動再送要求（ＨＡＲＱ）による受信データの合成処理をＨＡＲＱ合成部１−３で並行して行う。
【選択図】図１

Description

本発明は、ＨＳＤＰＡ受信機及びレートデマッチング処理方法に関し、特に、第３世代（３Ｇ）携帯電話方式Ｗ−ＣＤＭＡのデータ通信を更に高速化したパケット通信を実現する高速ダウンリンクパケットアクセス（ＨＳＤＰＡ：High Speed Downlink Packet Access；以下ＨＳＤＰＡという）方式に準拠した受信機及びレートデマッチング処理方法に関する。

図６に３ＧＰＰ ＴＳ２５．２１２の規格として掲載されているＨＳＤＰＡ方式の送信側におけるレートマッチング処理等の機能部を示す。３ＧＰＰ規格では基本的に送信側の処理ブロックしか示されていないが、受信側の処理ブロックは、送信側の処理を逆から遂行する処理ブロックにより実現される。

図６に示すように送信側では送信データを、システムビットデータ、パリティ１ビットデータ及びパリティ２ビットデータに分離した後、それらのデータに対して、ファーストレートマッチング処理→バーチャルＩＲ（Increment Redundancy）バッファ格納→セカンドレートマッチング処理の順に処理が行われるため、受信側ではセカンドレートデマッチング処理→バーチャルＩＲバッファ格納（ＨＡＲＱ合成）→ファーストレートデマッチング処理という順序で処理を行う。

なお、レートマッチング処理は、符号化された伝送ビット列を物理チャネル（ＨＳ−ＰＤＳＣＨ）のビット数に合わせるために用いられ、ビットのレペティション（繰り返し）又はパンクチャ（間引き）によりレートマッチングが行われる。

図７に従来のＨＳＤＰＡ受信機におけるレートデマッチング処理の機能部を示す。従来のレートデマッチング処理の機能部としては、ビットセパレーション部７−１、セカンドレートデマッチング処理部７−２、ＨＡＲＱ合成部７−３、バーチャルＩＲバッファ７−４及びファーストレートデマッチング処理部７−５を備える。

ビットセパレーション部７−１は、受信データをシステムビット、パリティ１ビット及びパリティ２ビットのデータに分離する。セカンドレートデマッチング処理部７−２は、バーチャルＩＲバッファサイズにデータサイズを復元する。ＨＡＲＱ合成部７−３は、復号自動再送要求（ＨＡＲＱ：Hybrid Automatic Repeat Request）による前回受信データと今回受信データの合成（以下、ＨＡＲＱ合成という）を行う。

バーチャルＩＲバッファ７−４は、次回受信時のＨＡＲＱ合成処理のために、今回受信データ（ＨＡＲＱ合成後）を保存しておく。ファーストレートデマッチング処理部７−５は、バーチャルＩＲバッファサイズのデータをターボ復号器に入力するデータサイズに復元する。

上述のセカンドレートデマッチング処理部７−２、ＨＡＲＱ合成部７−３及びバーチャルＩＲバッファ７−４は、３つに分離されたシステムビット、パリティ１ビット及びパリティ２ビットのそれぞれのデータに対して処理を行うため、同様の処理回路をそれぞれ３つずつ保有する。ファーストレートデマッチング処理部７−５に関しては、システムビットに対する処理が無いので、パリティ１ビット及びパリティ２ビットのデータに対する同様の処理回路を２つ保有する。

また、各処理ブロック間のＮｔｓｙｓ等の記号は、各処理における処理データ量を表す。Ｎｄａｔａは受信データビット数（但し、システムビット、パリティ１ビット及びパリティ２ビットのデータを含むトータルの受信データのビット数）を表す。Ｎｔｓｙｓ、Ｎｔｐ１及びＮｔｐ２はセカンドレートデマッチング処理前のビット数を表す。Ｎｓｙｓ、Ｎｐ１及びＮｐ２はセカンドレートデマッチング処理後のビット数（＝バーチャルＩＲバッファ保存ビット数＝ファーストレートデマッチング処理前のビット数）を表す。Ｎｔｔｉはターボ復号器入力データ数（＝ファーストレートデマッチング処理後のビット数（但し、システムビット、パリティ１ビット及びパリティ２ビットのデータを含むトータルのビット数）を表す。

図８に従来のレートデマッチング処理の全体タイミング図を示す。図８にはパリティ１ビットのデータの処理に対する処理タイミングを示しているが、システムビット及びパリティ２ビットのデータの処理についてもパリティ１ビットのデータの処理と同様である。但し、システムビットのデータに対しては、ファーストレートデマッチング処理は無い。

従来のレートデマッチング処理では、まず受信データに対してセカンドレートデマッチング処理（２ｎｄ−ＲＤＭ）を行い、該セカンドレートデマッチング処理（２ｎｄ−ＲＤＭ）後のデータと、バーチャルＩＲバッファから読み出したデータとを加算してＨＡＲＱ合成処理を行い、受信データの全ビットについての処理結果を一旦バーチャルＩＲバッファへ保存する。

上記バーチャルＩＲバッファに一旦保存されたセカンドレートデマッチング処理（２ｎｄ−ＲＤＭ）及びＨＡＲＱ合成処理後のデータを、該バーチャルＩＲバッファから再度読み出してファーストレートデマッチング処理（１ｓｔ−ＲＤＭ）を行い、該ファーストレートデマッチング処理（１ｓｔ−ＲＤＭ）処理後のデータをターボ復号器へ転送する。

この場合の、セカンドレートデマッチング処理（２ｎｄ−ＲＤＭ）及びファーストレートデマッチング処理（１ｓｔ−ＲＤＭ）に要する処理時間は以下のようになる。
・セカンドレートデマッチング処理時間＝Ｍａｘ（Ｎｔｐ１，Ｎｐ１）、
ここでＭａｘ（Ｎｔｐ１，Ｎｐ１）はＮｔｐ１とＮｐ１の中で最も大きい数値を意味する。
・ファーストレートデマッチング処理時間＝Ｎｔｔｉ／３

よって、従来のレートデマッチング処理のトータルの処理時間は以下のようになる。
・レートデマッチング処理のトータル処理時間＝Ｍａｘ（Ｎｔｐ１，Ｎｐ１）＋Ｎｔｔｉ／３

本発明に関連する先行技術文献として下記の特許文献１には、ＨＳＤＰＡ方式におけるレートマッチング処理及びレートデマッチング処理について記載されている。特許文献１に記載のレートデマッチング処理装置は、送信側でレートマッチング処理されたシステムビットとパリティ１ビットとパリティ２ビットとからなるターボ符号化データを、受信側においてレートデマッチング処理する装置において、装置に入力された順序で、又は入力された順序で均等に分配して、入力されたデータを１つ又は複数のメモリに格納する第１の手段と、メモリから、ｎを自然数として、３ｎビットずつ、システムビットとパリティ１ビットとパリティ２ビットとを読み出す第２の手段と、少なくともシステムビット、パリティ１ビット及びパリティ２ビットごとに設けられ、レートデマッチング処理回路へのデータ供給を調整するため、第２の手段によって読み出されたデータを一時的に保持する第３の手段を有し、これにより、システムビット、パリティ１ビット及びパリティ２ビットを格納するメモリ総容量を低減するものである。

また、下記の特許文献２には、データを分割し、分割されたそれぞれのデータブロックに対して、挿入・削除すべきビットを決定可能とし、レートマッチング処理／デマッチング処理を分割データ毎に並列に処理することにより、簡易で、高速なレートマッチング処理／デマッチング処理を実現するようにしたレートマッチング処理／デマッチング処理装置について記載されている。
特開２００５−１２４２０号公報 特開２００２−１９９０４８号公報

前述したように、従来のレートデマッチング処理は、まずセカンドレートマッチング処理とＨＡＲＱ合成処理とを行って処理結果をバーチャルＩＲバッファに一旦格納し、その後、バーチャルＩＲバッファを再度読み出してファーストレートデマッチング処理を行っていたため、レートデマッチング処理に長時間要していた。本発明は、レートデマッチング処理時間を短縮し、処理時間短縮によるスループットの向上を図る。

本発明によるＨＳＤＰＡ受信機は、受信データの各ビットに対するファーストレートデマッチング処理とともに、該ファーストレートデマッチング処理から１ビット分遅延したタイミングで及びセカンドレートデマッチング処理を行うレートデマッチング処理部を備え、前記レートデマッチング処理部では、受信データのビット毎のファーストレートデマッチング処理を、前記１ビット分遅延したセカンドレートデマッチング処理で検出されるビット毎のデレペティション信号の出力時に停止し、前記受信データのビット毎のセカンドレートデマッチング処理を、前記ファーストレートデマッチング処理で検出されるビット毎のデパンクチャ信号の１ビット分遅延した信号の出力時に停止し、前記レートデマッチング処理部におけるファーストレートデマッチング処理とセカンドレートデマッチング処理とを同時に並行して行うことを特徴とする。

また、前記レートデマッチング処理部におけるファーストレートデマッチング処理及びセカンドレートデマッチング処理と共に、復号自動再送要求（ＨＡＲＱ）により受信される受信データの合成処理を同時に並行して行うことを特徴とする。

また、前記受信データを、システムビットデータ、パリティ１ビットデータ及びパリティ２ビットデータに分離するビットセパレーション部と、前記ビットセパレーション部で分離されたシステムビットデータ、パリティ１ビットデータ又はパリティ２ビットデータを順次選択するセレクタと、前記セレクタから順次出力されるシステムビットデータ、パリティ１ビットデータ又はパリティ２ビットデータに対するレートデマッチング処理を、前記レートデマッチング処理部により時系列的にシリアルに行うことを特徴とする。

本発明によれば、ファーストレートデマッチング処理とセカンドレートデマッチング処理とを同時に並行して行うことにより、レートデマッチング処理時間を短縮することができ、また、ファーストレートデマッチング処理とセカンドレートデマッチング処理とを、ＨＡＲＱ合成処理とともに並行して行うことができ、処理時間短縮によるスループットの向上を図ることができる。

また、一つのレートデマッチング処理部により、システムビットデータ、パリティ１ビットデータ及びパリティ２ビットデータに対するファーストレートデマッチング処理及びセカンドレートデマッチング処理を、シリアルに行うことにより、装置の小型化を図ることができる。

図１に本発明のＨＳＤＰＡ受信機におけるレートデマッチング処理部を示す。本発明によるレートデマッチング処理の機能構成としては、ビットセパレーション部１−１、レートデマッチング処理部１−２、ＨＡＲＱ合成部１−３及びバーチャルＩＲバッファ１−４を備える。

ビットセパレーション部１−１は、受信データをシステムビット、パリティ１ビット及びパリティ２ビットのデータに分離する。レートデマッチング処理部１−２はファーストレートデマッチング処理とセカンドレートデマッチング処理とを同時に行う。ＨＡＲＱ合成部１−３は前回受信データと今回受信データとの合成処理を行う。

バーチャルＩＲバッファ１−４は次回受信データとのＨＡＲＱ合成処理のために、今回受信データ（ＨＡＲＱ合成後）を保存する。但し、バーチャルＩＲバッファ１−４には、ターボ復号機へのデータ（Ｎｔｔｉ／３）のうち、バーチャルＩＲバッファ保存対象データ部分だけを抽出して保存する。

図２に本発明のレートデマッチング処理の全体タイミング図を示す。本発明のレートデマッチング処理では、レートデマッチング処理部１−２において、まず、ファーストレートデマッチング処理を起動し、その１クロック後にセカンドレートデマッチング処理を起動し、受信データに対してファーストレートデマッチング処理及びセカンドレートデマッチング処理を同時に行っていく。なお、１クロックは、受信データの１ビット分のデータを処理する時間である。

レートデマッチング処理後のデータに対しては、ＨＡＲＱ合成部１−３においてＨＡＲＱ合成処理を行い、その処理データをターボ復号器へ転送する。このとき、次回ＨＡＲＱ合成処理対象のビットに関しては、ターボ復号器へのデータ転送と同時にバーチャルＩＲバッファ１−４への保存も同時に行っておく。

本発明におけるレートデマッチング処理のトータルの処理時間は以下のようになる。
・本発明のレートデマッチング処理のトータルの処理時間＝Ｍａｘ（Ｎｔｐ１，Ｎｐ１，Ｎｔｔｉ／３）＋１クロック、
ここで、Ｍａｘ（Ｎｔｐ１，Ｎｐ１，Ｎｔｔｉ／３）はＮｔｐ１とＮｐ１とＮｔｔｉ／３の中で最も大きい数値を意味する。

図３に本発明のレートデマッチング処理部の構成を示す。本発明のレートデマッチング処理部には、ファーストレートデマッチング処理部（１ｓｔＲＤＭ）３−１とセカンドレートデマッチング処理部（２ｎｄＲＤＭ）３−２とを備える。どちらの処理部も基本構成は同様であり、デパンクチャ又はデレペティションの対象候補ビット位置を保持するｅ演算値保持部３−１１，３−２１と、レートデマッチング処理の対象ビット位置をカウントするｘｉカウンタ回路３−１２，３−２２と、ｅ演算値保持部３−１１，３−２１をイネーブル化する演算イネーブル生成部３−１３，３−２３とを備える。

また、ファーストレートデマッチング処理部（１ｓｔＲＤＭ）３−１には、デパンクチャ信号生成部３−１４を備え、セカンドレートデマッチング処理部（２ｎｄＲＤＭ）３−２には、デパンクチャ信号生成部３−２４及びデレペティション信号生成部３−２５を備える。

なお、送信側ではファーストレートマッチング処理としてレペティション処理は行われず、パンクチャ処理のみが行われるため、受信側のファーストレートデマッチング処理部（１ｓｔＲＤＭ）３−１では、デパンクチャ信号生成部３−１４のみを備え、デレペティション信号生成部が無い構成となる。

図４に本発明のレートデマッチング処理のタイムチャートを示す。同図に示すように、ファーストレートデマッチング処理部（１ｓｔＲＤＭ）３−１によるファーストレートデマッチング処理とともに、該ファーストレートデマッチング処理から１ビット分遅れたタイミングでセカンドレートデマッチング処理部（２ｎｄＲＤＭ）３−２によるセカンドレートデマッチング処理を行う。

そして、ファーストレートデマッチング処理部（１ｓｔＲＤＭ）３−１では、セカンドレートデマッチング処理部（２ｎｄＲＤＭ）３−２で生成されたデレペティション信号の反転信号をイネーブル信号として用いてファーストレートデマッチング処理を行い、セカンドレートデマッチング処理部（２ｎｄＲＤＭ）３−２では、ファーストレートデマッチング処理部（１ｓｔＲＤＭ）３−１で生成されたデパンクチャ信号をフリップフロップ回路（ＦＦ）により１クロック分遅らせた信号の反転信号をイネーブル信号として用いてセカンドレートデマッチング処理を行う。

即ち、受信データのビット毎のファーストレートデマッチング処理を、セカンドレートデマッチング処理で検出されるビット毎のデレペティション信号の出力時に停止し、セカンドレートデマッチング処理を、ファーストレートデマッチング処理で検出されるビット毎のデパンクチャ信号の１ビット分遅延した信号の出力時に停止する構成とし、ファーストレートデマッチング処理とセカンドレートデマッチング処理とを同時に並行して行う。

このような構成とした理由は以下の通りである。
（１）セカンドレートデマッチング処理を、ファーストレートデマッチング処理で出力されるデパンクチャ信号の１クロック遅延した信号の出力時に停止する理由について
送信側においてファーストレートマッチング処理のパンクチャ処理により削除されたビットは、セカンドレートマッチング処理の段階では既に処理対象として存在しない。そのため、受信側におけるセカンドレートデマッチング処理では、その部分を処理対象ビット位置としてカウントしないようにするためである。即ち、ファーストレートデマッチング処理でデパンクチャ信号が出力されたときは、セカンドレートデマッチング処理をディスイネーブル化する。

なお、ファーストレートデマッチング処理で出力されるデパンクチャ信号を１クロック分遅延させる理由は、送信側で最初にファーストレートマッチング処理が行われ、次にセカンドレートマッチング処理が行われるため、本発明によるレートデマッチング処理においては、最初にファーストレートデマッチング処理を起動し、その１クロック後にセカンドレートデマッチング処理を起動する。そのため、ファーストレートデマッチング処理とセカンドレートデマッチング処理との１クロック分のタイミングのずれを補償するためである。

（２）ファーストレートデマッチング処理を、セカンドレートデマッチング処理で出力されるデレペティション信号の出力時に停止する理由について
送信側のセカンドレートマッチング処理においてレペティション処理を行うときは、バーチャルＩＲバッファから１度読み出したビットを繰り返し読み出して送信する処理となる。同じビットを繰り返し送信するため、その繰り返し送信している区間中は、受信側のファーストレートデマッチング処理を停止する必要がある。そのため、セカンドレートデマッチング処理でデレペティション信号が出力されたときは、ファーストレートデマッチング処理を停止する。

図３のレートデマッチング処理部の動作をより詳しく説明する。ファーストレートデマッチング処理部（１ｓｔＲＤＭ）３−１において、演算イネーブル生成部３−１３は、セカンドレートデマッチング処理で出力されるデレペティション信号の反転論理信号をｅ演算値保持部３−１１及びｘｉカウンタ３−１２に出力する。

ｅ演算値保持部３−１１は、デパンクチャビット位置を検出するためのｅ演算値を保持し、該ｅ演算値保持部３−１１から出力されるｅ演算値に対して、１クロック毎に所定の減算値ｅｍｉｎｕｓ（例えば３など）を減じ、該減算値ｅｍｉｎｕｓの減算によって、ｅ演算値が０以下になったかどうかを判定する。ｅ演算値が０以下でないときは、減算値ｅｍｉｎｕｓを減算した後のｅ演算値をセレクタで選択して再びｅ演算値保持部３−１１に保持する。この演算動作を、１クロック毎に繰り返す。

ｅ演算値が０以下になったことを検出すると、該ｅ演算値に所定の加算値ｅｐｌｕｓ（例えば９など）を加算したｅ演算値をセレクタで選択してｅ演算値保持部３−１１に保持するとともに、デパンクチャ信号を出力し、該デパンクチャ信号をフリップフロップ回路（ＦＦ）で１クロック分遅らせた後、セカンドレートデマッチング処理部へ出力する。

セカンドトレートデマッチング処理部３−２においても同様に、演算イネーブル生成部３−２３は、ファーストレートデマッチング処理で出力されるデパンクチャ信号を１クロック分遅延させた信号を入力し、その反転論理信号をｅ演算値保持部３−２１及びｘｉカウンタ３−２２に出力する。

ｅ演算値保持部３−２１は、デパンクチャビット又はデレペティションビット位置を検出するためのｅ演算値を保持し、該ｅ演算値保持部３−２１から出力されるｅ演算値に対して、デパンクチャ処理としては、ファーストレートデマッチング処理部と同様の演算を行い、デパンクチャビット位置を検出してデパンクチャ信号を出力する。

また、ｅ演算値保持部３−２１から出力されるｅ演算値に対して、デレペティション処理としては、所定の減算値ｅｍｉｎｕｓ（例えば７など）を減じ、該減算値ｅｍｉｎｕｓの減算によって、ｅ演算値が０以下になったかどうかを判定する。ｅ演算値が０以下でないときは、減算値ｅｍｉｎｕｓを減算した後のｅ演算値を、セレクタ３−２４を介して再びｅ演算値保持部３−２１に保持する。この演算動作を、１クロック毎に繰り返す。

デレペティション処理でｅ演算値が０以下になったことを検出すると、該ｅ演算値に所定の加算値ｅｐｌｕｓ（例えば１など）を加算したｅ演算値をセレクタ３−２４で選択してｅ演算値保持部３−２１に保持するとともに、デレペティション信号を出力し、該デレペティション信号をファーストレートデマッチング処理部３−１へ出力する。

なお、セカンドレートデマッチング処理部３−２において、デパンクチャ処理とデレペティション処理の何れのレートデマッチング処理を行うかは、図示省略のレートデマッチングタイプ判定部により出力されるレートデマッチングタイプ信号を基に決定され、該レートデマッチングタイプ信号をセレクタ３−２４に入力して、ｅ演算値保持部３−２１に保持するｅ演算値として、デパンクチャ処理によるものかデレペティション処理によるものかをセレクタ３−２４により選択する。

図４に示す動作例では、ファーストレートデマッチング処理において、ｘｉカウンタのカウント値“３”でデパンクチャ信号（Ａ）が検出され、該デパンクチャ信号の１クロック分遅延した信号（Ｂ）で、セカンドレートデマッチング処理を停止させ、それによって、セカンドレートデマッチング処理では、ｘｉカウンタのカウント値“３”が２クロック分保持される。

また、セカンドレートデマッチング処理においてデレペティション信号（Ｃ）が検出されると、その反転論理信号（Ｄ）によりファーストレートデマッチング処理を停止させ、それにより、ファーストレートデマッチング処理部のｘｉカウンタのカウントアップは停止する。

また、ファーストレートデマッチング処理においてデパンクチャ信号（Ｅ）が検出され、該デパンクチャ信号（Ｅ）の１クロック分遅延した信号（Ｆ）で、セカンドレートデマッチング処理を停止させ、それによって、セカンドレートデマッチング処理では、信号（Ｆ）が出力されている期間、ｘｉカウンタのカウントアップが停止する。

また、同様に、セカンドレートデマッチング処理においてデレペティション信号（Ｇ）が検出されると、その反転論理信号（Ｈ）によりファーストレートデマッチング処理を停止させ、それにより、ファーストレートデマッチング処理部のｘｉカウンタのカウントアップは停止する。

図５に本発明を更に発展させた変形例として、システムビット、パリティ１ビット及びパリティ２ビットの各受信データに対して、本発明によるレートデマッチング処理をシリアルに行う実施形態を示す。レートデマッチング処理は、システムビット、パリティ１ビット及びパリティ２ビットの各データに対してそれぞれ個々に独立して実施するが、Ｎｔｓｙｓ、Ｎｔｐ１、Ｎｐ１及びＮｓｙｓ、Ｎｐ１、Ｎｐ２といった処理データ量の設定値が異なるだけであり、同一の処理で実施可能である。

そこでこの実施形態では、ビットセパレーション部５−１にて各ビットに分離した後、システムビット、パリティ１ビット及びパリティ２ビットのデータを順次選択するセレクタ５−２を設け、以後のレートデマッチング処理を、一つのレートデマッチング処理部５−３により時系列的にシリアルに処理する。シリアル処理とすることにより、レートマッチング処理部５−３及びＨＡＲＱ合成部５−４を共有することができ、装置規模を削減することが可能となる。

但し、バーチャルＩＲバッファ５−５に関しては、システムビット、パリティ１ビット及びパリティ２ビットの各データに対して、保存するビット数が個々に決まっているため、共有は行わず、保存先をシステムビット、パリティ１ビット及びパリティ２ビットの各データ毎に切替える構成となる。

また、システムビットのデータに関しては、ファーストレートデマッチング処理が無いため、パリティ１ビット及びパリティ２ビットのデータとは異なる処理構成となるように思われるが、ファーストレートデマッチング処理の前と後とでビット数が変わらないため、何もしないのと同じであり、ファーストレートデマッチング処理前のビット数（Ｎｓｙｓ）をファーストレートデマッチング処理後のシステムビットのビット数（Ｎｔｔｉ／３）として設定することで共有可能となる。

ＨＳＤＰＡ受信機を実装する携帯電話端末等に利用可能である。

本発明のＨＳＤＰＡ受信機におけるレートデマッチング処理部を示す。 本発明のレートデマッチング処理の全体タイミング図である。 本発明のレートデマッチング処理部の構成を示す。 本発明のレートデマッチング処理のタイムチャートを示す。 本発明のレートデマッチング処理をシリアルに行う実施形態を示す。 ３ＧＰＰ ＴＳ２５．２１２掲載のＨＳＤＰＡ方式の送信側におけるレートマッチング処理等の機能部を示す。 従来のＨＳＤＰＡ受信機におけるレートデマッチング処理の機能部を示す。 従来のレートデマッチング処理の全体タイミング図である。

符号の説明

１−１ ビットセパレーション部
１−２ レートデマッチング処理部
１−３ ＨＡＲＱ合成部
１−４ バーチャルＩＲバッファ

Claims (5)

1. 送信側でファーストレートマッチング処理及びセカンドレートマッチング処理によりパンクチャ処理又はレペティション処理が行われた高速ダウンリンクパケットアクセス（ＨＳＤＰＡ）方式のデータを受信する受信機において、
   受信データの各ビットに対するファーストレートデマッチング処理とともに、該ファーストレートデマッチング処理から１ビット分遅延したタイミングで及びセカンドレートデマッチング処理を行うレートデマッチング処理部を備え、
   前記レートデマッチング処理部では、受信データのビット毎のファーストレートデマッチング処理を、前記１ビット分遅延したセカンドレートデマッチング処理で検出されるビット毎のデレペティション信号の出力時に停止し、前記受信データのビット毎のセカンドレートデマッチング処理を、前記ファーストレートデマッチング処理で検出されるビット毎のデパンクチャ信号の１ビット分遅延した信号の出力時に停止し、
   前記レートデマッチング処理部におけるファーストレートデマッチング処理とセカンドレートデマッチング処理とを同時に並行して行うことを特徴とするＨＳＤＰＡ受信機。
2. 前記レートデマッチング処理部におけるファーストレートデマッチング処理及びセカンドレートデマッチング処理と共に、復号自動再送要求（ＨＡＲＱ）により受信される受信データの合成処理を同時に並行して行うことを特徴とするＨＳＤＰＡ受信機。
3. 前記受信データを、システムビットデータ、パリティ１ビットデータ及びパリティ２ビットデータに分離するビットセパレーション部と、
   前記ビットセパレーション部で分離されたシステムビットデータ、パリティ１ビットデータ又はパリティ２ビットデータを順次選択するセレクタと、
   前記セレクタから順次出力されるシステムビットデータ、パリティ１ビットデータ又はパリティ２ビットデータに対するレートデマッチング処理を、前記レートデマッチング処理部により時系列的にシリアルに行うことを特徴とする請求項２又は３に記載のＨＳＤＰＡ受信機。
4. 送信側でファーストレートマッチング処理及びセカンドレートマッチング処理によりパンクチャ処理又はレペティション処理が行われた高速ダウンリンクパケットアクセス（ＨＳＤＰＡ）方式のデータを受信する受信機のレートデマッチング処理方法において、
   受信データの各ビットに対するファーストレートデマッチング処理とともに、該ファーストレートデマッチング処理から１ビット分遅れたタイミングでセカンドレートデマッチング処理を行い、
   前記受信データのビット毎のファーストレートデマッチング処理を、前記セカンドレートデマッチング処理で検出されるビット毎のデレペティション信号の出力時に停止し、前記受信データのビット毎のセカンドレートデマッチング処理を、ファーストレートデマッチング処理で検出されるビット毎のデパンクチャ信号の１ビット分遅延した信号の出力時に停止し、ファーストレートデマッチング処理とセカンドレートデマッチング処理とを同時に並行して行うことを特徴とするレートデマッチング処理方法。
5. 前記受信データを、システムビットデータ、パリティ１ビットデータ及びパリティ２ビットデータに分離し、該分離されたシステムビットデータ、パリティ１ビットデータ又はパリティ２ビットデータをセレクタにより順次選択し、該セレクタから順次出力されるシステムビットデータ、パリティ１ビットデータ又はパリティ２ビットデータに対し、前記ファーストレートデマッチング処理及びセカンドレートデマッチング処理を同時に並行して行うレートデマッチング処理を、時系列的にシリアルに行うことを特徴とする請求項４に記載のレートデマッチング処理方法。

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