JP2003198384A - 高速デパンクチャ回路 - Google Patents

Abstract

(57)【要約】 【課題】 処理遅延を短縮させる場合、入力側クロック
を出力側よりも低い周波数で動作させねばならず、タイ
ミングが不安定になり、複数パターンに対応させるのが
難しかった。 【解決手段】 シフトレジスタ１はパンクチャ処理され
た畳み込み符号データを順次シフトし、第一のカウンタ
３はこの入力数をカウントする。デコーダ４によりイネ
ーブル信号ｉが生成され、このイネーブル信号よりイネ
ーブルリタイミング信号ｊが生成される。リタイミング
信号ｊによりデパンクチャデータの挿入数を第二のカウ
ンタ６で計数し、この第二のカウンタ６のカウント値を
選択信号としてシフトレジスタ１の出力を順次選択す
る。データ挿入用セレクタ７は、シフトレジスタ１の出
力をイネーブル信号ｉにより切り替え、デパンクチャデ
ータを挿入して出力する。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、無線通信システム
などの変復調装置でパンクチャ処理された畳み込み符号
を復号化する前処理であるところのデパンクチャ処理回
路に関し、特に高速処理が必要で符号化率が変化する畳
み込み符号を処理するのに好適な回路に関する。 【０００２】 【従来の技術】従来、畳み込む符号化器によって符号化
されたデータに対してより高い符号化率を得るために、
いくつかの符号化ビットを省略して送信するいわゆるパ
ンクチャ処理が行われる。また、このパンクチャ処理さ
れた畳み込み符号を復号化する前処理として、省略され
たビットの位置にダミーデータを挿入するデパンクチャ
処理が行われている。図３に符号化率１／２、拘束長７
の符号化器の構成例を、図４にパンクチャ処理の模式図
を、そして図５にデパンクチャ処理の模式図をそれぞれ
示す。この例では、符号化率１／２の符号化データをパ
ンクチャ処理により符号化率３／４にして、これをデパ
ンクチャ処理している。一般的にデパンクチャ回路の構
成としては、カウンタと組合せ回路を用いた構成や、メ
モリを用いた構成などが周知である。以下、この二通り
の構成についてそれぞれ簡単に説明する。図６はカウン
タと組合せ回路からなる構成ブロック図であり、図７は
この動作を示すタイミング図である。これによれば、パ
ンクチャ処理された畳み込み符号データａ‘は、クロッ
ク制御回路１２より生成された書き込み用クロックｃ’
によりバッファ回路１１に書き込まれる。またクロック
制御回路１２では、読み出しクロックの基準となるクロ
ックｄ‘が生成され、カウンタ３およびデパンクチャイ
ネーブル・読出しクロック生成用デコーダ１３に出力さ
れる。クロック制御回路１２では、書き込み用クロック
ｃ’とこれより高い周波数の読み出し用基準クロックｄ
‘の最小公倍数の周波数を持つマスタークロックｂ’を
入力して、分周回路などによりこれらのクロックを生成
する。カウンタ３は、読み出し用基準クロックｄ‘によ
りインクリメントするカウンタであり、デコーダ１３で
はこのカウンタ値ｅ’により、デパンクチャデータを挿
入する位置でちょうどクロックが止まるように読み出し
用基準クロックｄ‘にゲートをかけて読み出し用クロッ
クｆ’としてバッファ回路１１に出力する。またデコー
ダ１３は、デパンクチャイネーブルｊ‘を生成してセレ
クタ７に出力する。セレクタ７では、読み出し用クロッ
クｆ’によりバッファ回路１１より読み出された読み出
しデータｈ‘とダミーデータｉ’を、デパンクチャイネ
ーブルｊ‘により切り替えて、デパンクチャデータを挿
入したデパンクチャ処理結果ｋ’として出力する。続い
てメモリを用いた方法を、図８に示す構成ブロック図
と、図９〜図１１に示すタイミング図を参照して説明す
る。パンクチャ処理された畳み込み符号データｎ‘は、
書込みアドレス発生回路２１から出力されるアドレス
ｓ’にしたがってメモリ２２に書き込まれていく。メモ
リ２２は２フレーム分の容量を有している。書込みアド
レス発生回路２１は、入力データイネーブルｍ‘が低電
位で入力データｎ’が有効であることを示すときはクロ
ックｐ‘によりインクリメントされ、高電位のときには
リセットされるカウンタである。この書込みアドレス発
生回路２１は、カウント値を下位アドレスとして、かつ
フレーム毎にレベルが反転する信号ｌ’をＭＳＢアドレ
スとして書き込みアドレスｓ‘を生成する。書き込みア
ドレスｓ’の生成タイミングは図１０に示した通りであ
る。入力データ数カウンタ３は、前述したカウンタと組
合せ回路により構成されるデパンクチャ回路におけるそ
れと同様、デパンクチャイネーブルｖ‘を生成するため
にクロックｐ’によりインクリメントされるカウンタで
あり、これはフレーム信号ｏ‘によりリセットされる。
デパンクチャイネーブル生成回路２４は、ＲＯＭなどの
記憶手段よりなり、あらかじめデパンクチャイネーブル
の信号波形パターンを複数記憶させておくことが可能で
ある。このデパンクチャイネーブル生成回路２４は、デ
パンクチャパターンインデックスｑ’によって、複数記
憶されているパターンの中から必要なパターンを参照
し、カウンタ値ｕ‘によりデパンクチャイネーブルｖ’
を生成して読出しアドレス発生回路２３およびデパンク
チャデータ挿入用セレクタ７に出力する。読出しアドレ
ス発生回路２３はフレーム信号ｏ‘でリセットされ、デ
パンクチャイネーブルｖ’が高電位の時にクロックｐ
‘によりインクリメントされるカウンタである。この読
出しアドレス発生回路２３のカウント値を下位アドレス
とし、かつフレーム毎レベル反転信号ｌを更に反転させ
たｒ’をＭＳＢアドレスとして読み出しアドレスｔを生
成する。書き込みアドレスのＭＳＢと読み出しアドレス
のＭＳＢの極性は言うまでもなく逆であるから、２フレ
ーム分あるメモリ領域を相互に交差してアクセスするこ
とになり、読み書きが衝突するおそれはない。読み出し
アドレスｔ‘に基づいてメモリ２２から読み出されたメ
モリ読み出しデータｗ’はデパンクチャデータ挿入用セ
レクタ７に入力され、デパンクチャイネーブルｖ‘が高
電位の時にはメモリ読み出しデータｗ’が、低電位の時
にはダミーデータｘ‘がそれぞれ選択され、デパンクチ
ャデータを挿入したデパンクチャ処理結果ｙ’として出
力される。デパンクチャイネーブルの生成から読み出し
アドレスの生成を経て、デパンクチャ処理結果が出力さ
れるに至るまでのタイミングは図１１に示した通りであ
る。 【０００３】 【発明が解決しようとする課題】カウンタと組合せ回路
で構成するデパンクチャ処理では、バッファ回路の書き
込み側と読み出し側のクロックのタイミングが不安定で
あり、デパンクチャ回路の出力側に対して入力側のデー
タを低い周波数で動作させなければならない。また、デ
パンクチャパターンが複数必要な場合、クロック制御回
路で生成するバッファ回路へのクロックの最小公倍数は
非常に高い周波数になり、実現するのは難しい。 【０００４】また、メモリを用いたデパンクチャ処理で
は、デパンクチャパターンをＲＯＭなどの記憶回路に保
持しているため、複数のパターンを持つことができ、符
号化率が変化する畳み込み符号に柔軟に対応できるが、
将来的なパターンの追加・変更を考えた場合、記憶回路
の内容や回路そのものを変更する必要がある。さらに。
１フレーム分のデータをメモリに一旦書き込んだ後、そ
のデータに対して読み出しを行っているため、デパンク
チャ処理結果が出力されるまで１フレームの処理遅延を
要するという課題があった。 【０００５】本発明は、これらの課題を解決するため
に、処理遅延を短縮し高速化処理が必要な回路に適用で
きると同時に、デパンクチャパターンを追加・変更する
場合にＲＯＭなどの記憶回路の内容や構成を変更するこ
となく、フレキシブルにパターン変更を行うことができ
るデパンクチャ回路を実現することを目的とする。 【０００６】 【課題を解決するための手段】以上の課題を鑑み本発明
の高速デパンクチャ回路は、パンクチャ処理された畳み
込み符号データに対してダミーデータを挿入していくデ
パンクチャ回路において、パンクチャ処理された畳み込
み符号データを入力し、該畳み込み符号情報を順次シフ
トするシフトレジスタと、前記シフトレジスタによるシ
フトと同時に前記畳み込み符号データの数をカウントし
ていく第一のカウンタと、あらかじめ与えられるデパン
クチャデータの挿入初期位置情報、挿入サイクル情報、
挿入数情報及び前記第一のカウンタのカウント値からデ
パンクチャイネーブル信号を生成するデパンクチャイネ
ーブル信号生成手段と、前記デパンクチャイネーブル信
号及び前記第一のカウント値によりデパンクチャイネー
ブルリタイミング信号を生成するデパンクチャイネーブ
ルリタイミング信号生成手段と、前記デパンクチャイネ
ーブルリタイミング信号によりインクリメントされ、前
記デパンクチャ挿入数情報を計数する第二のカウンタ
と、前記第二のカウンタのカウント値により、前記シフ
トレジスタによりシフトされた畳み込み符号情報を順次
選択出力させる第一のセレクタと、前記デパンクチャイ
ネーブル信号が有効である期間、前記第一のセレクタに
より順次選択出力された畳み込み符号データに対してダ
ミーデータを挿入するダミーデータ挿入手段とを備えて
なることを特徴としている。 【０００７】 【発明の実施の形態】以下、図面を参照して本発明の一
実施形態につき詳細に説明する。 【０００８】図１は、本発明のデパンクチャ回路の構成
を示すブロック図であり、本デパンクチャ回路はシフト
レジスタ１、シフトレジスタ出力選択レジスタ２，入力
データ数カウンタ３、デパンクチャイネーブル生成用デ
コーダ４、デパンクチャイネーブルリタイミング用Ｆ／
Ｆ５、デパンクチャデータ挿入数カウンタ６、およびデ
パンクチャデータ挿入用セレクタ１７により構成されて
いる。 【０００９】続いて、本デパンクチャ回路の動作を図１
および図２を参照して説明する。デパンクチャ処理され
た畳み込み符号データａは、シフトレジスタ１に入力さ
れ、データａに同期して入力されるクロックｂにより順
次シフトされる。一方、入力データ数カウンタ３はクロ
ックｂによってカウントし、入力データである畳み込み
符号データａの数をカウントし、そのカウント値ｈをデ
パンクチャイネーブル生成用デコーダ４に対して出力す
る。デパンクチャイネーブル生成用デコーダ４は、デパ
ンクチャデータ挿入初期位置ｃ、デパンクチャデータ挿
入サイクルｄ、入力データ数のカウンタ値ｈ、デパンク
チャデータ挿入数のカウント値ｋからデパンクチャイネ
ーブルｉを生成する。この生成過程は、まずデパンクチ
ャデータ挿入数のカウント値ｋが０の場合、すなわちデ
パンクチャデータがまだ挿入されていない状態におい
て、シフトレジスタ出力データ選択セレクタ１２は、パ
ンクチャ処理された畳み込み符号データａを選択し出力
する。 【００１０】デパンクチャイネーブル生成用デコーダ４
は、デパンクチャデータ挿入初期位置ｃを参照し、入力
データ数のカウンタ値ｈが、挿入初期位置ｃと等しくな
ったところでデパンクチャイネーブルｉを１クロックの
間、高電位にして出力する。デパンクチャイネーブルｉ
の出力中、デパンクチャデータ挿入用セレクタ１７はダ
ミーデータｍを選択出力する。また、この高電位のパル
スにより、入力データ数カウンタ３はリセットされる。 【００１１】デパンクチャイネーブルリタイミング用Ｆ
／Ｆ５は、デパンクチャイネーブルｉをリタイミングし
て出力し、デパンクチャデータ挿入数カウンタ６はこれ
をクロック信号としてインクリメントし、その結果デパ
ンクチャデータ挿入数のカウンタ値ｋは１となる。 【００１２】カウント値ｋが１の場合、シフトレジスタ
出力選択レジスタ２はシフトレジスタ１段目出力ｅを選
択出力する。デパンクチャデータ挿入用セレクタ１７
は、シフトレジスタ出力選択セレクタ２からのシフトレ
ジスタ１段目出力ｅを出力する。 【００１３】デパンクチャイネーブル生成用デコーダ４
は、デパンクチャデータ挿入数のカウント値ｋが１以降
はデパンクチャデータ挿入サイクルｄを参照する。入力
データ数のカウント値ｈが挿入サイクルｄを等しくなっ
たところで、デパンクチャイネーブルｉを１クロックの
間、高電位にして出力する。デパンクチャイネーブルｉ
の出力中、デパンクチャデータ挿入用セレクタ７はダミ
ーデータｍを選択して出力する。また、この高電位のパ
ルスにより、入力データ数カウンタ３がリセットされ
る。 【００１４】デパンクチャイネーブルリタイミング用Ｆ
／Ｆ５は、デパンクチャイネーブルｉをリタイミングし
て出力し、デパンクチャデータ挿入数カウンタ６はこれ
をクロック信号してインクリメントを行うので、デパン
クチャデータ挿入数のカウント値ｋが２となる。 【００１５】デパンクチャデータ挿入数のカウント値ｋ
が２の場合、シフトレジスタ出力選択セレクタ２は、シ
フトレジスタ２段目出力ｅを出力する。デパンクチャイ
ネーブル生成用デコーダ４は、デパンクチャデータ挿入
サイクルｄを参照して、カウンタ値ｈと等しくなったと
ころでデパンクチャイネーブルｉを１クロックの間、高
電位にして出力する。デパンクチャイネーブルｉの出力
中、デパンクチャデータ挿入用セレクタ７はダミーデー
タｍを選択して出力する。また、この高電位のパルスに
より、入力データ数カウンタ３はリセットされる。 【００１６】以降同様にして、デパンクチャデータ挿入
数カウンタ６をインクリメントしてシフトレジスタ１の
次段を選択し、デパンクチャデータ挿入用セレクタ７か
ら出力し、デパンクチャイネーブル生成用デコーダ４で
デパンクチャデータ挿入サイクルｄと入力データ数のカ
ウンタ値ｈとからデパンクチャイネーブルｉを生成し
て、デパンクチャデータ挿入用セレクタ７でダミーデー
タｍを選択して出力するという処理を、デパンクチャデ
ータ挿入数カウンタ６の値がデパンクチャデータを挿入
するべき数Ｎになるまで繰り返していく。こうして、パ
ンクチャ処理された畳み込み符号化入力データに対し、
ダミーデータを挿入したデパンクチャ処理結果が出力さ
れる。 【００１７】 【発明の効果】本発明の高速デパンクチャ回路では、入
力データに対して順次デパンクチャデータを挿入し、デ
パンクチャ処理結果を出力していくため、処理遅延を１
クロックにすることができると同時に、あらかじめ回路
内にデパンクチャパターンを保持させておく必要がなく
なり、デパンクチャパターンの追加・変更の際にも回路
の変更をすることなくフレキシブルに実現することがで
きる。

【図面の簡単な説明】 【図１】 本発明の高速デパンクチャ回路構成を示すブ
ロック図である。 【図２】 本発明の高速デパンクチャ回路の動作タイミ
ングを示す図である。 【図３】 符号化率１／２、拘束長７の符号化器の構成
図である。 【図４】 パンクチャ処理の説明図である 【図５】 デパンクチャ処理の説明図である。 【図６】 従来のデパンクチャ回路（カウンタ・組合せ
回路型）の回路構成図を示すブロック図である。 【図７】 従来のデパンクチャ回路（カウンタ・組合せ
回路型）の動作タイミングを示す図である。 【図８】 従来のデパンクチャ回路（メモリ型）の回路
構成を示すブロック図である。 【図９】 従来のデパンクチャ回路（メモリ型）につ
き、パンクチャ処理された畳み込み符号データｎ‘をメ
モリに書き込む動作タイミングを示す図である。 【図１０】 従来のデパンクチャ回路（メモリ型）につ
き、書き込みアドレスｓ‘の生成タイミングを示す図で
ある。 【図１１】 従来のデパンクチャ回路（メモリ型）につ
き、デパンクチャイネーブルの生成〜読出アドレスの生
成、デパンクチャ処理結果の出力の動作タイミングを示
す図である。 【符号の説明】 １ シフトレジスタ ２ シフトレジスタ出力選択レジスタ ３ 入力データ数カウンタ ４ デパンクチャイネーブル生成用デコーダ ５ デパンクチャイネーブルリタイミング用Ｆ／Ｆ ６ デパンクチャデータ挿入数カウンタ ７ デパンクチャデータ挿入用セレクタ １１ バッファ回路 １２ クロック制御回路 １３ デパンクチャイネーブル・読出しクロック生成
用デコーダ ２１ 書込アドレス発生回路 ２２ メモリ ２３ 読出アドレス発生回路 ２４ デパンクチャイネーブル生成回路

Claims (1)

1. 【特許請求の範囲】 【請求項１】 パンクチャ処理された畳み込み符号デー
   タに対してダミーデータを挿入していくデパンクチャ回
   路において、 パンクチャ処理された畳み込み符号データを入力し、該
   畳み込み符号情報を順次シフトするシフトレジスタと、 前記シフトレジスタによるシフトと同時に前記畳み込み
   符号データの数をカウントしていく第一のカウンタと、 あらかじめ与えられるデパンクチャデータの挿入初期位
   置情報、挿入サイクル情報、挿入数情報及び前記第一の
   カウンタのカウント値からデパンクチャイネーブル信号
   を生成するデパンクチャイネーブル信号生成手段と、 前記デパンクチャイネーブル信号及び前記第一のカウン
   ト値によりデパンクチャイネーブルリタイミング信号を
   生成するデパンクチャイネーブルリタイミング信号生成
   手段と、 前記デパンクチャイネーブルリタイミング信号によりイ
   ンクリメントされ、前記デパンクチャ挿入数情報を計数
   する第二のカウンタと、 前記第二のカウンタのカウント値により、前記シフトレ
   ジスタによりシフトされた畳み込み符号情報を順次選択
   出力させる第一のセレクタと、 前記デパンクチャイネーブル信号が有効である期間、前
   記第一のセレクタにより順次選択出力された畳み込み符
   号データに対してダミーデータを挿入するダミーデータ
   挿入手段とを備えてなることを特徴とする高速デパンク
   チャ回路。