CN100477080C - 制造半导体装置的方法 - Google Patents

制造半导体装置的方法 Download PDF

Info

Publication number
CN100477080C
CN100477080C CNB2006101515481A CN200610151548A CN100477080C CN 100477080 C CN100477080 C CN 100477080C CN B2006101515481 A CNB2006101515481 A CN B2006101515481A CN 200610151548 A CN200610151548 A CN 200610151548A CN 100477080 C CN100477080 C CN 100477080C
Authority
CN
China
Prior art keywords
photoresist
pattern
exposed
mask
hard mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2006101515481A
Other languages
English (en)
Other versions
CN1992155A (zh
Inventor
李晟求
郑载昌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1992155A publication Critical patent/CN1992155A/zh
Application granted granted Critical
Publication of CN100477080C publication Critical patent/CN100477080C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Materials For Photolithography (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本发明提供了一种制造半导体装置的方法，其包括在形成包含Si的光致抗蚀剂膜之后进行O2等离子体处理步骤。

Description

制造半导体装置的方法
技术领域
概括而言，本发明涉及一种制造半导体装置的方法。更具体而言，本发明涉及一种形成图案的方法，其可以克服制造半导体装置的光刻法(1ithography)的分辨率限制。
背景技术
最近已进行双重曝光法来形成半导体装置的精细图案，以克服曝光设备的分辨率限制。此常规方法描述如下。
参见图1a和1b，在半导体基板11上依序形成底层12、第一硬掩模层13、第一抗反射膜14、第一光致抗蚀剂膜15。使用第一曝光掩模16将整个表面的第一区域加以曝光，并且将曝光的光致抗蚀剂膜15显影以形成第一光致抗蚀剂图案15’。硬掩模层13通常是非晶碳层和无机硬掩模层所构成的双层。
参见图1c和1d，以第一光致抗蚀剂图案15’作为掩模来蚀刻第一抗反射膜14，由此形成第一抗反射图案14’。在以第一抗反射图案14’作为掩模来蚀刻第一硬掩模层13之后，形成第一硬掩模图案13’。
参见图1e和1f，在第一硬掩模图案13’上依序形成第二硬掩模层17、第二抗反射膜18、第二光致抗蚀剂膜19。使用第二曝光掩模20将整个表面的第二区域以与第一区域交错的方式加以曝光，并且将曝光的光致抗蚀剂膜19显影以形成第二光致抗蚀剂图案19’。第二硬掩模层17优选具有不同于第一硬掩模层13的蚀刻选择性。
参见图1g和1h，以第二光致抗蚀剂图案19’作为掩模来蚀刻第二抗反射膜18，由此形成第二抗反射图案18’。再以第二抗反射图案18’作为掩模来蚀刻第二硬掩模层17，遂形成第二硬掩模图案17’。
参见图1i，以第一和第二硬掩模图案13’、17’作为掩模来蚀刻底层12，藉以获得精细的图案12’。
然而，在上述的常规方法中，光致抗蚀剂膜、抗反射膜、硬掩模层必须分别涂覆和蚀刻两次，以便形成精细的图案。因此，整体工艺变得复杂，导致总生产率下降。
发明内容
在此揭示的是制造半导体装置的方法，其包括在包含硅(Si)的光致抗蚀剂膜上进行O2等离子体处理步骤。揭示的方法的优点在于：除了光致抗蚀剂膜以外，涂覆和蚀刻步骤只需要进行一次，故简化和减少了常规工艺的整体时间和成本。
为了更完全地了解本发明，应该参考以下详细说明和所附图式。虽然揭示的方法容许有各种形式的具体实施方式，但是图式所示范的(之后将会叙述)是本发明的特定具体实施方式；要理解的是本揭示内容乃示范性的，而并非要将本发明限制于在此所述和示范的特定具体实施方式。
附图说明
图1a到1i是示范形成半导体装置的常规方法的截面图解；
图2a到2h是示范形成半导体装置的本发明方法的截面图解。
【主要组件符号说明】
11半导体基板
12底层
12’底层图案
13第一硬掩模层
13’第一硬掩模图案
14第一抗反射膜
14’第一抗反射图案
15第一光致抗蚀剂膜
15’第一光致抗蚀剂图案
16第一曝光掩模
17第二硬掩模层
17’第二硬掩模图案
18第二抗反射膜
18’第二抗反射图案
19第二光致抗蚀剂膜
19’第二光致抗蚀剂图案
20第二曝光掩模
110半导体基板
120底层
120’底层图案
130硬掩模层
130’硬掩模图案
140抗反射膜
140’抗反射图案
150第一光致抗蚀剂膜
150’第一光致抗蚀剂图案
155包含SiO2的第一光致抗蚀剂图案
160第一曝光掩模
190第二光致抗蚀剂膜
190’第二光致抗蚀剂图案
200第二曝光掩模
具体实施方式
在此揭示的是制造半导体装置的方法，其包括在半导体基板上依序形成底层、硬掩模层、抗反射膜、包含Si的第一光致抗蚀剂膜。此方法也包括使用第一曝光掩模将第一光致抗蚀剂膜加以曝光和显影而形成第一光致抗蚀剂图案，以及在第一光致抗蚀剂图案上进行O2等离子体处理。此方法还包括在O2等离子体处理的第一光致抗蚀剂图案上形成第二光致抗蚀剂膜，以及使用第二曝光掩模将与第一光致抗蚀剂图案交错的区域加以曝光和显影，而形成第二光致抗蚀剂图案。此方法也包括以第一和第二光致抗蚀剂图案作为掩模来蚀刻抗反射膜，由此形成抗反射图案，并且以抗反射图案作为掩模来蚀刻硬掩模层而形成硬掩模图案，以及以硬掩模图案作为掩模来蚀刻底层，由此形成底图案。
根据所揭示的方法，第一光致抗蚀剂图案是使用包含硅元素的光致抗蚀剂膜所形成。然后，进行O2等离子体处理以氧化第一光致抗蚀剂图案里的硅，如此则第一光致抗蚀剂图案就不会在形成第二光致抗蚀剂膜之后的后续显影步骤中显影。硅存在的含量范围占第一光致抗蚀剂膜总重量的重量百分比大约为10wt％到大约40wt％，优选大约20wt％到大约30wt％。
在揭示的方法中，第二光致抗蚀剂膜可以使用与第一光致抗蚀剂膜相同或不同的材料来形成。不同的材料意指任何不含硅元素的光致抗蚀剂组成物，而不像第一光致抗蚀剂膜。第二光致抗蚀剂膜可以使用常规的光致抗蚀剂组成物来形成而无限制。
同时，对于包含硅元素的光致抗蚀剂组成物而言，可以使用任何常规的有机光致抗蚀剂组成物，其包括能够交联(cross-linking)的光致抗蚀剂聚合物、光酸产生剂、有机溶剂，而无限制。包含Si的光致抗蚀剂组成物还可以包括交联剂，以便在热处理时活化交联反应。
在此之后，揭示的制造半导体装置的方法会参考图2a到2h详细描述，图2a到2h是示范本方法的截面图解。
参见图2a和2b，在半导体基板110上依序形成底层120、硬掩模层130、第一抗反射膜140、第一光致抗蚀剂膜150。使用第一曝光掩模160将整个表面的第一区域加以曝光，以及将曝光的光致抗蚀剂膜150显影以形成第一光致抗蚀剂图案150’。第一光致抗蚀剂膜150包含硅(Si)，其含量范围优选占第一光致抗蚀剂膜150总重量的重量百分比为大约10wt％到大约40wt％。硬掩模层130通常是非晶碳层和无机硬掩模层所构成的双层。此外，曝光步骤的光源可以是任何能够提供光线波长小于400纳米的来源。具体而言，光源最好是选自由ArF(193纳米)、KrF(248纳米)、EUV(extreme ultraviolet、远紫外线)、VUV(vacuum ultraviolet、真空紫外线)、电子束、X射线、离子束所构成的组。在这些之中，优选为ArF、KrF或VUV，最优选则是ArF。曝光步骤通常是以大约每平方厘米70毫焦耳到大约每平方厘米150毫焦耳的曝光能量范围来进行，优选大约每平方厘米100毫焦耳，视光致抗蚀剂膜的类型而定。
参见图2c，在第一光致抗蚀剂图案150’上进行O2等离子体处理，以氧化当中包含的硅，由此形成包含SiO2的第一光致抗蚀剂图案155。
参见图2d和2e，在包含SiO2的第一光致抗蚀剂图案155上形成第二光致抗蚀剂膜190。使用第二曝光掩模200将整个表面的第二区域加以曝光(其交错于第一区域)，以及将曝光的光致抗蚀剂膜190显影以形成第二光致抗蚀剂图案190’。尽管有此蚀刻步骤，由于Si因O2等离子体处理而氧化成SiO2，故第一光致抗蚀剂图案155仍在。
参见图2f和2g，以第一和第二光致抗蚀剂图案155、190’作为掩模来蚀刻抗反射膜140，由此形成抗反射图案140’。在以抗反射图案140’作为掩模来蚀刻硬掩模层130之后，形成硬掩模图案130’。
参见图2h，以硬掩模图案130’作为掩模来蚀刻底层120，以及移除硬掩模图案130’，藉以获得精细的图案120’。
如上所述，揭示的制造半导体装置的方法包括在形成包含Si的光致抗蚀剂膜之后进行O2等离子体处理步骤。

Claims (9)

1.一种制造半导体装置的方法，此方法包括：
(a)在半导体基板上依序形成底层、硬掩模层、抗反射膜、包含Si的第一光致抗蚀剂膜；
(b)使用第一曝光掩模将第一光致抗蚀剂膜加以曝光和显影，而形成第一光致抗蚀剂图案；
(c)在第一光致抗蚀剂图案上进行O2等离子体处理；
(d)在O2等离子体处理的第一光致抗蚀剂图案上形成第二光致抗蚀剂膜，以及使用第二曝光掩模将相对于第一光致抗蚀剂图案的交错区域加以曝光和显影，而形成第二光致抗蚀剂图案；
(e)以第一和第二光致抗蚀剂图案作为掩模来蚀刻抗反射膜，由此形成抗反射图案；以及
(f)以抗反射图案作为掩模来蚀刻硬掩模层而形成硬掩模图案，并且以硬掩模图案作为掩模来蚀刻底层，由此形成底图案。
2.根据权利要求1所述的方法，其中第一光致抗蚀剂膜包括硅，其含量范围占第一光致抗蚀剂膜总重量的重量百分比为10wt％到40wt％。
3.根据权利要求1所述的方法，其中光源选自由193纳米的ArF、248纳米的KrF、远紫外线、真空紫外线、电子束、X射线、离子束所构成的组。
4.根据权利要求3所述的方法，其中光源是193纳米的ArF。
5.根据权利要求1所述的方法，其中硬掩模层是非晶碳层和无机硬掩模层所构成的双层。
6.根据权利要求1所述的方法，其中曝光步骤是以每平方厘米70毫焦耳到每平方厘米150毫焦耳的曝光能量来进行。
7.根据权利要求6所述的方法，其中曝光能量是每平方厘米100毫焦耳。
8.根据权利要求1所述的方法，其中第二光致抗蚀剂膜是使用与第一光致抗蚀剂膜相同或不同的材料所形成。
9.一种制造半导体装置的方法，此方法包括：
(a)在半导体基板上依序形成底层、抗反射膜、包含Si的第一光致抗蚀剂膜；
(b)使用第一曝光掩模将第一光致抗蚀剂膜加以曝光和显影，而形成第一光致抗蚀剂图案；
(c)在第一光致抗蚀剂图案上进行O2等离子体处理；
(d)在O2等离子体处理的第一光致抗蚀剂图案上形成第二光致抗蚀剂膜，并且使用第二曝光掩模将相对于第一光致抗蚀剂图案的交错区域加以曝光和显影，而形成第二光致抗蚀剂图案；
(e)以第一和第二光致抗蚀剂图案作为掩模来蚀刻抗反射膜，由此形成抗反射图案；以及
(f)以抗反射图案作为掩模来蚀刻底层，而形成底图案。
CNB2006101515481A 2005-12-28 2006-09-11 制造半导体装置的方法 Expired - Fee Related CN100477080C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR20050132110 2005-12-28
KR132110/05 2005-12-28
KR69760/06 2006-07-25

Publications (2)

Publication Number Publication Date
CN1992155A CN1992155A (zh) 2007-07-04
CN100477080C true CN100477080C (zh) 2009-04-08

Family

ID=38214314

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101515481A Expired - Fee Related CN100477080C (zh) 2005-12-28 2006-09-11 制造半导体装置的方法

Country Status (5)

Country Link
US (1) US7655568B2 (zh)
JP (1) JP4921898B2 (zh)
KR (1) KR100811431B1 (zh)
CN (1) CN100477080C (zh)
TW (1) TW200725695A (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7807336B2 (en) * 2005-12-28 2010-10-05 Hynix Semiconductor Inc. Method for manufacturing semiconductor device
US7959818B2 (en) * 2006-09-12 2011-06-14 Hynix Semiconductor Inc. Method for forming a fine pattern of a semiconductor device
KR100798738B1 (ko) * 2006-09-28 2008-01-29 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 제조 방법
KR100912959B1 (ko) * 2006-11-09 2009-08-20 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 제조 방법
KR100819673B1 (ko) * 2006-12-22 2008-04-04 주식회사 하이닉스반도체 반도체 소자 및 그의 패턴 형성 방법
KR100876816B1 (ko) * 2007-06-29 2009-01-07 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US8124323B2 (en) 2007-09-25 2012-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for patterning a photosensitive layer
US7935477B2 (en) * 2007-11-30 2011-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench
JP5192795B2 (ja) * 2007-12-06 2013-05-08 株式会社日立ハイテクノロジーズ 電子ビーム測定装置
JP2009283674A (ja) * 2008-05-22 2009-12-03 Elpida Memory Inc 半導体装置の製造方法
US8293460B2 (en) * 2008-06-16 2012-10-23 Applied Materials, Inc. Double exposure patterning with carbonaceous hardmask
KR101523951B1 (ko) * 2008-10-09 2015-06-02 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US8551689B2 (en) * 2010-05-27 2013-10-08 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices using photolithography
KR101658492B1 (ko) * 2010-08-13 2016-09-21 삼성전자주식회사 미세 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
KR101215645B1 (ko) * 2010-12-09 2012-12-26 에스케이하이닉스 주식회사 오버레이 버니어 마스크패턴과 그 형성방법 및 오버레이 버니어 패턴을 포함하는 반도체소자와 그 형성방법
CN103309165A (zh) * 2012-03-09 2013-09-18 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
KR101926418B1 (ko) * 2012-05-16 2018-12-10 삼성전자주식회사 반도체 소자의 제조 방법
KR102270137B1 (ko) * 2017-11-29 2021-06-28 삼성에스디아이 주식회사 패턴 형성 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5186788A (en) * 1987-07-23 1993-02-16 Matsushita Electric Industrial Co., Ltd. Fine pattern forming method
JPH04176123A (ja) * 1990-11-08 1992-06-23 Nec Corp 半導体装置の製造方法
US5667940A (en) 1994-05-11 1997-09-16 United Microelectronics Corporation Process for creating high density integrated circuits utilizing double coating photoresist mask
KR100206597B1 (ko) * 1995-12-29 1999-07-01 김영환 반도체 장치의 미세패턴 제조방법
KR19980028362A (ko) * 1996-10-22 1998-07-15 김영환 반도체소자의 미세 패턴 제조방법
KR19990061090A (ko) * 1997-12-31 1999-07-26 김영환 다층 레지스트 공정용 포토레지스트와 이를 이용한반도체 소자의 미세패턴 제조방법
JP2000077317A (ja) * 1998-09-03 2000-03-14 Sony Corp レジストパターン形成方法
US6140023A (en) * 1998-12-01 2000-10-31 Advanced Micro Devices, Inc. Method for transferring patterns created by lithography
US6586339B1 (en) 1999-10-28 2003-07-01 Advanced Micro Devices, Inc. Silicon barrier layer to prevent resist poisoning
US6534414B1 (en) 2000-06-14 2003-03-18 Integrated Device Technology, Inc. Dual-mask etch of dual-poly gate in CMOS processing
TWI245774B (en) * 2001-03-01 2005-12-21 Shinetsu Chemical Co Silicon-containing polymer, resist composition and patterning process
JP4342767B2 (ja) * 2002-04-23 2009-10-14 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
DE10223997A1 (de) * 2002-05-29 2003-12-18 Infineon Technologies Ag Verfahren zur Herstellung von Fotomasken für die Strukturierung von Halbleitersubstraten durch optische Lithografie
JP2004153073A (ja) 2002-10-31 2004-05-27 Renesas Technology Corp 半導体装置の製造方法
KR100971976B1 (ko) 2003-07-24 2010-07-22 주식회사 포스코 아연도금 강판 스트립의 표면조도 균일화 장치
KR100510558B1 (ko) * 2003-12-13 2005-08-26 삼성전자주식회사 패턴 형성 방법
KR100598105B1 (ko) * 2004-06-17 2006-07-07 삼성전자주식회사 반도체 패턴 형성 방법

Also Published As

Publication number Publication date
CN1992155A (zh) 2007-07-04
US7655568B2 (en) 2010-02-02
JP2007180489A (ja) 2007-07-12
JP4921898B2 (ja) 2012-04-25
TW200725695A (en) 2007-07-01
KR100811431B1 (ko) 2008-03-07
KR20070070036A (ko) 2007-07-03
US20070148983A1 (en) 2007-06-28

Similar Documents

Publication Publication Date Title
CN100477080C (zh) 制造半导体装置的方法
TW201800861A (zh) 微影圖案化方法
CN100477081C (zh) 制造半导体装置的方法
CN102466970A (zh) 带有拉链状机构的光刻胶及方法
EP2244127A1 (en) Fine pattern mask, method for producing the same, and method for forming fine pattern using the mask
US9058997B2 (en) Process of multiple exposures with spin castable films
CN100517562C (zh) 用于形成半导体器件的细微图案的方法
US6989219B2 (en) Hardmask/barrier layer for dry etching chrome films and improving post develop resist profiles on photomasks
US7807336B2 (en) Method for manufacturing semiconductor device
KR100415091B1 (ko) 미세패턴 형성 방법
DE102012107757B4 (de) Verfahren zum Herstellen einer lithographischen Maske
KR20090011933A (ko) 반도체 소자의 제조방법
US8679728B2 (en) Method for fabricating patterned layer
US20040058515A1 (en) Semiconductor device and a fabrication method thereof
KR100819647B1 (ko) 반도체 소자의 제조 방법
US7998658B2 (en) Pattern forming method
US20050277066A1 (en) Selective etch process for step and flash imprint lithography
Suhm et al. Contact printing to the 45-nm node using a binary mask and 248-nm lithography
KR100265361B1 (ko) 포토레지스트의 식각 선택비 개선방법
US20080206684A1 (en) Method for forming ring pattern
JPH08110630A (ja) グレーティングマスクの製造方法
KR20060070659A (ko) Ｂａｒｃ 실리레이션를 이용한 반도체 소자의 제조 방법
JP2001264998A (ja) 半導体装置の製造方法および有機反射防止膜組成物
KR20070122011A (ko) 반도체 소자의 제조 방법
KR20020043784A (ko) 반도체소자의 미세패턴 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090408

Termination date: 20130911