CN100431039C - 用于读取存储单元的读取电路 - Google Patents

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Abstract

一种读取电路包括第一和第二渥尔曼放大电路以及第一和第二电流镜。第一渥尔曼放大电路可连接到存储单元的位线，第二渥尔曼放大电路可连接到参考单元的参考位线。第一和第二渥尔曼放大电路的第一输出端子分别连接到第一和第二电流镜的第一端子。第一和第二渥尔曼放大电路的第二输出端子分别连接到第二和第一电流镜的第二端子。三态缓冲器耦合在第一和第二电流镜的第二端子之间，所述缓冲器具有位反相功能。

Description

用于读取存储单元的读取电路
发明领域
本发明涉及一种用于读取具有单个位线的存储单元和对应的参考单元的读取电路，还涉及一种包括具有存储单元和参考单元的存储器的集成电路。
背景技术
参考单元读取技术使用与解码块所选择的存储单元相同的非易失性存储单元，当被选单元可被写入或不写入(或者具有高或低门限)时，参考单元将始终被取消(低门限)。因此，读取电路会比较低门限单元(该单元则会汲取代表其物理特性的额定电流)与根据以前编程方式可能具有低或高门限的单元。显然，如果门限低，则被选单元将汲取与参考单元基本上相同的电流，如果门限高，则汲取的电流为零。在输出级，从门限的观点来看，读取电路根据被选单元与参考单元是相同还是不同而提供高或低逻辑值。
使用参考单元的典型普通读取系统以用于读取被选存储单元的值的读出电路来实施。两个解码器把与一组字线相连的存储单元连接到读出电路。与存储单元处的字线和第一解码器互连的位线与字线构成存储矩阵，允许被选存储单元直接电连接到读出电路以便读取。第二解码器也允许参考位线把参考存储单元直接电连接到读出电路。在读取过程中，解码器被设置为允许从公共字线上选择参考存储单元和被选存储单元。该技术的基本概念是比较所选的普通单元(可能具有高或低门限)与始终未使用、因而始终吸收其特定的额定电流的参考单元。
实际上，使用参考单元的读取技术并不是通过比较任一单元与单个参考单元来实现的，而是比较包含要读取的单元的位线与参考位线。
与读取差分单元(其中，数据值以其直接和互补形式存储在两个存储单元中)相比，采用利用参考单元的技术来读取的优势实质上在于，它占用较小的硅面积。
与这些单元的漏极相关联的结电容相加在一起，结果得到若干皮法的总的容性负载。显然，位线的高电容限制了任何基于从被选单元的漏极中产生的电压信号的放大(电压模式操作)的读取系统的读出速度。
因此，电流读出的备选方案是优选的。为识别数据值而设计的电路、即读出放大器应当具有低输入阻抗，并且响应电流而不是电压信号。此方法的优点实质上基于低输入阻抗，这使电流从单元进入读出放大器而位线中电压未受任何明显改变成为可能。通常，在这种情况下，在读取发生之前还执行“预充电”操作，以便在位线上获得最佳电压以执行从节点读取的操作。
单一位线存储器，例如ROM(只读存储器)，通常通过允许预充电的位线由某个单元电流放电来读出。当位线电压超过某个门限时，单元的状态、即数据被检测并沿着特定的定时路径输出。位线电压摆动大时，会导致相邻位线之间串扰，使得需要大的读出门限。然而，这将引起更进一步的较长延迟。为了可靠性方面的原因，到输出端子的数据路径必须通过结合延迟作为安全余量来精确地定时。
EP 0747903公开了一种用于读取基于参考单元技术的存储单元以及用于读取差分类型的存储单元的读取电路。该读取电路包含差分类型的结构，具有连接到一条电源线VDD的两个分支，每个分支在级联配置中包含电子开关和有源元件，该有源元件在反馈环路中连接到另一分支的有源元件，由此形成电压放大器。该读取电路还包括插在两个分支之间并且在反馈环路中连接到两个读出节点的平衡微开关。这两个读出节点分别连接到晶体管DL和DR，所述晶体管是为了对读出节点预充电而提供的。
读取电路的操作实质上是基于当被激活时锁定的高增益正反馈环路。
从US 6205070中已知一种电流读出放大器，它主要是为读取差分类型的存储单元而设计的，但是也可用于读取基于参考单元技术的存储单元。读出放大器包括两个各具有一对输出晶体管的分支，各个分支中的各个输出晶体管对的源极彼此相连，并且进一步分别耦合到位线和参考位线。各个分支中的所述输出晶体管对的栅极分别彼此相连。
读出放大器的第一和第二分支中的输出晶体管对的漏极耦合到输出缓冲器的第一分支，读出放大器的第二分支中的输出晶体管对的漏极耦合到所述输出缓冲器的第二分支。特别是，各分支的输出晶体管对的第一晶体管的漏极分别连接到第一和第二输出节点。各分支的输出晶体管对的第二晶体管的漏极经由第一和第二电流镜以交叉方式分别连接到第二和第一输出节点。
在工作中，各分支中的输出晶体管对接收作为栅源电压的信号，这些信号是由第一和第二位线之间的电流差决定的。从输出晶体管的漏极流出的电·流与第一和第二位线的电流之差成比例地变化。来自输出晶体管的电流直接流向输出节点。来自输出晶体管中的第二组晶体管的电流以交叉方式反射到输出节点。因此，从各节点流出的电流与流入另一节点的电流成比例。
第一和第二输出节点耦合到第一和第二下拉晶体管的栅极，其中下拉晶体管的漏极耦合到交叉耦合的反相器的输入端。
发明内容
本发明的一个目的是进一步改善具有单一位线的存储单元的读取。
此目的通过根据权利要求1的用于读取具有单一位线的存储单元和相应参考单元的读取电路以及根据权利要求6的包括具有存储单元和参考单元的存储器的集成电路来实现。
本发明基于使用具有第一和第二渥尔曼放大电路以及第一和第二电流镜的读取电路的思想。第一渥尔曼放大电路可连接到存储单元的位线，而第二渥尔曼放大电路可连接到参考单元的参考位线。
第一和第二渥尔曼放大电路的第一输出端子分别连接到第一和第二电流镜的第一端子。第一和第二渥尔曼放大电路的第二输出端子分别连接到第二和第一电流镜的第二端子。三态缓冲器耦合在第一和第二电流镜的第二端子之间，并且具有位反相功能。
三态缓冲器的使用代替例如下拉MOS晶体管是有利的，因为三态缓冲器能够对读取电路的输出节点上的电平变化更快地作出反应。读取存储单元的存取时间进一步减少，因为渥尔曼放大电路直接从位线和参考位线接收电流。三态输出缓冲器的使用进一步减少了存取时间，因为输出缓冲器是自行定时的，由此消除各种定时余量。三态输出缓冲器的内建电压门限另外还允许可靠地检测1或0，并进一步减小了读取电路对电源干扰、位线失配以及串扰的敏感性。所述读取电路特别适合单一位线存储器。
此外，从存储单元读取的数据仅被锁存在作为输出级的一部分的输出缓冲器中，使得甚至对于低电压也能实现快速可靠的读取操作。
在本发明的另一方面中，两个渥尔曼放大电路被修改为折叠式渥尔曼放大电路，它们各具有两个晶体管，这两个晶体管在其相应的源极互相耦合，其中第一和第二渥尔曼放大电路的公共源极可从位线和参考位线接收电流。因此，位线可连接到低阻抗，这可以极大地减小位线电压摆动。此外，渥尔曼放大电路直接从位线接收电流并且将它们转送到随后的电流镜。
在本发明的另一方面中，来自所述渥尔曼放大电路的所述第一和第二输出端子的输出之比被调整为1∶m，其中m大于或等于1，所述第一和第二电流镜电路配置成具有n∶1电流传递比，其中n大于或等于1。特别是，电流镜的电流传递因子n被选择为大于渥尔曼放大电路的输出因子。调节n大于m将提高读取电路对于位线失配和电源噪声的抵抗力，因为进入渥尔曼放大电路的来自位线与参考位线的电流之间的差异的影响将会减小。
在本发明的一个优选方面，三态缓冲器被配置为SRAM单元。SRAM单元作为输出缓冲器来使用将减小存取时间，因为它可以提供比可能具有与之耦合的某种容性负载的MOS晶体管更陡的开关边沿。
附图说明
现在参照附图来更详细地描述本发明，其中：
图1表示存储单元、参考单元以及相关读取电路的配置的原理框图，
图2表示基于根据图1的配置的标准电路功能的更详细框图，
图3表示根据图1的电流模式读出放大器的电路图，以及
图4表示根据图1的电流模式三态缓冲器的电路图。
具体实施方式
在图1中，表示了具有单一位线BL的存储单元12、带有参考位线BLR的相应参考单元13以及用于读取所述存储单元12和所述参考单元13的相关读取电路的配置。图1还表示了用于对位线BL预充电的第一预充电装置10以及用于对参考位线BLR预充电的第二预充电装置11。电流模式读出放大器14和电流模式三态缓冲器15构成读取电路。读出放大器14从位线BL和参考位线BLR接收电流作为输入信号，对这些电流执行读出操作，并且把读出结果输出到电流模式三态缓冲器15。电流模式三态缓冲器15比较从位线BL读出的电流与从参考位线BLR读出的参考电流。三态缓冲器15包括具有内建比较门限的电流-电压转换器电路，允许可靠地检测1或0，并且最后输出最终结果Q(数据输出)。
图2根据标准电路功能更详细地表示图1的配置。第一预充电装置10也经由位线BL连接到存储单元12，而第二预充电装置11经由参考位线BLR连接到参考单元13。图2还表示了第一和第二渥尔曼放大电路24和25、第一和第二电流镜26和27以及SRAM单元28。
第一渥尔曼放大电路24通过其输入端子24a从位线BL接收电流作为输入，第二渥尔曼放大电路25通过其输入端子25a从参考位线BLR接收电流作为输入。第一渥尔曼放大电路24的第一输出端子24b耦合到第一电流镜26的第一端子26a，第一渥尔曼放大电路24的第二输出端子24c耦合到第二电流镜27的第二端子27b，构成第一输出节点X。此外，第二渥尔曼放大电路25的第一输出端子25b耦合到第二电流镜27的第一端子27a，第二渥尔曼放大电路25的第二输出端子25c耦合到第一电流镜26的第二端子26b，构成第二输出节点Y。SRAM单元28耦合在第一和第二输出节点X、Y之间。单元28起到多谐振荡器的作用，并且根据输出节点X、Y的电压电平输出Q(数据输出)作为输出信号。
图3表示在根据图1的配置中的电流模式读出放大器14的CMOS电路实现。在第一分支中，存储单元12以NMOS晶体管N1来实现，N1接收字线激活信号WL作为栅极输入，其漏极耦合到VSS，其源极耦合到位线BL。位线BL还进一步经由用作第一预充电装置10的PMOS晶体管P1连接到电源电压VDD，而且连接到表示位线BL电容的电容CBL。在第二分支中，参考单元13以NMOS晶体管N2来实现，N2接收参考字线激活信号WLr作为栅极输入，其漏极耦合到VSS，其源极耦合到参考位线BL。参考位线BLR还经由用作第二预充电装置11的PMOS晶体管P2连接到电源电压VDD，并且连接到表示参考位线BLR电容的电容CBLr。
位线BL和参考位线BLR分别经由PMOS晶体管P3、P4耦合到第一和第二渥尔曼放大电路24、25，其中PMOS晶体管P3、P4的栅极分别连接到选择输入信号Ysel。第一渥尔曼放大电路24包括呈折叠式渥尔曼放大电路配置的形式的第一和第二输出PMOS晶体管P51、P52。它们的源极相互连接并且经由PMOS晶体管P3耦合到位线BL。第二渥尔曼放大电路25包括也是呈折叠式渥尔曼放大电路配置的形式的第三和第四输出PMOS晶体管P61、P62。它们的源极相互连接并且经由PMOS晶体管P4耦合到参考位线BLR。第一、第二、第三和第四输出晶体管的栅极彼此耦合并且进一步连接到PMOS晶体管P7的栅极，其中PMOS晶体管P7的栅极和漏极彼此耦合。PMOS晶体管P7的源极连接到电源电压VDD，而其漏极经由NMOS晶体管N3耦合到电压VSS，NMOS晶体管N3接收信号SAen作为栅极信号。信号SAen通过使PMOS晶体管P7导通来启用读出放大器。
第一、第二、第三和第四输出PMOS晶体管P51、P52、P61、P62的漏极构成输出端子RDL1、RDL2、RDLr1和RDLr2，分别对应于根据图2的第一和第二渥尔曼放大电路24、25的输出端子24b、24c、25b和25c。
图4表示包括电流-电压变换器和输出缓冲器的图1的电流模式三态缓冲器15的CMOS电路实现。
第二和第四输出晶体管P52、P62的漏极分别连接到第一和第二输出节点X、Y。第一和第三输出晶体管P51、P61的漏极以交叉方式分别经由第一和第二电流镜26、27耦合到第二和第一输出节点Y、X。第一电流镜26由NMOS晶体管N41、N52构成，第二电流镜27由NMOS晶体管N51、N42构成。输出节点X、Y分别经由NMOS晶体管N6、N7耦合到VSS，其中NMOS晶体管N6、N7的栅极相互连接并且耦合到信号OBen。利用信号OBen，通过使N6、N7截止来启用输出缓冲器。这允许节点X、Y上的电压从零建立。
单元电流、即来自位线BL的电流输入到第一渥尔曼放大电路24的第一和第二PMOS晶体管P51、P52的共同耦合的源极。参考单元电流、即来自参考位线BLR的电流输入到第二渥尔曼放大电路25的第三和第四PMOS晶体管P61、P62的共同耦合的源极。这是有利的，因为位线BL和参考位线BLR由此连接到低阻抗输入端子，这极大地减小了位线电压摆动。此外，单元电流直接由第一和第二渥尔曼放大电路24、25接收，并传递到后续电路。渥尔曼放大电路24、25配置成具有两个成比例的输出，比率为1∶m，即来自第一和第二渥尔曼放大电路24、25的第二输出端子24c、25c的输出信号是来自第一和第二渥尔曼放大电路24、25的第一输出端子24b、25b的输出信号的m倍，其中m大于0。来自渥尔曼放大电路24、25的第一和第二输出端子24b、24c、25b、25c的成比例的电流被输入到具有电流传递比n∶1的第一和第二电流镜26、27，其中n大于0。
当用于激活存储单元12和参考单元13的字线WL为低电平时，无电流从存储单元和参考单元流入位线BL和参考位线BLR。因此，第一和第二渥尔曼放大电路24、25都从第一和第二预充电装置10、11接收相应的电流，因为预充电装置10、11是相同规格的。对于所选的n大于m的情况，输出节点X、Y都被向VSS下拉，并且不影响SRAM单元28。调节n大于m具有正面效果：例如因位线失配或电源干扰而造成的、来自位线BL的电流与来自参考位线BLR的参考电流之间的差异将被吸收。因此，读取电路较少受到位线失配和电源噪声的影响。
当存储单元和参考单元由字线激活信号激活或启用时，单元电流会流入位线BL和参考位线BLR。进入第一和第二渥尔曼放大电路24、25的相应单元电流将会变化，使得输出节点X、Y中任一个将变为高电平，而另一个保持在低电平。因此，在输出节点X、Y上可获得三种状态，即，a)都为低电平，b)第一节点X为高电平而第二节点Y为低电平，以及c)第一节点X为低电平而第二节点Y为高电平。因此，实现了电流模式三态缓冲器。
SRAM单元28包括两个交叉耦合的反相器I1、I2以及两个串联耦合到反相器I1的输出端的输出反相器I3、I4。两个NMOS晶体管N82、N92的漏极以及两个其它NMOS晶体管N81、N91的漏极分别彼此耦合。反相器I5的输入端连接到NMOS晶体管N81、N91的共同耦合的漏极，输出端连接到NMOS晶体管N82、N92的共同耦合的漏极。NMOS晶体管N81、N92的源极以及NMOS晶体管N82、N91的源极彼此耦合并且分别耦合到反相器I1的输入和输出。
反相器I5与N82、N92一起使输出信号能够被反相，即位反相，由信号BI控制。
三态缓冲器15实现置位-复位锁存功能。这个功能可利用多谐振荡器、锁存器或SRAM单元来实现。
锁存三态缓冲器的使用不仅提高了读取电路的速度，而且更重要的是它在禁用读出放大器之后保持数据。
在具体实施例中，PMOS晶体管P1、P2具有3μm宽度，PMOS晶体管P3、P4具有10μm宽度，PMOS晶体管P51、P61具有4μm宽度，PMOS晶体管P52、P62具有8μm宽度，PMOS晶体管P7具有3μm宽度，NMOS晶体管N1具有0.5μm宽度，所有长度都为0.25μm。NMOS晶体管N3具有0.5μm宽度和1μm长度，NMOS晶体管N2具有0.5μm宽度和0.75μm长度。电容CBL和电容CBLr分别具有0.97-1.08皮法和1皮法的值。
此外，NMOS晶体管N41、N42、N6、N7具有0.5μm宽度，NMOS晶体管N42、N52具有1.2μm宽度，NMOS晶体管N81、N91具有3μm宽度，NMOS晶体管具有6μm宽度，所有长度都为0.25μm。反相器I1、I2、I3和I4的宽度/长度比分别为2/1、1/0.5、5/2.1和18/7.8。
采用上述宽度/长度比，确定以下对于各种电源电压的存取时间：
  V<sub>DD</sub>(V)   存取时间(ns)
  2.8   0.75
  2.5   0.8
  1.5   1.8
  1.2   3.0
  0.9   8.0
  0.6   可工作(80ns)
表1
从表1可以看出，电路对于甚至低于MOS阈值电压的电源电压仍能工作。
这个具体实施例的读取电路采用这样的规格，使得它在“1”和“0”状态下汲取存储单元电流的大约一半的电流。
上述读取电路的应用领域是独立的，并且包括具有单一位线的ROM、SRAM以及DRAM。
通过决不使用叠层式晶体管解决了低压工作的问题。

Claims (6)

1.一种用于读取具有单个位线的存储单元和相应的参考单元的读取电路，包括：
第一和第二渥尔曼放大电路(24；25)，各个电路分别具有输入端子(24a；25a)和两个输出端子(24b，24c；25b，25c)，所述第一渥尔曼放大电路(24)的所述输入端子(24a)连接到所述存储单元的位线，所述第二渥尔曼放大电路(25)的所述输入端子(25a)连接到相应的所述参考单元的参考位线，
第一和第二电流镜电路(26，27)，它们分别具有第一和第二端子(26a，26b；27a，27b)，
其中所述第一电流镜电路(26)的所述第一端子(26a)耦合到所述第一渥尔曼放大电路(24)的第一输出端子(24b)，而所述第一电流镜电路(26)的所述第二端子(26b)耦合到所述第二渥尔曼放大电路(25)的第二输出端子(25c)，
其中所述第二电流镜电路(27)的所述第一端子(27a)耦合到所述第二渥尔曼放大电路(25)的第一输出端子(25b)，而所述第二电流镜电路(27)的所述第二端子(27b)耦合到所述第一渥尔曼放大电路(24)的第二输出端子(24c)，
三态缓冲器(28)，耦合在所述第一和第二电流镜电路(26，27)的所述第二端子(26b，27b)之间，其中所述三态缓冲器(28)具有位反相功能。
2.如权利要求1所述的读取电路，其特征在于：
所述第一和第二渥尔曼放大电路(24，25)是折叠式渥尔曼放大电路，它们各具有两个晶体管，这两个晶体管在其相应的源极耦合，其中所述第一渥尔曼放大电路(24)的所述输入端子(24a)耦合到所述第一渥尔曼放大电路(24)的所述晶体管的所述源极，其中所述第二渥尔曼放大电路(25)的所述输入端子(25a)耦合到所述渥尔曼放大电路(25)的所述晶体管的所述源极。
3.如权利要求1所述的读取电路，其特征在于：
来自所述渥尔曼放大电路(24，25)的所述第一和第二输出端子(24b，24c；25b，25c)的输出之比被调整为1∶m，其中m大于或等于1，以及
所述第一和第二电流镜电路(26，27)配置成具有n∶1电流传递比，其中n大于或等于1。
4.如权利要求3所述的读取电路，其特征在于：
所述电流镜电路(26，27)的电流传递因子n大于所述渥尔曼放大电路(24，25)的输出比例因子m。
5.如权利要求1所述的读取电路，其特征在于：
所述三态缓冲器(28)被配置为SRAM单元。
6.一种集成电路，它包括具有存储单元和参考单元的存储器，其中包括：
存储位线(BL)，
至少一个参考位线(BLR)，
至少一个根据权利要求1到5中任一项所述的读取电路，
其中第一渥尔曼放大电路(24)的输入端子(24a)耦合到所述存储位线(BL)，第二渥尔曼放大电路(25)的输入端子(25a)耦合到所述参考位线(BLR)。
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