CN100424869C - 半导体器件、晶片及其设计和制造方法 - Google Patents
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Abstract
扩大互连的工艺裕度，以最小化在扫描型曝光设备的扫描移动期间产生的振动的影响。在半导体器件中，在包括最窄的互连或互连之间最窄的间隔的互连层中，以相同的取向布置处理大量的数据的互连，即经常使用的互连，使得互连的纵向对准扫描型曝光设备的扫描方向。因而，用图形的纵向对准振动方向能够最小化由振动引起的位置偏差。
Description
本申请基于日本专利申请No.2004-283432，其内容在此作为参考引入。
技术领域
本发明涉及半导体器件、晶片以及设计和制造半导体器件的方法，特别涉及包括两层或更多层的多层互连结构的半导体器件，其在包括最窄的互连或互连之间最窄的间隔的互连层中的互连布局上具有独特的特征，涉及用于制造该半导体器件的晶片，以及涉及设计和制造半导体器件的方法。
背景技术
ASIC(专用集成电路)中的宏模块(macroblock)包括三个功能单元，即I/O(输入/输出)单元、门阵列单元和PLL(锁相环)。门阵列单元包括多个基本胞元，每个基本胞元由一对P-MOS晶体管和N-MOS晶体管构成。这种基本胞元通常称作原始胞元。I/O单元由发送和接收标准化信号的外围I/O构成。
图11是示出了流行的ASIC器件的结构的示意平面图，包括宏模块的布局。
该器件包括布置在外围区域中作为输入/输出接口的I/O模块1101。在该器件的内部区域中，布置原始模块1102、1103，并且原始模块1103包括作为存储器的SRAM 1104。大部分现行器件具有包括两级的高速SRAM和高密度SRAM的SRAM 1104。
在原始模块中，采用包括两层或更多层的多层互连结构用于原始胞元的互连。在下面将参考一些附图介绍在ASIC器件中的多层互连。
图12是示出了在图11所示的ASIC器件的原始模块1102中的区1105的放大平面图。图12仅描绘了原始胞元、第二金属互连层(在下文中，互连层M2)和第三金属互连层(在下文中，互连层M3)，省略其余互连层。
在每个器件中，由N-MOS晶体管1201和P-MOS晶体管1202构成的原始胞元1203的尺寸，称为胞元高度1204，它是一个重要指标。因为胞元高度1204确定晶体管的驱动能力，所以胞元高度1204是应该优化设计的基本单元。胞元高度1204由晶体管的基本尺寸乘以整数或大约50nm的I/O宏宽度1205除以整数确定。
互连层M2包括电源线1206和信号线1207，互连层M3包括电源线1208和信号线1209。原始模块中的互连线主要包括电源线、时钟分枝系统定时(clock tree system timing)互连、信号传输互连和用作功能器件的局部互连，这是确定布局效率的主要因素。
图13是图12所示的原始胞元1203的放大局部图。图13仅描绘了原始胞元1203、第一金属互连层(在下文中，互连层M1)和互连层M2，省略其余互连层。在原始胞元1203中，分别穿过P-MOS晶体管1201和N-MOS晶体管1202布置作为互连层M2的电源线的VDD1301和VSS 1302。第一金属互连(在下文中，M1互连)1303通过过孔1304连接到互连层M2的电源网孔(mesh)。M1互连包括精细地分开的电源线，并且通常称作局部互连。
图14是示出了包括原始胞元的双级反相器的结构的示意图。图14仅描绘了包括P-MOS晶体管1401和N-MOS晶体管1402的扩散层1403、栅电极1404和M1互连1406，省略了其余互连层。
栅电极1404除了作为P-MOS晶体管1401和N-MOS晶体管的栅电极之外还作为互连。扩散层1403通过M1互连1406和接触1405的局部互连从VDD或VSS接收电力。
上述是图12到14所示的ASIC器件中的多层互连结构的概况。以下段落包含制造包括如上构造的三级互连层的ASIC器件的方法。
图15A到15F是用于说明包括三级互连层的ASIC器件的制造方法的示意剖面图。
首先参考图15A，通过已知的光刻和离子注入工艺在P型硅衬底1501上形成N型源区1502和N型源漏区1503、栅绝缘层1504和栅电极1505，并且进行CVD(化学气相淀积)工艺以在整个衬底上形成由硅氧化物层构成的第一层间介质1506。如此形成的多个MOS晶体管通过后续步骤。
参考图15B，通过光刻在第一层间介质1506中形成过孔，之后用钨(W)填满过孔，由此形成栓塞导体1507。
进行到图15C，通过CVD形成由硅氧化物层构成的绝缘层1508，然后在绝缘层1508上期望的位置处，通过光刻以预定图形形成互连沟槽1509。
然后参考图15D，包括互连沟槽1509的整个绝缘层1508上，通过CVD形成铜(Cu)或铝(Al)构成的导体层1510。
在图15E，进行CMP(化学机械抛光)工艺，用于平面化第二层间介质1508的表面。当完成CMP工艺时，在第二层间介质1508上期望的位置处以带状得到镶嵌(Damascene)结构的M1互连。
之后重复与对应于图15A到15E的步骤相似的步骤，以实现图15F所示结构。具体地，在互连层M1 1511上形成第二层间介质1512、互连层M2 1513、第三层间介质1514、互连层M3 1515和第四层间介质1516。第四层间介质1516用来保护MOS晶体管不受环境大气的影响。最后，形成电极1517，由此完成包括三级互连层的半导体器件的制作。
以下段落介绍在上述制造方法中采用的光刻工艺。
半导体器件的曝光技术已经随着器件的微型化(micronization)一起变革，如在非专利文献1和2中所述。曝光方法也已经从反复缩小晶片上的不同位置上的分划板(reticle)的投影的“步进&重复(step& repeat)”方法转变到使分划板与晶片相对移动用于曝光的扫描法。这是因为步进器型曝光设备不再能满足器件的电路图形不断微型化引起的苛刻的要求。而且，除了光源的更短波长和更高的数值孔径之外，当曝光100nm或更小尺寸的图形时，扫描型曝光设备的发展已经能够满足尺寸和重叠(overlay)所要求的精度。
图16是示出了流行的扫描型曝光设备的示意侧视图。
光源1601发出的波长1.725nm的ArF(氟化氩)光束通过分划板1602投射到晶片1603上。通过两个透镜系统1604、1605，在分划板上描绘的图形尺寸缩小到四分之一。分划板扫描台1606和晶片扫描台1607同步扫描，并且控制相对位置偏差。在步进器型曝光设备中，由于依次曝光整个图形，所以在曝光期间工作台是不动的。相反，在扫描型曝光设备中，图形是在为了扫描而移动工作台的同时实时曝光的。
图17A和17B是示出了在步进器型曝光设备和扫描型曝光设备中，透镜与曝光区域之间的位置关系的示意平面图。
如图17A所示，在步进设备中，曝光区域1702包含在透镜1701中，从而利用透镜1701的主要部分来曝光。相反，在图17B所示的扫描设备中，在透镜1703的适当位置提供缝1704，以便利用该部分扫描来覆盖曝光区域1705。该方法允许仅利用透镜的像差最小的部分来曝光，由此提供出色的曝光特性。
[非专利文献1]Tatsuhiko HIGASHIKI，“Photolithography：PracticalFundamentals and Challenges”，ED Research Co.，Ltd.，July 1，2002
[非专利文献2]Tatsuhiko HIGASHIKI，“Photolithography II：Measurement and Control”，ED Research Co.，Ltd.，June 10，2003
如上所述，由于扫描型曝光设备的更高的曝光特性，使其成为现在不可缺少的满足精细的互连规格的曝光设备。
然而，扫描型曝光设备并不是没有缺陷，例如，因为曝光与扫描并行进行，所以在用于扫描的移动期间对振动敏感。在该状态下的精度称作“同步准确度”。由分划板上的缝相对于晶片的相对行程距离的平均(MEAN)值与行程距离的MSD(移动标准偏差)确定同步准确度。
图18是示出了由分划板的相对运动产生的位置偏差的示意图。
为了说明，假定在扫描期间，在分划板上的缝1801移动到位置1802。由于振动或其它原因，缝实际到达的位置可能偏离为位置1803或位置1804。在这些情况下的行程距离(1805、1806)分别包括相对于平均距离1807的偏差1808、1809。偏差的波动由行程距离的MSD表示。偏离标准值的行程距离的平均值越大，图形重叠准确度变得越低，当行程距离的MSD变得越大时，图像对比度变得越低。由振动引起的同步准确度的该问题是只有扫描型曝光设备才有的，对于步进型曝光设备没有观察到。
为了改善同步准确度，限制振动是可以采用的措施之一。振动不仅包括由设备之外的因素产生的外部振动，而且包括由已经提及的扫描移动产生的振动。对于限制由扫描移动产生的振动，过度的限制将影响设备的规格，因为问题涉及制造100nm数量级(scale level)的互连。简言之，设备的期望生产能力与同步准确度是需要折中的因素。
此外，用于形成100nm数量级的互连的微光刻(microlithography)引起了分划板上的掩模图形的尺寸波动相对于曝光图形波动变为非线性的现象。这被称作掩模尺寸波动与晶片尺寸波动之间的MEEF(掩模误差增强因子)。如图17B所示，在扫描设备中，曝光光线仅经过透镜的一部分。这导致部分相干曝光，从而在分辨率极限上，降低了晶片上形成的图形图像的对比度。在MEEF与掩模图形之间，可以看出大体趋势是微型化的发展导致MEEF的增加，这反过来增加了抗蚀图形尺寸波动。
在1/4缩小比的扫描型曝光设备中，当转移(transfer)到晶片上时，分划板上的图形尺寸缩小到1/4。当MEEF是1时，在分划板上10nm的尺寸波动在晶片上缩小到2.5nm。另一方面，当MEEF是5时，波动扩大到12.5nm。
如上所述，基于MEEF的来自聚焦波动的误差结果使在100nm数量级的微光刻中建立尺寸预算产生重大的困难。这使得同步准确度的问题更加复杂，由此增加了提高同步准确度的重要性。
发明内容
鉴于上述问题，构思了本发明，目的是提供抗扫描移动期间产生的振动从而最小化尺寸波动的半导体器件和晶片、以及设计和制造这种半导体器件的方法。
在该半导体器件中，优选地在包括最窄的互连或互连之间最窄的间隔的互连层中，以相同的取向布置处理大量的数据的互连(经常使用的互连)，使得互连的纵向对准扫描型曝光设备的扫描方向。这也适用于包括多个半导体器件的晶片中的每个半导体器件。
因此，提供一种半导体器件，包括：
位于半导体衬底上的多个芯片；
经由绝缘层分别位于芯片上的多个互连层；
其中在多个互连层中的包括最窄的互连或互连之间的最窄的间隔的互连层中，经常使用的互连的纵向对准制造半导体器件所采用的曝光设备的晶片台的扫描方向。
这里，在完成的半导体器件包括矩形芯片(管芯)的情况中，制造半导体器件所采用的曝光设备的晶片台的扫描方向通常平行于芯片的纵向侧面。
本发明还提供一种半导体器件，包括：
位于半导体衬底上的多个芯片；
分别位于芯片上的第一互连层，经由一绝缘层连接芯片；
分别位于第一互连层上的第二互连层，经由一绝缘层连接第一互连层；以及
分别位于第二互连层上的第三互连层，经由一绝缘层连接第二互连层；
其中在第一互连层中经常使用的互连的纵向对准制造半导体器件所采用的曝光设备的晶片台的扫描方向。
本发明还提供一种半导体器件，包括与外部器件交换信号的I/O单元，以及处理该信号的逻辑单元，逻辑单元包括两个或更多逻辑模块，在该逻辑模块中有规律地排列由一对P-MOS晶体管和N-MOS晶体管构成的多个基本胞元，使得基本胞元在各逻辑模块中具有一致的尺寸；
其中在逻辑模块中的至少一个中连接基本胞元的多个互连层中的包括最窄的互连或互连之间的最窄的间隔的第一互连层中，经常使用的互连的纵向对准制作半导体器件所采用的曝光设备的晶片台的扫描方向。
本发明还提供根据上述的半导体器件，其中在构成基本胞元的P-MOS晶体管或N-MOS晶体管的扩散层比经由绝缘层位于第一互连层上的第二互连层中的电源线之间或参考电位互连之间的间隔更短的逻辑模块中，经常使用的互连的纵向对准晶体管的扩散层的纵向。
本发明还提供根据上述的半导体器件，其中在构成基本胞元的晶体管的扩散层比经由绝缘层位于第一互连层上的第二互连层中的电源线之间或参考电位互连之间的间隔更长的逻辑模块中，经常使用的互连的纵向垂直于晶体管的扩散层的纵向。
此外，本发明提供根据上述的半导体器件，其中与第一互连层中的经常使用的互连垂直的互连的宽度或互连之间的间隔比经常使用的互连的宽度或经常使用的互连之间的间隔更宽。
此外，本发明提供根据上述的半导体器件，其中经常使用的互连的最小宽度不宽于0.15μm。
此外，本发明提供根据上述的半导体器件，其中经常使用的互连之间的最小间隔不宽于0.15μm。
另外，本发明提供根据上述的半导体器件，其中经常使用的互连之间的最小间隔不大于0.3μm。
根据本发明的另一个方面，提供沿圆形的圆周边缘具有切割部分或取向平面的晶片，其中在包括最窄的互连或互连层之中互连之间的最窄间隔的互连层中，经常使用的互连的纵向垂直于沿其布置了切割部分或取向平面的切线。
根据本发明的再一个方面，提供设计半导体器件的方法，该半导体器件包括在其中交替布置了多个P-MOS晶体管和N-MOS晶体管的多个电路模块，该方法包括：在电路模块中的至少一个中连接P-MOS晶体管和N-MOS晶体管的互连层之中的包括最窄互连或互连之间的最窄间隔的第一互连层中，设置经常使用的互连的纵向对准制作半导体器件所采用的曝光设备的晶片台的扫描方向。
本发明还提供设计根据上述的半导体器件的方法，包括在第一互连层中设置与经常使用的互连垂直的互连的宽度或互连之间的间隔比经常使用的互连的宽度或经常使用的互连之间的间隔更宽。
根据本发明的另一方面，提供设计半导体器件的方法，该半导体器件包括在其中交替布置多个P-MOS晶体管和N-MOS晶体管的多个电路模块、以及连接P-MOS晶体管和N-MOS晶体管的多个互连层，该方法包括：
将由P-MOS晶体管和N-MOS晶体管构成的原始胞元的设计高度与在多个互连层之中的从衬底开始构成第二层的第二互连层中的电源网孔之中的间隔进行比较；
布置具有比电源网孔中的间隔高的设计高度的原始胞元，使得原始胞元的高度方向对准制作半导体器件所采用的曝光设备的晶片台的扫描方向；以及
布置具有比电源网孔中的间隔低的设计高度的原始胞元，使得原始胞元的高度方向变为垂直于扫描方向。
根据本发明的另一个方面，提供制造半导体器件的方法，该半导体器件包括在其中交替布置多个P-MOS晶体管和N-MOS晶体管的多个电路模块，以及连接P-MOS晶体管和N-MOS晶体管的多个互连层，该方法包括：
在电路模块中的至少一个中原始胞元高于多个互连层之中从衬底开始构成第二层的第二互连层中的电源网孔之中的间隔的情况下，在由P-MOS晶体管和N-MOS晶体管构成的原始胞元被布置为原始胞元的高度方向对准制作半导体器件所采用的曝光设备的晶片台的扫描方向的同时，进行曝光。
根据本发明的另一方面，提供制造半导体器件的方法，该半导体器件包括在其中交替多个P-MOS晶体管和N-MOS晶体管的多个电路模块，以及连接P-MOS晶体管和N-MOS晶体管的多个互连层，该方法包括：
在电路模块中的至少一个中原始胞元低于多个互连层之中从衬底开始构成第二层的第二互连层中的电源网孔之中的间隔的情况下，在由P-MOS晶体管和N-MOS晶体管构成的原始胞元被布置为原始胞元的高度方向变为垂直于制作半导体器件所采用的曝光设备的晶片台的扫描方向的同时，进行曝光。
根据本发明，在包括多层互连结构的半导体器件中，在包括最窄的互连或互连之间最窄的间隔的互连层中，处理大量数据的互连(经常使用的互连)的纵向对准扫描型曝光设备的扫描方向。这种排列将振动的方向与图形的纵向对准，由此最小化由振动所引起的图形的偏差。处理大量数据的互连通常具有较大的图形长宽比，因此在互连的纵向上降低了MEAN和MSD值，其中相邻图形之间的裕度沿该纵向更难以保证，这有利于保证更大的工艺裕度。
附图说明
由以下结合附图的说明中，本发明的上述和其它目的、优点和特征将更加显而易见，其中：
图1A和1B是在不同MSD值下扫描曝光之后获得的互连的照片；
图2A和2B是用于说明分划板扫描方向和抗蚀形状之间的关系的示意图；
图3是示出了根据本发明第一实施例的半导体器件的多功能逻辑模块的互连层M1的一部分的放大的示意图；
图4是示出了根据本发明第一实施例的半导体器件的高性能逻辑模块的互连层M1的一部分的放大示意图；
图5是用于比较根据本发明第一实施例的半导体器件的TEG与现有半导体器件的TEG之间的缺陷率的线图；
图6是示出了根据本发明第二实施例的半导体器件的多功能逻辑模块的互连层M1的一部分的放大示意图；
图7是示出了根据本发明第二实施例的半导体器件的高性能逻辑模块的互连层M1的一部分的放大示意图；
图8是用于比较根据本发明第一实施例的半导体器件的TEG与本发明第二实施例的半导体器件的TEG之间的缺陷率的线图；
图9是示出了根据本发明实施例的半导体器件的互连的最窄设计宽度与产量改进之间的相关性的线图；
图10包括示出了在其上提供半导体器件的晶片与扫描方向之间的关系的示意图；
图11是示出了流行的ASIC器件结构的示意平面图；
图12是示出了图11所示的ASIC器件的原始模块1102中的区1105的放大平面图；
图13是图12所示的原始胞元1203的放大局部图；
图14是示出了包括原始胞元的双级反相器的结构的示意图；
图15A到15F是用于说明包括三级互连层的ASIC器件的制造方法的示意剖面图；
图16是示出了流行的扫描型曝光设备的示意侧视图；
图17A和17B是示出了在步进器型曝光设备和扫描型曝光设备中透镜与曝光区域之间的位置关系的示意平面图；以及
图18是显示由分划板的相对运动产生的位置偏差的示意图。
具体实施方式
现在将参考说明性的实施例在此介绍本发明。本领域的技术人员将认识到，使用本发明的讲解可以实现许多替代实施例，并且本发明不局限于用于说明目的说明的实施例。
为了扩大扫描型曝光设备的工艺裕度，本发明人已经对互连与振动之间，换句话说，互连与扫描方向之间的关系上进行了深入研究。
图1A和1B是在不同MSD值下扫描曝光之后获得的互连的照片。图1B包括表示具有与扫描方向对准的纵向的互连(在下文中，纵向互连)的照片，而图1A包括表示具有设置为垂直于扫描方向的纵向的互连(在下文中，横向互连)的照片。MSD值分别对于上列设置为20，对于下列设置为15。图1A所示的横向互连通常具有较低的图形反差值，其通过将MSD值从15增加到20而变得更加突出。另一方面，图1B所示的纵向互连比横向互连具有高的反差值，并且即使将MSD值从15增加到20，图形形状看起来也基本上相同。
以下参考相关的附图给出这种现象的原因。
图2A和2B是用于说明分划板扫描方向和抗蚀形状之间的关系的示意图。在此提到的扫描方向表示工作台移动的方向。
图2A描绘了纵向互连的缝和抗蚀剂的形状。位于分划板上的缝201的行程引起由根据移动方向上的振动的MEAN值和MSD确定的偏差202。在该状态下曝光的抗蚀剂203呈现自设计尺寸在振动方向上延伸的外形。
图2B描绘了横向互连的缝和抗蚀剂的形状。位于分划板上的缝204的行程引起由根据移动方向上的振动的MEAN值和MSD确定的偏差205。在该状态下曝光的抗蚀剂206呈现自设计尺寸在振动方向上延伸的外形。
从图2A和2B的比较可见，即使在相同的同步准确度下形成，但横向互连也表现出较大的图形外形的变化。此外，图形宽度的增加将分划板上的互连之间的原始间隔207减少到晶片上的互连之间的间隔208，由此不能保证互连之间足够的空间。当例如在图13所示的互连层M1中发生该现象时，互连之间不足的间隔可以引起其间的短路，以由此产生有缺陷的器件。
当认识到互连的纵向与扫描方向之间的这种关系时，本发明人研究了至今没有具体定义的互连的取向，以在ASIC器件的互连设计中引入该观点。
如已参考图11所述，流行的ASIC包括几个原始模块1102、1103，每个原始模块具有独特的特征。根据各模块的特征，提供各种胞元高度(图12中的1204)。原始模块可以大致地分类为多功能逻辑模块和高性能逻辑模块。
在多功能逻辑模块中，胞元高度通常小于电源线之间的间隔，这促使利用在胞元之间提供连接的互连。因此，在这种情况下，互连用来连接经常使用的胞元，并且垂直于胞元高度方向布置该互连。
相反，在高性能逻辑模块中，大部分胞元要求大驱动能力，由此往往使胞元高度更高。因此，胞元高度往往大于电源线之间的间隔，并且平行于胞元高度方向布置经常使用的互连。
经常使用的互连的纵向被称作互连的主要长度方向，并且根据原始胞元的布局确定。
根据迄今取得的发现，本发明人设计了半导体器件，从而互连的主要长度方位对准曝光设备的扫描方向，以便扩大工艺窗口。
在下文中，参考相关的附图介绍本发明的第一实施例。
图3是示出了根据本发明第一实施例的半导体器件的多功能逻辑模块的互连层M1的一部分的放大示意图。在X方向和Y方向上，最小互连宽度301和互连之间的最小间隔302是90nm。在完成的半导体器件包括矩形芯片(管芯)的情况下，制造半导体器件而采用的曝光设备的晶片台的扫描方向通常平行于芯片的纵向侧面。并且这种扫描方向对应于图3中的Y方向。
这种高密度原始胞元比电源网孔之中的间隔具有更低的高度。当胞元高度低于电源网孔的间隔时，优选地布置胞元高度方向对准图3中的X方向。该方向垂直于连接胞元的互连的延伸。该排列设置互连的主要长度方向对准Y方向，从而在Y方向上进行扫描。
图4是示出了根据本发明第一实施例的半导体器件的高性能逻辑模块的互连层M1的一部分的放大示意图。在图3所示的X方向和Y方向上，最小互连宽度401和互连之间的最小间隔402是90nm。在图4中，晶片台的扫描方向也是Y方向。
在高性能逻辑模块中，胞元高度通常高于电源网孔之中的间隔。在这种情况下，优选地布置胞元高度方向对准图4中的Y方向。该排列设置互连的主要长度方向也对准Y方向，从而在Y方向上进行扫描。
现在，作为半导体器件的ASIC包括与外部器件交换信号的I/O单元，以及处理信号的逻辑单元，并且逻辑单元包括两个或更多逻辑模块，其中有规律地排列由一对P-MOS晶体管和N-MOS晶体管构成的多个基本胞元，从而在各逻辑模块中，基本胞元具有一致的尺寸。在ASIC器件中，由此构成多个逻辑模块，优选检查胞元高度与每个块的电源网孔之中的间隔之间的关系，由此确定胞元的布局。
更具体地，由P-MOS晶体管和N-MOS晶体管构成的原始胞元的设计高度与在互连层M2中的电源网孔之中的间隔相比较。如果原始胞元具有比电源网孔之中的间隔更高的设计高度，则布置原始胞元使得高度方向对准曝光设备的晶片台的扫描方向。相反，布置具有低于电源网孔之中的间隔的设计高度的原始胞元，使得高度方向变为垂直于扫描方向。用这种设计方法制造的半导体器件允许在相同的取向上布置互连的主要长度的方向，从而在该方向上进行扫描允许扩大工艺裕度。因为缺陷率通常大大取决于互连的使用频率，因此提高互连的工艺准确度可以有效地改进产量。
在该实施例中，在各逻辑模块中连接基本胞元的多个互连层之中，互连层M1包括最窄的互连和互连之间最窄的间隔。在该互连层M1中，由于经常使用的互连的纵向对准曝光设备的晶片台的扫描方向，所以可以有效地改进工艺准确度和产量。这里，互连层M1在互连宽度和互连之间的间隔上都包括最小值不是必须的。虽然只有互连宽度或互连之间的间隔中的任何一个是最小的，但是设置经常使用的互连与互连层M1中的扫描方向对准能够有效地改进工艺准确度。
此外，在该实施例中，在构成基本胞元的P-MOS晶体管或N-MOS晶体管的扩散层比经由绝缘层位于第一互连层上的第二互连层中的电源线之间或参考电位互连之间的间隔更短的逻辑模块中，经常使用的互连的纵向对准晶体管扩散层的纵向。虽然不能实现经由接触栓塞等的直接连接，但是该结构允许互连层M2中的电源线或参考电位互连经由互连层M1中的经常使用的互连与扩散层连接。这里，根据互连的布局，可以布置互连层M1中经常使用的互连，使得纵向对准晶体管扩散层的纵向。
图5是用于比较根据本发明第一实施例的半导体器件的TEG(测试元件组)之间的缺陷率的线图。该图证明过去经常是30到35％的产量已经改善达到70到80％。
以下段落参考相关的附图介绍本发明的第二实施例。
图6是示出了根据本发明第二实施例的半导体器件的多功能逻辑模块的互连层M1的一部分的放大示意图，图7是示出了根据本发明第二实施例的半导体器件的高性能逻辑模块的互连层M1的一部分的放大示意图。在图6和7中，胞元的布局类似于图3和4。在图6和7中，晶片台的扫描方向也是Y方向。另外，在Y方向上的最小互连宽度601、701和互连之间的最小间隔602、702是90nm，如图6和7所示。另一方面，在X方向上的互连的最小宽度603、703设置为120nm，宽于Y方向上的最小互连宽度。因此，在互连层M1中，将与经常使用的互连垂直的互连宽度或互连之间的间隔设置得比经常使用的互连的宽度或其间的间隔更宽。
因此，增加垂直于扫描方向布置的互连的宽度可以进一步扩大工艺裕度。
图8是用于比较根据本发明第一实施例的半导体器件的TEG与本发明第二实施例的半导体器件的TEG之间的缺陷率的线图。该图证明在第一实施例中变为70到80％的产量已经在第二实施例中改善达到100％。因此，检查垂直于扫描方向布置的互连的工艺裕度导致最小化由图形坍陷引起的缺陷。
图9示出了根据本发明实施例的半导体器件的互连的最窄设计宽度与产量改进之间的相关性的线图。由图9可见，当最小设计宽度是0.15μm或更小时，显著地看出改进效果。大概地，当上述MEEF值和设计尺寸的灵敏度进入该范围时，获得显著的效果。换句话说，当经常使用的互连的最小宽度是0.15μm或更小时，以及当经常使用的互连之间的最小间隔是0.15μm或更小时，显著地改善产量。
图10包括示出了半导体器件位于其上的晶片与扫描方向之间的关系的示意图。在晶片1001上，沿X和Y方向有规律地布置多个半导体器件1002。半导体器件1002包括经由绝缘层层叠的几个金属互连层。通常，在包括最窄的互连和互连之间最窄的间隔的互连层M1中，经常使用的互连的纵向在单一方向上排列，该方向是Y方向，即扫描方向。晶片具有用于制作的标记，称为取向平面1004或切割部分1005，其能够用于将扫描方向设置为垂直于提供该标记的部分圆周的切线。
已经参考有关附图详细介绍了本发明的实施例，然而，应当理解，本发明不局限于这些具体实施例。
构成半导体器件的元件的具体形状、尺寸、布局或材料、晶片的尺寸、制作要求的工艺等等可以用所属技术领域的专业人员所适当地设计的来代替，而不限制于在本发明的上述实施例中提到的那些。引用几个例子，在半导体衬底上形成的芯片不局限于晶体管，并且只要在经由绝缘层位于芯片上的多个互连层之中的包括最窄的互连或互连之间最窄的间隔的互连层中，经常使用的互连的纵向对准制作半导体器件所采用的曝光设备的晶片台的扫描方向，就可以得到相似的有利效果。
本发明还包括设计半导体器件的方法，该半导体器件包括在其中交替布置了多个P-MOS晶体管和N-MOS晶体管的多个电路模块，该方法包括：在电路模块中的至少一个中连接P-MOS晶体管和N-MOS晶体管的互连层之中的包括最窄互连或互连之间的最窄间隔的第一互连层中，设置经常使用的互连的纵向对准制作半导体器件所采用的曝光设备的晶片台的扫描方向。
此外，本发明还包括制造半导体器件的方法，该半导体器件包括在其中交替布置了多个P-MOS晶体管和N-MOS晶体管的多个电路模块，该方法包括：在电路模块中的至少一个中连接P-MOS晶体管和N-MOS晶体管的互连层之中的包括最窄互连或互连之间的最窄间隔的第一互连层中，设置经常使用的互连的纵向对准制作半导体器件所采用的曝光设备的晶片台的扫描方向。
此外，包括那些由所属技术领域的专业人员选择地修改的所有半导体器件和晶片，以及制造包括根据本发明的要素的半导体器件的方法都适当地包括在本发明的范围中。
很明显本发明不局限于上述实施例，并且在不脱离本发明的范围和精神的情况下可以修改和变化。
Claims (17)
1. 一种半导体器件，包括：
位于半导体衬底上的多个芯片；
经由绝缘层分别位于所述芯片上的多个互连层；
其中在所述多个互连层中的包括最窄的互连或互连之间最窄的间隔的互连层中，处理大量数据的互连的纵向与制作所述半导体器件所采用的曝光设备的晶片台的扫描方向相对准。
2. 根据权利要求1的半导体器件，其中垂直于所述第一互连层中的所述处理大量数据的互连的所述互连的宽度或所述互连之间的间隔比所述处理大量数据的互连的宽度或所述处理大量数据的互连之间的间隔更宽。
3. 根据权利要求1的半导体器件，其中所述处理大量数据的互连之间的最小宽度不宽于0.15μm，并且所述处理大量数据的互连之间的最小间隔不宽于0.15μm。
4. 根据权利要求1的半导体器件，其中所述处理大量数据的互连之间的所述最小间隔不大于0.3μm。
5. 一种半导体器件，包括：
位于半导体衬底上的多个芯片；
分别位于所述芯片上的第一互连层，经由一绝缘层连接所述芯片；
位于所述第一互连层上的第二互连层，经由一绝缘层连接所述第一互连层；以及
位于所述第二互连层上的第三互连层，经由一绝缘层连接所述第二互连层；
其中在所述第一互连层中处理大量数据的互连的纵向与制作所述半导体器件所采用的曝光设备的晶片台的扫描方向相对准。
6. 根据权利要求5的半导体器件，其中垂直于所述第一互连层中的所述处理大量数据的互连的所述互连的宽度或所述互连之间的间隔比所述处理大量数据的互连的宽度或所述处理大量数据的互连之间的间隔更宽。
7. 根据权利要求5的半导体器件，其中所述处理大量数据的互连之间的最小宽度不宽于0.15μm，并且所述处理大量数据的互连之间的最小间隔不宽于0.15μm。
8. 根据权利要求5的半导体器件，其中所述处理大量数据的互连之间的所述最小间隔不大于0.3μm。
9. 一种半导体器件，包括与外部器件交换信号的I/O单元，以及处理所述信号的逻辑单元，所述逻辑单元包括两个或更多逻辑模块，在该逻辑模块中有规律地排列由一对P-MOS晶体管和N-MOS晶体管构成的多个基本胞元，使得所述基本胞元在各逻辑模块中具有一致的尺寸；
其中，在所述逻辑模块中的至少一个中连接所述基本胞元的所述多个互连层中的包括最窄互连或互连之间的最窄间隔的第一互连层中，处理大量数据的互连的纵向与制作所述半导体器件所采用的曝光设备的晶片台的扫描方向相对准。
10. 根据权利要求9的半导体器件，其中在构成所述基本胞元的所述晶体管的扩散层比经由绝缘层位于所述第一互连层上的第二互连层中的电源线之间或参考电位互连之间的间隔更短的所述逻辑模块中，所述处理大量数据的互连的所述纵向对准所述晶体管的所述扩散层的纵向。
11. 根据权利要求10的半导体器件，其中在构成所述基本胞元的所述晶体管的所述扩散层比经由所述绝缘层位于所述第一互连层上的所述第二互连层中的电源线之间或参考电位互连之间的所述间隔更长的所述逻辑模块中，所述处理大量数据的互连的纵向垂直于所述晶体管的所述扩散层的纵向。
12. 根据权利要求9的半导体器件，其中垂直于所述第一互连层中的所述处理大量数据的互连的所述互连的宽度或所述互连之间的间隔比所述处理大量数据的互连的宽度或所述处理大量数据的互连之间的间隔更宽。
13. 根据权利要求9的半导体器件，其中所述处理大量数据的互连之间的最小宽度不宽于0.15μm，并且所述处理大量数据的互连之间的最小间隔不宽于0.15μm。
14. 根据权利要求9的半导体器件，其中所述处理大量数据的互连之间的所述最小间隔不大于0.3μm。
15. 一种沿圆形的圆周边缘具有切割部分或取向平面的晶片，其中在位于所述晶片上的多个半导体器件中的互连层之中的包括最窄的互连或互连之间的最窄间隔的互连层中，处理大量数据的互连的纵向垂直于沿其布置所述切割部分或所述取向平面的切线。
16. 一种设计半导体器件的方法，该半导体器件包括在其中交替布置多个P-MOS晶体管和N-MOS晶体管的多个电路模块，该方法包括：
在所述电路模块中的至少一个中连接所述P-MOS晶体管和所述N-MOS晶体管的互连层之中的包括最窄的互连或互连之间最窄的间隔的第一互连层中，设置处理大量数据的互连的纵向与制作所述半导体器件所采用的曝光设备的晶片台的扫描方向相对准。
17. 一种制造半导体器件的方法，该半导体器件包括在其中交替布置多个P-MOS晶体管和N-MOS晶体管的多个电路模块，该方法包括：
在所述电路模块中的至少一个中连接所述P-MOS晶体管和所述N-MOS晶体管的互连层之中的包括最窄的互连或互连之间最窄的间隔的第一互连层中，使处理大量数据的互连的纵向与制造所述半导体器件所采用的曝光设备的晶片台的扫描方向相对准来进行曝光。
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| PB01 | Publication | ||
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Owner name: RENESAS ELECTRONICS CORPORATION Free format text: FORMER NAME: NEC CORP. |
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Address after: Kanagawa, Japan Patentee after: Renesas Electronics Corporation Address before: Kanagawa, Japan Patentee before: NEC Corp. |
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| CP02 | Change in the address of a patent holder | ||
| CP02 | Change in the address of a patent holder |
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