CN100405574C - 对线路和通孔导体使用不同材料的双重镶嵌互连结构 - Google Patents

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Abstract

本发明公开形成双重镶嵌后端线(BEOL)互连结构的方法，用于线路导体的材料和用于通孔或接线柱的材料不同，或者用于通孔衬套的材料和用于沟槽衬套的材料不同，或者通孔衬套的厚度和沟槽衬套的厚度不同，优选地，厚的难熔金属用于通孔中以机械强度，而在沟槽中仅使用薄的难熔金属以提供低电阻。

Description

对线路和通孔导体使用不同材料的双重镶嵌互连结构
技术领域
本发明涉及集成电路中后端线(BEOL)互连结构的形成。更具体地，本发明涉及使用通孔或接线柱材料来形成双重镶嵌互连结构的新方法，其中通孔或接线柱的材料不同于用于线路导体的材料。
背景技术
半导体工业发展规划要求降低多电平芯片内互连周围绝缘材料的介电常数。介电常数必须降低从而减少集成电路中的寄生电容负载，同时减少相邻互连之间的电容耦合。
介电常数的减少通常伴随着绝缘体机械性能的降低，例如，模数，硬度，导热性以及断裂韧度。由于与衬底和金属互连的热膨胀不匹配，在结构中可以形成相当大的应力。这些应力可以在热循环期间引起铜制通孔或接线柱的疲劳，从而在流量或可靠性方面产生问题。因此就需要一种方法来改进用低k材料制作的通孔的强度。
通孔的强度可以通过下列途径得到改进，即，使用难熔金属来取代铜制作通孔，或与线路导体相比较，增加通孔周围的难熔金属衬套的厚度。迄今为止，通孔和线路使用不同材料或具有不同衬套厚度的互连结构的形成只能通过使用一系列单一镶嵌的制作步骤来完成。更具体地，首先沉积通孔层(via-level)介电层，然后在介电材料中形成通孔的通道口，接着在通孔中填充第一导电材料。多余的导电材料通过例如，化学机械抛光(CMP)来移除，从而使得通孔顶面与通孔层电介质的顶面共面。接着沉积线路层(line-level)电介质，在覆盖在通孔上面的线路层电介质中形成沟槽通道口，然后在沟槽中填充第二导电材料。同样，多余的导电材料必须利用例如，CMP来移除，使得线路导体的顶面与线路层电介质的顶面共面。
这种一系列的单一镶嵌步骤不仅耗时而且造价昂贵。此外，电介质的两个隔离层(通孔层和线路层)，与典型双重镶嵌结构中的单一介电材料层相比较，表现出较差的电气特性。
因此，在本领域中需要有形成这种双重镶嵌互连结构的方法，该互连结构中通孔和线路层具有单层介电材料，但是通孔和线路的材料或衬套厚度不同。
发明内容
因此，本发明的目标是提供一种改进用低k介电材料制作的通孔强度的方法。这个目标以及其它的目标都是通过本发明中的方法的使用来实现的。一方面公开了在衬底上形成的互连结构。该结构包含：第一介电材料形成的第一层，其中嵌有至少一个第一导体，该第一导体具有与介电材料层的顶面共面的顶面；以及第二介电材料形成的第二层，覆盖在第一层介电材料的上面，并且其中嵌有至少一个第二导体。第二导体包含至少一个第一部分和至少一个第二部分，形成第二部分与第一部分的材料是不同的，其中第一部分与第一导体电接触，第二部分覆盖在第一部分上面，并且与其电接触，第二部分的横向范围要大于第一部分的横向范围，并且第二部分具有与第二介电材料层的顶面共面的顶面。可选地，互连结构还包含：第一导电衬套，放置在第一部分和第二介电材料，以及第一部分和第一导体之间；第二导电衬套，放置在第二部分和第二介电材料，以及第二部分和第一部分之间，形成第一衬套和第二衬套的材料是不同的。
在另一方面，互连结构包含：第一介电材料形成的第一层，其中嵌有至少一个第一导体，第一导体具有与介电材料层的顶面共面的顶面；第二介电材料形成的第二层，覆盖在第一介电材料层的上面，并且其中嵌有至少一个第二导体；第一导电衬套，放置在第一部分和第二介电材料，以及第一部分和第一导体之间；第二衬套，放置在第二部分和第二介电材料之间，第二衬套的厚度要小于第一衬套的厚度。第二导体包含至少一个第一部分和至少一个第二部分，其中第一部分与第一导体电接触，第二部分覆盖在第一部分上面，并且与其电接触，第二部分的横向范围要大于第一部分的横向范围，并且第二部分具有与第二介电材料层的顶面共面的顶面。可选地，互连结构还包含：导电衬套，放置在第二导体和第二介电材料，以及第二导体和第一导体之间。
还公开了形成本发明互连结构的方法。更具体地，公开了一种在衬底上形成互连结构的方法，所述衬底包括第一介电材料形成的第一层，其中嵌有至少一个第一导体，所述第一导体具有与所述介电材料层的顶面共面的顶面，该方法包含下列步骤：在所述第一层上沉积第二介电材料形成的第二层；在所述第二层中形成至少一个第一通道口，所述第一通道口使所述第一导体部分地暴露；在第一通道口中填充第一导电材料；移除所述第一导电材料的顶部；在所述第二介电材料层中形成至少一个第二通道口，所述第二通道口叠加在所述第一导电材料的上面，并且所述第二通道口的横向范围大于所述第一通道口的横向范围；以及在所述第二通道口中填充第二导电材料，其中所述第二导电材料不同于所述第一导电材料，并且所述第二导电材料具有被做成与所述第二介电材料层的顶面共面的顶面，
其中，在所述第一通道口中填充所述第一导电材料之前，在所述第一通道口的底部和侧壁沉积第一导电衬套；并且在所述第二通道口中填充所述第二导电材料之前，在所述第二通道口的底部和侧壁沉积第二导电衬套。
根据本发明的上述方法，还包括在形成第二层之后，形成第一通道口之前在所述第二介电材料上沉积至少一个硬掩膜层的步骤。
根据本发明的上述方法，其中所述第二介电材料与所述第一介电材料相同。
根据本发明的上述方法，其中所述第二介电材料与所述第一介电材料不同。
根据本发明的上述方法，其中所述第二导电材料是铜，而所述第一导电材料是钨。
根据本发明的上述方法，其中所述第一导电衬套由从包括氮化钛，钽，氮化钽以及钨的组中选择的材料形成，而所述第二导电衬套由从包括氮化钽和钽的组中选择的材料形成。
根据本发明的上述方法，其中所述第二导电衬套的厚度小于所述第一导电衬套的厚度。
根据本发明的上述方法，其中所述第一和第二通道口是利用光刻术和反应离子蚀刻形成。
根据本发明的上述方法，其中所述第一通道口中通过化学气相沉积而填充有所述第一导电材料。
根据本发明的上述方法，其中所述第一和第二导电衬套利用物理气相沉积或化学气相沉积的方法沉积而成。
根据本发明的上述方法，其中第二导电材料的顶面通过化学机械抛光的方法而共面。
根据本发明的上述方法，其中所述第一导电材料的顶部通过利用氟基化学性质的干蚀刻，以及利用过氧化氢(H2O2)的湿蚀刻，或者电蚀刻的方法移除。
在另一个方面，该方法包含下列步骤：在第一介电材料层上沉积第二介电材料形成的第二层；在第二介电材料层中形成至少一个第一通道口，第一通道口使第一导体部分暴露；在第一通道口的底部和侧壁上沉积第一导电衬套；在第一通道口中填充牺牲材料(sacrificialmaterial)；在第二层介电材料中形成至少一个第二通道口，第二通道口叠加在第一通道口的上面，并且第二通道口的横向范围大于第一通道口的横向范围；移除牺牲材料；在第二通道口的底部和侧壁以及第一衬套上沉积第二导电衬套；以及在第二通道口中填充导电材料，从而形成第二导体，其中第二导体具有与第二介电材料层的顶面共面的顶面。
在第三个方面，该方法包含下列步骤：在第一介电材料层上沉积第二介电材料形成的第二层；在介电材料第二层中形成至少一个第一通道口，第一通道口延伸部分地通过第二层介电材料，但是并不使第一导体暴露；在第二介电材料层中形成至少一个第二通道口，并且延伸第一通道口通过剩余的介电材料，从而使第一导体暴露，第二通道口叠加在第一通道口的上面，并且第二通道口的横向范围大于第一通道口的横向范围；在第一和第二通道口的底部和侧壁沉积第一导电衬套；在第一和第二通道口中填充第一导电材料；从第二通道口中移除第一导电材料和第一衬套；在第二通道口的底部和侧壁沉积第二导电衬套；在第二通道口中填充第二导电材料，其中第二导电材料不同于第一导电材料，并且第二导电材料具有与第二介电材料层的顶面共面的顶面。
在第四个方面，该方法包含下列步骤：在第一介电材料层上沉积第二介电材料形成的第二层；在第二介电材料层中形成至少一个第一通道口，第一通道口延伸，部分地通过第二介电材料层，但是并不使第一导体暴露；在第二介电材料层中形成至少一个第二通道口，并且延伸第一通道口通过剩余的介电材料，从而使第一导体暴露，第二通道口叠加在第一通道口的上面，并且第二通道口的横向范围大于第一通道口的横向范围；在第一和第二通道口的底部和侧壁沉积导电衬套；在第一和第二通道口中填充第一导电材料；从第二通道口中移除第一导电材料；并且在第二通道口中充第二导电材料，其中第二导电材料不同于第一导电材料，而且第二导电材料具有与第二介电材料层的顶面共面的顶面。
附图说明
所附权利要求阐明了本发明的被认为是新颖的特征以及本发明特有的要素。附图仅仅是用于说明的目的，并不是按比例绘制的。此外，相同的数字表示附图中相同的结构元件。但是，对于发明本身的构造和操作方法，根据下面结合附图做出的详细说明才能很好地理解，在附图中：
图1示出根据本发明第一实施例的互连结构，其中通孔是由不同于线路导体的材料形成的，并且通孔导体和线路导体在底部和侧壁各自被分开的衬套完全环绕；
图2示出根据本发明第二实施例的互连结构，其中环绕在通孔上的衬套的厚度要大于环绕在线路导体上的衬套的厚度；
图3示出根据本发明第三实施例的互连结构，其中通孔是由不同于线路导体的材料制成，并且通孔导体和线路导体在底部和侧壁被衬套环绕，但是衬套并没有将通孔和线路导体隔开。
图4(a)-4(f)示出图1中所示的互连结构的形成方法；
图5(a)-5(f)示出图2中所示的互连结构的形成方法；
图6(a)-6(f)示出图1中所示的互连结构的形成方法；并且
图7(a)-7(f)示出图3中所示的互连结构的形成方法。
具体实施方式
现在根据附图对本发明进行说明。在图中显示出了结构的各个侧面，并且通过一种简化的方式示意性地表示这些侧面，从而对本发明进行更清楚的描述和说明。例如，这些附图并不是按比例绘制。另外，结构不同侧面的垂直横截面是被看作矩形形状进行图解的。尽管如此，本领域中的技术人员会意识到对于实际的结构，这些侧面很有可能结合更多的锥形部件。此外，本发明并不局限于任何特定形状的结构。
在本发明的互连结构中，通过使用不同材料形成通孔导体，或使用不同材料形成通孔衬套，或使用较厚的通孔衬套，或这些特征的结合，就能够使通孔更加坚固。在优选的实施例中，通孔中使用难熔金属，而沟槽中使用铜。难熔金属的机械强度要大于铜，因此可以承受热循环中经常出现的应力。
图1中示出了本发明第一实施例，该实施例包含第一介电层10。至少一个第一导体13被嵌入到第一介电层10中，并且具有与介电层10的顶面共面的顶面。硬掩膜(hardmask)层11可以可选地在介电层10的上面沉积，在这种情况下，导体13具有与硬掩膜层11的顶面共面的顶面。导电衬套12同样可选地放置在导体13和介电层10之间。
第二介电层15覆盖在第一介电层10的上面。可选地，帽层14将第二介电层15与第一介电层10和第一导体13隔离。第二介电层15中嵌有至少一个第二导体。第二导体包含至少一个第一部分19，通孔或接线柱，以及至少一个第二部分21，即线路导体。第一部分19覆盖在第一导体13上面，并且与其电接触。第二部分21覆盖在第一部分19上面，并且其横向范围大于第一部分19的横向范围，第二部分21具有与第二介电层15的顶面共面的顶面。硬掩膜层16可以可选地沉积在第二介电层15的上面，在这种情况下，第二部分21具有与硬掩膜层16的顶面共面的顶面。衬套18可选地环绕在第一部分19的底部和侧壁，并且衬套20可选地环绕在第二部分21的底部和侧壁。
优选地，钨或一些其它的难熔金属被用在第二导体的第一部分19，即，通孔或接线柱。难熔金属的机械强度大于铜，因此可以承受热循环中出现的应力。铜可以用于第一导体13和第二导体的第二部分21，即线路导体。第一部分19的底部和侧壁周围的衬套18所使用的材料优选为氮化钛，钽，氮化钽或钨。衬套12和20可以由钽和/或氮化钽形成。
虽然低k介电材料是优选的，介电层10和帽层14可以由任何合适的介电材料形成。合适的介电材料包括含碳的二氧化硅材料；氟硅玻璃(FSG)；有机聚合热固材料；硅碳氧化物；SiCOH电介质；含氟的二氧化硅；旋涂(spin-on)玻璃；硅氧烷，包括含硅倍半环氧乙烷(HSQ)，含甲基的硅酸盐(MSQ)以及HSQ和MSQ的混合物或共聚物；苯并环丁烯(BCB)-基聚合物电介质，以及任何含硅低k电介质。利用硅氧烷化学性质，带有SiCOH型成分的旋涂低k薄膜的实例包括HOSPTM(Honeywell公司可以提供)，JSR5109和5108(日本合成橡胶公司可以提供)，ZirkonTM(Rohm和Haas的一个部门，ShipleyMicroelectronics，可以提供)，以及多孔低k(Elk)材料(AppliedMaterials公司可以提供)。含碳二氧化硅材料，或有机硅烷的实例包括黑钻石(Applied Materials公司可以提供)以及CoralTM(Novellus公司可以提供)。HSQ材料的一个实例为FoxTM(Dow Corning公司可以提供)。对于该实施例，优选的介电材料为聚合热固性材料，基本上由碳，氧和氢组成。优选的介电材料包括称作SiLKTM的低k芳香醚聚合材料(Dow化学公司可以提供)，以及低k聚合材料称作FLARETM的(Honeywell公司可以提供)。硬掩膜层11和16可以由碳化硅，氮化硅和/或二氧化硅形成。
第二导体的第二部分21，即线路导体的总厚度优选为大约100到5000nm，更优选的是大约300nm的厚度。第二导体的第一部分19，即通孔的高度优选为大约100到5000nm，更优选的是大约300nm。通孔衬套18优选地具有大约2到50nm的厚度，更优选的是大约20nm的厚度，而且沟槽衬套20优选地具有大约2到50nm的厚度，更优选的是大约10nm的厚度。
图2中示出本发明的第二实施例，该第二实施例与图1中示出的实施例的不同之处在于第二导体完全由相同的材料形成，材料优选为铜。换句话说，通孔或接线柱不是由难熔金属形成的。然而，通孔或接线柱在底部和侧壁被衬套环绕，该衬套的厚度大于环绕在导体上的衬套的厚度。更具体地，环绕着通孔或接线柱的衬套包含第一衬套18和第二衬套20，而线路导体只是被第二衬套20环绕。第一衬套18可以由与第二衬套20相同的材料形成，或者第一衬套18可以由与第二衬套20不同的材料形成。
对于图2中示出的实施例，根据图1中所示的实施例所讨论的每个部件都可以使用相同的材料。第二导体的第二部分21，即线路导体，优选地具有大约100到5000nm的总厚度，更优选的是大约300nm的厚度。第二导体的第一部分19，即通孔，优选地具有大约100到5000nm的高度，更优选的是大约300nm的高度。通孔的衬套18和20优选地具有大约2到50nm的组合厚度，更优选的是大约30nm的厚度，而且沟槽衬套20优选地具有大约2到50nm的厚度，更优选的是大约10nm的厚度。
图3中示出本发明的第三实施例，该第三实施例与图1中示出的实施例的不同之处在于第二导体的第一部分19和第二部分21都被衬套18环绕着。换句话说，和图1中示出的实施例一样，第一部分19和第二部分21没有分开的衬套。相反地，一个单一的衬套18环绕着第一部分19和第二部分21的底部和侧壁。
对于图3中示出的实施例，根据图1中所示的实施例所讨论的每个部件都可以使用相同的材料。第二导体的第二部分21，即线路导体，优选地具有大约100到5000nm的总厚度，更优选的是大约300nm的厚度。第二导体的第一部分19，即通孔，优选地具有大约100到5000nm的高度，更优选的是大约300nm的高度。通孔和沟槽中的衬套18优选地具有大约2到50nm的厚度，更优选的是大约20nm的厚度。
图1中示出的实施例可以通过图4(a)-4(f)中图解的方法形成。该方法的起始点是包含第一介电层10的衬底，该第一介电层中嵌有至少一个第一导体13。第一导体13具有与介电层10的顶面共面的顶面。如前面所讨论的，硬掩膜层11可以被可选地沉积在介电层10上，在这种情况下，导体13具有与硬掩膜层11的顶面共面的顶面。导电衬套12可选地布置在导体13和介电层10之间。
如图4(a)所示，该方法首先沉积第二介电层15，以及可选的硬掩膜层16和17。硬掩膜层16和17可以由碳化硅(SiC)，氮化硅(SiN)，和/或二氧化硅(SiO2)形成。在介电层15以及硬掩膜层16和17中形成至少一个第一通道口19’，从而使第一导体13暴露，如图4(b)中所示。通道口19’可以通过任何合适的技术形成，包括常规光刻术以及反应离子蚀刻(RIE)。
然后在通道口19’中填充第一导电材料19，如图4(c)中所示。在通道口19’中填充导电材料19以前，导电衬套18可以可选地沉积在通道口19’的底部和侧壁上。导电材料19优选为难熔金属，例如钨，并且可以通过化学气相沉积(CVD)来对其进行沉积。当导电材料是钨时，优选为六羰基钨前驱物质(tungsten hexacarbonyl precursor)，而不使用WF6，以使氟蚀刻低k介电材料的风险最小化。
难熔金属19可以通过任何合适的技术进行沉积，包括化学气相沉积(CVD)，或离子化金属物理气相沉积(I-PVD)。对于W或TiN的沉积，优选的方法为CVD。对于Ta或TaN的沉积，优选的方法为I-PVD。
I-PVD工艺使用沉积和部分内腐蚀的交替循环，从而在通孔中填充金属。使用I-PVD工艺，可以使小的部件，例如通孔中几乎完全充满Ta(或TaN)，与此同时在沟槽的底部留下薄层(大约5到25nm厚)的Ta。因为部件尺寸缩短时，沉积相对于内腐蚀(etchback)的比率增加，所以这是有可能的。
例如，为了填充双重镶嵌结构中直径大约为0.2微米，高度大约为0.4微米的通孔，可以使用Ta的沉积和内腐蚀。首先，大约5到30nm厚的Ta层以大约2到60千瓦的磁控功率，大约1到10微米汞柱的压力，以及0到大约200瓦特的晶片偏功率(wafer bias)，进行沉积。其次，内腐蚀工艺以2到30千瓦的磁控功率，大约1到10微米汞柱的压力，以及大约200到大约1200瓦特的晶片偏功率进行(优选在相同的容器内)。在内腐蚀步骤中，金属从通孔的底部喷射到侧壁上，因而使侧壁变厚。可以用补充沉积和内腐蚀循环来进一步增加通孔侧壁上金属的厚度，直到使通孔完全(或差不多完全)充满金属。
衬套18优选地由氮化钛，钽，氮化钽或钨形成，并且可以通过物理气相沉积(PVD)或CVD来进行沉积。在衬套材料18和导电材料19的沉积以后，多余的材料优选地通过CMP或喷射内腐蚀来移除，从而使得导电材料19的顶面与介电材料15的顶面共面。
接着，如图4(d)所示，第一导电材料19和衬套18的顶部被移除。钨19和衬套18可以通过例如，利用氟基化学性质的干蚀刻，以及利用过氧化氢(H2O2)的湿蚀刻，或者电蚀刻，来进行内腐蚀。
在导电材料19和衬套18的内腐蚀以后，在介电材料15，以及硬掩膜层16和17中形成至少一个第二通道口21’，如图4(e)所示。第二通道口21’叠加在第一导电材料19的上面，并且其横向范围大于第一通道口19’的横向范围。第二通道口21’可以通过任何合适的技术形成，包括常规光刻以及RIE。
最后，在通道口21’中填充第二导电材料21，如图4(f)所示。在通道口21’中填充导电材料21之前，可选地，第二导电衬套20可以在通道口21’的底部和侧壁上沉积。导电材料21优选为铜，并且可以通过镀铜来进行沉积，其过程典型地包括通过PVD进行的铜晶种沉积，镀铜，然后是CMP。
图1中所示的实施例可以选择使用图6(a)-6(f)中图解的方法来形成。该方法与图4(a)-4(f)所示的方法的不同之处在于通孔和沟槽的通道口19’，21’都是在填充第一导电材料19以前形成。该方法的起始点也是衬底，其包含第一介电层10，其中嵌有至少一个第一导体13。第一导体13具有与介电层10的顶面共面的顶面。如前面所讨论的，硬掩膜层11可以可选地在介电层10上沉积，在这种情况下，导体13具有与硬掩膜层11的顶面共面的顶面。可选地，导电衬套12被布置在导体13和介电层10之间。
该方法从第二介电层15，以及硬掩膜层16和17的沉积开始，如图6(a)所示。在硬掩膜层17中形成至少一个第一通道口21’。然后，在硬掩膜层16中以及部分位于介电层15中形成至少一个第二通道口19’，如图6(b)所示。通道口19’在通道口21’下方形成，并且其横向范围小于通道口21’的横向范围。通道口19’和21’可以通过任何合适的技术形成，包括常规光刻以及RIE。
接着，如图6(c)所示，通道口19’和21’被延伸到介电层15中。沟槽21’和通道19’可以利用例如RIE，来形成。通道口21’部分地延伸到介电层15中，而通道口19’通过延伸完全穿过了介电层15，从而使导体13暴露。
然后在通道口19’和21’中填充第一导电材料19，如图6(d)所示。在这些通道口中填充导电材料19之前，导电衬套18可以可选地在通道口的底部和侧壁沉积。导电材料19优选为难熔金属，例如钨，并且可以通过CVD进行沉积。当导电材料是钨时，优选使用六羰基钨前驱物质，而不用WF6，以使氟蚀刻低k介电材料的风险最小化。衬套18优选地由氮化钛，钽，氮化钽或钨形成，并且可以通过PVD或CVD来进行沉积。在衬套材料18和导电材料19的沉积以后，多余的材料优选地通过CMP或喷射内腐蚀来移除，从而使得导电材料19的顶面与介电材料15的顶面共面。
接着，如图6(e)所示，第一导电材料19和衬套18的顶部被移除，因而形成通道口21”。钨19和衬套18可以通过例如，利用氟基化学性质的干蚀刻，以及利用过氧化氢(H2O2)的湿蚀刻，或者电蚀刻，来进行内腐蚀。
最后，在通道口21”中填充第二导电材料21，如图6(f)所示。在通道口21”中填充导电材料21之前，第二导电衬套20可以可选地在通道口21”的底部和侧壁上沉积。导电材料21优选为铜，并且可以通过镀铜来进行沉积。
图2所示的实施例可以通过使用图5(a)-5(f)中示出的方法来形成。该方法的起始点也是衬底，其包含第一介电层10，其中嵌有至少一个第一导体13。第一导体13具有与介电层10的顶面共面的顶面。如前面所讨论的，硬掩膜层11可以可选地在介电层10上沉积，在这种情况下，导体13具有与硬掩膜层11的顶面共面的顶面。可选地，导电衬套12被布置在导体13和介电层10之间。
该方法从第二介电层15，以及可选地，硬掩膜层16和17的沉积开始，如图5(a)所示。在介电层15以及硬掩膜层16和17中形成至少一个通道口19’，因而使第一导体13暴露，如图5(b)所示。通道口19’可以通过任何合适的技术形成，包括常规光刻以及反应离子蚀刻(RIE)。
然后衬套18在通道口19’的底部和侧壁沉积，如图5(c)所示。衬套18同样可以在硬掩膜层17上沉积。衬套18优选地由氮化钛，钽，氮化钽或钨形成，并且优选地具有大约5到100nm的厚度。
接着，在通道口19’中填充牺牲材料22，例如增透膜(ARC)，如图5(d)所示。例如，ARC22的层可以在衬套18上和通道口19’中沉积，然后感光性树脂23的层可以在ARC22上沉积。接着在感光性树脂23和ARC22中形成通道口21’，并且该通道口被转移到衬套18和硬掩膜层17中。
在图5(c)中，从衬底的表面上去除了感光性树脂23和ARC22，并且从通道口19’中移除了ARC22。难熔金属衬套18在抗蚀剂剥离期间对低k介电材料起到保护作用。然后衬套18从衬底的表面进行内腐蚀，并且通道口21’被转移到硬掩膜层16和介电层15中。
最后，第二衬套20在通道口19’和21’的底部和侧壁沉积，然后在这些通道口中填充导电材料21，如图5(f)所示。在衬套材料20和导电材料21的沉积以后，通过利用例如，CMP，使导体21的顶面与介电层15或硬掩膜层16的顶面共面。要注意的是，第二导体的通孔或接线柱部分在底部和侧壁被衬套环绕，该衬套的厚度要大于环绕线路导体的衬套的厚度。换句话说，通孔或接线柱部分被包含第一衬套18和第二衬套20的双重厚度的衬套所环绕，而线路导体仅仅是被第二衬套20环绕。
图3中所示的实施例可以使用图7(a)-7(f)中示出的方法来形成。该方法与图6(a)-6(f)所示的方法的不同之处在于在移除第一导电材料19顶部的步骤中并不移除衬套18，如图7(e)所示。该方法的起始点也是衬底，其包含第一介电层10，其中嵌有至少一个第一导体13。第一导体13具有与介电层10的顶面共面的顶面。如前面所讨论的，硬掩膜层11可以可选地在介电层10上沉积，在这种情况下，导体13具有与硬掩膜层11的顶面共面的顶面。可选地，导电衬套12被布置在导体13和介电层10之间。
该方法从第二介电层15，以及可选地，硬掩膜层16和17的沉积开始，如图7(a)所示。在硬掩膜层17中形成至少一个第一通道口21’。然后，在硬掩膜层16中以及部分位于介电层15之中形成至少一个第二通道口19’，如图7(b)所示。通道口19’在通道口21’下方形成，并且其横向范围小于通道口21’的横向范围。通道口19’和21’可以通过任何合适的技术形成，包括常规光刻以及RIE。
接着，如图7(c)所示，通道口19’和21’被延伸到介电层15中。沟槽21’和通孔19’可以利用例如RIE，来形成。通道口21’部分地延伸到介电层15中，而通道口19’通过延伸完全穿过了介电层15，因而使导体13暴露。
然后，在通道口19’和21’中填充第一导电材料19，如图7(d)所示。在这些通道口中填充导电材料19之前，导电衬套18可以可选地在通道口的底部和侧壁沉积。导电材料19优选为难熔金属，例如钨，并且可以通过CVD进行沉积。当导电材料是钨时，优选使用六羰基钨前驱物质，而不用WF6，以使氟蚀刻低k介电材料的风险最小化。衬套18优选地由氮化钛，钽，氮化钽或钨形成，并且可以通过PVD或CVD来进行沉积。在衬套材料18和导电材料19的沉积以后，多余的材料优选地通过CMP或喷射内腐蚀来移除，从而使得导电材料19的顶面与介电材料15的顶面共面。
接着，第一导电材料19的顶部被移除，但是衬套18没有被移除，如图6(e)所示，因而形成通道口21”。钨19可以通过例如，利用氟基化学性质的干蚀刻，以及利用过氧化氢(H2O2)的湿蚀刻，或者电蚀刻，来进行内腐蚀。在钨内腐蚀期间，难熔金属衬套18对低k节电材料15起到防护作用。
最后，在通道口21”中填充第二导电材料21，如图7(f)所示。对于本实施例，在导电材料21沉积之前，第二导电衬套不需要在通道口21”的底部和侧壁上沉积。但是，在导电材料21沉积之前，第二导电衬套(未示出)可以在衬套18和导电材料19上沉积。第二导电衬套优选由氮化钽和/或钽形成，并且具有大约1到10nm的厚度。在第二衬套沉积之前，可以使用喷射清洗来从第一衬套18的表面上清除污染物质。导电材料21优选为铜，并且可以通过镀铜来进行沉积。
应当注意的是这里有本发明的方法的两个基本实施例。图4(a)-4(f)和5(a)-5(f)示出第一实施例的两个变化。在该第一实施例中，首先形成通孔的通道口，然后在形成沟槽通道口之前，在通孔中填充第一导电材料，例如难熔金属。图6(a)-6(f)和7(a)-7(f)示出第二实施例的两个变化。在该第二实施例中，通孔和沟槽的通道口都是首先形成，然后在这些通道口中填充第一导电材料，例如难熔金属。所示出的第二实施例的两处变化包含首先形成通孔的通道口，然后形成沟槽通道口，但是第二实施例同样可以通过首先形成沟槽通道口，然后形成通孔的通道口来进行。
在本发明中，优选在通孔中使用厚的难熔金属以增强机械强度，而在沟槽中只是使用薄的难熔金属从而提供低阻抗。这在图1和图3中是通过使用难熔金属作为第一导电材料19来实现。而在图2中是通过使用难熔金属同时作为衬套18和20来实现，因而形成了通孔或接线柱的厚难熔金属衬套，以及导体的薄难熔金属衬套。在图5(e)中的感光性树脂剥离期间，以及图7(e)中的钨内腐蚀期间，难熔金属衬套还对低k介电材料15起到保护作用。
虽然本发明已经结合特定的优选实施例以及其它可选的实施例做出了具体地描述，但是根据前面的说明，许多选择方案，修改和变化对于本领域中的技术人员，很明显是显而易见的。因此附加的权利要求的意图是要包含属于本发明的真正范围和精神之内的所有的这些选择方案，修改和变化。

Claims (12)

1.一种在衬底上形成互连结构的方法，所述衬底包括第一介电材料形成的第一层，其中嵌有至少一个第一导体，所述第一导体具有与所述第一层的顶面共面的顶面，该方法包含下列步骤：在所述第一层上沉积第二介电材料形成的第二层；在所述第二层中形成至少一个第一通道口，所述第一通道口使所述第一导体部分地暴露；在第一通道口中填充第一导电材料；移除所述第一导电材料的顶部；在所述第二层中形成至少一个第二通道口，所述第二通道口叠加在所述第一导电材料的上面，并且所述第二通道口的横向范围大于所述第一通道口的横向范围；以及在所述第二通道口中填充第二导电材料，其中所述第二导电材料不同于所述第一导电材料，并且所述第二导电材料具有被做成与所述第二层的顶面共面的顶面，
其中，在所述第一通道口中填充所述第一导电材料之前，在所述第一通道口的底部和侧壁沉积第一导电衬套；并且在所述第二通道口中填充所述第二导电材料之前，在所述第二通道口的底部和侧壁沉积第二导电衬套。
2.根据权利要求1的方法，还包括在形成第二层之后，形成第一通道口之前在所述第二介电材料上沉积至少一个硬掩膜层的步骤。
3.根据权利要求1的方法，其中所述第二介电材料与所述第一介电材料相同。
4.根据权利要求1的方法，其中所述第二介电材料与所述第一介电材料不同。
5.根据权利要求1的方法，其中所述第二导电材料是铜，而所述第一导电材料是钨。
6.根据权利要求1的方法，其中所述第一导电衬套由从包括氮化钛，钽，氮化钽以及钨的组中选择的材料形成，而所述第二导电衬套由从包括氮化钽和钽的组中选择的材料形成。
7.根据权利要求1的方法，其中所述第二导电衬套的厚度小于所述第一导电衬套的厚度。
8.根据权利要求1的方法，其中所述第一和第二通道口是利用光刻和反应离子蚀刻形成。
9.根据权利要求1的方法，其中所述第一通道口中通过化学气相沉积而填充有所述第一导电材料。
10.根据权利要求1的方法，其中所述第一和第二导电衬套利用物理气相沉积或化学气相沉积的方法沉积而成。
11.根据权利要求1的方法，其中第二导电材料的顶面通过化学机械抛光的方法而共面。
12.根据权利要求1的方法，其中所述第一导电材料的顶部通过利用氟基化学性质的干蚀刻，或利用过氧化氢的湿蚀刻，或者电蚀刻的方法移除。
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