CN100353348C - Dram控制装置以及dram控制方法 - Google Patents

Dram控制装置以及dram控制方法 Download PDF

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Abstract

接口部(20)，在帧缓冲区的邻接的绘图块中，分配不同的SDRAM(1、2)。在进行跨越邻接的绘图块的处理时，通过例如对SDRAM(1、2)交互地执行有效命令，减少因执行间隔条件而引起的等待周期。而且，由于对SDRAM(1、2)分别地输出用于停止突发传输的时钟有效信号CKE(1)，CKE(2)，因此不需要用于停止突发传输的周期。因而，在采用DRAM作为帧缓冲进行图形处理的情况下，减少跨过绘图块处理时的资源消耗，使访问周期数比以往少。

Description

DRAM控制装置以及DRAM控制方法
技术领域
本发明涉及一种为进行例如图形处理，而控制具有突发式传输功能的DRAM(Dynamic Random Access Memory)的访问控制技术。
背景技术
至今的图形处理装置中，为了降低成本，主流是不采用专用的图像存储器，帧缓冲区在SDRAM(Synchronous DRAM，同步DRAM)中与其它处理数据一起存储。这种情况下，将图形数据写入帧缓冲区时，运算图形数据的像素位置和像素数据，并将像素数据写入与像素位置相应的SDRAM内的帧缓冲区。另一方面，在将帧缓冲区的绘图数据在显示装置上显示时，与显示画面的光栅扫描同步，依次读取各像素位置的像素数据并显示。
这样，由于低成本化，在通常的数据区和帧缓冲区与SDRAM共存的情况下，SDRAM访问的带宽越来越增大了。
SDRAM具有这样的长处：在按地址顺序访问时，能够根据突发传输功能削减访问时的资源消耗。与此相反，存在这样的缺点：在按与地址顺序不同的方式进行访问时，在每次访问时需要将预充电命令和有效命令输入到SDRAM。因此，在进行显示处理或写入多个线段数据处理等情况下，如果地址和像素数据只是单纯的一对一关系，很明显会发生很大资源消耗。
接着来说明关于解决这个问题的以往技术。
以下，作为DRAM，就以内置4个存储单元的SDRAM为例进行说明。这里假定的SDRAM，数据线宽度为32位，每1个行地址的列地址数为256列。还有，作为命令的执行间隔条件(tRRD)，是指有效命令在空出一个循环后而必须执行这样的条件。然后，作为SDRAM的控制信号的CS(片选信号)、CKE(时钟有效信号)以负逻辑来说明。
而且，本说明书的说明中，将选择内置DRAM的某存储单元的某行地址，记为“使行地址有效”。而且，对于DRAM，为进行某动作而输入的控制信号组记为“命令”。例如，为使某行地址有效而输入到DRAM的控制信号组记着“有效命令”。
图20为以往的DRAM控制装置的概略构成，图21为表示图20的接口部120的内部构成框图。图20中，101A为第1个SDRAM(SDRAM1)，101B为访问第2个SDRAM(SDRAM2)，102为访问第1以及第2个SDRAM101A、101B的微处理器。而且，CS1、CS2为片选信号、CKE为时钟有效信号、RAS、CAS、WE为执行命令的控制信号，BA为存储单元选择信号。
图22为图20以及图21的构成中帧缓冲区的地址映射的一例。在图22中，例如表示(SDRAM、Bank0、Row2)的1划分表示一个绘图块BL，具有一个行地址所指的存储容量。这里，1个行地址含有占256列地址大小的容量。
图23为1个绘图块中的地址映射的详细图。图23的例中，1个绘图块中含有的256列地址按横8列，纵32行的2维映射。1个列地址具有32位的存储元件。因此，在1个像素占8位的绘图数据的情况下，1个列地址中能够存储4个像素的量的绘图数据。
关于图20以及图21的以往构成中访问的动作进行说明。
(1)进行显示处理的情况(图24)
(步骤1)
接口部120中，CPU201，在图形参数寄存器203中，设置传输开始坐标、帧号码、绘图数据信息(色深、矩形/行)、横幅字数、以及纵宽行数。
(步骤2)
CPU201向控制器205，输出表示传输要求的请求信号。
(步骤3)
控制器205，首先将接收传输要求的响应信号输出到CPU201。其次，参照图形参数寄存器203，从横幅字数和纵宽行数，决定哪4个存储单元为有效。这里，(SDRAM1、Bank0、Row0)、(SDRAM1、Bank1、Row0)、(SDRAM1、Bank2、Row1)、(SDRAM1、Bank3、Row1)分别为有效。然后，参照有效行地址存储部207查找现在的有效存储单元，判断是否有必要发出预充电命令/有效命令。这里，为不需要发出。
(步骤4)
2维的地址生成部204参照图形参数寄存器203，从传输开始坐标、帧号码以及绘图数据信息，算出在SDRAM上开始写入的地址，将算出的存储单元Bank、行地址Row、以及列地址Col，输出到地址及控制信号输出部208。
(步骤5)
控制器205，如图24(b)所示，开始状态迁移用于生成对SDRAM1的控制信号。例如，在周期T1，向地址及控制信号输出部208指示生成有效命令。
(步骤6)
地址及控制信号输出部208，首先判断从2维地址生成部204输出的行地址Row中，是否向SDRAM1或者SDRAM2中的哪一个写入，根据该判别结果生成片选信号CS1、CS2。然后，从2维地址生成部204中输出的存储单元Bank以及行地址Row中，输出用于使(SDRAM1、Bank0、Row0)有效的有效命令(控制信号RAS、CAS、WE)。
(步骤7)
接着，随着间隔条件tRRD的执行，在周期T3中，输出用于使(SDRAM1、Bank0、Row0)有效的有效命令。
(步骤8)
在周期T4的时刻，由于对周期T1满足执行间隔条件tRRD，因此可执行读取命令，因此，输出(SDRAM1、Bank0、Row0)的读取命令。
(步骤9)
接着，在周期T5、T7中，输出用于有效(SDRAM1、Bank2、Row1)，(SDRAM1、Bank3、Row1)的有效命令。
(步骤10)
在周期T12中，输出(SDRAM1、Bank1、Row0)的读取命令。以下，访问移动到(SDRAM1、Bank2、Row1)，在(SDRAM1、Bank3、Row1)时，也同样输出读取命令。
(步骤11)
在周期S1、S3中，分别执行(SDRAM1、Bank0)的预充电命令，和(SDRAM1、Bank0、Row2)的有效命令。
(步骤12)
在周期S5中，执行(SDRAM1、Bank0、Row2)的读取命令。
这样，根据SDRAM的突发式传输功能，可一边进行读取动作，一边重叠执行预充电命令和有效命令。因此，该处理中，在访问存储单元时也不会产生资源消耗。
在线段数据写入的情况下(图25)
如图25所示，说明关于连续2个线段数据(线段1，2)再写入的动作。
在T1、T3中，分别使(SDRAM1、Bank0、Row0)、(SDRAM1、Bank3、Row0)有效。关于有效时的动作，与上述的显示处理的说明同样。
然后，在周期T4～T8中，在(SDRAM1、Bank0、Row0)的绘图块内写入线段1的线段数据。而且，在周期T9～T15中，向(SDRAM1、Bank3、Row0)的绘图块内写入线段2的线段数据。这种情况下，由于写入列地址不连续，因此必须每隔一个数据输出一个列地址。
根据上述的构成和动作，能够得到以下的效果。
(1)在水平方向读取帧缓冲区时，不会产生资源消耗。其结果，削减了显示处理的访问时间。
(2)这里省略说明，在写入大小比较大的矩形数据时，通过利用SDRAM的突发传输功能，由于与水平方向的读取动作同样也可以流水线访问，因此仍然不会产生资源消耗。
(3)在写入很短的线段数据或很小的矩形时，其集合在同一行地址内的几率较高，其结果，在写入一个绘图数据期间，不会产生资源消耗。
即，根据上述的构成和动作，以往的访问帧缓冲区的带宽增大这样的问题，得到某种程度上的解决了。
但是，以往的技术中，通过处理，在DRAM的访问时有时存在会产生很大的开销的情况，残留这样的问题，作为上述问题的解决方法，仍然不尽人意。
图26，表示帧缓冲区中绘图横幅2个字之多，纵3行的矩形(矩形1、矩形2)的动作。如图26(a)所示，矩形1，横跨4个绘图块(SDRAM1、Bank0、Row0)、(SDRAM1、Bank1、Row0)、(SDRAM1、Bank2、Row0)、(SDRAM1、Bank3、Row0)，矩形2，横跨4个绘图块(SDRAM1、Bank1、Row1)、(SDRAM1、Bank2、Row2)、(SDRAM1、Bank3、Row4)、(SDRAM1、Bank0、Row5)。
如图26(b)所示，在连续写入矩形1和矩形2的情况下，也要花费T1～T24的24个周期。这种情况下，产生资源消耗的原因之一，是由于矩形的横幅较短需要在每个周期连续执行写入命令，不能使预充电命令和有效命令与写入命令重叠执行。
图27表示向帧缓冲区在垂直方向写入线段数据(线段3)的动作。如图27(a)所示，线段3，横跨3个绘图块(SDRAM1、Bank0、Row0)、(SDRAM1、Bank2、Row0)、(SDRAM1、Bank0、Row3)。
如图27(b)所示，例如周期S3、S5所示，会产生不能写入数据的周期。这种情况下，产生开销的原因之一，是与图26的情况同样，需要连续每个周期之后执行写入命令，不能使预充电命令和有效命令预写入命令重叠执行。
而且，以往的例中，从图20的构成可以看出，在应该增加SDRAM的容量而连接多个SDRAM的情况下，片选信号以外的信号线，为所有的SDRAM所共用的。为此，刷新动作必须对于所有的SDRAM同时进行。在该刷新动作期间，对于各SDRAM能够进行读取动作和写入动作。而且，处理数据的量倾向于不断增大。随之SDRAM的容量也增加了，因此，SDRAM的访问带宽中刷新时间也增大。
专利文献1：特开2002-244920号公报，
专利文献2：特开平7-248963号公报，
专利文献3：特开平8-50573号公报。
发明内容
鉴于上述问题，本发明目的在于，在采用具有突发式传输功能的DRAM作为帧缓冲区，进行图形处理的DRAM控制中，例如，在利用跨绘图块的处理或者多个帧缓冲区的处理时，减少资源消耗，使DRAM的访问所需要的周期数比以往要少。
为解决上述课题，本发明之一，作为DRAM控制装置，包含：具有突发式传输功能的多个DRAM；和将由2维配置的多个绘图块组成的帧缓冲区分配给上述多个DRAM，依据图形处理通过多条信号线对上述多个DRAM输出包括地址的多个信号，访问上述多个DRAM的接口部，其中，上述接口部，针对上述帧缓冲区的至少一部分，按照将不同的上述DRAM分配给邻接的上述绘图块的方式输出上述地址，并且，上述接口部还具有突发传输控制部，该突发传输控制部对于上述多个DRAM分别地输出用于停止突发式传输的信号。
根据该发明，在进行如绘图块边界附近的矩形写入这样，跨过邻接的绘图块的处理之时，给这些邻接的绘图块分配不同的DRAM时，例如根据对于各DRAM交互地执行有效命令，能够减小源于执行间隔条件的命令执行等待周期。而且，突发传输控制部，由于对于DRAM分别输出停止突发传输的信号，在跨越绘图块的边界时，能够确切地阻止对之前的绘图块分配的DRAM的写入或读取，就不需要有用于阻止突发传输的周期。这样，能够减少跨过绘图块时的资源消耗，能够以比以往少的周期数执行DRAM的访问。
然后，在上述发明之一中，上述多个DRAM，含有第1和第2个DRAM，上述接口部，优选对上述帧缓冲区的各绘图块，以方格状，分配上述第1以及第2个DRAM。
而且，上述发明之一中，优选上述接口部，具有地址控制部，对于上述多个DRAM，分别地输出存储单元选择信号以及地址信号。
还有，上述接口部，关于上述帧缓冲区的至少一部分，对邻接的上述绘图块，分别分配不同的上述DRAM中行地址的差为0或者1的区域，上述地址控制部，优选对每个DRAM分别地输出上述地址信号的第0位，剩下的位共同输出给各DRAM。
加之，在上述发明之一中，上述接口部优选具有命令控制部，该命令控制部对于上述多个DRAM，可分别地执行控制命令。
进一步，上述命令控制部，优选在对于上述多个DRAM中的一个DRAM执行读取或者写入的命令的周期中，对其它的DRAM可执行预充电命令的构成。并且，上述命令控制部，优选在执行预充电命令的同时，可输出预充电信号构成。
还有，在上述发明之一中，上述接口部，优选具有读取控制部，对于上述多个DRAM，分别地控制读数据的有效、无效。
而且，本发明之二，作为DRAM控制装置，包含：具有突发式传输功能的多个DRAM；和接口部，将由2维配置的多个绘图块组成的多个帧缓冲区，分别分配给上述多个DRAM中的任何一个，并依据图形处理，访问上述多个DRAM。其中，上述接口部具有突发传输控制部，该突发传输控制部对上述多个帧缓冲区分别分配不同的上述DRAM，并且，对于上述多个DRAM，分别地输出使突发传输停止的信号。
根据本发明，进行利用多个缓冲区处理之时，由于对这些多个帧缓冲区分配不同的DRAM，例如将有效命令对各个DRAM交互地执行，由此就能够减少由执行间隔条件而引起的命令执行等待周期。并且，突发传输控制部，由于对于DRAM分别地输出使突发传输停止的信号，在切换帧缓冲区时，能够可靠地停止分配给帧缓冲区的DRAM的写入或者读取，因此就不需要有停止突发传输的周期。这样，能够减少利用多个缓冲区时的资源消耗，能够以比以往少的周期数执行DRAM的访问。
本发明之三，作为上述发明之一中的DRAM控制装置中的控制方法，包含：步骤1，上述接口部，接受分别邻接的且上述多个DRAM含有的第1以及第2个DRAM被分别分配了的，横跨第1以及第2个绘图块的图形处理命令；步骤2，上述接口部，依据上述命令，对于上述第1个DRAM，发出与上述第1绘图块对应的领域的突发写入或者读取的指示；步骤3，上述接口部，依据上述命令，对于上述第2个DRAM，发出与上述第2个绘图块对应的领域的突发写入或者读取的指示，同时上述突发传输控制部，对于上述第1个DRAM，输出使突发传输停止的信号。
本发明之四，作为上述发明之二中的DRAM控制装置中的控制方法，包含：步骤1，上述接口部接受图形处理的命令，该图形处理的命令用于对第1以及第2个帧缓冲区进行图形处理，该第1以及第2个帧缓冲区分配给上述多个DRAM中所含有的第1以及第2个DRAM；步骤2，上述接口部，依据上述命令，对于上述第1个DRAM，发出执行上述第1个帧缓冲区中的处理对象部分的突发写入或者读取的指示；步骤3，上述接口部，依据上述命令，对于上述第2个DRAM，发出执行上述第2个帧缓冲区的处理对象部分的突发写入或者读取的指示，同时上述突发传输控制部，对于上述第1个DRAM，输出停止突发传输的信号。
(发明效果)
如上根据本发明，在跨过绘图块的处理，和利用多个帧缓冲区的处理时，DRAM的访问所需要的周期数比以往少。
附图说明
图1是本发明的第1实施方式的DRAM控制装置的概略构成。
图2表示图1的接口部的构成框图。
图3是帧缓冲区的地址映射的一例。
图4是表示图3的图形处理一例的图。
图5是表示图1以及图2构成的动作的时序图。
图6是第1实施方式的变形例的DRAM控制装置的概略构成。
图7是表示图6的接口部的构成的框图。
图8是表示图6以及图7构成的动作的时序图。
图9是采用了4个DRAM的地址映射的一例。
图10是表示本发明的第2实施方式的DRAM控制装置的概略构成的图。
图11是表示图10的接口部构成的框图。
图12是图10和图11构成的动作的时序图。
图13是使多个帧缓冲区映射到不同的DRAM的一例。
图14是表示本发明的第3实施方式的DRAM控制装置的概略构成的图。
图15是表示图14的接口部构成的框图。
图16是图14以及图15构成的动作的时序图。
图17是帧缓冲区的地址映射的其它例。
图18是表示本发明的第4实施方式的DRAM控制装置的概略构成的图。
图19是表示图18的接口部构成的框图。
图20是以往的DRAM控制装置的概略构成图。
图21是表示图20的接口部的内部构成的图。
图22是以往的帧缓冲区的地址映射的一例。
图23是表示1个绘图块的地址映射的详细图。
图24是表示以往的构成中，进行显示处理情况下的动作的图。
图25是表示以往的构成中，写入线段数据的动作的图。
图26是表示以往的构成中，连续绘图跨过绘图块的矩形的动作的图。
图27是表示以往的构成中，在垂直方向写入线段数据的动作的图。
其中：1A-第1个SDRAM(具有突发传输功能的DRAM)，1B-第2个SDRAM(具有突发传输功能的DRAM)，20、20A、20B、20C、20D-接口部，21-CS转换器，22-CKE控制器(突发传输控制部)，51-DQM控制器(读控制部)，81-BA控制器，82-AS控制器、111-控制信号控制部(命令控制部)，141-PRE控制器。
具体实施方式
以下，关于本发明的实施方式，参照附图来说明。另外，以下的各实施方式中，作为具有突发传输功能的DRAM，假定为具有4个存储单元的SDRAM。而且，命令执行间隔条件(tRRD)，为2个周期以上。另外，这样的假定是始终是为方便于实施方式的说明，即使按照其它的构成，本发明同样也可以实现。
(第1实施方式)
图1是表示本发明的第1实施方式的DRAM控制装置的概略构成的图。图1中，第1个SDRAM1A(SDRAM1)以及第2个SDRAM1B(SDRAM2)与微处理器2连接。微处理器2内部设置的接口部20，对第1以及第2个SDRAM1A、1B分配帧缓冲区，依据绘图或显示等的图形处理，访问第1以及第2个SDRAM1A、1B。
图2表示图1的接口部20的构成的框图。在图2中，对于与图21所示的以往的构成共同的要素付与相同的标号，这里省略说明。21为CS(片选信号)转换器，22为CKE(时钟有效信号)控制器。作为突发传输控制部的CKE控制器22，对于第1以及第2个SDRAM1A、1B，分别地输出第1以及第2个的时钟有效信号CKE1、CKE2。
图3为本实施方式中的帧缓冲区的地址映射的一例。帧缓冲区由2维配置的多个绘图块BL构成。然且在图3的例子中，对各绘图块，以方格状，交互地分配第1以及第2个SDRAM1A、1B(SDRAM1、2)。根据这样的分配，对邻接的绘图块映射相互不同的SDRAM。
这里，关于图1以及图2的DRAM控制装置的动作，就如图4所示的连续写入矩形1以及矩形2的情况为例，参照图5的时序图来说明。
首先，为了在矩形1的写入，在周期T1、T2、T3、T4中分别，执行有效命令。即，使矩形1所跨过的4个绘图块的地址(SDRAM1，Bank0，Row0)，(SDRAM2，Bank1，Row0)，(SDRAM1，Bank3，Row0)，(SDRAM2，Bank2，Row0)分别为有效。CS转换器21，接受从地址及控制信号输出部208输出的片选信号CS1、CS2，按照使信号CS1在周期T1、T3为有效，信号CS2在周期T2、T4为有效，转换后输出。
这样，根据使SDRAM1和SDRAM2为交互有效，满足命令的执行间隔条件tRRD，同时还能够使有效命令的执行间隔变小。
关于在周期T5～T10中的写入命令的输出，完全与图26(b)所示的同样，但本实施方式中，如图3所示对于帧缓冲区的地址映射，CS转换器21，在周期T5、T7、T10，使信号CS1为有效；在周期T6、T8、T9，使信号CS2为有效。
但是，图3这样的映射中在进行上述的写入动作的情况下，例如在周期T5中对SDRAM1执行写入命令后，在周期T6仍然继续对SDRAM1的突发写入。因此，在周期T6写入到SDRAM2的数据，也写入到SDRAM1中。
为避免这样的问题，本实施方式中，对第1以及第2个SDRAM1A、1B，能够分别地停止突发传输。即，CKE控制器22，使第1时钟有效信号CKE1在周期T6为有效，并使第1个SDRAM1A的突发写入停止。周期T8，T9也同样，使第1个时钟有效信号CKE1有效。而且CKE控制器22，在周期T7、T10，使第2个时钟有效信号CKE2有效后，停止第2个SDRAM1B的突发写入。
其次，在周期T11，对于SDRAM1和SDRAM2双方，输出所有存储单元的预充电命令。接着，进行矩形2的绘图数据的写入。矩形2的绘图数据的写入，与矩形1的绘图数据的写入同样，这里省略说明。
其结果，根据本实施方式，如图5所示，为了连续写入矩形1和矩形2所需要的周期数，为T1～T22的22个周期便结束了，与如图26所示的以往例相比，能够使访问周期削减2个周期。另外，即使在读取动作中，也能得到同样的效果。
即，根据本实施方式，在进行跨过邻接的绘图块的处理之时，由于对这些邻接的绘图块分配不同的DRAM，能够减少起因于执行间隔条件的命令执行周期。并且，由于根据时钟有效信号，能够确切地阻止各DRAM的写入或者读取，因而不需要用于停止突发传输的周期。因此，能够减少跨过绘图块时的资源消耗，以比以往少的周期数执行DRAM的访问。
图6以及图7为表示本实施方式的变形例的构成图。图6以及图7的例中，接口部20A，具有DQM控制器51，其作为对于第1以及第2个SDRAM1A，1B，分别地输出DQM1，DQM2的突发传输控制部。然后，如图8的时序图所示，按照在向SDRAM1写入期间使SDRAM2的写入数据屏蔽，而且，在向SDRAM2写入期间使SDRAM1的写入数据屏蔽，来控制DQM信号DQM1，DQM2。这样，能得到与上述的实施方式同样的效果。
而且，本实施方式中，由于在第1以及第2个SDRAM1A、1B中数据线为共用，因此在进行绘图数据的读取之时，需要根据DQM信号控制从SDRAM的数据输出。即，作为读控制部的DQM控制部51，对于第1和第2个SDRAM1A、1B，分别地控制读数据的有效、无效。
图6以及图7的构成中，在从第1个SDRAM1A读取数据的情况下，使信号CKE2为有效的同时，使从作为读控制部的DQM控制器51向第2个SDRAM1B输出的信号DQM2为无效，使从第2个SDRAM1B的数据输出为高阻抗状态。根据这样的控制，就能够避免共用的数据线上的数据的冲突。即使在从第2个SDRAM1B读取数据的情况下，也同样地，使信号DQM1为无效，使第1个SDRAM1A输出的数据为高阻抗状态。
另外，本实施方式中，如图3所示，按照方格状进行帧缓冲区的地址映射，但本发明并不仅限与此，在对邻接的绘图块分配成不同的DRAM的情况下，也能得到同样的效果。而且，关于帧缓冲区的非全体的其中一部分，即使对邻接的绘图块分配不同的DRAM的情况下，也能与对其部分进行写入矩形的处理等的情况下，得到同样的效果。
还有，本实施方式中，就采用2个SDRAM的构成为例进行说明，但SDRAM的个数并不仅限与此。例如，在采用4个SDRAM构成的情况下，也能够进行例如图9所示的帧缓冲区的地址映射。
(第2实施方式)
图10是表示本发明的第2实施方式的DRAM控制装置的概略构成的图。图11是表示图10的接口部20B的构成的图。在图10和图11中，有关与图1以及图2共同的要素付与相同的标号，这里省略详细其说明。在图11中，BA(存储单元选择信号)控制器81，对于第1以及第2个SDRAM1A、1B，分别地输出第1以及第2个存储单元选择信号BA1、BA2、而且，AS(地址选择信号)控制器82，接受从地址及控制信号输出部208输出的地址的第0位，对于第1及第2个SDRAM1A、1B，分别地输出第1以及第2个地址选择信号AS1、AS2。另外，地址的第0位以外，共同被提供给第1以及第2个SDRAM1A、1B。根据地址及控制信号输出部208、BA控制器81以及AS控制器82，构成本发明的地址控制部。
本实施方式的帧缓冲区的地址映射，与第1实施方式同样，如图3所示。
关于图10以及图11的DRAM控制装置的动作，就图4所示连续地写入矩形1以及矩形3的情况为例，参照图12的时序图进行说明。
首先，图12的例子中，有效命令的执行方法与图5不同。即，为写入矩形1，在周期T1、T3，分别在第1以及第2个SDRAM1A、1B的双方执行有效命令。这样，使(SDRAM1，Bank0，Row0)、(SDRAM2，Bank1，Row0)(SDRAM1，Ban3，Row0)(SDRAM2，Bank2，Row0)地址分别为有效。与此同时，片选信号CS1、CS2，在周期T1，T3，双方都同时为有效。
接着，关于矩形3的绘图数据的写入进行说明。矩形3跨越(SDRAM2，Bank1，Row0)(SDRAM1，Bank2，Row1)(SDRAM1，Bank3，Row0)(SDRAM2，Bank0，Row1)的4个绘图块。
因此，周期T12的有效命令中，为使(SDRAM2，Bank1，Row0)(SDRAM1，Bank2，Row1)的2个地址为有效，作为第1个存储单元选择信号BA1输出指定存储单元1的信号，作为第2存储单元选择信号BA2输出指定存储单元2的信号，作为第1个地址选择信号AS1输出“0”，作为第2个地址选择信号AS2输出“1”。在周期T14中有效命令也是同样。
这样，对于第1以及第2个SDRAM1A、1B，根据分别地输出存储单元选择信号BA1、BA2以及地址选择信号AS1、AS2，就能够使不同的SDRAM的不同的存储单元以及不同的行地址，在同一周期为有效。
另外，在输出周期T4～T9，T15～T20的写入命令期间，作为地址选择信号AS1、AS2，使从地址及控制信号输出部208输出的地址的第0位直接输出。
其结果，根据本实施方式，如图12所示，由于连续写入矩形1和矩形3所需要的周期数为T1～T20的20个周期便结束了，与以往例相比，能够使访问周期削减4个周期。
另外，本实施方式中，就采用2个SDRAM的构成为例进行说明，但SDRAM的个数并不仅限于此，也可以对各个SDRAM分别地输出存储单元选择信号或地址信号。然后，例如在如图9所示采用4个SDRAM映射帧缓冲区的情况下，在跨过4个SDRAM的矩形的写入动作时，在1个周期内，由于能够使各个SDRAM的4个存储单元的行地址为有效，因此能进一步削减周期数。
还有，存储单元与行地址的映射，并不仅限于图3以及图9所示的。
进一步，本实施方式中，将地址的第0位作为地址选择信号，输出给各个SDRAM，但并非仅限于第0位，也可以使多位的地址选择信号输出给各个SDRAM。例如，在使地址数据的最低的2位作为地址选择信号，输出给各SDRAM这样构成的情况下，关于图4的矩形2，根据2次的有效命令的执行，就能够使4个绘图块为有效。
而且，如图13所示，即使在使多个帧缓冲区FLB1、FLB2，分别与互不相同的SDRAM1A、1B映射的情况下，也能得到与第1以及第2实施方式相同的效果。该映射，将1个帧的绘图数据写入到多个帧缓冲区，在读取时，从多个帧缓冲区交互地读取绘图数据后，用于微处理器2中的合成系统。
这种情况下，帧缓冲区FLB1，FLB2的共同的绘图块，被映射到SDRAM。为此，与第1实施方式同样，能够减少使共同的绘图块有效时命令执行等待周期。而且，在切换帧缓冲区时，能够可靠地停止前面的帧缓冲区被分配的DRAM的写入或者读取，因此不需要用于停止突发传输的周期。这样，能够减少利用多个帧缓冲区时的资源消耗，能够以比以往少的周期数执行DRAM的访问。
而且，与第2实施方式同样，由于能够使其共同的绘图块在同一周期为有效，因此能够削减有效命令执行的周期数。
(第3实施方式)
图14是表示本发明的第3实施方式中的DRAM控制装置的概略构成的图，图15是表示图14的接口部20C的构成图。在图14及图15中，关于图1及图2，和图10及图11的共同的要素付与相同的标号，并在这里省略其详细说明。
在图15中作为命令控制部的控制信号控制器111，接受从地址及控制信号输出部208输出的RAS信号、CAS信号以及WE信号后，由于对于第1以及第2个SDRAM1A、1B，分别地执行命令，因此分别输出控制信号RAS1、CAS1、WE1、以及控制信号RAS2、CAS2、WE2。
本实施方式中的帧缓冲区的地址映射，与第1实施方式同样，为如图3所示。
关于图14以及图15的DRAM控制装置的动作，就如图4所示的写入线段1的情况为例，参照图16的时序图来说明。
如图16所示，本实施方式中，从(SDRAM2、Bank2、Row0)的部分变化到(SDRAM1、Bank0、Row3)的部分，在周期S2中，对于SDRAM2执行预充电命令的同时，对SDRAM2执行写入命令。这样，就能够削减访问所需要的周期数。
即，对于第1个SDRAM1A以及第2个SDRAM1B，通过可分别地执行命令的构成，在同一周期，能够执行互不相同的命令。这样，有效地使突发传输功能不起作用，即使在图4的线段1这样的数据的写入中，也能够削减访问的开销。
还有，在访问某SDRAM期间，对于其它的SDRAM可以使时钟有效信号发挥作用，这样，能够削减SDRAM的消费电力。
另外，本实施方式中，采用图3的地址映射，除此外例如图17所示，即使在水平方向采用相同的SDRAM映射的情况下，也能得到相同的效果。存储单元和行地址的映射，也不限于图3和图7。
(第4实施方式)
图18是表示本发明的第4实施方式的DRAM控制装置的概略构成的图。图19是表示图18的接口部20D的构成框图。图18以及图19中，关于图1以及图2，和图14以及图15共同的要素付与相同的符号，这里省略其说明。
在图19中，PRE(预充电信号)控制器141，接受从地址及控制信号输出部208输出的预充电信号。这里，所谓预充电信号，是指在对SDRAM执行预充电命令时，对所有的存储单元进行一次预充电。然后，从控制器205输入作为预充电信号的输出对象的SDRAM的信息，对于该SDRAM，输出预充电信号PRE1、PRE2。通过控制信号控制器111以及PRE控制器141，构成本发明的命令控制部。
这里，如图13所示，多个帧缓冲区FLB1、FLB2分别映射到SDRAM1A、SDRAM1B。
本实施方式的特征，在矩形1的写入动作中，刷新SDRAM1B这一点。即，在图18以及图19的构成中，对第1个SDRAM1A可输出信号RAS1，CAS1，WE1；对第2个SDRAM1B可输出信号RAS2，CAS2，WE2。因此，在对第1个SDRAM1A写入矩形1的数据期间，可对第2个SDRAM1B预充电和刷新。在进行刷新之前，必须对进行刷新的SDRAM的所有存储单元预充电，在该预充电命令的输出同时，从预充电信号控制器141输出预充电信号。
根据本实施方式，由于在访问某SDRAM期间，能够刷新其它的SDRAM，因此能够削减刷新所需要的时间。
本发明，在DRAM分配帧缓冲区执行图形处理的情况下，可缩短DRAM的访问时间，图形处理装置的低成本化的同时，可实现处理的高速化。

Claims (11)

1、一种DRAM控制装置，其特征在于，包含：
具有突发式传输功能的多个DRAM；和
将由2维配置的多个绘图块组成的帧缓冲区分配给上述多个DRAM，依据图形处理通过多条信号线对上述多个DRAM输出包括地址的多个信号，访问上述多个DRAM的接口部，
其中，上述接口部，针对上述帧缓冲区的至少一部分，按照将不同的上述DRAM分配给邻接的上述绘图块的方式输出上述地址，并且，上述接口部还具有突发传输控制部，该突发传输控制部对于上述多个DRAM分别地输出用于停止突发式传输的信号。
2、根据权利要求1所述的DRAM控制装置，其特征在于，
上述多个DRAM，含有第1和第2个DRAM；
上述接口部，给上述帧缓冲区的各描绘块，以方格状分配上述第1以及第2个DRAM。
3、根据权利要求1所述的DRAM控制装置，其特征在于，
上述接口部备有地址控制部，该地址控制部对于上述多个DRAM，分别地输出存储单元选择信号以及地址信号。
4、根据权利要求3所述的DRAM控制装置，其特征在于，
上述接口部，针对上述帧缓冲区的至少一部分，分别将不同的在上述DRAM中的行地址之差为0或者1的区域分配给邻接的上述绘图块，
上述地址控制部，将上述地址信号的第0位分别地输出到每个DRAM，将剩下的位共同输出到各个DRAM。
5、根据权利要求1所述的DRAM控制装置，其特征在于，
上述接口部具有命令控制部，该命令控制部可以对上述多个DRAM分别地执行控制命令。
6、根据权利要求5所述的DRAM控制装置，其特征在于，
上述命令控制部，在对于上述多个DRAM中的一个DRAM执行读或者写的命令的周期中，对其它的DRAM可执行预充电命令。
7、根据权利要求6所述的DRAM控制装置，其特征在于，
上述命令控制部，在执行预充电命令的同时，可输出预充电信号。
8、根据权利要求1所述的DRAM控制装置，其特征在于，
上述接口部，具有读控制部，对于上述多个DRAM，分别地控制读数据的有效·无效。
9、一种DRAM控制装置，其特征在于，包含：
具有突发式传输功能的多个DRAM；和
接口部，其将由2维配置的多个绘图块组成的多个帧缓冲区，分别分配给上述多个DRAM中的任何一个，并依据图形处理，通过多条信号线对上述多个DRAM输出包括地址的多个信号，访问上述多个DRAM，
其中，上述接口部，按照对上述多个帧缓冲区，分别分配不同的上述DRAM的方式输出上述地址，并且具有突发传输控制部，该突发传输控制部对于上述多个DRAM，分别地输出用于使突发传输停止的信号。
10、一种DRAM控制方法，使用权利要求1所述的DRAM控制装置其特征在于，包含：
步骤1：上述接口部接受图形处理命令，该图形处理命令横跨第1和2个绘图块，且分别分配给邻接的且为上述多个DRAM所含有的第1和第2个DRAM；
步骤2：上述接口部，依据上述命令对于上述第1个DRAM，发出与上述第1个绘图块所对应领域的突发写入或者读取的指示；
步骤3：上述接口部，依据上述命令对于上述第2个DRAM，发出与上述第2个绘图块所对应的领域的突发写入或者读取的指示，同时上述突发传输控制部对于上述第1个DRAM输出使突发传输停止的信号。
11、一种DRAM控制方法，使用权利要求9所述的DRAM控制装置，其特征在于，包含：
步骤1：上述接口部接受使用第1以及第2个帧缓冲区进行图形处理的命令，该第1以及第2个帧缓冲区被分别分配到上述多个DRAM含有的第1和第2个DRAM中；
步骤2：上述接口部，依据上述命令，对于上述第1个DRAM，发出上述第1个帧缓冲区中的处理对象部分的突发写入或者读取的指示；
步骤3：上述接口部，依据上述命令，对于上述第2个DRAM，发出上述第2个帧缓冲区中的处理对象部分的突发写入或者读取的指示，同时上述突发传输控制部，其对于上述第1个DRAM，输出使突发传输停止的信号。
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