JPS628238A - メモリ格納方式 - Google Patents
メモリ格納方式Info
- Publication number
- JPS628238A JPS628238A JP14627885A JP14627885A JPS628238A JP S628238 A JPS628238 A JP S628238A JP 14627885 A JP14627885 A JP 14627885A JP 14627885 A JP14627885 A JP 14627885A JP S628238 A JPS628238 A JP S628238A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は２次元データのメモリ格納方式に関し、特に画
像データなどの２次元データを処理するデータ処理装置
において、データ処理を高速化するのに好適なメモリ格
納方式に関するものである。
像データなどの２次元データを処理するデータ処理装置
において、データ処理を高速化するのに好適なメモリ格
納方式に関するものである。
従来技術
従来、２次元の画像データなどを扱うデータ処理装置で
は、一般にそのデータをメモリのビット巾（例えば８ビ
ツト）を単位に分割し、ｘ、ｙ方向の座標値をメモリア
ドレスに変換して大容量のメモリに対して１次元的に格
納し、それを基に表示装置への再生などの処理を行って
いる。
は、一般にそのデータをメモリのビット巾（例えば８ビ
ツト）を単位に分割し、ｘ、ｙ方向の座標値をメモリア
ドレスに変換して大容量のメモリに対して１次元的に格
納し、それを基に表示装置への再生などの処理を行って
いる。
しかし、２次元状の配列にあるデータを１次元のメモリ
アドレスに変換して格納させているため し
に、その格納データを再生する場合は、再生範囲にある
Ｘｓ’ｌ座標を１ビツト巾ごとに変換しデータを範囲分
読出す手順となるので、データ処理を高速化できない１
つの要因となっていた。特に、再生範囲のデータが異な
るメモリに混在していると、メモリをランダムにアク゛
セスする必要が生ずるため、そのアクセス回数が２″と
なって、処理速度を大巾に低下させていた。
アドレスに変換して格納させているため し
に、その格納データを再生する場合は、再生範囲にある
Ｘｓ’ｌ座標を１ビツト巾ごとに変換しデータを範囲分
読出す手順となるので、データ処理を高速化できない１
つの要因となっていた。特に、再生範囲のデータが異な
るメモリに混在していると、メモリをランダムにアク゛
セスする必要が生ずるため、そのアクセス回数が２″と
なって、処理速度を大巾に低下させていた。
目 的
本発明の目的は、このような従来の問題を解決し、画像
データなどの２次元データを処理するデー夕処理装置に
おいて、上記２次元データを格納したメモリから直接、
該２次元的に読出して再生し。
データなどの２次元データを処理するデー夕処理装置に
おいて、上記２次元データを格納したメモリから直接、
該２次元的に読出して再生し。
本装置のデータ処理を高速化することのできるメモリ格
納方式を提供することにある。
納方式を提供することにある。
構 成
本発明は上記の目的を達成させるため、本発明のメモリ
格納方式は、２次元状のデータを格納するメモリにおい
て、各々独立にデータ読出しのできる４個のメモリ（Ａ
メモリ部２〜Ｄメモリ部５）を有し、該４個のメモリに
対して上記２次元状のデータを該２次元がＮ×Ｎビット
単位で再生できるように格納することを特徴としたもの
である。
格納方式は、２次元状のデータを格納するメモリにおい
て、各々独立にデータ読出しのできる４個のメモリ（Ａ
メモリ部２〜Ｄメモリ部５）を有し、該４個のメモリに
対して上記２次元状のデータを該２次元がＮ×Ｎビット
単位で再生できるように格納することを特徴としたもの
である。
以下１本発明の一実施例に基づいて具体的に説明する。
第２図（ａ）〜（Ｃ）、第３図は本発明によるメモリ格
納の概要を示す図である。
納の概要を示す図である。
第２図（Ｃ）、第３図において、Ａ、Ｂ、Ｃ，Ｄはそれ
ぞれ後述するＡメモリ部２．Ｂメモリ部３゜Ｃメモ９部
４．Ｄメモリ部５に記憶された９ビツトからなるデータ
である。その９ビツトの配列は第２図（ｂ）に示すよう
に３×３ビット単位（または３×３マトリツクスと呼ぶ
）に構成する。なお、その９ビツトは３×３マトリツク
ス座標の各ビット（０〜８）が第２図（ａ）に示ように
配列されてＡメモリ部２〜Ｄメモリ部５に格納されてい
る。
ぞれ後述するＡメモリ部２．Ｂメモリ部３゜Ｃメモ９部
４．Ｄメモリ部５に記憶された９ビツトからなるデータ
である。その９ビツトの配列は第２図（ｂ）に示すよう
に３×３ビット単位（または３×３マトリツクスと呼ぶ
）に構成する。なお、その９ビツトは３×３マトリツク
ス座標の各ビット（０〜８）が第２図（ａ）に示ように
配列されてＡメモリ部２〜Ｄメモリ部５に格納されてい
る。
すなわち、従来メモリのビット巾をＮ×Ｎマトリックス
座標に振り当てた形体でＡメモリ部２〜Ｄメモリ部５に
格納する。ただし１本実施例ではＮ＝３である。
座標に振り当てた形体でＡメモリ部２〜Ｄメモリ部５に
格納する。ただし１本実施例ではＮ＝３である。
第２図（Ｃ）は、原点＃＃ Ｏｌ＃ 、 Ｘ軸−ｙ軸の
座標でなる２次元データをそのままの次元でＡメモリ部
２、Ｂメモリ部３．Ｃメモ９部４．Ｄメモリ部５に割振
り、データＡ、データＢ、データＣ，データＤとして格
納した様子を示す。メモリのビット巾のデータを持つ３
Ｘ３ビット単位を連続して同じメモリに格納するのでは
なく、独立した４個のメモリ（Ａメモリ部２〜Ｄメモリ
部５）に一定の規則に基づいて格納する。
座標でなる２次元データをそのままの次元でＡメモリ部
２、Ｂメモリ部３．Ｃメモ９部４．Ｄメモリ部５に割振
り、データＡ、データＢ、データＣ，データＤとして格
納した様子を示す。メモリのビット巾のデータを持つ３
Ｘ３ビット単位を連続して同じメモリに格納するのでは
なく、独立した４個のメモリ（Ａメモリ部２〜Ｄメモリ
部５）に一定の規則に基づいて格納する。
格納したデータを読出す場合は、３Ｘ３ビット単位を第
３図に示すように、データＡ〜データＤでなるブロック
上を移動させることによって、データＡ〜データＤの各
ビットを読出す。このため、読出したい、あるいは書込
みたい部分が４個のメモリにまたがった場合であっても
、独立に構成している４個のメモリに対するアドレスと
、データを切替えることで、任意な座標における同時読
出／書込が可能となり、高速処理を、実現できる。
３図に示すように、データＡ〜データＤでなるブロック
上を移動させることによって、データＡ〜データＤの各
ビットを読出す。このため、読出したい、あるいは書込
みたい部分が４個のメモリにまたがった場合であっても
、独立に構成している４個のメモリに対するアドレスと
、データを切替えることで、任意な座標における同時読
出／書込が可能となり、高速処理を、実現できる。
次に１本発明によるメモリ格納方式を第１図、第４図〜
第８図により述べる。
第８図により述べる。
第１図は本発明の一実施例を示す２次元データを格納す
るメモリの構成ブロック図である。同図において２１は
Ｘ方向、ｙ方向の座標からアドレスＡＡ−ＡＤを算出す
るアドレス演算器、２〜５はそれぞれ２次元データを格
納する９ビツト巾のＡメモリ部〜Ｄメモリ部、 ６は５
ｘａｂｉｔ、を３×３ ｂｉｔ、にして出力するシフタ
ーである。
るメモリの構成ブロック図である。同図において２１は
Ｘ方向、ｙ方向の座標からアドレスＡＡ−ＡＤを算出す
るアドレス演算器、２〜５はそれぞれ２次元データを格
納する９ビツト巾のＡメモリ部〜Ｄメモリ部、 ６は５
ｘａｂｉｔ、を３×３ ｂｉｔ、にして出力するシフタ
ーである。
Ａメモリ部２〜Ｄメモリ部５は、アドレス線およびデー
タ線を各々持つ独立の構成であり、２次元データを第２
図（ｃ）に示すようにＸ軸、ｙ軸の２次元座標で配列す
るように振り゛分けて格納している。
タ線を各々持つ独立の構成であり、２次元データを第２
図（ｃ）に示すようにＸ軸、ｙ軸の２次元座標で配列す
るように振り゛分けて格納している。
シフター６は、図示してないＣＰＵによって制御され、
Ａメモリ部２〜Ｄメモリ部５のデータを第６図のように
８×８ビツト状（再生範囲）に想定し、その８×８ビツ
ト中からアドレス演算器１のシフト信号Ｓｘ、Ｓｙに基
づいて３Ｘ３ビット単位のデータを読出して出力する。
Ａメモリ部２〜Ｄメモリ部５のデータを第６図のように
８×８ビツト状（再生範囲）に想定し、その８×８ビツ
ト中からアドレス演算器１のシフト信号Ｓｘ、Ｓｙに基
づいて３Ｘ３ビット単位のデータを読出して出力する。
なお、第６図のデータＡ〜データＤ配列は８×８ビツト
の一例である。
の一例である。
すなわち、双方向のシフター６は、第６図のようにビッ
トが８×８で配列しているデータＡ〜データＤに対して
、３×３マトリツクスで任意の点のデータ内容を見るた
めに、第４図、第５図に示すように、８ビツト→３ビツ
トへ変換するシフターをＸ方向、ｙ方向に２重に使用し
、抽出する３ビツトの位置を変えることで、８×８ビツ
トの全領域を３×３ビツトにシフトして読出す。なお、
３×３ビット単位の左下位置を基準点とした場合のシフ
ト数５ＸｙＳＹは、 ５ｘ＝３ ＸＱ十Ｒ−（１） Ｓ ｖ ＝ ３ Ｘ Ｆ ＋ Ｇ ・・
・・（２）である。ただし、ＱおよびＦは０′″または
ＨＩ ＩＩの変数、ＲおよびＧはＩＩ Ｑ ＩＩ、 Ｉ
ｔ ｌ Ｈ２Ｏ，２・・のいずれヵ、の値である。
トが８×８で配列しているデータＡ〜データＤに対して
、３×３マトリツクスで任意の点のデータ内容を見るた
めに、第４図、第５図に示すように、８ビツト→３ビツ
トへ変換するシフターをＸ方向、ｙ方向に２重に使用し
、抽出する３ビツトの位置を変えることで、８×８ビツ
トの全領域を３×３ビツトにシフトして読出す。なお、
３×３ビット単位の左下位置を基準点とした場合のシフ
ト数５ＸｙＳＹは、 ５ｘ＝３ ＸＱ十Ｒ−（１） Ｓ ｖ ＝ ３ Ｘ Ｆ ＋ Ｇ ・・
・・（２）である。ただし、ＱおよびＦは０′″または
ＨＩ ＩＩの変数、ＲおよびＧはＩＩ Ｑ ＩＩ、 Ｉ
ｔ ｌ Ｈ２Ｏ，２・・のいずれヵ、の値である。
また、３×３ビット単位に対するデータＡ〜データＤの
配列の位置関係には、第７図（ａ）〜（ｄ）に示すよう
に４通りの組合せがあり、その組合せごとにアドレス演
算器１からのアドレスＡＡ−ＡＤを変えて、シフター６
にデータ読取（シフト動作）を行わせる必要がある。
配列の位置関係には、第７図（ａ）〜（ｄ）に示すよう
に４通りの組合せがあり、その組合せごとにアドレス演
算器１からのアドレスＡＡ−ＡＤを変えて、シフター６
にデータ読取（シフト動作）を行わせる必要がある。
アドレスＡＡ−ＡＤを変えるアドレス演算器１では、今
、アドレスの基準をデータＡとし、第２図（ｅ）のＸ方
向の幅を６ Ｘ ｍ （ｍ ＝１ ＋ ２ ｒ ３ ｙ
・・）ビットにしたとき、第７図（ａ）の組合せ時のア
ドレスＡ Ａ −Ａ ｐが、Ａメモリ部２〜Ｄメモリ部
５に対して同じアドレス値（ＡＡ＝ＡＢ＝ＡＣ＝ＡＤ）
となるようにし、続いて、同図（ｂ）の組合せに変えた
時には、Ａメモリ部２とＤメモリ部５に対しては上記（
ａ）と同じ値（Ａ Ａ ” Ａ Ｄ ｌすなわち同じデ
ータ）、 Ｂメモリ部３とＣメモ９部４に対しては１つ
前のアドレス（（Ａ Ｂ −１）＝（ＡｃｌＬすなわち
１つ前のデータ〕となるようにする。同図（Ｃ）、（ｄ
）に変えた時も同様にアドレスをずらす。
、アドレスの基準をデータＡとし、第２図（ｅ）のＸ方
向の幅を６ Ｘ ｍ （ｍ ＝１ ＋ ２ ｒ ３ ｙ
・・）ビットにしたとき、第７図（ａ）の組合せ時のア
ドレスＡ Ａ −Ａ ｐが、Ａメモリ部２〜Ｄメモリ部
５に対して同じアドレス値（ＡＡ＝ＡＢ＝ＡＣ＝ＡＤ）
となるようにし、続いて、同図（ｂ）の組合せに変えた
時には、Ａメモリ部２とＤメモリ部５に対しては上記（
ａ）と同じ値（Ａ Ａ ” Ａ Ｄ ｌすなわち同じデ
ータ）、 Ｂメモリ部３とＣメモ９部４に対しては１つ
前のアドレス（（Ａ Ｂ −１）＝（ＡｃｌＬすなわち
１つ前のデータ〕となるようにする。同図（Ｃ）、（ｄ
）に変えた時も同様にアドレスをずらす。
つまり、３×３マトリツクスの左下位置を基準点にした
場合のＡメモリ部２〜Ｄメモリ部５に対するアドレス値
Ａ Ａ ” Ａ Ｄは第８区のようになる。
場合のＡメモリ部２〜Ｄメモリ部５に対するアドレス値
Ａ Ａ ” Ａ Ｄは第８区のようになる。
すなわち、データＡの左下（第２図（ｂ、）のＩＩ Ｏ
Ｉｆｆビット）が基準点のときはデータＡがそのまま３
×３マトリツクスとなる。Ｘ方向に１つずらすとデータ
Ａのｙ方向３ビット（ＡＯ，、Ａ７．Ａ６）が除かれデ
ータＢのｙ方向３ビット（ＢＯ，Ｂ７．Ｂ６）が含む３
×３マトリツクスとなる。というように変わる。なお、
基準点のアドレスＡ Ｘ ｒ Ａ Ｖは、ＡＸ＝ＰＸ６
＋ＱＸ３＋Ｒ・・・・（３）Ａｙ＝ＥＸ６＋ＦＸ３＋Ｇ
・・・・（４）である。ただし、Ｐ、Ｅは定数
である。
Ｉｆｆビット）が基準点のときはデータＡがそのまま３
×３マトリツクスとなる。Ｘ方向に１つずらすとデータ
Ａのｙ方向３ビット（ＡＯ，、Ａ７．Ａ６）が除かれデ
ータＢのｙ方向３ビット（ＢＯ，Ｂ７．Ｂ６）が含む３
×３マトリツクスとなる。というように変わる。なお、
基準点のアドレスＡ Ｘ ｒ Ａ Ｖは、ＡＸ＝ＰＸ６
＋ＱＸ３＋Ｒ・・・・（３）Ａｙ＝ＥＸ６＋ＦＸ３＋Ｇ
・・・・（４）である。ただし、Ｐ、Ｅは定数
である。
基準点アドレスＡ Ｘ ｐ Ａ ＹがＡメモリ部２〜Ｄ
メモリ部５の外にはみ出したときは、そのはみ出した部
分の３×３ビツト出力を１１０１１にして処理する。ま
た、本実施例でのＡメモリ部２〜Ｄメモリ部５に対する
アドレスは２次元であるが、これを３次元、４次元、・
・・・Ｋ次元と拡張することができ、直接にアクセスが
可能なに次元のメモリを実現することができる。
メモリ部５の外にはみ出したときは、そのはみ出した部
分の３×３ビツト出力を１１０１１にして処理する。ま
た、本実施例でのＡメモリ部２〜Ｄメモリ部５に対する
アドレスは２次元であるが、これを３次元、４次元、・
・・・Ｋ次元と拡張することができ、直接にアクセスが
可能なに次元のメモリを実現することができる。
このように、各々が独立に構成された４個のメモリに、
２次元データを３×３マトリツクスで２次元的に分割し
て格納し、それを３×３ビット単位で移動して読出すの
で、２次元データをアクセスするときのアドレスの演算
処理およびビットのシフトのための時間が不要となり、
処理を高速化できる。また、メモリ間に混在するデータ
を意識する必要がないので、ソフトウェア処理が単純化
する。
２次元データを３×３マトリツクスで２次元的に分割し
て格納し、それを３×３ビット単位で移動して読出すの
で、２次元データをアクセスするときのアドレスの演算
処理およびビットのシフトのための時間が不要となり、
処理を高速化できる。また、メモリ間に混在するデータ
を意識する必要がないので、ソフトウェア処理が単純化
する。
効 果
以上説明したように、本発明によれば、画像データなど
の２次元データを処理するデータ処理装置において、上
記２次元状のデータを、各々独立にデータ読出しのでき
る４個のメモリにＸｙ３’方向の２次元座標で格納させ
るので、そのメモリからは直接、該２次元的にデータを
読出して再生することができ、同時に本装置のデータ処
理を高速化できる。
の２次元データを処理するデータ処理装置において、上
記２次元状のデータを、各々独立にデータ読出しのでき
る４個のメモリにＸｙ３’方向の２次元座標で格納させ
るので、そのメモリからは直接、該２次元的にデータを
読出して再生することができ、同時に本装置のデータ処
理を高速化できる。
第１図は本発明の一実施例を示す２次元データを格納す
るメモリの構成ブロック図、第２図（ａ）〜（Ｃ）、第
３図は本発明によるメモリ格納の概要を示す図、第４図
、第５図は８×８→３×３ピッ１−のシフト動作を説明
するための図、第６図はＡメモリ部〜Ｄメモリ部におけ
る８×８ビツトの例を示す図、第７図（ａ）〜（ｄ）は
３×３マトリツクスとデータＡ −’ Ｄの配列関係を
示す図、第８図は基準点の位置とＡメモリ部〜Ｄメモリ
部へのアドレス値の関係を示す図である。 １ニアドレス演算器、２：Ａメモリ部、３：Ｂメモリ部
、４：Ｃメモリ部、５：Ｄメモリ部、６：シフター、Ａ
−Ｂ：データ。 第 １ 図 第２図 （ｃ） （Ｉｇ！：！、Ｊ 第３図 第 ４ 図 ｕ １ ；： ０１２第５図 ８×８ ３×３ 第 ６ 図 り 第 ７ 図 （ａ） （ｂ） （Ｃ） （ｄ） 第８図
るメモリの構成ブロック図、第２図（ａ）〜（Ｃ）、第
３図は本発明によるメモリ格納の概要を示す図、第４図
、第５図は８×８→３×３ピッ１−のシフト動作を説明
するための図、第６図はＡメモリ部〜Ｄメモリ部におけ
る８×８ビツトの例を示す図、第７図（ａ）〜（ｄ）は
３×３マトリツクスとデータＡ −’ Ｄの配列関係を
示す図、第８図は基準点の位置とＡメモリ部〜Ｄメモリ
部へのアドレス値の関係を示す図である。 １ニアドレス演算器、２：Ａメモリ部、３：Ｂメモリ部
、４：Ｃメモリ部、５：Ｄメモリ部、６：シフター、Ａ
−Ｂ：データ。 第 １ 図 第２図 （ｃ） （Ｉｇ！：！、Ｊ 第３図 第 ４ 図 ｕ １ ；： ０１２第５図 ８×８ ３×３ 第 ６ 図 り 第 ７ 図 （ａ） （ｂ） （Ｃ） （ｄ） 第８図
Claims (2)
- （１）２次元状のデータを格納するメモリにおいて、各
々独立にデータ読出しのできる４個のメモリを有し、該
４個のメモリに対して上記２次元状のデータを該２次元
がＮ×Ｎビット単位で再生できるように格納することを
特徴とするメモリ格納方式。 - （２）前記再生するデータが前記４個のメモリに混在し
ているとき、該４個のメモリからの読出データに対して
前記Ｎ×Ｎビット単位をシフトさせて再生することを特
徴とする特許請求の範囲第１項記載のメモリ格納方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14627885A JPS628238A (ja) | 1985-07-03 | 1985-07-03 | メモリ格納方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14627885A JPS628238A (ja) | 1985-07-03 | 1985-07-03 | メモリ格納方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628238A true JPS628238A (ja) | 1987-01-16 |
Family
ID=15404105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14627885A Pending JPS628238A (ja) | 1985-07-03 | 1985-07-03 | メモリ格納方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628238A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198077A (ja) * | 1987-10-09 | 1989-04-17 | Sony Corp | 記憶装置 |
| US7562184B2 (en) | 2004-01-07 | 2009-07-14 | Panasonic Corporation | DRAM controller for graphics processing operable to enable/disable burst transfer |
-
1985
- 1985-07-03 JP JP14627885A patent/JPS628238A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198077A (ja) * | 1987-10-09 | 1989-04-17 | Sony Corp | 記憶装置 |
| US7562184B2 (en) | 2004-01-07 | 2009-07-14 | Panasonic Corporation | DRAM controller for graphics processing operable to enable/disable burst transfer |
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