CH655820A5

CH655820A5 - Empfaenger fuer auf einer hf-traegerfrequenz frequenzumgetastete signale.

Info

Publication number: CH655820A5
Application number: CH6646/80A
Authority: CH
Inventors: Ian Alistair Ward Vance
Original assignee: Int Standard Electric Corp
Priority date: 1979-09-04
Filing date: 1980-09-04
Publication date: 1986-05-15
Also published as: KR830004002A; KR830002422B1; DE3032749C2; GB2057820A; JPS6353746B2; ES494757A0; JPS5637757A; US4322851A; GB2057820B; NL8004865A; FR2464603B1; DE3032749A1; FR2464603A1; ES8200979A1

Description

Die vorliegende Erfindung betrifft einen Empfänger für auf einer HF-Trägerfrequenz frequenzumgetastete Signale.

Im GB-Patent Nr. 1 517 121 ist ein Empfänger für auf einer HF-Trägerfrequenz frequenzumgetastete Signale beschrieben, welcher Empfänger einen ersten und einen zweiten Signalpfad aufweist, an welche Pfade die empfangenen HF-Signale angelegt werden, wobei jeder Signalpfad eine Mischerschaltung, gefolgt von einem Tiefpassfilter und einem Begrenzerverstärker aufweist, weiter ist ein mit der Trägerfrequenz laufender Lokaloszillator vorhanden, dessen Ausgangssignal einer Mischerschaltung direkt und der andern Mischerschaltung nach einer 90° Phasenschiebung zugeführt wird, und endlich ist ein getak-teter D-FIip-Flop vorhanden, an dessen Dateneingang das Ausgangssignal des einen der Begrenzerverstärker angelegt ist, während das Ausgangssignal des andern Begrenzerverstärkers an den Takteingang dieses Flip-Flops angelegt ist.

Bei einem solchen Empfänger mit einer einfachen Decodier-anordnung gibt es eine Beschränkung der Frequenz, mit welcher das Umschalten des Flip-Flops in Abhängigkeit der Modulation des empfangenen Signals erfolgen kann. Das heisst, es muss mindestens in jeder Informationsbitperiode eine positive Flanke des Taktsignals liegen. Die maximale Bitfrequenz ist daher gleich dem der Taktfrequenz fc ausgeprägten Frequenzhub 8. Diese Beschränkung gilt auch für die Begrenzerverstärker. Da diese die Nulldurchgänge erhalten, dabei aber die Amplitu-deninformation begrehzen, ist notwendig, dass auf beiden Seiten des Signals des Lokaloszillators einige Nulldurchgänge auftreten. Wenn die Bitfrequenz den Frequenzhub übersteigt, dann ist auf jeder Seite nur noch ein Übergang vorhanden, was gemäss dem Nyquist-Kriterium keine hinreichende Information mehr bringt. Da die Phase des Basisbandsignals beidseits des Trägers beliebig ist, ergibt sich eine variable Verzögerung im Umschalten des Decodierausgangssignals.

Es ist daher Aufgabe der vorliegenden Erfindung, eine De-codieranordnung anzugeben, welche die Erreichung höherer Bitfrequenzen ermöglicht.

Gelöst wird diese Aufgabe durch die im Kennzeichen des ersten Anspruchs genannten Merkmale. Vorteilhafte Weiterbildungen der Erfindung können den abhängigen Ansprüchen entnommen werden.

Ausführungsbeispiele der Erfindung werden nun anhand der Zeichnung näher erläutert. In der Zeichnung zeigt:

Fig. I ein Blockschaltbild eines Radioempfängers für frequenzumgetastete Signale;

Fig. 2 ein logisches Status-Diagramm zur Decodierung der an den Punkten X und Y in Fig. 1 erscheinenden Signale;

Fig. 3 eine einfache Decodierlogik für den Empfänger nach Fig. I;

Fig. 4 eine andere Decodierlogik; und

Fig. 5 einen n-Weg-Radioempfänger für frequenzumgetastete Signale.

In der Anordnung nach Fig. 1 werden die empfangenen HF-Signale f. ± 6 an zwei Mixerschaltungen 1 und 2 angelegt, wobei fc die Trägerfrequenz und S der Modulationshub der Fre-quenzumtastung ist. Ein mit der Trägerfrequenz fc laufender Lokaloszillator 3 gibt sein Ausgangssignal direkt an die Mi-scherschaltung 1 und über ein Phasenschiebernetzvverk 4, welche eine 90° Phasenschiebung einführt, an die Mischerschaltung 2. Die Ausgangssignale der Mischerschaltungen 1 und 2 werden am Tiefpassfilter 5 bzw. 6 angelegt. Die gefilterten Signale gelangen dann an Begrenzerverstärker 7 bzw. 8 mit hoher Verstärkung. Die gefilterten und begrenzten Signale X, Y sind Rechtecksignale mit 90° Phasenverschiebung und können als vollsymmetrische, begrenzte Logikpegelsignale behandelt werden. Diese Signale werden dann an eine Decodierlogik 9 angelegt, um die Basisbandinformation zu erhalten.

Die Decodierlogik muss gemäss dem Status-Diagramm von Fig. 2 arbeiten. Das Ausgangssignal Z ist abhängig von der Folge der Zustände der beiden Eingänge X und Y, wie gezeigt. Wenn angenommen wird, dass ein vorhandener XY-Zustand 00

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10

15

20

25

30

35

40

45

50

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60

65

3

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ist und ein Ausgangssignal Z = «1» ergibt, dann ergibt Z = «0» nur dann, wenn sowohl X als auch Y den Zustand «1» annehmen, also mit 11 oder wenn Y allein den Zustand «1» annimmt, also mit 01. Der einzig mögliche andere Wechsel der Eingänge, d.h. X geht auf «1» und Y bleibt auf «0», ändert an Z nichts. Andere Sequenzen können leicht aus Fig. 2 abgeleitet werden.

Die Decodierlogikschaltungen von Fig. 3 bis 5 verwenden getaktete D-Flip-Flops. Ein getakteter D-Flip-Flop ist eine bistabile Schaltung, welche beim Auftreten der Vorderflanke des Taktimpulses das an seinem Dateneingang D anliegende Signal an den Q-Ausgang überträgt. Der Ausgang Q liefert gleichzeitig die Inversion der Information am D-Eingang.

In der Anordnung nach Fig. 3 wird jedes der Signale X und Y an den entsprechenden D-Eingang des einen und an den Takteingang des andern eines ersten Paares von getakteten D-Flip-Flops 10 und 11 angelegt und mit einer Phasenumkehr an den entsprechenden D-Eingang des einen und an den Takteingang des andern eines zweiten Paares von getakteten D-Flip-Flops 12 und 13. Die Flip-Flops werden mit der ansteigenden Flanke des Taktsignals getriggert. Die Q-Ausgänge der Flip-Flops 10 und 12 und die Q-Ausgänge der Flip-Flops 11 und 13 sind mit einem ersten NOR-Tor 14 mit vier Eingängen verbunden, während die verbleibenden Ausgänge mit einem zweiten NOR-Tor 15 verbunden sind. Die Ausgänge der NOR-Tore sind mit dem Stell- bzw. Rückstelleingang eines RS-Flip-Flops 16 verbunden. Dies ist eine bistabile Schaltung, bei welcher ein logischer Pegel «0» am Stelleingang bewirkt, dass am Q-Ausgang ein logischer Pegel «1» erscheint und umgekehrt. Er wird mit den abfallenden Flanken an seinen zwei Eingängen getriggert. Am Q-Ausgang des Flip-Flops 16 erscheint das Ausgangssignal Z des Empfängers.

Fig. 4 zeigt eine andere Decodierausrüstung, in welcher die Ausgan'gssignale der vier Flip-Flops zuerst paarweise decodiert werden, wobei die Flip-Flops, welche vom Signal einer Eingangsleitung und dessen Inversion getaktet werden, ein Paar bilden. Die Ausgangssignale der beiden digitalen Decodierschal-tungen werden dann algebraisch addiert. Diese Anordnung arbeitet nur mit der halben Geschwindigkeit gegenüber jener von Fig.3, hat aber den Vorteil, dass Geräusche oder Fehler, welche nur in einem der Eingangssignale X oder Y auftreten, am Ausgang ein Fehlersignal mit nur der halben maximalen Amplitude s bewirken.

Die Decodiergeschwindigkeit im Empfänger kann durch Erhöhen der Anzahl der Signalpfade verbessert werden, vorausgesetzt, dass die Anzahl n der Pfade ein Vielfaches von 2 ist, wobei die gemischten Signale in jedem der Pfade eines Paares 90° io Phasenverschiebung haben, und ferner, dass die Signale in jedem Pfad eine Phasenverschiebung von 360°/n in bezug auf die Signale in den andern Pfaden haben. In einem Vierpfadsystem, wie es in Fig. 5 gezeigt ist, stehen in einer gegebenen Periode doppelt so viele Flanken in den Ausgangssignalen der Begren-15 zerverstärker zur Verfügung und diese Anordnung kann daher Daten mit der doppelten Bitgeschwindigkeit gegenüber der Zweipfadanordnung verarbeiten. Die Paare von D-Flip-Flops in jedem der Paare von Pfaden sind gleich wie bei der Anordnung mit zwei Pfaden, der einzige Unterschied besteht darin, dass für 20 irgendeine Anzahl n von Pfaden immer nur zwei NOR-Tore vorhanden sind, welche in diesem Fall NOR-Tore mit 2 n-Ein-gängen sind.

Die schlimmste Verstümmelung einer Flanke eines empfangenen Impulses ist dann gegeben durch:

25 Bitrate

Dmax = x 100%

2 n x ö

Die Verstümmelung ist wie folgt verteilt:

50% Wahrscheinlichkeit für unverstümmelte Signale; 50% Wahrscheinlichkeit für verstümmelte Signale mit einer gleichmässigen Verteilung bis zu Dmax.

Diese Verstümmelung ist eine Verzögerung und daher wird eine mittelwertbildende Schaltung zur Taktentnahme die Bit-35 flanke um 0,25 Dmax verspätet gegenüber den tatsächlichen Nulldurchgängen ansetzen, vorausgesetzt, die Frequenzhübe für Zeichen und Pausen sind gleich.

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2 Blätter Zeichnungen

Claims

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1. Empfänger für auf einer HF-Trägerfrequenz frequenz-umgetastete Signale, gekennzeichnet durch n/2 Paare von Signalpfaden, an welche das empfangene HF-Signal angelegt ist, wobei n ein Vielfaches von 2 ist, durch einen mit der Trägerfrequenz laufenden Lokaloszillator (3), durch Mittel (1, 2) zur Mischung des Ausgangssignals des Lokaloszillators mit dem empfangenen HF-Signal in jedem Pfad, wobei die gemischten Signale in jedem der Pfade eines Paares gegeneinander 90° Phasenverschiebung aufweisen und die gemischten Signale in aufeinanderfolgenden Pfaden eine Phasenverschiebung von 360°/n in bezug auf die benachbarten Pfade aufweisen, durch ein Tiefpassfilter (5, 6) und einen Begrenzerverstärker (7,8) in jedem der Pfade, wobei das Ausgangssignal des Begrenzerverstärkers in jedem Pfad ein Rechtecksignal ist, durch logische Schaltungsmittel (9) zur Decodierung für jedes Paar von Pfaden, an welche die Ausgangssignale der Begrenzerverstärker angelegt sind, wobei Änderungen in der relativen Phase der Verstärkerausgangssignale angezeigt werden, und durch Mittel zur Summierung der Ausgangssignale der Decodiermittel.

2. Empfänger nach Anspruch 1, dadurch gekennzeichnet, dass die logische Decodierschaltung für jedes Paar von Pfaden zwei Paare von D-FIip-Fiops (10, 11; 12, 13) aufweist, dass der Ausgang jedes Begrenzerverstärkers (7, 8) in jedem Pfad mit dem Dateneingang des ersten (10) und dem Takteingang des zweiten (11) Flip-Flops eines Paares von Flip-Flops und mit einer Phasenumkehr an den Dateneingang des ersten (12) und an den Takteingang des zweiten (13) Flip-Flops des zweiten Paares von Flip-Flops angeschlossen ist, dass Mittel (14, 15) für die logische Addition der Ausgangssignale der nichtinvertierten Ausgänge der ersten Flip-Flops (10, 12) mit den Ausgangssignalen der invertierten Ausgänge der zweiten Flip-Flops (11, 13) und für die logische Addition der Ausgangssignale der nichtinvertierten Ausgänge der zweiten Flip-Flops (11, 13) mit den Ausgangssignalen der invertierten Ausgänge der ersten Flip-Flops (10, 12) vorhanden sind, und dass bistabile Mittel (16) vorhanden sind, mit deren Setzeingang der Ausgang der einen Addiermittel und mit deren Rückstelleingang der Ausgang der andern Addiermittel verbunden sind.

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PATENTANSPRÜCHE

3. Empfänger nach Anspruch 1, dadurch gekennzeichnet, dass die logische Decodierschaltung für jedes Paar von Pfaden (X, Y) zwei Paare von D-Flip-FIops aufweist, dass der Ausgang des Begrenzerverstärkers in jedem Pfad mit den Dateneingängen (D) eines entsprechenden Paares (42, 43; 44, 45) von Flip-Flops und mit dem Takteingang (CK) eines Flip-Flops (44; 43) des andern Paares (44, 45; 42, 43) und mit einer Phaseninversion mit dem Takteingang (CK) des andern Flip-Flops (45, 42) des andern Paares verbunden ist, dass paarweise angeordnete Mittel (46; 47) vorhanden sind zur logischen Addition der Ausgangssignale des nichtinvertierten Ausgangs der Flip-Flops jedes Paares und der Ausgangssignale des invertierten Ausgangs der Flip-Flops der Paare, dass bistabile Mittel (48; 49) vorhanden sind, mit deren Setzeingang (S) der Ausgang der einen Addiermittel (46) und mit deren Rückstelleingang (R) der Ausgang der andern Addiermittel (47) eines Paares verbunden sind, und dass Mittel (50) vorhanden sind zur algebraischen Addition der Ausgangssignale der bistabilen Mittel (Fig. 4).

4. Empfänger nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die bistabilen Mittel einen RS-Flip-Flop aufweisen.

5. Empfänger nach einem der Ansprüche I bis 4, dadurch gekennzeichnet, dass die relativen Phasen der Pfade durch ein Phasenteilernetzwerk im Eingangssignalpfad bestimmt werden.