DE2811753C2 - Digitaler Demodulator auf Halbleiterbasis - Google Patents

Description

Die Erfindung betrifft eine Demodulatorschaltung auf Halbleiterbasis für geträgerte Digitalsignale (PCM-Signale) mit einem aus wenigstens zwei einander gleichen Flip-Flop-Zellen gebildeten Zähler, dessen Eingang durch von einem Oszillator gelieferte Hilfssignale beaufschlagt ist, und bei der je ein Ausgang der einzelnen Flip-Flop-Zellen des Zählers zur Beaufschlagung je eines Eingangs eines gemeinsamen NAND-Gatters und dieses zur Erzielung einer rückkoppelnden Verbindung zum ersten Flip-Flop des Zählers vorgesehen ist.

Ein derartiger Demodulator ist aus der US-PS

37 37 895 bekannt Er hat jedoch den Nachteü, daß die Zähler-Flip-FIops über eigens dafür aus dem PCM-Signal in einem RC-Glied abgeleitete Impulse angesteuert werden müssen.

Ferner wird in der DE-OS 20 50 475 ein asynchroner Datendekodierer beschrieben, der einen aus hintereinandergescnalteten Flip-Flops aufgebauten Zähler aufweist Dieser dient dazu, die Abstände der aus dem Datenstrom des dekodierten Signals abgeleiteten, NuIl- durchgänge anzeigenden Impulse zu bestimmen, wobei er durch einen hochfrequenten Referenztaktgeber beaufschlagt und beim Auftreten eines Impulses jeweils zurückgesetzt wird. Die Ausgestaltung und Anschaltung ijiner dazu verwendbaren Zählerkette ist aus »Digitale Schaltungen, MOS«, Datenbuch 1974/75, Band I, Siemens AG, Seite 178,179 entnehmbar.

Schließlich ist auch in der Zeitschrift »Elektronik« 1975, Heft 10, Seite 104/105 ein Demodulator beschrieben. Bei diesem Demodulator ist ein Dekadenzähler mit dekodierten Ausgängen vorgesehen, der in Form eines integrierten Halbleiterbausteins zur Verfügung steht (CD 4017 AE). Der Eingang für das zu demodulierende Signal ist über die — den eigentlichen Demodulator bildende — Parallelschaltung einer Diode mit einem ohmschen Widerstand an den Rücksetzeingang »15« dieses Bausteins gelebt der gleichzeitig über eine Kapazität an Masse gelegt ist Gleichzeitig wird vom Eingang für das zu demodulierende Signal der Takt für den Betrieb des Bausteins geliefert und an dessen mit »14« bezeichneten Eingang gelegt An den Ausgängen des Bausteins erscheinen die dekodierten und demodulierten Impulse.

Solche durch eine extern vorgeschaltete Diode und RC-Kombinationen gekennzeichneten Demodulatoren haben jedoch die folgenden Nachteile:

a) Sie sind nicht vollständig in MOS-Schaltungskreisen integrationsfähig;

b) sie führen zu zeitabhängigen Entlade- und Ladekurven, was durch die Zeitkoustante des externen

RC-Gliedes bedingt ist;

c) sie führen zu Verzerrungen des demodulierten Signals aufgrund der Entladezeitkonstanten;

d) es findet ein starker Einfluß auf die Schwellwerte durch den Vorverstärker bei schwachen Eingangssignalen statt;

e) Signaleinbrüche können den Code verstümmeln;

f) die Dimensionierung der Ableitekapazität und des ohmschen Widerstandes der bekannten Demodula toren ist notgedrungen ein Kompromiß zwischen der Integrationszeitkonstanten, die gegen Störeinbrüche groß sein soll, und der Entladezeit, die für kleine Impulsverzerrungen klein sein soll.

Es ist Aufgabe der Erfindung, eine Schaltung der eingangs genannten Art anzugeben, die sich durch einen einfachen Aufbau auszeichnet, wobei insbesonders auf die Verwendung von RC-Gliedern verzichtet wird. Diese Aufgabe wird dadurch gelöst, daß das zu demo dulierende Signal über einen Inverter an den Rücksetz eingang der im Zähler vorgesehenen Flip-Flops gelegt ist, daß außerdem das der Trägerung des zu demodulierenden Digitalsignals entsprechende Hilfssignal an den einen Eingang eines ersten NAND-Gatters gelegt ist, dessen Ausgang zur Beaufschlagung des Eingangs des ersten Flip-Flops des Zählers dient, und dessen zweiter Eingang durch den Ausgang eines zweiten NAND-Gatters gesteuert ist, wobei der nicht invertierende Aus-

gang jeder Flip-Flop-Zelle des Zählers zur Steuerung je eines Eingangs des zweiten NAND-Gattere dient, und daß schließlich das demodulierte Digitalsignal am invertierenden Ausgang des letzten Flip-Hops des Zählers abnehmbar ist

In einer Weiterbildung der Erfindung ist das zu demodulierende Signal zusätzlich an den einen Eingang eines dritten NAND-Gatters gelegt, dessen Ausgang am Zählereingang eines weiteren und dem ersten Zähler gleichen Zählers liegt, und dessen zweiter Eingang durch den Ausgang eines vierten NAND-Gatters gesteuert ist, dessen Eingänge jeweils durch den nicht invertierenden Ausgang je eines der den zweiten Zähler bildenden Flip-Flops beaufschlagt sind, daß außerdem die Rücksetzeingänge der Flip-Flops im zweiten Zähler derart in übereinstimmender Weise an einen Ausgang, z. B. den invertierenden Ausgang, des letzten Flip-Flops des ersten Zählers gelegt ist; daß am invertierenden Ausgang des letzten Flip-Flops des zweiten Zählers das demodulierte oigilai erSCiieiilu

Diese Weiterbildung der Erfindung sieht ersichtlich zwei Demodulatoren der im Anspruch 1 definierten Art vor, die synchron zueinander getaktet sind, und bei dem das Ausgangssignal des ersten Demodulators den entsprechenden Eingängen, also den Rücksetzemgängen der bistabilen Kippstufen des zweiten Demodulators zugeführt ist

In einer weiteren Ausgestaltung der Erfindung sind als Flip-Flopzellen /K-Flip-FIops verwendet

Die Erfindung wird nun anhand der F i g. 1 bis 3 näher beschrieben. In F i g. 1 ist ein Logik-Schaltbild der einfacheren Ausführungsform und in Fig.2 ein Logik-Schaltbild der verbesserten Form eines Digitaldemodulators entsprechend der Erfindung dargestellt, während in Fig.3 ein zu einer Anordnung gemäß Fig.2 gehörendes Impulsschema gegeben ist Zunächst wird die Anordnung gemäß Fi g. 1 beschrieben.

Der Eingang SE für das zu demodulierende Signal ist über einen Inverter IN an die beiden Rücksetzeingänge der beiden digitalen Teilerstufen FFl und FF2 gelegt, die z. B. als dynamische /AT-Flip-Flopzellen ausgebildet sein können. Werden solche Flip-Flopzellen verwendet so bleibt der /-Eingang und der /C-Eingang der einzelnen Zelle unbeschaltet, während der Inverter IN an die Reset-Eingänge der beiden Fiip-Fiopzeiien gelegt ist

Der Takteingang T der ersten Flip-Flopzelle FFl ist mit dem logischen Ausgang eines ersten negierten UND-Gatters NAND I verbunden, dessen einer logischer Eingang (die verwundeten NAND-Gatter weisen jeweils nur zwei logische Eingänge auf) durch das Hilfssignal TS beaufschlagt ist Der zweite logische Eingang dieses ersten negierten UND-Gatters NAND 1 ist mit dem Ausgang eines zweiten negierten UND-Gatters NAND 2 verbunden.

Das Hilfssignal TS entspricht bezüglich seiner Frequenz und seines zeitlichen Verlaufs wenigstens angenähert der für das zu demodulierende Signal auf der Senderseite verwendeten Trägerfrequenz, die z. B. sinusförmigen als auch rechteckförmigen Verlauf haben kann. Sie wird mittels eines in den Figuren nicht darge- so stellten Oszillators üblichen Aufbaus erzeugt und an den in den Figuren mit TS bezeichneten Eingängen angelegt.

Der erste logische Eingang des zweiten negierten UND-Gatters NAND2 wird durch den einen Ausgang Q der ersten Flip-Flop/3lle FFl beaufschlagt, der zugleich an dem Takteingang Tder zweiten Flip-Flopzelle FF2 liegt. Die Rücksetzeingänge der verwendeten Flip-Flopzellen sind mit »R« bezeichnet Von den beiden Ausgängen der zweiten Flip-Flopzelle FF2 liegt der ζλ-Ausgang am zweiten logischen Eingang des zweiten negierten UND-Gatters NAND 2, während der Q-Ausgang (oder auch der Q-Ausgang) das demodulierte Signal führt das an den Signalausgang des Demodulators gemäß Fig. 1 gelangt und dort abgenommen werden kann.

Die beschriebene Schaltung eines Demodulators ist auch bei der in F i g. 2 dargestellten Anordnung verwendet Hier hat man noch zwei zusätzliche Flip-Flopzellen FF3 und FF4, die in der Ausgestaltung den Flip-Flopzellen FFl und FF2 entsprechen. Ihre beiden Reseteingänge R werden durch das von der Flip-Flopzelle FF2 gelieferte demodulierte Signal beaufschlagt, während der Takteingang T der dritten Flip-Flopzelle FF3 mit dem logischen Ausgang eines dritten negierten logischen UND-Gatters NAND 3 verbunden ist Der Q-Ausgang der dritten Flip-Flopzrfje FF3 liegt am Takteingang der vierten Flip-F.opzeiis FF 4 und außerdem an dem einen logischen Eingang eines vierten negierten UND-Gatters NAND 4, dessen zweiter logischer Eingang durch den Q-Ausgang der vierten FHp-FlopzelJe FF4 belegt ist Der (^-Ausgang der vierten Flip-Fiopzelle FF4 bildet im Beispielsfalle den das verbesserte demodulierte Signal führenden Ausgang des Demodulators.

Der eine logische Eingang des dritten negierten UND-Gatters NAND 3 wird durch den Ausgang des vierten logischen NAND-Gatters NAND 4 versorgt während der andere logische Eingang des dritten NAND-Gatters NAND 3 am Signaleingang SE für das zu demodulierende Signal liegt Das von der vierten Flip-Flopzelle gelieferte Ausgangssignal geht an einen Digitalempfänger.

Die im vorstehenden beschriebenen digitalen Demodulatoren sind vor allem für PCM-Signale (d. h. PuIs-Code-moduiierte Signale) gedacht wie sie z. B. auch bei Fernsteuerungsanlagen vom Sender (Modulator) auf drahtlosem Weg (z.B. durch Infrarotstrahlung, Ultraschall, optisch bzw. auch durch Hochfrequenz) zu einem Empfänger (Demodulator) übertragen werden. Neben einer Störaustastung für einzelne oder mehrere Störimpulse (bis zu drei Störimpulse werden direkt unterdrückt) wird das demodulierte Signal vor allem bei der anhand von Fig. 2 dargestellten Schaltung nur noch geringfügig verzerrt Die erzielten Verbesserungen kommen, z. B. bei PCM-Signalen, voll dem das zu demodulierende Signal liefernden Eingangsverstärker zugute, da der Einfluß des Ein- und Ausschwingverhaltens dieses — naturgemäß mit einer Regelung versehenen — Verstärkers auf das Signa! unkritischer wird.

Die soeben genannten Vorteile werden vor allem bei der in F i g. 2 dargestellten Ausbildung erreicht, die eine entsprechende Verschaltung zweier im Prinzip gleichartiger Demodulatoren darstellt, deren prinzipbedingte Verzerrungen von drei Taktperioden der Referenzfrequenz 75, also de· :l Hilfssignal, gegenläufig sind und sich damit bis auf einen möglichen Rest von maximal einer halben Taktperiode der Referenzfrequenz TS aufheben. Dies wird anhand des Impulsdiagramms in F i g. 3 gezeigt.

Vor allem die in F i g. 2 dargestellte Ausführungsform unterdrückt schma.c Störimpulse und Störimpulsgruppen bis zu drei Impulsen. Ein solchermaßen aufgebauter Demodulator erhöht somit auch gegenüber der in F i g. 1 dargestellten und erst recht gegenüber den bekannten Anordnungen die Störsicherheit des dem De-

modulator nachgeschalteten Systems, wie sich unmittelbar aus F i g. 3 ergibt.

Aus einem vierten Störimpuls wird ein Impuls mit einer Dauer von drei Perioden der Referenzfrequenz, also des Hilfssignals, erzeugt Während der Sendepausen wird der durch die Flip-Flopzellen FF3 und FF4 gebildete zweite Demodulator ständig durch das Ausgangssignal des durch die Zellen FFl und FF2 gebildeten ersten Demodulators zurückgesetzt. Mit diesem Reset werden wiederum die nächsten drei Störimpulse un- to terdrückt, da der zweite Demodulator erst drei Eingangsimpulse benötigt, bevor an seinem Ausgang ein Schaltsignal entsteht Treten in den Pausen zwischen den getragenen Informationspulsen Störungen in Form von mehr als vier Störimpulsen bei einem Hilfssignal 75 von z. B. 32 kHz innerhalb von 0,1 msec auf, so werden auch die Störimpulse demoduliert. Dies wirkt sich solange nicht siörsnd aus, solange der demcduüerie Störimpuls nicht länger als die durch den Quotienten 6 : Frequenz des Hilfssignals 75 gegebene Zeitspanne dauert Beträgt die Frequenz des als Takt verwendeten Hilfssignals, also die Frequenz des Trägers für das zu demodulierende Signal, 32 kHz, so beträgt die durch den angegebenen Quotienten definierte Zeitspanne etwa 0,2 msec.

Weitere Verbesserungen sind erzielbar, wenn die Zahl der bistabilen Kippstufen in den beiden Demodulatoren einer Anordnung gemäß F i g. 2 vergrößert wird. Dies bedeutet, daß die Flip-Flopzellen FF2 bzw. FF4 auf den Takteingang 7 jeweils einer nachgeschalteten weiteren Flip-Flopzelle gelegt sind, die dann ihrerseits analog wie die Flip-Flopzellen FF2 bzw. FF4 gem. F i g. 1 bzw. F i g. 2 geschaltet werden, während die Ausgangsschaltung von FF2 und FF4 der von FFl bzw. FF3 angeglichen wird. Die NAND-Gatter NAND2 bzw. NAND 4 weisen dann jeweils drei logische Eingänge auf, die jeweils durch (^-Ausgang je einer der drei zum ersten Demodulator bzw. je einer der drei zum zweiten Demodulator gehörenden Flip-Flopzellen analog zu der aus F i g. 2 ersichtlichen Weise angeschaltet sind. Durch diese Maßnahme werden vor allem weitere Vergünstigungen bezüglich der Störfreiheit und der Verzerrungsfreiheit erreicht

In Fig.3 ist das Impuls-Zeitverhalten der für den Betrieb der Anordnung wesentlichen Signale in Form von vier Impulszügen dargestellt Der erste Impulszug ZDS stellt das zu demodulierende Signal dar, wie es auf die Reset-Eingänge R von FFl und FF2 gegeben wird. Der Ruhezustand der Anordnung entspricht dem Pegel »L«. Die Zeitspanne- zwischen einander entsprechenden Phasen unmittelbar aufeinanderfolgender Impulse im Träger bzw. im Hilfssignal 75 beträgt 1,024 msec. Eine in der impulslosen Phase dargestellte Gruppe von Störimpulsen SIG kann sich aufgrund der erfindungsgemäßen Schaltung nach F i g. 2 auf das am Signalausgang des Demodulators, d. h. also am Q-Ausgang von FF4, und damit auf das dort abgenommene demodulierte Signal ES nicht nachteilig auswirken.

Der zweite Impulszug stellt das Hilfssignal 75 dar, das an den Takteingang des Flip-Flops FFl gelegt ist ro und dessen Frequenz wenigstens ungefähr mit der Trägerfrequenz des zu demodulierenden Signals ZDS übereinstimmen solL

Der dritte Impulszug VS stellt das demodulierte Signal dar, wie es von der Flip-Flopzelle FF2 abgegeben wird. Es ist noch etwa verzerrt Durch die Wirkung der nachgeschalteten Flip-Flopzellen FF3 und FF4 wird dann ein vollständig entzerrtes Signal ES erreicht

Enthält die Gruppe SIC von Störimpulsen höchstens vier Einzelimpulse bezogen auf eine Mindestzeitspanne, so wird sie durch die Wirkung der angegebenen Schaltung unterdrückt. Andernfalls erscheint ein demoduliertes Störsignal, das im Fall des Impulszuges VS eine demodulierte Störung DSO ohne Entzerrung und im Falle der Impulsgruppe ES eine demodulierte Störung DSM mit Entzerrung darstellt.

Hierzu 2 Blatt Zeichnungen

Claims (3)

Patentansprüche:

1. Demodulatorschaltung auf Halbleiterbasis für geträgerte Digitalsignale (PCM-Signale) mit einem aus wenigstens zwei einander gleichen Flip-Flopzellen gebildeten Zähler, dessen Eingang durch von einem Oszillator gelieferte Hilfssignale beaufschlagt ist und bei der je ein Ausgang der einzelnen Ffip-Flopzellen des Zählers zur Beaufschlagung je eines Eingangs eines gemeinsamen NAND-Gatters und dieses zur Erzielung einer rückkoppelnden Verbindung zum ersten Flip-Flop des Zählers vorgesehen ist, dadurch gekennzeichnet, daß das zu demodulierende Signal (ZDS) Ober einen Inverter (IN) an den Rücksetzeingang (R) der im Zähler vorgesehenen Flip-Flops (FFi, FF2) gelegt ist, daß außerdem das der Trägerung des zu demodulieremten Digitalsignai; (ZDS) entsprechende Hilfssignal (TS) an den einen Eingang eines ersten NAND-Gatters (NANDi) gelegt ist, dessen Ausgang zur Beaufschlagung des Eingangs (T) des ersten Flip-Flops (FFV) des Zählers (FFX, FF2) dient und dessen zweiter Eingang durch den Ausgang eines zweiten NAND-Gatters (NAND 2) gesteuert ist, wobei der nichtinvertierende Ausgang (Q) jeder Flip-Flopzelle des Zählers (FFi, FF2) zur Steuerung je eines Eingangs des zweiten NAND-Gatters (NAND 2) dient, und daß schließlich das demodulierte Digitalsignal (VS) am invertierenden Ausgang (Q) des letzten Flip-Flops (FF2) des Zählers abnehmbar ist

2. Demodulator nach Anspruch 1, dadurch gekennzeichnet, daß das 'zu demodulierende Signal (ZDS) zusätzlich an den einen Eingang eines dritten NAND-Gatters (NAND 3) gelegt ist, dessen Ausgang am Zähleingang (T) eines weiteren und dem ersten Zähler (FFi, FF2) gleichen Zählers (FF3, FF4) liegt und dessen zweiter Eingang durch den Ausgang eines vierten NAND-Gatters (NAND 4) gesteuert ist, dessen Eingänge jeweils durch den nichtinvertierenden Ausgang (Q) je eines der den zweiten Zähler (FFZ, FF4) bildenden Flip-Flops beaufschlagt sind, daß außerdem die Rücksetzeingänge (R bzw. R) der Flip-Flops (FF3, FF4) im zweiten Zähler derart in übereinstimmender Weise an einen Ausgang, z. B.-den invertierenden Ausgang (Q), des letzten Flip-Flops (FF2) des ersten Zählers gelegt ist, daß am invertierenden Ausgang (Q) des letzten Flip-Flops (FFA) des zweiten Zählers (FF3, FF4) das demodulierte Signal (ES,) erscheint

3. Demodulator nach Anspruch 1 oder 2, dadurch gekennzeichnet daß als Flip-Flopzellen (FF 1 - FF4) JK-Flip-Flops verwendet sind.