DE2522905B2

DE2522905B2 - Verfahren und schaltungsanordnung zur erkennung von uebertragungsfehlern in einem bi-phase-codierten datensignal

Info

Publication number: DE2522905B2
Application number: DE19752522905
Authority: DE
Inventors: Klaus 6101 Nieder-Ramstadt; Heyd Jochen Dipl.-Ing 6100 Darmstadt Pöllath
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1975-05-23
Filing date: 1975-05-23
Publication date: 1977-07-28
Also published as: DE2522905A1; DE2522905C3

Description

F i g. 2 Spannungszeitdiagramme zur Erläuterung der Schallungsanordnung.

In der Schaltungsanordnung nach Fig. 1 wird über eine Klemme I ein Bi-Phase-codier;es Datensignal einmal einer Äquivalenzschaltung 2 und ein anderesmal s einer Einrichtung zur Serien-Parallel-Wandlung 3 zugeführt. In Fig. 2 zeigt a einige Bits eines Bi-Phase-codierten Datensignal. Wie aus dem Spannungszeitdiagramm der Fig.2a ersichtlich ist, besteht jedes Bit aus zwei komplementären Elementen, wobei in ,₀ der Mitte eines jeden Bits ein Spannungsübergang von H nach L oder umgekehrt stattfindet. Die Spannungsübergänge werden genutzt, um aus dem empfangenen Bi-Phase-codierten Datensignal ein Taktsignal mit einem Taktregenerator (nicht gezeichnet) zu regenerie- ,, ten. Fi g.2b zeigt ein solches regeneriertes Taktsignal. Mit den positiven Flanken des Taktsignals ~n Klemme 5 wird das Bi-Phase-codierte Signal (Fig. 2a) an Klemme I in ein Schieberegister 4 der Einrichtung zur Serien-Parallel-Wandlung geschoben. Das Schiebercgister 4 besteht aus einer Reihenschaltung mehrerer Flipflops. An dem Ausgang des ersten Flipflops dieser Reihenschaltung ist ein Signal nach F i g. 2c abnehmbar, aus welchem hervorgeht, daß zum Zeitpunkt der positiven Flanken des Taktsignals (Fig. 2b) die binäre ,₅ elektrische Größe der ersten Bithälfte eines jeden Bits im Bi-Phase-codicrten Datensignal gespeichert wird. Diese gespeicherten binären elektrischen Grüßen werden in der Äquivalenzschaltung 2 mit den binären elektrischen Größen der zweiten Bithälfte eines jeden ,₀ Bits im bi-Phase-codierten Datensignal verglichen.

Äquivalenzschaltungen führen logische Verknüpfungen durch. Am Ausgang einer Äquivalenzschaltung ist dann ein Η-Signal abnehmbar, wenn beide Eingänge der Äquivalenzschaltung gleiche binäre elektrische Größen _■,_, führen. Eine mit NAND-Gattern aufgebaute Äquivalenzschaltung 2 nach Fig. 1 ist aus dem Buch »Digitale Elektronik in der Meßtechnik und Datenverarbeitung«, Band 2, 2. Auflage, 1972, Deutsehe Philips GmbH, Hamburg, Seite 204, Bild 4. 1 bis 2, a). bekannt, und die logische Funktion der Äquivalenzschaltung auf den Seiten 202 bis 206 ausführlich beschrieben.

Das Spannungszeitdiagramm nach Fig. 2d zeigt den Signalverlauf am Ausgang der Äquivalenzschaltung 2, wenn ein Bi-Phase-codiertes Datensignal übertragen wird. das während der Übertragung eines Datenübertragungsvorganges nicht gestört worden ist (vollgezeichnete Linie). Wird dagegen angenommen, daß das in Fig. 2a dargestellte Bi-Phase-codierte Datensignal in der ersten Bithälfte des dritten Bits gestört ist (ges'riciielte Linie), so ergibt sich am Ausgang des ersten Flipflops im Schieberegister 4 ein Signal nach Fig. 2c mit dem gestrichelt gezeichneten Verlauf. Am Ausgang der Äquivalenzschaltung 2 ist damit ein Signal nach F i g. 2d abnehmbar, das den gestrichelt gezeichneten Verlauf während der Dauer des dritten und vierten Bits aufweist.

Das am Ausgang der Äquivalenzschaltung 2 abnehmbare Signal wird einem Eingang eines NAND-Gatters 6 zugeführt. An dem anderen Eingang des NAND-Gatters 6 liegt an Klemme 7 ein Impulssignal nach F i g. 2e. Dieses Impulssignal ist beispielsweise durch Differentiation und Impulsformung von dem Taktsignal (F i g. 2b) abgeleitet. Am Ausgang des NAND-Gatters 6 liegt bei ungestörtem Datensignal (vollgezeichnete Linie des Spannungszeitdiagramms nach F i g. 2a) ein Signal nach F i g. 2f mit einer binären elektrischen Größe von H. Bei gestörtem Bi-Phase-codierten Datensignal ergibt sich der gestrichelt gezeichnete Verlauf im Spannungszeitdiagramm nach Fig. 2f. Mit der negativen Flanke des Signals nach F i g. 2f wird bei einer Störung im Bi-Phase-codiertcn Datensignal ein R-S-Flipflop 8 gesetzt, welches am Ende eines Datenübertragungsvorganges mit einem an Klemme 9 liegenden Impulssignal (F i g. 2h) zurückgestellt wird. Mit zwei NAND-Gattern aufgebaute R-S-Flipflops sind aus dem o. g. Buch. Seite 12, Bild 1.2 bis 7, d), bekannt.

Am Ausgang eines solchen bekannten R-S-Flipflops 8 liegt ein Signal nach F i g. 2g. Liegt keine Störung im Bi-Phase-codierten Datensignal vor, dann befindet sich der Ausgang des R-S-Flipflops 8 in Η-Zustand. Bei einer Störung ändert sich der Zustand des R-S-Flipflops 8 und am Ausgang liegt L In Abhängigkeit dieser binären elektrischen Größen wird ein an Klemme 10 liegendes Signal zur Übernahme eines von dem Schieberegister 4 parallel abnehmbaren Datensignal in einen Speicher 11 eingclesen. Die in den Speicher ti eingelesenen Datensignale liegen solange an den Ausgangsklemmen 12 bis ein neuer Übernahmeimpuls ein erneutes Einlesen von Daten in den Speicher 11 bewirkt. Bei ungestört übertragenem Bi-Phase-codierten Datensignal wird das an Klemme 10 liegende Signal nach Fig. 2i über ein NAND-Gatter 13 invertiert dem Speicher 11 zugeführt. Die Übertragung des an Klemme 10 liegenden Signals unterbleibt jedoch, wenn sich der Ausgang des R-S-Flipflops 8 in L-Zustand befindet.

Hierzu 1 Blatt Zeichnungen

Claims

L· Patentansprüche:

1. Verfahren zur Erkennung von Übertragungsfehlern in einem Bi-Phase-codierten Datensignal, dadurch gekennzeichnet, daß von jedem übertragenen Bit des Bi-Phase-codierten Datensignal die binäre elektrische Größe der ersten Bithälfte gespeichert und mit der binären elektrischen Größe der zweiten Bithälfte so verglichen wird, daß beim Vorliegen gleicher binärer elektrischer Größen während einer Bitdauer ein Signal zur Kennzeichnung eines Übertragungsfehlers erzeugt wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Signal zur Kennzeichnung eines Übertragungsfehlers für die Dauer eines Datenübertragungsvorganges gespeichert wird.

3. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, daß das gespeicherte Signal zur Kennzeichnung eines Übertragungsfehlers mit einem Signal zur Übernahme eines von einem mit einem Serien-Parallel-Wandler (3) umgewandelten Bi-Phase-codierten Datensignals in einem Speicher (8) einer logischen UND-Verknüpfung unterworfen wird.

4. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, gekennzeichnet durch einen Flipflop (4) zur Speicherung der binären elektrischen Größe der ersten Bithälfte eines übertragenen Bits, einer Äquivalenzschaltung (2) mit zwei Eingängen und einem Ausgang, wobei dem einen Eingang das übertragene Bi-Phase-codierte Datensignal und dem anderen Eüngang die gespeicherte binäre elektrische Große der ersten Bithälfte zugeführt ist, und ein erstes NAND-Gatter (6) mit zwei Eingängen und einem Ausgang, wobei der eine Eingang mit dem Ausgang der Äquivalenzschaltung (2) verbunden ist und dem anderen Eingang ein Impulssignal (c)zugeführt ist. dessen Impulsfolgefrequenz der eines vom Datensignal (a) abgeleiteten Taktsignals (b) entspricht, dessen Impulsdauer kleiner als die Dauer der zweiten Bithälfte eines übertragenen Bits ist, und dessen Impulse im Bereich der zweiten Bithälfte eines übertragenen Bits liegen, und wobei am Ausgang ein Impuls (f) bei einem Übertragungsfehler im Bi-Phase-codierten Datensignals ^abnehmbar ist.

5. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 2 und 4, gekennzeichnet durch ein R-S-Flipflop (8), dessen einer Eingang mit dem Ausgang des ersten NAND-Gatters (6) verbunden ist und dessen anderer Eingang ein Impulssignal (h)zur Kennzeichnung des Endes eines Datenübertragungsvorganges zugeführt ist.

6. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 3 und 5, gekennzeichnet durch ein zweites NAND-Gatter (13) mit zwei Eingängen und einem Ausgang, dessen einer Eingang mit dem Ausgang des R-S-Flipflops (8) verbunden ist, dessen anderer Eingang das Übernahmesifjnal (i) zugeführt ist und an dessen Ausgang ein Signal (k) abnehmbar ist, welches einem Speicher (11) in dem Serien-Parallel-Wandler (3) zugeführt ist.

7. Schaltungsanordnung nach Anspruch 3 und 4, dadurch gekennzeichnet, daß das Flipflop (4) zur Speicherung der ersten binären elektrischen Größe die erste Stufe in einem Schieberegister (4) des Serien-Parallel-Wandlen;(3)ist.

Die Erfindung bezieht sich auf ein Verfahren und eine Schaltungsanordnung zur Erkennung von Übertragungsfehlern in einem Bi-Phase-codierten Datensignal.

Aus der Zeitschrift »Rundfunktechnische Mitteilungen«, Band 16, 1972, Heft 2, Seiten 88 bis 93, ist em Datenübertragungssystem bekannt, bei welchem eine Datenzeile in ein Fernsehsignal eingeblendet wird. Diese Datenzeile enthält serialisierte Binärinformationen. Die Übertragung der Informationen erfolgt in einem von der Independent Television Authority (ITA), Großbritannien, vorgeschlagenen Bi-Phase-Code. Bei diesem Code werden für jedes zu übertragende Bit der Information je zwei komplementäre Elemente übertragen, so daß sich in der Mitte eines jeden zu übertragenden Bits ein Übergang von H (hohe Spannung nach L (niedrige Spannung) oder umgekehrt ergibt. Auf der Empfängerseite dienen die in der Mitte eines jeden Bits befindlichen Übergänge zur Erzeugung von Zeitinformationssignalen.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Erkennung von Übertragungsfehlern in einem Bi-Phase-codierten Datensignal anzugeben, bei welchem Fehler durch Übertragungsstörungen mit großer Sicherheit erkannt werden. Ferner ist eine kostengünstige Schaltungsanordnung mit nur geringem Schaltungsaufwand zur Durchführung des Verfahrens anzugeben.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß von jedem übertragenen Bit des Bi-Phase-codierten Datensignals die binäre elektrische Größe der ersten Bilhälfte gespeichert und mit der binären elektrischen Größe der zweiten Bithälfte so verglichen wird, daß beim Vorliegen gleicher binärer elektrischen Größen während einer Bitdauer ein Signal zur Kennzeichnung eines Übertragungsfehle! s erzeugt wird. Vorteilhafte Weiterbildungen des erfindungsgemäßen Verfahrens sind in den Kennzeichen der Patentansprüche 2 und 3 angegeben.

Eine Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens ist gekennzeichnet durch ein Flipflop zur Speicherung der binären elektrischen Größe der ersten Bithälfte eines übertragenen Bits, eine Äquivalenzschaltung mit zwei Eingängen und einem Ausgang, wobei dem einen Eingang das übertragene Bi-Phase-codierte Datensignal und dem anderen Eingang die gespeicherte binäre elektrische Größe der ersten Bithälfte zugeführt ist, und ein erstes NAND-Gatter mit zwei Eingängen, wobei der eine Eingang mit dem Ausgang der Äquivalenzschaltung verbunden ist und dem anderen Eingang ein Impulssignal zugeführt ist, dessen Impulsfolgefrequenz der eines vom Datensignal abgeleiteten Taktsignals entspricht, dessen Impulsdauer kleiner als die Dauer der zweiten Bithälfte eines übertragenen Bits ist und dessen Impulse im Bereich der zweiten Bithälfte eines übertragenen Bits liegen, und wobei am Ausgang ein Impuls bei einem Übertragungsfehler im Bi-Phase-codierten Datensignal abnehmbar ist.

Weitere Ausgestaltungen der Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens sind den Kennzeichen der Ansprüche 5 bis 7 zu entnehmen.

Vorteile und nähere Einzelheiten zu dem erfindungsgemäßen Verfahren werden im folgenden anhand eines Ausführungsbeispieles mit Figuren beschrieben. Von den Figuren zeigen:

Fig. 1 eine Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens und