DE2522905A1

DE2522905A1 - Verfahren und schaltungsanordnung zur erkennung von uebertragungsfehlern in einem bi-phase-codierten datensignal

Info

Publication number: DE2522905A1
Application number: DE19752522905
Authority: DE
Inventors: Jochen Dipl Ing Heyd; Klaus Poellath
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1975-05-23
Filing date: 1975-05-23
Publication date: 1976-11-25
Also published as: DE2522905B2; DE2522905C3

Description

Verfahren und Schaltungsanordnung zur Erkennung von tibertragungsfehlern in einem Bi-Phase-codierten DatensiEnal Die Erfindung bezieht sich auf ein Verfahren und eine Schaltungsanordnung zur Erkennung von Übertragungsfehlern in einem Bi-Phase-codierten Datensignal.
Aus der Zeitschrift "Rundfunktechnische Mitteilungen", Band 16, 1972, Heft 2, Seiten 88 - 93, ist ein Datenübertragungssystem bekannt, bei welchem eine Datenzeile in ein Fernsehsignal eingeblendet wird. Diese Datenzeile enthält serialisierte Binärinformationen. Die Ubertragung der Informationen erfolgt in einen von der Indepeildent Television Authority (ITAp, Großbritannien, vorgeschlagenen Bi-Phase-Code. Bei di'esem Code werden für jedes zu übertragende Bit der Information je zwei komplementäre Elemente übertragen, so daß sich in der Mitte eines jeden zu übertragenden Bits ein uebergang von H (hohe Spannung) nach L(niedrige Spannung) oder umekehrt ergibt. Auf der Empfängerseite dienen die in der Mitte eines jeden Bits befindlichen uebergänge zur Erzeugung von Zeitinformationssignalen.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Erkennung von Übertragungsfehlern in einem Bi-Phase-codierten Datensignal anzugeben, bei welchem Fehler durch Ubertragungsstörungen mit großer Sicherheit erkannt werden. Perner ist eine kostengünstige Schaltungsanordnung mit nur geringem Schaltungsaufwand zur Durchführung des Verfahrens anzugeben.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß von jedem übertragenen Bit des Bi-Phase-codierten Datensignals die binäre elektrische Größe der ersten Bithälfte gespeichert und mit der binären elektrischen Größe der zweiten Bithälfte so verglichen wird, daß beim Vorliegen gleicher binärer elektrischen Größen während einer Bitdauer ein Signal zur Kennzeichnung eines tbertragungsfehlers erzeugt wird.
Vorteilhafte Weiterbildungen des erfindungsgemäßen Verfahrens sind in den Kennzeichen der Patentansprüche 2 und 3 angegeben.
Eine Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens ist gekennzeichnet durch ein Flipflop zur Speicherung der binären elektrischen Größe der ersten Bithälfte eines übertragenen Bits, eine Äquivalenzschaltung mit zwei Eingängen und einem Ausgang, wobei dem einen Eingang das übertragene Bi-Phase-codierte Datensignal und dem anderen Eingang die gespeicherte binäre elektrische Größe der ersten Bithälfte zugeführt ist, und ein erstes NAND-Gatter~mit zwei Eingängen, wobei der eine Eingang mit dem Ausgang der aquivalenzschaltung verbunden ist und dem anderen Eingang ein Impulssignal zugeführt ist, dessen Impulsfolgefrequenz der eines vom Datensignal abgeleiteten Taktsignals entspricht, dessen Impulsdauer kleiner als die Dauer der zweiten Bithälfte eines übertragenen Bits ist und dessen Impulse im Bereich der zweiten Bithälfte eines übertragenen Bits liegen, und wobei am Ausgang ein Impuls bei einem Mbertragungsfehler im Bi-Phase-codierten Datensignal abnehmbar ist.
Weitere Ausgestaltungen der Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens sind den Kennzeichen der Ansprüche 5 bis 7 zu entnehmen.
Vorteile und nähere Einzelheiten zu dem erfindungsgemäßen Verfahren werden im folgenden anhand eines Ausführungsbeispieles mit Figuren beschrieben. Von den Figuren zeigen: Fig. 1 eine Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens und Fig. 2 Spannungszeitdiagramme zur Erläuterung der Schaltungsanordnung.
In der Schaltungsanordnung nach Fig. 1 wird über eine Klemme 1 ein Bi-Phase-codiertes Datensignal einmal einer Aquivalenzschaltung 2 und ein anderesmal einer Einrichtung zur Serien-Parallel-Wandlung 3 zugeführt. In Fig. 2 zeigt a einige Bits eines Bi-Phase-codierten Datensignals. Wie aus dem Spannungszeitdiagramm der Fig. 2a ersichtlich ist, besteht jedes Bit aus zwei komplementären Elementen, wobei in der Mitte eines jeden Bits ein Spnnnungsübergang von H nach L oder umgekehrt stattfindet. Die SpannungsiEbergänge werden genutzt, um aus dem empfangenen Bi-Phase-codierten Datensignal ein taktsignal mit einem Taiftregenerator (nicht gezeichnet) zu regenerieren. Fig.
2b zeigt ein solches regeneriertes Taktsignal. Mit den positiven Flanken des Tai::tsignals an Klemme 5 wird das Bi-Phasecodierte Signal (Fig. 2a) an Klemme 1 in ein Schieberegister 4 der Einrichtung zur Serien-Parallel-Wandlung geschoben. Das Schieberegister 4 besteht aus einer Reihenschaltung mehrerer Flipflops. An dem Ausgang des ersten Flipflops dieser Reihenschaltung ist ein Signal nach Fig. 2c abnehmbar, aus welchen hervorgeht, daß zum Zeitpunkt der positiven Flanken des Taktsignals (Fig. 2b) die binäre elektrische Größe der ersten Bithälfte eines jeden Bits im Bi-Phase-codierten Datensignal gespeichert wird. Diese gespeicherten binären elektrischen Größen werden in der Äquivalenzschaltung 2 mit den binären elektrischen Größen der zweiten Bithälfte eines jeden Bits im Bi-Phase-codierten Datensignal verglichen.
Xquivalenzschaltungen führen logische Verknüpfungen durch. Am Ausgang einer Xquivalenzschaltung ist dann ein Signal abnehmbar, wenn beide Eingänge der Äquivalenzschaltung gleiche binäre elektrische Größen führen. Eine mit NAND-Gattern aufgebaute Äquivalenzs chaltung 2 nach Fig. 1 ist aus dem Buch "Digitale Elektronik in der Meßtechnik und Datenverarbeitung", Band 2, 2. Auflage, 1972, Deutsche Philips GmbH, Hamburg, Seite 204, Bild 4.1 - 2, a), bekannt, und die logische Funktion der Äquivalenzschaltuug auf den Seiten 202-206 ausführlich beschrieben.
Das Spannungszeitdiagramm nach Fig. 2d zeigt den Signalverlauf am Ausgang der Äquivalenzschaltung 2, wenn ein Bi-Phase-codiertes Datensignal übertragen wird, das während der Übertragung eines Datenübertragungsvorganges nicht gestört worden ist (vollgezeichnete Linie). Wird dagegen angenommen, daß das in Fig. 2a dargestellte Bi-Phase-codierte Datensignal in der ersten Bithälfte des dritten Bits gestört ist(gestrichelte Linie), so ergibt sich am Ausgang des ersten Flipflops im Schieberegister 4 ein Signal nach Fig. 2c mit dem gestrichelt gezeichneten Verlauf. Am Ausgang der Xquivalenzschaltung 2 ist damit ein Signal nach Fig. 2d abnehmbar, das de gestrichelt gezeichneten Verlauf während der Dauer des dritten und vierten-Bits aufweist.
Das am Ausgang der Äquivalenzschaltung 2 abnehmbare Signal wird einem Eingang eines NÄlT1)-Gatters 6 zugeführt. An dem anderen Eingang des RÄiT1)-Gatters 6 liegt an Klemme 7 ein Impulssignal nach Fig. 2e. Dieses Impulssignal ist beispielsweise durch Differentiation und Impulsformung von dem Daktsignal (Fig. 2b) abgeleitet. Am Ausgang des NAND-Gatters 6 liegt bei ungestörtem Datensignal (vollgezeichnete Linie des Spannungszeitdiagramm nach Fig. 2a) ein Signal nach Fig. 2f mit einer binären elektrischen Größe von E. Bei gestörtem Bi-Phase-codierten Datensignal ergibt sich der gestrichelt gezeichnete Verlauf im Spannungszeitdiagramm nach Fig. 2f. Mit der negativen Flanke des Signals nach Fig. 2f wird bei einer Störung im Bi-Phase-codierten Datensignal ein R-S-Flipflop 8 gesetzt, welches am Ende eines Datenübertragungsvorgangs miteinem an Klemme 9 liegenden Impulssignal (Fig. 2h) zurückgestellt wird. Mit zwei NAND-Gattern aufgebaute R-S-Flipflops sind aus dem o.g. Buch, Seite 12, Bild 1.2 - 7, d), bekannt.
Am Ausgang eines solchen bekannten R-S-Flipflops 8 liegt ein Signal nach Fig. 2g. Liegt keine Störung im Bi-Phase-codierten Datensignal vor,dann befindet sich der Ausgang des R-S-Flipflops 8 in -Zustand. Bei einer Störung ändert sich der Zustand des R-S-Blipflops 8 und am Ausgang liegt L. In Abahängigkeit dieser binären elektrischen Größen wird ein an Klemme 10 liegendes Signal zur Übernahme eines von dem Schieberegister 4 parallel abnehnibaren Datensignal in einen Speicher 11 eingelesen. Die in den Speicher 11 eingelesenen Datensignale liegen solange an den Ausgangsklemmen 12 bis ein neuer Übernahme impuls ein erneutes Einlesen von Daten in den Speicher 11 bewirkt. Bei ungestört übertragenen Bi-Phasecodierten Datensignal wird das an Klemme 10 liegende Signal nach Fig. 2i über ein lDAItS-Gabter 13 invertiert den~Speicher 1 zugeführt. Die Übertragung des an Klemme 10 liegenden Signals unterbleibt jedoch, wenn sich der Ausgang des R-S-Flipflops 8 in L-Zustand befindet.

Claims

Patentansniche

1. Verfahren zur Erkennung von tibertragungsfehlern in einem Bi-Phase-codierten Datensignal, dadurch gekennzeichnet, daß von jedem übertragenen Bit des Bi-Phase-codierten Datensignal die binäre elektrische Größe der ersten Bithälfte gespeichert und mit der binären eleqlErischen Größe der zweiten Bithälfte so verglichen wird, daß beim Vorliegen gleicher binärer elektrischer Größen während einer Bitdauer ein Signal zur Kennzeichnung eines Übertragungsfehlers erzeugt wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Signal zur Kennzeichnung eines Ubertragungstehlers für die Dauer eines Datenübertragungsvorganges gespeichert wird.

3. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, daß das gespeicherte Signal zur Kennzeichnung eines Übertragungsfehlers mit einem Signal zur Übernahme eines von einem mit einem Serien-Parallel-Wandler (3) umgewandelten Bi-Phase-codierten Datensignals in einem Speicher (8) einer logischen UND-Verknüpfung unterworfen wird.

4. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, gekennzeichnet durch einen Flipflop (4) zur Speicherung der binären elektrischen Größe der ersten Bithälfte eines übertragenen Bits, einer Äquivalenzschaltung (2) mit zwei Eingängen und einem Ausgang, wobei dem einen Eingang das übertragenen Bi-Phasecodierte Datensignal und dem anderen Eingang die gespeicher e binäre elektrische Größe der ersten Bithälfte zugeführt ist, und ein erstes NMTD-Gatter (6) mit zwei Eingängen und einem Ausgang, wobei der eine Eingang mit dem Ausgang der Äquivalenzschaltung (2) verbunden ist und dem anderen Eingang ein Impulssignal (e) zugeführt ist, dessen Impulsfolgcfrequenz der eines vom Datensignal (a) abgeleitete Tctsignals (b) entspricht, dessen Impulsdauer kleiner als die Dauer der zweiten Bithälfte eines übertragenen Bits ist, und dessen Impulse im Bereich der zweiten Bithälfte eines übertragenen Bitsliegen, und wobei am Ausgang ein Impuls (f) bei einem Übertragungsfehler im Bi-Phase-codierten Datensignals (a) abnehmbar ist.

5. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 2 und 4, gekennzeichnet durch ein R-S-Flipflop(8), dessen einer Eingang mit dem Ausgang des ersten lTAND-Gatters (6) verbunden ist und dessen anderer Eingang ein Impulssignal (h) zur Kennzeichnung des Endes eines Datenübertragungsvorganges zugeführt ist.

6. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 3 und 5, gekennzeichnet durch ein zweites NEiD-Gatter (13) mit zwei Eingängen und einem Ausgang, dessen einer Eingang mit den Ausgang des R-S-Flipflops (8) verbunden ist, dessen anderer Eingang das Ubernahmesignal (i) zugeführt ist und an dessen Ausgang ein Signal (k) abnehmbar ist, welches einem Speicher 11 in dem Serien-Parallel-Wandler 3 zugeführt ist.

7. Schaltungsanordnung nach Anspruch 3 und 4, dadurch gekennzeichnet, daß das Blipflop(4)zur Speicherung der ersten binaren elektrischen Größe die erste Stufe in einem -Schieberegister (4) des Serien-Parallel-Wandler 3 ist.

L e e r s e i t e