DE2902133C3

DE2902133C3 - Verfahren und Vorrichtung zur Übertragung binär-codierter Datenworte

Info

Publication number: DE2902133C3
Application number: DE2902133A
Authority: DE
Inventors: Makoto Kawasaki Kanagawa Noomi
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1978-01-20
Filing date: 1979-01-19
Publication date: 1981-07-30
Also published as: FR2423016A1; DE2902133A1; GB2014401B; DE2902133B2; SE7813424L; GB2014401A; FR2423016B1

Description

F i g. 2 ein BIockdiagramm eines Datenübertragungssystems,

F i g. 3 sine Codierstufe, wie sie in dem Datenübertragungssystem nach F i g. 2 verwendet wird,

Fig.4 und 5 Darstellungen zur Erläuterung der Arbeitsweise der in F i g. 3 gezeigten Codierstufe,

Fig.6 eine Decodierstufe, die in der in Fig.2 dargestellten Anordnung Verwendung tindet,

Fig.7 ein Diagramm, das der Erläuterung der Arbeitsweise der in Fig.6 dargestellten Dekodierstufe dient,

Fig.8 eine Prüfcodestufe, die bei der in Fig.2 dargestellten Anordnung verwendet wird,

Fig.9 ein Diagramm, das der Erläuterung der Arbeitsweise der in Fig.8 dargestellten Prüfcodestufe π dient, und

Fig. 10 eine Fehlerfeststellstufe, die in der in Fig.2 dargestellten Schaltungsanordnung Verwendung findet.

Fig.2 zeigt schematisch eine Gesamtanordnung eines Ausführungsbeispiels für Datenübe-tragungssysterne, bei denen die vorliegende Erfindung angewandt wird Bei dieser Anordnung wird die Datenübertragung zwischen zwei Verarbeitungseinheiten 10 und 12 vorgenommen. Es sei angenommen, daß ein digitales Datensignal, das in den beiden Verarbeitungseinheiten 10 und 12 verarbeitet wird, 8 Ziffern bzw. Stellen

aufweist, wobei jede Ziffer mit bo, b\ by bezeichnet

ist Die Verarbeitungseinheit 10 gehört der Senderseite und die Verarbeitungseinheit 12 der Empfängerseite an.

Auf der Senderseite gelangt das Datensignal von der jo Verarbeitungseinheit 10 an eine Codierstufe 14, in der es vom Binärcode in den 3wertigen Code bzw. in den Code mit drei Werten (3-valued code) codiert wird, wie dies im einzelnen beschrieben werden wird. Eine Prüfcode-Stufe 16 erzeugt einen Prüfcode cfür die Übertragungsfehlerermittlung auf der Grundlage der in der Codierstufe 14 codierten Datensignale. Acht Ziffern Oo bis bi des codierten Datensignals und der Prüfcode 10 werden in einer Zusammensetzstufe 18 so zusammengesetzt, daß der Prüfcode c sich hinter der achten Ziffer b? -to befindet. Dies wird durch die Verwendung einer geeigneten Zeitsteuerung vorgenommen. Das auf diese Weise erhaltene Signal wird mit einer Sendereinheit 20 über ein vorgegebenes Übertragungsmedium übertragen.

Auf der Empfängerseite wird das übertragene Signal von einer Empfängereinheit 22 empfangen, die die Ziffern bo bis bi dieses empfangenen Signals an eine Dekodierstufe 24 weitergibt, in der das codierte Signal aus dem dreiwertigen Code in den Binärcode decodiert wird, um in der Verarbeitungseinheit 12 weiter verarbeitet zu werden. Das empfangene Signal einschließlich des Prüfcodes c gelangt an eine Fehlerfeststellstufe 26, in der festgestellt wird, ob im empfangenen Signal ein Fehler vorhanden ist oder nicht Wenn ein Fehler festgestellt wird, erzeugt die Fehlerfeststellstufe 26 ein Fehlerfeststellsignal, das zur Verarbeitungseinheit 12 gelangt. Wenn das Fehlerfeststellsignal an die Verarbeitungsstufe 12 gelangt, wird in ihr ein entsprechender Vorgang ausgelöst, beispielsweise indem verhindert wird, daß das fehlerhafte Signal weiter benutzt oder verarbeitet wird, oder indem die Senderseite aufgefordert wird, das richtige Signal noch einmal zu senden. Da dieser Vorgang jedoch die vorliegende Erfindung an sich nicht berührt, wird auf eine weitere Beschreibung desselben hier verzichtet.

Nachfolgend soll kurz eine Form des Signals erläutert werden, das in jedem Element der zuvor beschriebenen Anordnung verarbeitet bzw. behandelt wird. Das Datensignal wird in paralleler Form in mehrere der üblichen Verarbeitungseinheiten verarbeitet. Wie aus der nachfolgenden Beschreibung deutlich wird, verarbeiten die Prüfcodestufe 16 und die Fehlerfeststellstufe 26 das Signal auch in paralleler Form. In der Codierstufe 14 und der Decodierstufe 24 wird das Signal dagegen seriell verarbeitet. Daher ist beispielsweise ein Parallel-Serie-Umsetzer zwischen der Verarbeiringseinheit 10 isnd der Codierstufe 14 erforderlich. Zwischen der Codierstufe 14 und der Prüfcodestufe 16 ist ein Serie-Parallel-Umsetzer erforderlich. Auf der Empfängerseite ist zwischen der Empfängereinheit 22 und der Fehlerfeststellsltufe 26, sowie zwischen der Decodierstufe 24 und der Verarbeitungseinheit 12 ebenfalls ein Serie-Parallel-Umsetzer vorgesehen. Ein solcher zuvor beschriebener Umsetzer kann mit einem an sich bekannten Schieberegister verwirklicht werden. Der Einfachheit und Übersichtlichkeit halber ist ein solcher Umsetzer in F i g. 2 weggelassen worden.

Die Funktionsweise der in Fig.2 dargestellten Anordnung wird nachfolgend anhand der Fig. 3 bis 10 erläutert

Codierung

Bei dem erfindungsgemäßen Datenübertragungssystem werden die in Binärcode vorliegenden Daten durch den dreiwertigen Code (einen 3-Pegel-Code oder einen pseudo-ternä'en Code) umgesetzt Die drei logischen Werte des dreiwertigen Codes werden mit »1«, »0« und »0« bezeicnnet und die ersten beiden sind so gewählt, daß sie den logischen bzw. binären Werten »1« bzw. »0« des Binärcodes entsprechen. Die Bedeutung des dritten Wertes »0« ergibt sich aus der nachfolgenden Beschreibung des Ausführungsbeispiels.

F i g. 3 zeigt die in der in F i g. 2 dargestellten Anordnung verwendete Codierstufe 14 in Einzelheiten. An einem Eingang 30 liegt das von der Verarbeitungseinheit 10 bereitgestellte Signal mit Binärcode an. nachdem es der Parallel-Serie-Umsetzung unterworfen wurde. Das am Eingang 30 auftretende Signal gelangt durch das Verknüpfungsglied 32, wenn ein Torsignal 34 auftritt. Ein Generator 36 erzeugt einen Impuls des dritten Wertes »0«, wenn am Generator ein Triggersignal 38 auftritt (nachfolgend wird dieser Generator daher als 0-Generator bezeichnet). Die Ausgangssignale des Verknüpfungsglieds 32 und des 0-Generators 36 gelangen über ein dreiwertiges ODER-Glied 40 an einen Ausgang 42. Ein Speicher 34 enthält tristabile Multivibratoren. Der Speicher 44 speichert das Ausgangssignal des 3-Werte-ODER-Glieds 40 und der Speicherinhalt wird bei Auftreten dieses Ausgangssignals immer wieder erneuert. Ein Vergleicher 46 vergleicht das am Eingang 30 auftretende Eingangssignal mit dem Inhalt des Speichers 40 und erzeugt ein Ausgangssignal, wenn die Eingangssignale des Vergleichers 46 übereinstimmen. Das Ausgangssignal des Vergleichers 46 gelangt als Triggersignal 38 direkt zum 0-Generator 36 und als Gate-Signal 34 über einen Inverter 48 an das Verknüpfungsglied 32.

Anhand von F i g. 4 soll die Funktionsweise der zuvor beschriebenen Codierstufe 14 nachfolgend im einzelnen erläutert werden.

Es sei angenommen, daß die zu übertragenden Daten die Daten »11010001« sind. Der Verlauf dieses Eingangssignals ist in Fig.4(a) dargestellt Wenn der Datenwert »1« der Ziffer bo am Eingang 30 auftritt wird dieser Datenwert »1« zunächst über das Verknüpfungs-

glied 32 und das 3-Werte-ODER-Glied 40 an den Ausgang 42 übertragen und gleichzeitig wird der Datenwert »1« im Speicher 44 gespeichert. Bei der zweiten Ziffer b\ tritt wiederum der Daten wert »1« auf. Dieser Datenwert »1« wird im Vergleicher 46 mit dem Inhalt des Speichers 44 verglichen. Wie bereits beschrieben, ust im Speicher 44 bereits der Datenwert »1« gespeichert. Der Vergleicher 46 erzeugt daher ein Ausgangssignal (vgl. Fig.4(c)). Dieses Ausgangssignal gelangt über den Inverter 48 an das Verknüpfungsglied 32, so daß das Verknüpfungsglied 32 gesperrt wird bzw. keine Signale durchläßt. Gleichzeitig gelangt das Ausgangssignal des Vergleichers 46 direkt an den 0-Generator 36. Infolgedessen kann der Binärwert »1« der Ziffer b\ nicht durch das Verknüpfungsglied 32 hindurch (vgl. Fig.4(e)), und der 0-Generator 36 wird getriggert, so daß er einen Impuls mit einem Pegel erzeugt, der dem Datenwert »0« entspricht (vgl. F i g. 4(d)). Daher gelangt der Datenwert »0« über das 3-Werie-ODER-Glied 40 an den Ausgang 42 (vgl. F i g. 4(f)). Gleichzeitig wird das Ausgangssignal des 3-Werte-ODER-Glieds 40 in den Speicher 44 eingeschrieben, so daß im Speicher statt des vorausgegangenen Datenwertes »1« nunmehr der Datenwert »0« gespeichert ist. Bei Auftreten der dritten Ziffer bzw. Stelle des Eingangssignals, im vorliegenden Beispiel des Datenwertes »0« am Eingang 30, gibt der Vergleicher 46 kein Ausgangssignal ab (vgl. F i g. 4(c)), weil das Eingangssignal mit dem Inhalt des Speichers 44 nicht übereinstimmt. Wenn am Vergleicher 46 kein Ausgangssignal auftritt, so erzeugt der Inverter 48 ein Ausgangssignal, das zum Verknüpfungsglied 32 gelangt, und der Datenwert »0« der Ziffer bzw. Stelle et geht durch das Verknüpfungsglied 32 durch (vgl. F i g. 4(e)) und gelangt über das 3-Werte-ODER-Glied 40 an den Ausgang 42 (vgl. Fig.4(f)). Im Speicher 44 wird der Datenwert »0« gespeichert. Wenn der Datenwert »1« der vierten Ziffer £>_t am Eingang 30 auftritt (vgl. Fig.4(a)), tritt der Datenwert »1« am Ausgang 42 auf (vgl. Fig. 4(f)).

Wie aus der vorausgegangenen Beschreibung deutlich wird, tritt das Ausgangssignal mit der in Fig.4(f) dargestellten Schwingungsform am Ausgang 42 auf. wenn das in F i g. 4(a) dargestellte Eingangssignal am Eingang 30 auftritt. Wenn bei den zu übertragenden Daten nämlich derselbe logische Wert mehr als zwei Ziffern bzw. Stellen hintereinander auftritt, werden der entsprechende logische Wert »1« oder »0« des dreiwertigen Codes und der dritte Wert »0« abwech selnd übertragen. Wenn die unterschiedlichen logischen Werte abwechselnd aufeinanderfolgen, ändert sich das codierte Ausgangssignal entsprechend.

Der Spannungüjjcgc! des Impulses, der dein logischen Wert »0« entspricht, d. h. der Spannungspegel des Ausgangssignals des 0-Generators 36, ist beim vorliegenden Ausführungsbeispiel so gewählt, daß dieser Spannungspegel zwischen den Spannungspegeln liegt, die den logischen Werten »1« und »0« entsprechen. Dieser Spannungspegel kann auch anders gewählt werden, beispielsweise kann er auch außerhalb des Spannungsbereichs zwischen den Spannungspegeln' liegen, die den logischen Werten »1« und »0« entsprechen Die Wahl der Spannung des dritten Pegels ist relativ frei. Das Datensignal muß nicht unbedingt ein elektrisches Signal sein, sondern es kann auch ein magnetisches Signal, ein Tonsignal ein Lichtsignal und so weiter sein. Unter diesen Signalen gibt es Signale, bei denen ein Medium keinen negativen Wert aufweist. Im Hinblick darauf ist die Wahl der Spannung des dritten Pegels eingeschränkt. Weiterhin ist die Wahl des Spannungspegels für den dritten Pegel vom Anwendungsgebiet abhängig, auf dem die Datenübertragung

^ri verwendet wird. Beispielsweise liegt in Zusammenhang mit einem Steuerbefehlssignal für Züge der Fall vor, daß im Hinblick auf eine ausfallsichere Steuerung eine Notbremsung sofort ausgelöst werden soll, wenn im Befehlssignal die Spannung Null festgestellt wird. In

ίο einem solchen Falle sollte keiner der Spannungspegel zu Null Volt gewählt werden.

Fi g. 5 zeigt den Signalverlauf derselben, in Fig.4(a) dargestellten Daten, wobei jedoch die drei Spannungspegel so gewählt sind, daß »1« > »0« > »0« sind.

Decodierung

In Fig. 6 ist eine Ausführungsform der in der in Fig. 2 dargestellten Anordnung verwendeten Decodierstufe 24 dargestellt. An einem Eingang 50 liegt ein

2(i dreiwertiges Eingangssignal an. Ein Detektor 52 erzeugt ein Ausgangssignal, wenn das am Eingang 50 anliegende Eingangssignal den Wert »0« aufweist. Verknüpfungsglieder 54 und 56 werden durch Torsignale 58 bzw. 60 gesteuert. Das Verknüpfungsglied 54 ist bei Auftreten

r> des Signals 58, d. h. des Ausgangssignals eines Inverters 62, dessen Eingangssignal vom Detektor 52 kommt, durchgeschaltet. Das Torsignal 60, das bei Auftreten am Verknüpfungsglied 56 dieses durchschaltet, gelangt direkt vom Detektor 52 zum Verknüpfungsglied 56. Die

3» Ausgangssignale der Verknüpfungsglieder 54 und 56 gelangen über ein ODER-Glied 64 an einen Ausgang 66. Ein Speicher 68 speichert das am Eingang 50 auftretende Eingangssignal. Der gespeicherte Inhalt des Speichers 68 wird ziffern- bzw. stellenweise unter

J") Steuerung durch ein Zeitsteuersignal 70, jedoch um einen schnellen bzw. Ziffernzeitraum später als das am Eingang 50 auftretende Eingangssignal ausgelesen. Das Ausgangssignal eines Zeitsteuersignalgenerators 72 gelangt als Zeitsteuersignal 70 an den Speicher 68. Eine Differenzierstufe 74 differenziert das am Eingang 50 auftretende Eingangssignal. Das Ausgangssigna] der Differenzierstufe 74 wird dazu verwendet, das vom Generator 72 bereitgestellte Zeitsteuersignal genau auf die Zeitsteuerung des am Eingang 50 anliegenden

4ί Eingangssignals zu synchronisieren.

Anhand von F i g. 7 soll die Arbeitsweise der zuvor beschriebenen Dekodierstufe 24 im einzelnen erläutert werden.

Es sei angenommen, daß das in F ι g. 7(a) dargestellte

5(1 3-Werte-Eingangssignal am Eingang 50 anliegt. Dieses Eingangssignal ist dasselbe, in Fig.4(f) dargestellte Signal, das als Ausgangssignal der Codierstufe 14 auftritt.

Wenn der Datenwert »1« der ersten Stelle bzw. Ziffer

si bu am Eingang 50 auftritt, gelangt er durch das Verknüpfungsglied 54 (vgl. F i g. 7(d)). weil das Torsignal 58 vom Inverter 62 bereitgestellt wird: denn am Detektor 52 tritt kein Ausgangssignal auf (vgl. Fig.7(b)). Der Datenwen »1« der ersten Stelle bzw.

bo Ziffer bo wird im Speicher 68 gespeichert Wenn der Datenwert »0« der zweiten Steile b\ auftritt, stellt der Detektor 52 das Ausgangssignal bereit (vgl F i g. 7(b)). Das Ausgangssignal gelangt an das Verknüpfungsglied 56 und schaltet dieses durch, wogegen das Verknüp-

6S fungsglied 54 gesperrt wird. Wie F i g. 7(c) zeigt, wird der Inhalt des Speichers 68. d. h. der Datenwert »1«. der zum Zeitpunkt der ersten Stelle fco gespeichert wurde, zu diesem Zeitpunkt ausgelesen, und in den Speicher 68

wird der neue Datenwert »0« eingegeben. Das aus dem Speicher 68 ausgelesene Signal gelangt über das Verknüpfungsglied 56 und das ODER-Glied 64 an den Ausgang 66. Am Ausgang tritt daher der Datenwert der Stellen b\ des Binärcodes auf (vgl. F i g. 7(f)). Wenn »0« der dritten Stelle bi auftritt, gibt der Detektor 52 kein Ausgangssignal ab, so daß das Verknüpfungsglied 54 durchgeschaltet und das Verknüpfungsglied 56 gesperrt wird. Daher gelangt der Datenwert »0« der dritten Stelle t>2 über das Verknüpfungsglied 54 und das ODER-Glied 64 an den Ausgang 66.

Auf die zuvor beschriebene Weise wird das dreiwertige Signal in das Binärsignal decodiert.

Prüfcode-Erzeugung

F i g. S zeigl ein Ausfünfungsbeispie! der Früfcode-Stufe 16, die in der in Fig. 2 dargestellten Anordnung verwendet wird. An einem 3-Werte-Addierer mit acht Eingängen gelangt das codierte Datensignal mit acht Stellen bzw. Ziffern bo bis bi, das von der Codierstufe 14 kommt und zuvor einer Serie-Parallel-Umsetzung unterzogen wurde. Die Addierstufe 80 führt die Addition der 3-Werte-Logik aus und gibt das Ergebnis dieser Addition als Signale b„ ab. Die mathemalischen Beziehungen zwischen den 3 Werten sind in der nachfolgenden Tabelle 1 dargestellt, wobei diese jedoch mit weggelassenem Übertrag angegeben wurden.

Tubelie 1

0 + 0 = 0
0 + 0 = 0
0+1 = 1

0 + 0= 1
0+ 1 =0

1 + 1=0

Ein 3-Werte-Vergleicher 82 vergleicht die acht Ziffern 67 mit dem Ausgangssignal b„ der Addierstufe 80

Beispiel 1

und stellt ein Ausgangssignal bereit, wenn beide Eingangssignale übereinstimmen. Ein 3-Werte-Verknüpfungsglied 84 wird von einem Torsignal 86 gesteuert. Das Ausgangssignal des Vergleichers 82 gelangt als Torsignal 86 über einen Inverter 88 an das Verknüpfungsglied 84. Eine Code-Umsetzschallung 90 führt bei Auftreten eines Signals 92 die Code-Umsetzung des Eingangssignals in der folgenden Weise durch:

Tabelle 2

Eingangssignal

Ausgangssignal

Am Ausgang 95 stellt ein 3-Werte-Oder-Glied 94 ein Ausgangssignal als Prüfcode cbereit.

Die Arbeitsweise der Prüfcode-Stufe 16 wird nachfolgend erläutert.

Wenn das Ergebnis b„ der 3-Werte-Addition der gesamten Ziffern bzw. Stellen bo bis bi sich von der achten Ziffer bzw. Stelle by unterscheidet, erzeugt der Vergleicher 82 kein Ausgangssignal. Das Torsignal 86 gelangt daher vom Inverter 88 an das Verknüpfungsglied 84. Das Ausgangssignal b„ der Addierstufe 80 gelangt durch das Verknüpfungsglied 84. In diesem Falle

j» wird also das Ergebnis b_n der 3-Werte-Addition der Prüfcode in der vorliegenden Weise.

Wenn das Ergebnis b„ der 3-Werte-Addition mit dem Wert der achten Stelle bzw. Ziffer £»7 übereinstimmt, erzeugt der Vergleicher 82 ein Ausgangssignal, so daß

J3 die Code-Umsetzschaltung 90 in Funktion gesetzt und das Verknüpfungsglied 84 gesperrt wird. Das Ergebnis b„ der Addition wird mit der Code-Umsetzschaltung 90 umgesetzt, und das Ausgangssignal dieser Code-Umsetzschaltung 90 wird dann der Prüfcode. Nachfolgend

4!i sollen Beispiele hierfür angegeben werden.

Daten

Hrfindungsgemälkr Code
Ergebnis der 3-Wcrtc-Addition

h:

Λ,

1	1	O	1 O	O	O	1
1	0	O	1 O	0	O	1
h„ - C	I ( b^)*

Der Prüfcode r ist also gleich h„, das heißt gleich »0«. DcrSignalvcrlauf des Digitalsignals mit dem Prüfcode weist dann die in Fig. 9(a) dargestellte Form auf.

Beispiel 2

Datcn

F.rfindungsgcmäUcr Code
Ergebnis der 3-Werte-Addition

1	O	O	O
1	O	O	O
Λ,-	-- 0(= A-I

Da das Ergebnis i„ gleich der achten Ziffer bzw. Stelle to Prüfcode c ist in diesem Falle dann »1«. Der

bi ist. wird die Code-Umsetzschaltung 90 ausgelöst, so Signalverlauf des Digitalsignals einschließlich des

daß der Datenwert »0« des Ergebnisses b„ in den Prüfcodes Cist in Fig. 9(b) dargestellt.
Datenwert »1« umgesetzt wird (vgl. Tabelle 2). Der

Fehlerprüfung

Fig. 10 zeigt die Schaltungsanordnung für die Fehlerfeststellstufe 26. An die 3-Werte-Addierstufe 96, die mehrere Eingänge aufweist, wird das Ausgangssignal der Empfängereinheit 22 nach der Serie-Parallel-Umsetzung angelegt. Die Funktionsweise dieser Addierstufe entspricht der Funktionsweise der in Fig. 8 dargestellten Addierstufe 80. In der Addierstufe 96 wird die Addition jedoch bezüglich der sieben Ziffern oder Stellen von Oo bis O₆ ausgeführt. Eine 3-Werte-Addierstufe 98 mit zwei Eingängen addiert den Datenwert der achten Ziffer oder Stelle bi zum Ausgangssignal der Addierstufe 96. In der Schaltung sind weiterhin Detektoren 100, 102 und 104 vorgesehen. Die Detektoren 100 und 102 sind mit der Addierstufe 96 verbunden und stellen den Datenwert »0« bzw. »1« im Ausgangssignal der Addierstufe 96 fest. Der Detektor 104 stellt fest, ob die achte Ziffer bi der Datenwert »0« ist. Ein 3-Werte-Vergleicher 106 vergleicht das Ausgangssignal der Addierstufe 96 mit dem Prüfcode c und stellt bei Übereinstimmung der beiden genannten Eingangssignale ein Ausgangssignal bereit. Bei Auftreten eines Signals 110 führt eine Code-Umsetzschaltung 108 die Code-Umsetzschaltung des Eingangssignals in der folgenden Weise durch:

Tabelle 3

Hingangssignal

Ausgangssignal

Ein Signal 114 steuert ein 3-Werte-Verknüpfungsglied HZ Einem 3-Werte-ODER-Glied 116 werden die Ausgangssignale der Code-Umsetzschaltung 108 und des Verknüpfungsgliedes 112 bereitgestellt. Ein 3-Werte-Vergleicher 118 vergleicht das Ausgangssignal der Addierstufe 98 mit dem Ausgangssignal des ODER-Glieds 116 und erzeugt ein Ausgangssignal bei Übereinstimmung der beiden Eingangssignale. In der Schaltung sind weiterhin noch UND-Glieder 120, 122, 124 und 126, sowie ODER-Glieder 128 und 130, und weiterhin Inverter 132,134 und 136 vorgesehen.

Der Fehlerprüfvorgang wird nachfolgend erläutert Zunächst soll der Fall, bei dem das digitale Signal keinen Fehler aufweist und danach der Fall, bei dem ein Fehler auftritt, erläutert werden.

(1) Wenn das digitale Signal keinen Fehler aufweist:

Als Beispiel für das digitale Signs! so!! das in F i g. 9(a) dargestellte Signal genommen werden. In diesem Signal ist die 3-Werte-Addition von der Ziffer bo bis zur Ziffer bj, d. h. das Ausgangssignal der Addierstufe 26 der Datenwert »1«. Da die achte Ziffer bi auch den Binärwert »1« aufweist, erzeugt die Addierstufe 98 einen Datenwert »0« als Ergebnis der Addition. Der Prüfcode c wird daher »0«, so daß der Vergleicher 106 ein Ausgangssignal bereitstellt Dieses Ausgangssignal wird im Inverter 132 invertiert und gelangt an die UND-Glieder 120 und 12Z Daher stellen beide UND-Glieder 120 und 122 und somit auch das ODER-Güed 128 kein Ausgangssignal bereit. Der Inverter 134 gibt sein Ausgangssignal an das 3-Werte-Verknüpfungsglied 112 ab, so daß der Prüf code α d. h. der Daten wen

30

35

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50

55

b0 »0« durch das Verknüpfungsglied 112 hindurchgeht und über das 3-Werte-ODER-Glied 116 als eine der beiden Eingangssignale des Vergleichers 118 an diesen gelangt. Das andere Eingangssignal des Vergleichers 118, d.h. das Ausgangssignal der Addierstufe 198, weist ebenfalls den Datenwert »0« auf, so daß der Vergleicher 118 ein Ausgangssignal erzeugt, das vom Inverter 136 invertiert wird, wodurch der Inverter 136 kein Ausgangssignal bereitstellt. Die UND-Glieder 124 und 126 erzeugen kein Ausgangssignal, weil die Eingänge χ und ζ beide gesperrt sind. Daher tritt auch am ODER-Glied 130 kein Ausgangssignal auf.
Als nächstes wird das in Fig. 9(b) dargestellte Signal gebracht. In diesem Falle weist das Ausgangssignal der Addierstufe % den Datenwert »0« auf. Da die achte Ziffer bj den Datenwert »0« besitzt, weist das Ausgangssignal der Addierstufe 98 auch den Datenwert »0« auf. Der Prüfcode c ist »1«. Der Vergleicher 106 erzeugt daher kein Ausgangssignal, so daß am Inverter 132 ein Ausgangssignal auftritt. Da das Ausgangssignal der Addierstufe 96 dagegen den Datenwert »0« aufweist, erzeugt der Detektor 100 ein Ausgangssignal. Bei Auftreten der Ausgangssignale vom Detektor 100 und vom Inverter 132 erzeugt auch das UND-Glied 120 ein Ausgangssignal, das über das ODER-Glied 128 an die Code-Umsetzschaltung 108 und an den Inverter 134 gelangt. Die Code-Umsetzschaltung 108 wird in Funktion gesetzt und das 3-Werte-Verknüpfungsglied 112 gesperrt. Die Prüfcode c, d. h. in diesem Falle der Datenwert »1«, wird in den Datenwert »0« umgesetzt (vgl. Tabelle 3), der dann über das 3-Werte-ODER-Glied 116 als eines der beiden Eingangssignale des Vergleichers 118 an diesen gelangt. Das andere Eingangssignal des Vergleichers 118 ist das Ausgangssignal der 3-Werte-Addierstufe 98, das — wie zuvor erläutert — den Datenwert »0« aufweist Der Vergleicher 118 gibt sein Ausgangssignal an den Inverter 136 ab, so daß der Inverter 136 kein Ausgangssignal bereitstellt Wie zuvor erwähnt, gibt der Vergleicher 106 kein Ausgangssignal ab, so daß die UND-Glieder 124 und 126 ebenfalls kein Ausgangssignal erzeugen. Am ODER-Glied 130 tritt daher kein Ausgangssignal auf.

(2) Wenn das digitale Signal einen Fehler aufweist:

Es sei angenommen, daß der Prüfcode c der Datenwert »0« in dem in Fig. 9(a) als Beispiel 1 dargestellten digitalen Signal ist. Wie bereits beschrieben, ist das Ergebnis der Addition von asr Ziffer bo bis zur Ziffer bb der Datenwert »1«, so daß der Detektor 102 ein Ausgangssignal, der Detektor 100 jedoch kein Ausgangssignal bereitstellt Da die achte Stelle bi den Datenwert »1« aufweist gibt der Detektor 104 kein Ausgangssignal ab. Infolgedessen erzeugen die UND-Glieder 120 und 122 und damit auch das ODER-Glied 128 keine AusgangssignaJe. Das 3-Werte-Verknüpfungsglied 112 ist durchgeschaltet und der Prüfcode c d. h. in diesem Falle der Datenwert »0«, gelangt über das Verknüpfungsglied 112 und das 3-Werte-ODER-Glied 116 an den Vergleicher 118. Das Ausgangssignal der Addiersnife 98 weist dagegen den Datenwert »0« auf. weil das Ausgangssignal der Addierstufe % und der Wen der achten Steile £7

beide »1« sind. Der Vergleicher 118 erzeugt kein Ausgangssignal, weil seine beiden Eingangssignale nicht miteinander übereinstimmen. Am Ausgang des Inverters 116 und daher auch am Ausgang des ODER-Glieds 130 tritt daher kein Signal auf. Das Auftreten eines Ausgangssignals am ODER-Glied 130 bedeutet, daß im digitalen Eingangssignal ein Fehler vorhanden ist.

Als weiteres Beispiel sei der Fall betrachtet, bei dem die achte Stelle bi im digitalen Signal von Beispiel 2, wie es in Fig.9(b) dargestellt ist, den Datenwert »0« aufweist. In diesem Falle ist das Ausgangssignal der Addierstufe 96 der Datenwert »0«, so daß am Detektor 100 ein Ausgangssignal auftritt. Das Ausgangssignal der Addierstufe 98 ist der Datenwert »0«, weil das Ausgangssignal der Addierstufe 96 in diesem Faiie »ö« und die achte

Stelle b] der Datenwert »0« ist. Da der Prüfcode c den Datenwert »1« aufweist, erzeugt der Vergleicher 106 kein Ausgangssignal. Am Ausgang des Inverters 132 tritt ein Ausgangssignal auf. Das Ausgangssignal des UND-Glieds 120 gelangt über das ODER-Glied 128 an die Code-Umsetzschaltung 108 und den Inverter 134. Die Code-Umsetzschaltung 108 wird ausgelöst und das 3-Werte-Verknüpfungsglied 112 wird gesperrt. Der Prüfcode c, d. h. der Datenwert »1« wird in den Datenwert »0« umgesetzt (vgl. Tabelle 3). Das Ausgangssignal »0« der Code-Umsetzschaltung 108 gelangt über das 3-Werte-ODER-Glied 116 an den Vergleicher 118. Der Vergleicher 118 erzeugt kein Ausgangssignal, so daß der Inverter 136 ein Ausgangssignal bereitstellt, das als Fehlerfeststellsignal am Ausgang des ODER-Giiedes auftritt.

Hierzu 6 Blatt Zeichnungen

Claims

Patentansprüche:

1. Verfahren zur Übertragung binär-codierter Datenworte mittels dreier unterschiedlicher Signalpegel, von denen ein erster der logischen »1« und ein zweiter der logischen »0« zugeordnet ist, dadurch gekennzeichnet, daß die den logischen Werten jeweils zugeordneten Signalpegel übertragen werden, wenn die logischen Werte »1« und »0« in aufeinanderfolgenden Stellen des Datenwortes abwechselnd auftreten, und daß der dem jeweiligen logischen Wert zugeordnete Signalpege! und der dritte Signalpegel abwechselnd übertragen werden, wenn derselbe logische Wert in aufeinanderfolgenden Stellen auftritt.

2. "Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der dritte Signalpegel zwischen dem ersten und dem zweiten Signalpegel liegt

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die beiden ersten Signalpegel positiv bzw. negativ sind und der dritte Signalpegel Null ist.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß alle Stellen des zu übertragenden Datenwortes einer dreiwertigen logischen Addition unterzogen werden, aus dem Ergebnis dieser Addition ein Prüfcode erzeugt und dieser in vorgegebener zeitlicher Zuordnung zu dem Datenwort übertragen wird.

5. Vorrichtung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 3, gekennzeichnet durch

(a) eine Detektoreinrichtung (44, 46) zur Feststellung, ob derselbe logische Wert in aufeinanderfolgenden Stellen auftritt oder nicht,

(b) eine von der Detektoreinrichtung (44, 46) angesteuerte Schaltungsstufe (32), die die den logischen Werten »1« bzw. »0« zugeordneten Signalpegel abgibt, wenn das Ausgangssignal der Detektoreinrichtung (44,46) negativ ist, und

(c) eine von der Detektoreinrichtuiig (44, 46) angesteuerte Generatorstufe (36) zur Erzeugung des dritten Signalpegels, wenn das Ausgangssignal der Detektoreinrichtung (44, 46) positiv ist (F i g. 3).

6. Vorrichtung nach Anspruch 5 zur Durchführung des Verfahrens nach Anspruch 4, gekennzeichnet durch

(d) eine Addierstufe (80), die eine dreiwertige Addition aller Stellen des Datenwortes durchführt,

(e) einen Vergleicher (82), der das Ausgangssignal der Addierstufe (80) mit der letzten Stelle des Datenwortes vergleicht und bei Übereinstimmung ein Ausgangssignal erzeugt,

(f) eine Schaltungsstufe (84), die das Ausgangssignal der Addierstufe (80) als Prüfcode abgibt, venn der Vergleicher (82) kein Ausgangssignal erzeugt, und

(g) einen Umsetzer (90), der das Ausgangssignal der Addierstufe (80) entsprechend einer vorgegebenen Codiervorschrift umsetzt, wenn der Vergleicher (82) ein Ausgangssignal abgibt, und das umgesetzte Signal als Prüfcode bereitstellt (F ig. 8).

Ein Verfahren der im Oberbegriff des Patentanspruchs 1 angegebenen Gattung ist aus der USA-Patentschrift 38 63 025 bekannt. Das dort als Stand der Technik beschriebene Verfahren ist im angelsächsischen Sprachgebrauch unter der Bezeichnung »polar return to zero« bekannt Die Beziehung zwischen den zu übertragenden Daten und dem übertragenen Signal ist in der F i g. 1 dargestellt Dabei werden die beiden logischen Werte »1« und »0« der in Kurve fa^ gezeigten

ίο zu übertragenden Daten durch zwei Spannungspegel dargestellt, die in Kurve (b) mit + V bzw. — V bezeichnet sind. In jeder Binärstelle kehrt der Spannungspegel des übertragenen Signals immer wieder auf 0 zurück. Da sich somit der Signalpegel in jeder Binärstelle ändert, können auf der Empfängerseite aus dem übertragenen Signal Taktimpulse abgeleitet werden. Da allerdings sowohl zwischen jeweils zwei aufeinanderfolgenden Binärstellen als auch innerhalb jeder Binärstelle der zu übertragenden Daten in dem übertragenen Signal eine Pegeländerung stattfindet, erfordert das bekannte Verfahren zur Übertragung eine verhältnismäßig große Bandbreite.

Ein weiteres Verfahren der im Oberbegriff des Patentanspruchs 1 angegebenen Gattung ist aus der deutschen Offenlegungsschrift 17 62 644 bekannt Dort wird jede in dem zu übertragenden Datenwort enthaltene logische »0« in dem übertragenen Signal durch den Signalpegel »0« wiedergegeben, während der logische Wert »1« des zu übertragenden Datenworts zufallsvcrteilt durch einen der beiden Signalpegel » + « und » —« dargestellt wird. Bei diesem bekannten Verfahren wird zwar die zur Übertragung erforderliche Bandbreite verringert. Da aber bei mehreren hintereinander zu übertragenden logischen »0«-Werten sowie möglicherweise auch bei mehreren hintereinander zu übertragenden »1 «-Werten in dem übertragenen Signal keine Pegeländerung stattfindet, geht bei diesen bekannten Verfahren die Möglichkeit verloren, den Empfänger mit dem Sender durch die zu übertragenden Signale selbst zu synchronisieren.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Vorrichtung zur Übertragung binär-codierter Datenworte zu schaffen, die mit einer möglichst geringen Übertragungsbandbreite auskommen, ohne jedoch auf die Vorteile einer Selbsttaktung durch die übertragenen Signale zu verzichten.

Dieser Aufgabe dienen die im Kennzeichnungsteil des Patentanspruchs 1 angegebenen Merkmale. Es wird somit der keiner der beiden logischen Werte »1« und »0« des zu übertragenden Datenwortes zugeordnete dritte Signalpegel des übertragenen Signals dann zur Taktmarkierung herangezogen, wenn der gleiche logische Wert in aufeinanderfolgenden Stellen des Binärwortes vorliegt. Je nach dem vorher übertragenen Wert bedeutet dieser dritte Signalpegel entweder eine logische »0« oder eine logische »1«. Verglichen mit dem Stand der Technik nach der deutschen Offenlegungsschrift 17 62 644 kommt das erfindungsgemäße Verfahren mit gleicher Bandbreite aus. Bei ferner gleicher Notwendigkeit, zwischen drei verschiedenen Signalpegeln zu unterscheiden und somit grundsätzlich vergleichbarem Schaltungsaufwand bietet die Erfindung jedoch den zusätzlichen Vorteil der Taktübertragung.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Ausführungsbeispiele der Erfindung werden nachstehend anhand der übrigen Figuren der Zeichnungen näher erläutert. Es zeigt