CH641581A5 - Datenverarbeitungseinrichtung. - Google Patents

Description

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PATENTANSPRÜCHE rieren von Adressen einen Multiplexer (43) aufweist für den

1. Datenverarbeitungseinrichtung mit einer zentralen Da- multiplexierten Transfer der ersten und zweiten Adressen in tenverarbeitungseinheit und einem Speicher sowie einer von die Adressregisterschaltung.

der zentralen Datenverarbeitungseinheit getrennten Kanal- 9. Datenverarbeitungseinrichtung nach Anspruch 2 oder Schaltung zur Vermittlung eines direkten Zugangs von exter- 3 Anspruch 8, dadurch gekennzeichnet, dass die Adressenzähl-nen Eingabe/Ausgabe-Einrichtungen für die zentrale Daten- einrichtung (24) ein Signal gibt, wenn die letzte der Speicherverarbeitungseinheit zum Speicher, dadurch gekennzeichnet, Zuordnungsdaten zur Speicherzuordnungseinheit transferiert dass die Kanalschaltung eine Speicherzuordnungseinheit (17) worden ist.

zum Übersetzen von logischen Adressen einer der Eingabe/ 10. Datenverarbeitungseinrichtung nach Anspruch 1, da-

Ausgabe-Einrichtungen in echte Adressen für den Speicher, io durch gekennzeichnet, dass die Adressen eine Seiten-Adres-

eine Anordnung (19) für den direkten Transfer eines einzigen seninformation und eine Wort-Adresseninformation beinhal-

oder eines Blockes von Datenworten zwischen einer der Ein- ten, und dass der Schaltkreis (20) zum Transferieren von gäbe/Ausgabe-Einrichtungen und dem Speicher und für den Adressen einen ersten Transferpfad (29,23,22) zum direkten direkten Transfer von Speicherzuordnungsdaten zwischen der Transferieren der Wort-Adresseninformation an den Speicher

Speicherzuordnungseinheit und dem Speicher, ferner einen 15 und einen zweiten Transferpfad (26,27,28; 17,27,28) zum

Schaltkreis (20) zum Transferieren von Adressen von der ge- wahlweisen Transferieren der Seiten- Adresseninformation di-

nannten Eingabe/Ausgabe-Einrichtung zum Speicher, sowie rekt an den Speicher oder zur Speicherzuordnungseinheit ( 17)

eine Steuereinrichtung (12A) aufweist, die auf eine Daten- für die Übersetzung der Seiten-Adresse in eine echte Seiten-

transferanfrage einer der Eingabe/Ausgabe-Einrichtungen Adresse zum nachfolgenden direkten Transfer in den Speicher und im wesentlichen zur Zeit der Datentransferanfrage auf 20 aufweist.

ein Eingangssignal (HSC DATA IN) aus dieser Einrichtung 11. Datenverarbeitungseinrichtung nach Anspruch 1, da-

anspricht, welches die Richtung des Datentransfers identifi- durch gekennzeichnet, dass die Steuereinrichtung (12A) eine ziert sowie auf ein anderes Eingangssignal (HSC MAP), wel- Schaltung zur Abgabe eines Bereit-Signals (READY) an die ches festlegt, ob der Datentransfer eine Speicheradressen- eine der Eingabe/Ausgabe-Einrichtungen aufweist für die An-

übersetzung durch die Speicherzuordnungseinheit (17) nötig 25 zeige, wann die Kanalschaltung für den Datentransfer bereit macht, wobei die Steuereinrichtung (12A) den Transfer dieser ist, sowie einen Schaltkreis zur Abgabe eines Datensignals Adressen, Datenworte und Speicherzuordnungsdaten steuert. (DATA) zur Bewilligung des Transfers eines oder mehrerer

2. Datenverarbeitungseinrichtung nach Anspruch 1, da- Datenworte.

durch gekennzeichnet, dass die Anordnung für den Daten- 12. Datenverarbeitungseinrichtung nach Anspruch 1, da-

worttransfer eine Adresszähl-Einrichtung (24) aufweist, die 30 durch gekennzeichnet, dass die Steuereinrichtung (12A) einen auf Daten anspricht, welche die Anzahl der zu transferieren- Schaltkreis aufweist, der auf ein Paritäts-Ermächtigungssi-den Datenwörter bestimmen, um die Anzahl der Datenwörter gnal von der Eingabe/Ausgabe-Einrichtung anspricht zur zu zählen, wenn diese sequentiell zwischen den Eingabe/Aus- . Steuerung der Fehlerbestimmung in den Adressen- und Da-

gabe-Einrichtungen und dem Speicher transferiert werden, tenworten.

sowie eine Schaltung (36) um ein Signal abzugeben, das an- 35

zeigt, wenn das letzte Datenwort transferiert worden ist.

3. Datenverarbeitungseinrichtung nach Anspruch 2, dadurch gekennzeichnet, dass es eine Vorrichtung (15) enthält Die Erfindung betrifft eine Datenverarbeitungseinrich-zur Bestimmung, ob ein Datenwortfehler aufgetreten ist und tung mit einer zentralen Datenverarbeitungseinheit und ei-zum Anhalten des Transfers dieses Wortes, bis der Fehler 40 nem Speicher sowie einer von der zentralen Datenverarbei-korrigiert worden ist. tungseinheit getrennten Kanalschaltung zur Vermittlung ei-

4. Datenverarbeitungseinrichtung nach Anspruch 3, da- nes direkten Zugangs von externen Eingabe/Ausgabe-Ein-durch gekennzeichnet, dass es eine Vorrichtung (75) enthält richtungen für die zentrale Datenverarbeitungseinheit zum zur Bestimmung, ob ein Adressenfehler aufgetreten ist und Speicher.

zum Anhalten des Transfers von Datenwörtern bis dieser « Bei Datenverarbeitungseinrichtungen, welche den Trans-

Fehler korrigiert worden ist. fer von Datenblöcken zwischen Eingabe/Ausgabe-Einrich-

5. Datenverarbeitungseinrichtung nach Anspruch 1, da- tungen (im folgenden I/O-Einrichtungen genannt) und dem durch gekennzeichnet, dass die Anordnung für den Daten- Hauptspeicher des Systems erfordern, werden die Daten in transfer und den Speicherzuordnungstransfer eine Schaltung der Regel via eine entsprechende Sammelleitung, die gewöhn-mit gemeinsamen Datentransferwegen (16,11,14,18) inner- so j}ch als Eingabe/Ausgabe-Datensammelleitung der I/O-Sam-halb der Kanalschaltung aufweist, die geeignet sind für den melleitung bezeichnet wird, transferiert, was von der zentra-Transfer der Datenworte und der Speicherzuordnungsdaten. len Datenverarbeitungseinheit (CPU) des Systems erfordert,

6. Datenverarbeitungseinrichtung nach Anspruch 5, da- ihre Operation vorübergehend einzustellen, um geeignete in-durch gekennzeichnet, dass ein Multiplexer (14) vorhanden terne Register für die Verwendung beim Datentransfer ver-ist zum multiplexierten Transfer der Datenworte und der ss fügbar zu machen. Überdies werden die internen Speicher-Speicherzuordnungsdaten von der Kanalschaltung zum kontrollsignale der zentralen Datenverarbeitungseinheit dazu Speicher. gebraucht, den Transfer zum und vom Speicher via die zen-

7. Datenverarbeitungseinrichtung nach Anspruch 1, da- trale Datenverarbeitungseinheit zu steuern. Für jedes Daten-durch gekennzeichnet, dass der Schaltkreis (20) zum Transfe- wort aus dem zu transferierenden Block von Datenworten rieren von Adressen eine Adressregisterschaltung (24) auf- 60 muss die Steuerung der zentralen Datenverarbeitungseinheit weist, die während des Transfers von Speicherzuordnungsda- eine Adresse von der I/O-Einrichtung z.B. an die zentrale Daten in die Speicherzuordnungseinheit auf erste Adressen an- tenverarbeitungseinheit transferieren, wobei die Adresse dann spricht, welche die Stellen der Speicherzuordnungsdaten im entweder direkt als echte Adresse für den Zugriff zum Spei-Speicher identifizieren sowie auf zweite Adressen, die die Stel- eher verwendet oder an eine Speicherzuordnungs- und len in der Speicherzuordnungseinheit identifizieren, wo die 65 Schutzeinheit, (welche als MAP-Einheit bezeichnet wird), ge-

Speicherzuordnungsdaten unterzubringen sind. liefert wird, die die von der Eingabelogik kommenden logi-

8. Datenverarbeitungseinrichtung nach Anspruch 6, da- sehen Adressen in echte Adressen für den Zugriff zum Haupt-durch gekennzeichnet, dass der Schaltkreis (20) zum Transfe- Speicher übersetzt, in welchen oder von welchen die Daten

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transferiert werden sollen. Die zentrale Datenverarbeitungs- transferieren, wobei der zweite Eingang nicht mit demjenigen einheit muss dann auch das gerade in ihrem Register befind- zusammenfällt, welcher von der zentralen Datenverarbei-liche Datenwort verarbeiten für einen passenden Transfer ent- tungseinheit verwendet wird. Eine Hochleistungskanalsteuer-weder in den Speicher oder vom Speicher via die Speicher- logik erlaubt es, dass dieser Datentransfer ohne Verwendung Sammelleitung des Datenverarbeitungssystems. Für jedes Da- 5 irgendeines der internen Register der zentralen Datenverar-tenwort, das zu transferieren ist, muss von der zentralen Da- beitungseinheit sowie ohne Benötigung der Speichersteuersi-tenverarbeitungseinheit eine Adresse und ein Datenwort ver- gnale dieser Einheit stattfinden kann. Der Datentransfer umarbeitet werden. Die Verarbeitung der Adresse in den Regi- geht in Wirklichkeit die zentrale Datenverarbeitungseinheit stern der zentralen Datenverarbeitungseinheit und der MAP- und ist fähig, direkt die Kommunikation mit dem Hauptspei-Einheit erfordert in der Regel eine Zeitspanne annehmbarer 10 eher zu versehen. Ein solcher Hochleistungskanal wird vor al-Dauer und die gesamte Transferzyklus-Dauer kann in gewis- lem für Hochleistungseinrichtungen benötigt, welche sich für sen Systemen bis 1,5 bis 2 Mikrosekunden betragen. Während diesen Zweck in geeigneter Weise kombinieren lassen. Ein sol-dieser Zeit kann die zentrale Datenverarbeitungseinheit keine eher Hochleistungskanal multiplexiert die Transfers von Da-anderen Operationen vornehmen, bei welchen die Register tenblöcken von einer Mehrzahl verschiedener I/O-Einrich-benötigt werden, die so in Verwendung stehen, weshalb ihr 15 tungen und kann auch als «Datenblock-Multiplexer»-Kanal Ausnutzungsgrad niedrig ist. Bei solchen herkömmlichen Da- bezeichnet werden, obschon in der folgenden Beschreibung tentransferoperationen mögen die I/O-Einrichtungen in ihren der Ausdruck Hochleistungskanal verwendet wird. Da der Operationen so langsam sein, dass die Verwendung irgendei- Hochleistungskanal einen eigenen Speicheranschluss verwen-nes andern als des herkömmlichen langsamen Datenkanals det und nicht denjenigen, der von der zentralen Datenverar-keinen wesentlichen Vorteil bietet. Wenn jedoch mit Hochlei- 20 beitungseinheit gebraucht wird, werden die Speichersteuersi-stungs-I/O-Einrichtungen gearbeitet wird, ist es von Vorteil, gnale für diese Verwendung in einer dem Hochleistungskanal die unnötig lange Zeitdauer für die Adressen- und Datenver- eigenen internen Steuerlogik erzeugt und es wird ein passen-arbeitung zu vermeiden, so dass die Zeit, während der die des Entscheidungsverfahren eingesetzt, um sicherzustellen, Operation der zentralen Datenverarbeitungseinheit aussetzt, dass der Speicher nur von einem Satz von Speicherkontrollsi-möglichst klein wird. 25 gnalen gesteuert wird, die aus einer Kombination der Spei-

Dies wird erfindungsgemäss durch eine Datenverarbei- chersteuersignale aus der zentralen Datenverarbeitungsein-tungseinrichtung der genannten Art erreicht, welche dadurch heit und der Speichersteuersignale aus dem Hochleistungska-gekennzeichnet ist, dass die Kanalschaltung eine Speicherzu- nal abgeleitet werden. Für diesen Zweck wird auch eine pas-ordnungseinheit zum Übersetzen von logischen Adressen ei- sende Speicheranschlusssteuerlogik verwendet.

ner der Eingabe/Ausgabe-Einrichtungen in echte Adressen 30 Der Hochleistungskanal verwendet ferner eine eigene für den Speicher, eine Anordnung für den direkten Transfer Speicherhandhabungs- oder Speicherzuordnungs- und eines einzigen oder eines Blockes von Datenworten zwischen Schutzeinheit (MAP) und vollständige Blöcke von Dateneiner der Eingabe/Ausgabe-Einrichtungen und dem Speicher . worttransfers können so angeordnet werden, dass nur eine und für den direkten Transfer von Speicherzuordnungsdaten einzige Adresse erforderlich ist, d.h. die Adresse für das erste zwischen der Speicherzuordnungseinheit und dem Speicher, 35 Datenwort des Datenblockes. Wenn die Anfgangsadresse einferner einen Schaltkreis zum Transferieren von Adressen von mal durch die Hochleistungskanalsteuerlogik in passender der genannten Eingabe/Ausgabe-Einrichtung zum Speicher, Weise zugeordnet ist, liefert der Hochleistungskanal darauf-sowie eine Steuereinrichtung aufweist, die auf eine Daten- folgende Adressen sequentiell für jedes der Datenworte an transferanfrage einer der Eingabe/Ausgabe-Einrichtungen im den Speicher, welche Datenworte dann sequentiell in den oder wesentlichen zur Zeit der Datentransferanfrage auf ein Ein- 40 aus dem Speicher transferiert werden. Die einzige weitere er-gangssignal (HSC DATA IN) dieser Einrichtung anspricht, forderliche Information ist die Datenwortblocklänge, welche welches die Richtung des Datentransfers identifiziert sowie in geeigneter Weise so überwacht wird, dass wenn das letzte auf ein anderes Eingangssignal (HSC MAP), welches festlegt, Datenwort bezüglich der letzten sequentiell zugeordneten ob der Datentransfer eine Speicheradressenübersetzung durch Adresse transferiert ist, der Hochleistungskanal weiss, dass die Speicherzuordnungseinheit nötig macht, wobei die Steuer- 45 der Transfer des ganzen Datenwortblocks abgeschlossen wor-einrichtung den Transfer dieser Adressen, Datenworte und den ist.

Speicherzuordnungsdaten steuert. Der Hochleistungskanal erzeugt im wesentlichen Spei-

Nachfolgend wird eine Ausführung der Erfindung an- chersteuersignale desselben Typs, wie sie in der zentralen Da-hand der Zeichnungen näher dargestellt. Es zeigen: tenverarbeitungseinheit erzeugt werden und es ist eine weitere

Fig. 1 ein Blockdiagramm über den gesamten Hochlei- so Logik vorgesehen, um eine Überlappung des Speicherzugriffs stungskanal; in grösserem Mass zu erlauben, als dies herkömmlicherweise

Fig. 2 und 3 detailliertere Blockdiagramme von Teilen des in der zentralen Datenverarbeitungseinheit vorgenommen Hochleistungskanals aus Fig. 1 ; wird. So ist der Hochleistungskanal beispielsweise so ausge-

Fig. 4 eine schematische Darstellung der logischen und staltet, dass sich drei Speicherzugriffsoperationen im Gegenechten Adressenmodi, welche im Hochleistungskanal nach 55 satz zur bei gewissen zentralen Datenverarbeitungseinheiten den Figuren 1 bis 3 verwendet werden; möglichen normalen Zweispeicherzugriffsüberlappung über-

Fig. 5 und 6 Laufzeitdiagramme, in denen verschiedene schneiden. Solches Überlappen oder «pipelining» von Spei-Situationen, wo Daten in den oder aus dem Speicher transfe- cherzugriff wird mit einem geeigneten Dazwischenschieben riert werden; (interleaving) der Speichermodules für einen Lesezugriffsmo-

Fig. 7 bis 12 Darstellungen der logischen Schaltkreise, 60 dus verwendet. Während eines Schreibzugriffsmodus sind die welche in der Hochleistungskanalsteuerlogik gemäss der Fi- Schreiboperationen genügend schnell, so dass ein solches gur 1 verwendet werden, und dreifaches «pipelining» nicht erforderlich ist und das Merk-

Fig. 13 und 14 Flussdiagramme, welche zum Verständnis mal dieser Überlappung ist vorwiegend dann zu verwenden, der Betriebsweise des Hochleistungsdatenkanals gemäss den wenn nur während dem Schreibmodus Datentransfers vorge-Figuren 1 bis 3 hilfreich sind. 65 nommen werden.

In der erfindungsgemässen Einrichtung können Hochlei- Der Hochleistungsdatenkanal gemäss der Erfindung ist so stungs-I/O-Einrichtungen Daten via einen zweiten Anschluss ausgestaltet, dass er denselben Datenpfad zum Laden der direkt in den Hauptspeicher des Datenverarbeitungssystems Adressensätze in der Hochleistungs-MAP-Einheit wie zum

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Transfer seiner Datenwortblöcke verwendet. Überdies ist der Laden und Entladen (dumping) des Inhalts der MAP-Einheit Hochleistungskanal derart ausgebildet, dass seine MAP-Ta- und erlaubt die Übersetzung der MAP-Adressen zur Umbellen, welche im Hauptspeicher gespeichert sind, in geeigne- Wandlung von logischen in echte Adressen. Die Speichersteuter Weise in die MAP-Einheit geladen werden können mittels erlogik 12B wird verwendet, um die Speicheranschlüsse zu passender Identifizierung der einzelnen MAP-Tabellen, die zu s steuern und den Betrieb der Speicherdatentreibereinheit und verwenden sind und ihren Speicherstellen im Hauptspeicher, des Pufferregisters bezüglich beider Anschlüsse, (welche hier wobei der Hochleistungskanal bloss solche MAP-Tabellen- als AO und AI -Anschlüsse bezeichnet werden), aufrechtzuer-Information zulässt und seine eigene MAP-Einheit aus dem halten und kann, falls erwünscht, auf der Hochleistungska-Hauptspeicher lädt, indem er seinen eigenen Speicheran- nalkarte selbst oder anderswo im Danteverarbeitungssystem schluss verwendet, so dass programmierte Eingabe/Ausgabe- io angeordnet sein.

Befehle von der zentralen Datenverarbeitungseinheit zum La- Die Yorgänge, welche während eines Datentransfers den der MAP-Einheit nicht erforderlich sind. durch den Hochleistungskanal ablaufen, sind vollständig syn-

In Figur 1 ist nun ein Blockdiagramm des gesamten " chronisiert und ein geeigneter Hochleistungskanaltaktgeber

Hochleistungskanals dargestellt, während aus den Figuren 2 ordnet den Datentransfer durch den Kanal und taktet die Ab-und 3 bestimmte Teile davon detaillierter hervorgehen. Wie is läufe auf dem Hochleistungskanal-Sammelleitungssystem 10. daraus zu entnehmen ist, verwendet der Hochleistungskanal Die Datentransferlogik, welche allgemein mit der Bezugs zwei Sammelleitungssysteme zur Kommunikation ausserhalb ziffer 19 oben in Figur 1 bezeichnet und in Figur 2 im Detail des Kanals, wobei das erste Sammelleitungssystem als Hoch- dargestellt ist, stellt passende Datenwege für Speicherdaten zu leistungskanal-Sammelleitungssystem 10 und das zweite als den und von den externen I/O-Einrichtungen her sowie Datenverarbeitungseinheit-Sammelleitungssystem 22 be- 20 Adressenwege zu den Hochleistungskanal-M AP-Registern 17 zeichnet wird. Beim speziellen Ausführungsbeispiel, das hier und zum Hauptspeicher. Die Datentransferlogik besitzt ein beschrieben wird, ist der Hochleistungskanal so ausgestaltet, Datenausgaberegister 11, ein Dateneingaberegister 13, einen dass via das Hochleistungskanal-Sammelleitungssystem 10 Eingabemultiplexer 14 und einen Paritätsgenerator 15. Der mehrere I/O-Einrichtungen verbunden sind. Die I/O-Einrich- Hochleistungskanal puffert die Speicherausgabedaten, (Weitungen können passend gewählte Prioritäten besitzen, um den25 che in den Figuren 1 und 2 mitBMENO-15 bezeichnet sind) Konflikt von Transfer-Anfragen zu vermeiden. Bei einer be- im Puffer 16, rechnet den Datenparitätsbit und speichert die vorzugten Ausführungsform können die Prioritäten z.B. mit- Daten und den Paritätsbit in einem Datenausgaberegister 11, tels verdrahteter Logik so festgesetzt sein, dass die Einrich- das die Ausgangsdaten und den Paritätsbit liefert, welche als tungen mit kleineren Kanal-Latenz-Anforderungen gemäss HSC OUT 0—15 und MEM PAR bezeichnet werden. Die Da-wohlbekannten Prioritätshandhabungstechniken höhere 30 ten und der Paritätsbit vom Datenausgaberegister 11 werden Priorität haben. Wenn die Hochleistungskanalsteuerlogik via Sammelleitungstreiber 11A bei jedem SYN CLOCK-Zy-eine Transferanfrage erhält, nimmt der Kanal ein Kanalsteu- klus zur aktiven Schnittstelle transferiert; derart werden die er- und Adressenwort an und transferiert den erforderlichen . Daten und der Paritätsbit vom Datenausgangsregister 11 an Datenwortblock. Der Hochleistungskanal besitzt ein Ein- die Hochleistungskanal-Sammellinie 10 geliefert. wortdatenpuffer-Register und verzögert nachfolgende Daten-35 Die Hochleistungskanal-Dateneingabe wird zusammen Worttransfers, wenn der Puffer voll ist und der Hochleistungs- mit einem Paritätsbit (bezeichnet als HSC 0-15 und HSC kanalspeicheranschluss ist nicht laufend verfügbar. Gemäss DPAR) an ein Dateneingaberegister 13 geliefert, das dann einer speziellen Ausführungsart der Erfindung ist die maxi- diese Daten (bezeichnet als HSC IN 0—15 und HSC IN PAR) male Datenausgabegeschwindigkeit an den Speicher (d.h. in bei jedem SY N CLOCK-Zyklus abgibt. Diese Datenworte einem Lesemodus, wo Daten von einer I/O-Einrichtung gele- 40 werden via eine Multiplexereinheit 14 und eine Treibereinheit sen und den Speicher geschrieben werden) 10 M-Bytes pro Se- 18 der Sammellinie 22 an den Speicher transferiert. Sie wer-kunde (d.h. 200 nsec/Wort). Während eines Schreibmodus den jedoch nicht nur zum Speicher transferiert, sondern wäh-(d.h., wenn Daten aus dem Speicher gelesen und an eine I/O- rend dem Transfer zum Speicher auch zurück durch die Da-Einrichtung geliefert werden) ist die mittlere maximale Einga- tenschleife, welche durch den Puffer 16 gebildet wird, in den begeschwindigkeit 6,67 Bytes pro Sekunde. Die Geschwindig- 45 Paritätsgenerator 15. Der Paritätsgenerator gibt daraufhin keit beim Schreibmodus kann auf 10 M-Bytes pro Sekunde gemäss herkömmlicher Paritätsprüftechnik ein Datenirrtums-erhöht werden, wenn Überlappungstechniken, wie oben und signal (DATA ERR), ab, wenn der berechnete und der genachfolgend erläutert, verwendet werden. speicherte Paritätsbit nicht übereinstimmen.

Der Hochleistungskanal gemäss den Figuren 1 bis 3 be- Datentransfers zwischen dem Speicher und den MAP-Re-sitzt eine Kanalsteuerlogik 12A und eine Speichersteuerlogik 50 gistern der MAP-Einheit 17 geschehen auf im wesentlichen 12B, welche in den folgenden Figuren näher beschrieben sind. ähnliche Weise. Das Datenausgaberegister 11 erhält via einen Die Kanalsteuerlogik kommuniziert mit dem Hochleistungs- Puffer 16 MAP-Daten aus dem Speicher zum Transfer in die kanal-Sammelleitungssystem 10 für den Empfang und die MAP-Register unter Verwendung desselben Datenweges wie Übermittlung passender Anfrage- und Steuersignale und die die Daten, die zur Lieferung an die Hochleistungskanal-Sam-Speichersteuerlogik kommuniziert mit der Kanalsteuerlogik 55 mellinie 10 vom Speicher gelesen werden, während die MAP-12A sowie der Speichersteuerlogik der zentralen Datenverar- Daten in der MAP-Einheit 17 von der Speichersammellei-beitungseinheit, um echte Speichersteuersignale zu erzeugen, tungs-Treibereinheit 18 via die interne Sammelleitung 27 und die an die Datenverarbeitungseinheit-Sammelleitung 22 abge- die Multiplexereinheit 14 in den Speicher zurückgelesen wergeben werden. den. Bei MAP-Datentransfers sind keine Paritätsprüfungen

Die Kanalsteuerlogik 12A steuert den Betrieb des Hoch- 60 erforderlich. _ . _

leistungskanals und ist um eine mikroprogrammierte Steuer- Die Adressenlogik, welche in der Mitte von Figur 1 mit

Schaltung herum organisiert, welche die Prozesse taktet und der Bezugsziffer 20 bezeichnet sowie in den Figuren 2 und 3 ordnet, die die Datentransfers an die externen I/O-Einrich- dargestellt ist, erhält von den Schnittstellen auf der Hochleitungen unterstützen oder welche MAP-Daten zum Hochlei- stungskanal-Sammelleitung 10 zu den verschiedenen Einrich-stungskanal transferiert. Sie weist den Hochleistungskanal 65 tungen oder von Registern im Hochleistungskanal selbst an, eine neue Adresse und Wortzahl zu laden, die Wortzahl zu Adressen, (welche 21 Bits besitzen sollen, die als CBK 0-2, vermindern, die Adresse anwachsen zu lassen und den Daten- XCA 0-2 und CA 1-15 bezeichnet werden). Der Hochlei-wortblock zu transferieren. Die Steuerlogik steuert ferner das stungskanal adressiert dann echte Speicherstellen via eine

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Sammelleitung 21 für echte Adressen, welche die echten Wort transferiert wurde, indem ein LAST ADDR-Signal geAdressen zur Datenverarbeitungseinheit-Sammellinie 22 und liefert wird.

von dort via die Adressen-Treibereinheit 23 zum Speicher lie- Geeignete Software muss ferner auch eine Wortanzahl für fern, wobei diese echten Adressenbits als BANK 0-2, XP A einen MAP-Datentransfer-Befehl liefern. Die I/O-Steuerlogik 0-2 und PA 1-15 bezeichnet werden. Das erste Adresswort ei- 5 42 decodiert die MAP-Transferbefehl-Wortanzahl und leitet nes Datenblockes, der transferiert werden soll, wird in einem diese Instruktion via die Datenverarbeitungs-Sammelleitung

Adressenzählerregister 24 gespeichert, dessen Ausgangssignal 22 und das Pufferregister 37 an den Aufwärtszähler 34. Der die Bits PBK 0-2, XADDR 0-2 und ADDR 1-15 aufweisen Zähler 34 erhöht seinen Inhalt im Schritt mit dem Wortzähler soll. Ein Adressenparitätsgenerator 25 prüft die Parität des 36 und zeigt Vielfach-MAP-Registertransfers durch ein geeig-von der Schnittstelle erhaltenen Adressenwortes, (welcher Pa- io netes SET MULTI-Signal an.

ritätsbit als HSC AP AR bezeichnet wird), und liefert eine ent- Eine zusätzliche Logik innerhalb der I/O-Steuerlogikein-sprechende Paritätsfehleranzeige (ADDR ERROR), falls der heit 42 erzeugt ein Merkersignal, um die Richtung des MAP-berechnete und der gespeicherte Adressenparitätsbit nicht Transfer anzugeben, d.h. eine MAP-Lade- oder eine MAP-übereinstimmen. Entlade-Operation anzuzeigen, via ein I/O-Merkerregister 38 Die Bits höherer Ordnung der Adresse aus dem Adressen- 15 und Treiber 39 und liefert überdies eine Anzeige, ob während zählerregister 24 (PBK 0-2, XADDR 0-2 und ADDR 1-5) einem Datentransfer ein Fehler aufgetreten ist, via ein Fehlerspezifizieren die gewünschte Seiten-(page)-Adresse. Falls die Merkerregister 40 und Treiber 41.

«Mapping»-Funktion (d.h. der Betrieb der MAP-Regjster der Der in den Figuren 1 bis 3 dargestellte Hochleistungska-

M AP-Einheit 17) nicht verwendet werden soll, wird die nal verwendet zwei Adressen-Modi. Der erste Adressenmo-MAP-Einheit ausser Betrieb gesetzt, (indem ein Signal ENAB 20 dus ist ein echter (oder direkter) Modus, der die Adresse ver-

RAM aus Puffer-Register 26 geliefert wird), wobei diese Ope- wendet, welche durch die Hochleistungskanal-Schnittstelle ration die Freigabe des Beriebs der MAP-Einheit 17 verhin- spezifiziert wird, um die Adresse des ersten Wortes (d.h. des dert und die gewünschte Seiten-Adresse direkt via den Puffer Anfangs) eines Speicherdatenblocks zu lokalisieren, der

26 und die internen Sammelleitungen 27,28 und 29 an den transferiert werden soll. Im Verlaufe des Datentransfers, er-

Speicher liefert (die «echten» Seiten-Adressen-Bits werden mit 25 höht die Schnittstelle die echte Adresse, um Zugriff zu aufein-

BK 0-2, XPHY 0-2 und PHY 1-5 bezeichnet). Falls die ge- anderfolgende Speicherstellen zu nehmen.

nannte «Mapping»-Funktion gebraucht wird, wird die MAP- Der zweite Adressenmodus ist ein logischer (d.h. ein tabel-Einheit 17 in Betrieb gesetzt, (indem ein Signal ENB RAM an lierter (mapped) Modus, der einen Tabellensuchvorgang in die MAP-Einheit 17 geliefert wird), wobei die logische Seiten- den MAP-Registern verwendet, um die logische Seiten-Adresse via die interne Sammelleitung 20 an die MAP-Einheit 30 Adresse, welche durch die aktive Hochleistungskanal-Schnittgeliefert wird, was bewirkt, dass die vorgängig geladenen stelle spezifiziert ist, in eine echte Seiten-Adresse zu verwan-MAP-Register die logische Seiten-Adresse in die echte Seiten- dein. Die Hochleistungskanalsteuerung legt Bits höherer Ord-Adresse übersetzen und diese an die Sammelleitung 21 zur nung einer Speicheradresse (PBK 0-2 und ADDR 1-5) als die Sammelleitung 22 über die internen Samelleitungen 27,28 Seiten-Adresse und Bits niedriger Ordnung (ADDR 6-15) als und 29 und die Treibereinheit 23 liefern. In beiden Fällen, ob 35 die Wort-Adresse auf der gewählten Seite fest, wie oben dar-die Seiten-Adresse direkt vom Adressen-Zähler-Register 24 gelegt. Bei einer bevorzugten Ausführungsform kann z.B.

oder von den MAP-Registern geliefert werden, werden die eine Seiten-Adresse eine Gruppe von benachbarten Speicher-Adressenbits niedriger Ordnung, (welche mit ADDR 6-15 stellen lokalisieren (für eine bestimmte Ausführungsform bezeichnet sind), direkt an die «echte» Adressensammellei- können z.B. 1024 solcher benachbarter Speicherstellen ver-tung 21 abgegeben, um Adressenworte innerhalb der gewähl- to wendet werden). Die damit verbundene Wort-Adresse lokali-ten Seiten, welche durch die Seiten-Adresse identifiziert wer- siert eine Speicherstelle auf einer bestimmten gewählten Seite, den, zu definieren. Während dem logischen Adressenmodus lokalisiert die logi-Falls die MAP-Register zur Übersetzung von logischen sehe Speicheradresse einen Registereinstieg in den MAP-ReSeiten-Adressen in echte Seiten-Adressen verwendet werden gistern, die Speicherinhalte des Registers übersetzen die logisollen, muss die Software, welche eingesetzt wird, vor einem 45 sche Seiten-Adresse um eine echte Seiten-Adresse zu erzeu-Laden des MAP (d.h. einem MAP-Datentransfer) Befehle zur gen, die darauf mit der logischen Wort-Adresse (APDR6-15) Identifizierung einer anfänglichen MAP-Register-Adresse rekombiniert wird und eine echte Adresse bildet, die via Trei-und einer Speicheranfangsadresse erzeugen. Eine geeignete 1/ ber 23 auf der Adressen-Sammelleitung 21 an den Speicher O-Steuerlogik 42 decodiert die Befehle gemäss der Software geliefert wird. Im Verlaufe des Datentransfers erhöht die und leitet die decodierte Information zu einem Satz von Zäh- so Schnittstelle die logische Adresse, um Zugriff zu nehmen auf lern 31,32,33 und 34. Zwei der Zähler (nämlich die Zähler 31 aufeinanderfolgende Speicherstellen.

und 33) spezifizieren die Speicheradresse für den Zugriff auf Falls während des sequentiellen Adressensuchprozesses die Daten für den MAP-Datentransfer via den Multiplexer 43 die Einrichtungsschnittstelle die logische Seiten-Adresse er-

und das Pufferregister 44. Ein dritter Zähler 32 liefert die höht, legen die MAP-Register eine neue, echte Seiten-Adresse

Adresse, zu der diese MAP-Daten im MAP-Register transfe- 55 fQr den Zugriff zu einem anderen Block von Speicherstellen riert werden sollen. Der vierte Zähler 34 wird im Zusammen- fest. Figur 4 zeigt die Adressenformate für das Kanaladres-

hang mit der Wortzählerlogik verwendet, wie nachfolgend de- senwort sowie die echten Adressenworte, wie sie in den echten tailliert beschrieben wird. und logischen Adressenmodi verwendet werden. Demgemäss

Die Wortzähllogik, welche unten auf Figur 1 und in Figur kann das Kanaladressenwort direkt als das echte Adressen-

3 dargestellt ist, erhält eine Wortanzahl (d.h. eine Darstellung so wort links in Figur 4 geliefert werden oder als das logische der totalen Wortanzahl, die im Datenwortblock zu transferie- Adressenwort geliefert und durch die MAP-Register in pas-

ren ist) von der Einrichtung-Schnittstelle auf der Hochlei- sender Weise übersetzt werden, um das rechts in Figur 4 dar-

stungskanal-Sammelleitung 10 oder vom Zähler-Register 34 gestellte echte Adressenwort zu ergeben. im Hochleistungskanal selbst, wobei die Wortanzahl-Bits als Bei der in den Figuren 1 bis 3 dargestellten, bevorzugten

WCNT 1-7 bezeichnet sind. Die Wortzähllogik zählt die An- 6S Ausführungsform verbindet die Hochleistungskanal-Sam-

zahl der Worte für den Datentransfer ab, d.h. ein Aufwärts- melleitung 10 vierzehn Signale mit dem Kanal-Einrichtungs-

zähler erhöht bei jedem Worttransfer seinen Inhalt und gibt Schnittstellen. Diese Signale umfassen ein Zeitgeber- oder schliesslich die Vollendung der Operation an, wenn das letzte Synchronisationssignal (SYN CLOCK), Transferanfragesi-

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gnale (HSCR 0-7), Transfer Steuersignale (READY, DATA, ADDR ERROR, DATA ERROR), Kanalsteuersignale (HSC DATA IN, WCNT 0-7, HSC ENB PAR, HSC MAP, EXT), Adressensignale (CBK 0-2, XCA 0-2, CA 1-15, HSC APAR) und Datensignale (HSC 0-15, HSC DPAR). 5

Das Zeitgebersignal wird als SYN CLOCK bezeichnet und synchronisiert alle Vorgänge auf der Hochleistungskanal-Sammelleitung 10. Die fallende Flanke wird verwendet, um den ganzen Informationsfluss zwischen dem Hochleistungskanal und den Kanal-Schnittstellen einzutakten. Die i0 Periode des Signals SYN CLOCK variiert, wobei bei einer bevorzugten Ausführungsart die minimale Periode 200 nsec beträgt, was einer maximalen Datentransfergeschwindigkeit von 5 MHz entspricht. Die Periode kann verlängert werden, wenn der Hochleistungskanal verzögert ist, während er auf ei-15 nen Speicherzyklus wartet.

Jede Kanal-Einrichtungs-Schnittstelle besitzt ihre eigene Anfragelinie, um Datentransfers einzuleiten, welche als Hochleistungskanalanfragesignale HSCR 0-7 bezeichnet werden. Jedem Anfragesignal ist eine Priorität zugeordnet, 20 wobei HSCR 7 die höchste und HSCR 0 die niedrigste Priorität ist. Die Anfragelinien bei der bevorzugten Ausführungsform werden parallel zu allen Einrichtungsschnittstellen geführt, so dass jede Schnittstelle feststellen kann, ob eine andere Schnittstelle eine Anfrage vornimmt. Konflikte zwischen 25 Schnittstellenspeicherzugriffsanfragen werden in geeigneter Weise durch die Hochleistungskanal-Schnittstellen gelöst,

wobei in einer bevorzugten Ausführungsform die Lösung durch Zuordnung eines einzigen Anfragesignals zu jeder Schnittstelle geschieht, (indem diese Zuordnung zum Zeit- 30 punkt des Zusammenbaus des Systems erfolgt). Der Hochleistungskanal überwacht alle Anfragelinien, doch nur eine Schnittstelle wird selbst feststellen, ob sie die Anfrage hoch- , ster Priorität vorgenommen hat, wonach diese Schnittstelle ein Adressen- und Kanalsteuerwort liefert und den Daten- 35 block transferiert. .

Die Transfersteuersignale umfassen die Signale READY,

DATA, ADDR ERROR und DATA ERROR. Der Hochleistungskanal nimmt nur Transferanfragen an, wenn er dazu bereit ist, diese zu verarbeiten. Eine Transferanfrage, die auf- 40 tritt, bevor der Hochleistungskanal bereit ist, wird verzögert bis der Hochleistungskanal das Signal READY liefert. Wenn dieses Signal READY geliefert wird, gibt die Schnittstelle, welche die Anfrage höchster Priorität vorgenommen hat, eine Adresse und ein Kanalsteuerwort bei der ersten Flanke des Si-45 gnals SYN CLOCK, die der READY-Anzeige folgt, auf die Sammelleitung. Wenn die Richtung des Transfers in den Speicher hineingeht, wird das Signal READY zum Beginn des Transfers des letzten Wortes im Block wiederum abgegeben. Wenn die Richtung des Transfers aus dem Speicher heraus so verläuft, wird das Signal READY dagegen beim Beginn des Transfers des zweitletzten Wortes im Block wiederum abgegeben. Dieser Vorgang erlaubt die Überlappung zwischen dem Transfer der Kanalsteuerinformation und dem Transfer von Daten. 55

Der Hochleistungsdatenkanal gibt während dem aktuellen Datentransfer das Signal DATA ab. Datenworttransfers geschehen auf Taktflanken hin, wenn das Signal DATA vorliegt. Der Hochleistungskanal kann das Taktsignal für kurze Zeit während des Datenaustausches verzögern, falls der Spei- «0 eher nicht bereit ist, um so Überlauf/Unterlauf-Zustände im Hochleistungskanal selbst zu verhindern.

Der Hochleistungskanal prüft auch auf ungerade Parität auf der Adresse und den Daten-ein-Wörtern, wenn die Parität zugelassen ist. Der Hochleistungskanal meldet dann Adres- 65 senparitätsfehler (ADDR ERROR) und Datenparitätsfehler (DATA ERROR) an die Schnittstellen, um der aktiven Schnittstelle zu gestatten, eine korrigierende Handlung vorzunehmen. Falls der Hochleistungskanal ein ADDR ERROR-Signal ausgibt, wird der Datentransfer abgebrochen und der Hochleistungskanal liefert während des folgenden Zyklus ein READY-Signal.

Weitere Kanalsteuersignale, welche von den Einrichtun-gen erhalten werden, sind die Signale HSC DATA IN,

WCNT 0-7, HSC ENB PAR, HSC MAP und EXT.

Das Hochleistungskanal Daten-ein-Signal (HSC DATA

IN) gibt die Richtung des nachfolgenden Datentransfers an (d.h. ein «Transfer-ein» zum Schreiben der Daten in den Speicher oder ein «Transfer-aus» zum Lesen der Daten aus dem Speicher) und das Wortzählsignal (WCNT 0-7) gibt die Anzahl der Datenworte des zu transferierenden Datenblocks an. Die Schnittstelle kann Paritätsprüfungen auf den Adressda-tenworten veranlassen, indem sie ein Hochleistungskanalpa-ritätsermächtigungssignal (HSC ENB PAR) liefert und kann den Hochleistungskanal ermächtigen, die MAP-Adressenübersetzung zu gestatten (HSC MAP). Ein Signal (EXT) ist als Reserve für andere Zwecke (die hier nicht weiter betrachtet werden) bei einer bevorzugten Ausführungsart der Erfindung verfügbar.

Die Adressensignale (CBK 0-2, XCA 0-2, CA 1-15 und HSC APAR) spezifizieren eine 21-Bit-Startadresse für einen Datentransfer und falls die Parität zugelassen ist, bestimmt die Einrichtungsschnittstelle den Adressenparitätsbit (HSC APAR), um ungerade Parität z.B. auf der Adressensammelleitung aufrechtzuerhalten (mit «ungerader Parität» ist gemeint, dass die totale Summe der «Einsen» im Adressenwort, einschliesslich des Paritätsbits, ungerade ist). Das Adressenzählerregister 24 im Hochleistungskanal liefert die Startadresse und erhöht seinen Inhalt, wenn der Datentransfer geschieht. Der Zähler kann direkt echte'Adressen erzeugen oder die MAP-Einheit kann die Übersetzung von logischen in echte Adressen vornehmen, wie oben dargelegt. Die Datensignale (HSC 0-15 una HSC DPAR) transferieren 16-Bit Da-tenworte und falls die Parität zugelassen ist, wird der Paritätsbit (HSC DPAR) so gesetzt, dass auf der Datensammelleitung ungerade Parität aufrecht erhalten wird.

Die Hochleistungskanalsteuerung wird mittels geeigneter mikrocodierter Firmware vorgenommen, wie nachfolgend offenbart werden wird. Der Mikrocode ist in einem Festwertspeicher (ROM) gespeichert. Bei einer bevorzugten Ausführungsart werden 32 Steuerworte mit je 19 Bits, jedes an einem Mikroprogramm-Adressen-Platz verwendet. Es gibt 8 Mikro-programm-Plätze, von denen jeder einen Betriebsmodus festlegt. Die Lage jedes Mikroprogramm-Adressen-Platzes in den ROMs und die ausgeführten Funktionen sind in der untenstehenden Tabelle dargestellt.

Adresse Modus

000 037

040 077

100 137

140 177

200 237

240 277

Standard Daten Transfer MAP Laden Entladen

Zweischritt-Diagnostik-Modus

Exogener Datentransfer MAP Laden Entladen

Zweischritt-Diagnostik-Modus

Ausgedehnter Datentransfer

Ausgedehnter Datentransfer

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(Fortsetzung) Der Empfang des Signals READY durch die Einrich tungsschnittstelle erlaubt der anfragenden Einrichtung, ihre Adresse Modus Adresseninformation abzugeben, sei es für eine Leseopera tion vom oder eine Schreiboperation in den Speicher. Im 300 Ausgedehnter Datentransfer s Falle einer Schreiboperation liefert die Einrichtung ein Signal

337 HSC DATA IN (vergi. Figur 2). Das HSC MAP-Signal gibt an, ob logische oder echte Adressenmodi verwendet werden 340 Ausgedehnter Datentransfer sollen. Falls Daten in den oder vom Speicher transferiert wer-

377 den sollen, wird die passende Speicheradresse und die Anzahl io der zu transferierenden Datenworte durch die Einrichtungs-Der erste Mikroprogramm-Platz definiert die oben erläu- Schnittstelle geliefert. Falls die Parität geprüft werden soll für terten Standardoperationen, d.h. dieser Modus unterstützt Adresse und Daten, liefert die Dateneinrichtung überdies ein die Datentransfers zum MAP (MAP Laden Entladen) sowie Signal HSC ENAB PAR.

Standarddatentransfers an den Hochleistungskanalschnitt- Die Logik 5 5 A-5 5D spricht auf die Ausgangssignale der stellen (Standard Daten Transfer) bei normaler Datenge- is programmierbaren ROMs 51 an, und liefert die verschiede-schwindigkeit (6,67 M-Bytes/sec hinaus und 10 M-Bytes/sec nen erwähnten Steuersignale für internen Gebrauch innerhalb hinein). des Hochleistungskanals zum Betrieb der einzelnen, im Zu-

Der zweite und vierte Mikroprogramm-Platz definiert sammenhang mit den Figuren 1 bis 3 diskutierten Einheiten. Diagnostik-Modi, die nicht zur vorliegenden Erfindung gehö- Wenn der Kanal für einen Datentransfer bereit ist, wird in der ren und deshalb hier nicht weiter beschrieben werden. Solche 20 Logik 55C das Datensignal geliefert und bei jedem Taktsignal Modi können beispielsweise verfügbar gemacht werden, um wird ein Datenwort in geeigneter Weise transferiert bis der einem Diagnoseprogramm-Hersteller eine Prüfung der Da- ganze Block von Datenworten transferiert ist, in welchem tenpfade im Hochleistungskanal zu gestatten, die während ei- Falle das letzte Adressensignal am Ausgang des Vorwärtszäh-ner normalen MAP-Lade-Einlade-Sequenz nicht gebraucht lers 36 (Figur 3) die weitere Lieferung des Signals DATA ver-werden. Der dritte Mikroprogrammplatz ist für einen Drei- 25 hindert, so dass der Hochleistungsdatenkanal in den Zustand fachüberlappungsspeicherlesemodus (bis zu 10 M-Bytes/sec) für die nächsten Datentransfers als Antwort auf ein neues Anreserviert. Die Speicherschreib- und MAP-Operationen sind fragesignal versetzt wird.

dieselben wie beim Standardmodus. Die letzten vier Plätze bei Das Signal des Taktgebers des Systems wird, wie aus der der hier erläuterten, bevorzugten Ausführungsart sind für zu- Logik 58 in Fig. 9 ersichtlich ist, dazu verwendet, das Signal künftige Verwendungen reserviert, welche nicht Gegenstand 30 SYNCLK sowie das Signal HSC CLK zu erzeugen. Die üb-der vorliegenden Erfindung sind und deshalb nicht in Detail rige Logik des Hochleistungskanals, welche verschiedene dargestellt werden. Treiber, Puffer, Datenregister, Paritätsgeneratoren, Multiple-

In den Figuren 5 und 6 sind Muster von Wellenformen für xer und die MAP-Einheit-Register umfasst, stellt eine dem die Signale SYN CLOCK, REQUEST, READY und DATA Fachmann wohlbekannte Konfiguration dar, welche hier an der Schnittstelle Hochleistungskanal-Steuereinheit für ver-35 nicht im Detail erläutert wird. Wenn einmal die in den Fig. 1 schiedene Daten-ein und Daten-aus-Situationen dargestellt. bis 3 dargestellten Daten- und Adressenwegkonfigurationen

In Figur 5, wo eine einzelne Anfrage für den Transfer ei- sowie die Steuerlogikeinheit 12 gemäss den Fig. 7 bis 12 be-nes einzigen Wortes in den Speicher empfangen wird, zeigt die kannt ist, liegt die Konstruktion und der Betrieb des ganzen Situation (die als Wellenform A in Figur 5 bezeichnet wird) Systems im Bereich des fachmännischen Könnens, die entsprechende Beziehung zwischen den genannten Signa- 40 Es ist zum weiteren Verständnis der Operation des Hoch-len. Weitere Situationen, die Einzelwort-Speicher-Lese- leistungskanalsystems nützüch, auch die in den Fig. 13 und 14

Transfers (Wellenform B), Mehrfachwort-Transfers (Wellen- abgebildeten Flussdiagramme zu betrachten. Fig. 13 zeigt die form C) und Mehrfachanfragen (Weilenformen D, E und F) Schritte, welche bei einem Datentransfer durchlaufen werden einschliessen, sind ebenfalls dargestellt. In Figur 6 sind ähn- und Fig. 14 diejenigen bei einem MAP-Transfer.

liehe Situationen bezüglich des Daten-aus-Vorgangs darge- 45 Wie aus Fig. 13 ersichtlich ist, liefert der Hochleistungska-

stellt. _ _ nal, wenn er in den Zustand versetzt ist, eine Anfrage zuemp-

Während die Figuren 1 bis 3 ein Blockdiagramm des gan- fangen (d.h. in einem RESET-Zustand ist), sein Signal REA-zen Hochleistungs-Datenkanals (Figur 1) und detailliertere DY und prüft, ob eine Datentransferanfrage von einer EinDarstellungen der einzelnen Blöcke (Figuren 2 und 3) enthal- richtungsschnittstelle vorliegt. Falls gerade keine Datenanten, werden detaillierte logische Diagramme davon mit Hilfe so frage vorliegt, prüft der Hochleistungskanal daraufhin, ob ein der Figuren 7 bis 16 beschrieben. MAP-Transfer angefragt wurde. Falls dies so ist, führt der

Die Figuren 7 bis 12 zeigen logische Diagramme der Hochleistungskanal die nachfolgend im Zusammenhang mit

Hochleistungskanalsteuer- und Zeitgeberlogik 12. Ein Hoch- Fig. 14 erläuterten Schritte aus. Falls gerade keine MAP-leistungskanal-Anfragesignal (HSCR 0-7) von einer von acht Transfer-Anfrage gemacht wird, verbleibt der Hochleistungs-Einrichtungsschnittstellen (vergi. Figur 2) wird an die Logik 55 kanal im RESET-Zustand und durchläuft danach denselben 50 (Figur 7) geliefert und zwar zusammen mit einem REQ Vorgang.

TEST-Signal zur Feststellung, ob ein Datentransfer angefragt wird und einem MAP TEST-Signal zum Bestimmen, ob ein Falls der Datentransfer-Anfragetest (REQ TEST) zeigt,

MAP-Transfer angefragt wird. Die Logik 50 sorgt für die dass eine Einrichtung einen Datentransfer anfragt, beginnt Kombination von ROM-Adressensignalen (RAD 0-3), die eo der Hochleistungskanal die Transferoperation und lädt Steu-an die programmierbaren ROMs 51 (Figur 8) geliefert werden erinformation von der für diesen Datentransfer benötigten zum Starten eines Datentransfers, falls ein Hochleistungska- Einrichtung. In diesem Zustand hört der Hochleistungskanal nal-Speicherkontrollsignal (HSCMC1) vorliegt und das Si- auf>das Bereitsignal abzugeben. Gemäss dem Hochleistungs-gnal «letzte Adresse» von einem vorangehenden Transfer, kanalsammelleitungs-Protokoll signalisiert dieser Vorgang (welches das Ende des Transfers anzeigt), geliefert worden ist 65 der Hochleistungskanalschnittstelle, dass sie bei der nächsten (LAST ADDR). Gleichzeitig wird das Signal READY von SYNCLK-Flanke ein Befehlswort auszusenden hat. Das Be-der Logik 52 (Figur 11) an die Einrichtungsschnittstelle fehlswort besteht aus der logischen oder echten Anfangsspei-

(vergl. Figur 2) geliefert. cheradresse, der Wortanzahl, der Transferrichtung und An

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gaben, ob «mapping» oder Paritätsprüfung benutzt werden kanal das einzelne Wort, liefert wiederum sein Bereitsignal soll. und führt, wie zuvor, einen Anfragetest aus, um zu bestim-

Danach startet der Hochleistungskanal den Speicher. men, ob ein Rücken-an-Rücken-Transfer angefragt ist oder

Falls eine «Lese»-Transferoperation angezeigt wird, wird die nicht.

Abgabe des Signals DATA zeitweilig verhindert, bis die an- 5 Falls der MAP-Transfertest zeigt, dass die zentrale Daten-fängliche Speicherstelle, wo das «Lesen» stattfinden soll, zu- Verarbeitungseinheit einen MAP-Transfer angefragt hat, star-gänglich gemacht worden ist. Überdies muss das Signal REA- tet der Hochleistungskanal die M AP-Transferoperation, wie DY unterbrochen werden, so dass keine andere Einrichtung dies in Fig. 14 dargestellt ist. Zuerst wird die Adresse im Spei-Zugang zum Hochleistungskanal finden kann während der eher, wo sich die gewünschten MAP-Daten befinden, via die Datentransferoperation, bis der Datentransfer nur noch das 10 Register 31 und 33, den Multiplexer 43 und den Puffer 44 ins Schreiben eines einzigen Wortes erfordert. Eine solche ein- Adressenzahlerregister 24 geladen (vgl. dazu Fig. 3). Ferner zelne Schreiboperation geschieht genügend rasch, so dass das wird die MAP-Transferwortanzahl vom Register 34 via die Signal READY nicht zurückgehalten werden braucht, da Treiber 35 ins Wortzahlregister 36 geladen. Das Signal RE-diese einzelne Schreiboperation abgeschlossen ist, wenn ein ADY wird abgegeben und es wird erneut ein Datentransnächster Anfrager bereit ist, seinen Datentransfer vorzu- 15 feranfragetest vorgenommen, um festzustellen, ob ein Datennehmen. transfer angefragt wurde.

Falls ein Adressenparitätsfehler entdeckt wird, muss das Falls ein Datentransfer wirklich angefragt wurde, wird die

System zurückgestellt werden, um so zu gestatten, dass die an- MAP-Transfer-Operation verschoben und der Datentransfer fragende Einrichtung die nötige Fehlerkorrektur vornehmen eingeleitet. Die Datenadresse wird ins Register 24 geladen kann, bevor sie wiederum einen Datentransfer anfragen kann. 20 und überschreibt die MAP-Datenadresse darin. Das Wort-Die Speicher werden gestartet und entweder in überlappender zahlregister 36 wird ebenfalls überschrieben.

Betriebsweise gelesen oder beschrieben bis alle Worte im Während die Register 31 und 33 die MAP-Datenadresse

Block transferiert sind. behalten und das Register 34 die Wortanzahl behält, wird der

Verschiedene «Pfade» werden im Mikrocode für Einzel- Datentransfer ausgeführt (vgl. Fig. 13). Diese Register wer-wort-Lese-, Einzelwort-Schreib-, Mehrfachwort-Lese- und 25 den nicht modifiziert (erhöht), wenn nicht ein MAP-Wort Mehrfachwort-Schreib-Transfers verwendet. Falls beim wirklich transferiert wird. Falls dann kein Datentransfer an

Transfer eines Datenblocks eine weitere Anfrage (von einer gefragt wird, geht der MAP-Datentransfer weiter.

anderen Einrichtungsschnittstelle) geschieht, arbeitet der Mi- Der Speicher wird gestartet und die MAP-Daten werden krocode in der Weise, dass der Transfer des Befehlswortes für via den Treiber 23 an der Adressensammelleitung des Sam-die zweite Anfrage mit dem Ende des Datentransfers bezüg- 30 melleitungssystems 22 an den Speicher geliefert. Die Adresse lieh der ersten Anfrage überlappt. des MAP-Registers, in welchem die MAP-Daten geladen wer-

Wie in Fig! 13 dargestellt, sorgt der Hochleistungskanal, den sollen, wird danach via das Register 32, den Multiplexer falls der Transfer ein Mehrfachwort-Schreib-Transfer ist, für . 43 und den Puffer 44 auf Lieferung des Signals INC ins das Mehrfachschreiben von aufeinanderfolgenden Datenwor- Adressenregister 24 geladen.

ten eines Datenblocks in den Speicher bis die Wortanzahl 35 Der Kanal ist dann für den MAP-Transfer bereit und begleich 1 ist, d.h. das zweitletzte Wort transferiert worden ist. stimmt, ob der Transfer vom Speicher in die MAP-Einheit Der Hochleistungskanal macht dann einen Anfragetest, um (eine MAP-Ladeoperation) oder in den Speicher von der zu bestimmen, ob eine weitere Einrichtung gerade eine Trans- MAP-Einheit (eine MAP-Entladeoperation) erfolgen soll, feranfrage vornimmt. Falls dies so ist, kann die kombinierte Falls eine Lese- (eine Mehrfachlese-) Operation angefragt

Operation als eine Rücken-an-Rücken-(B to B)-Operation 40 ist, wird die laufende Stelle im Speicher gelesen und die Speibezeichnet werden. Falls dies nicht der Fall ist, schreibt das cherdaten werden vom Speicher via das Sammelleitungssy-System daraufhin das letzte Wort (d.h. wie bei einer Einzel- stem 22, den Puffer 16 ins Hochleistungskanal-aus-Register wort-Schreib-Operation) und nimmt dann wieder die nötigen 11 getaktet und im gleichen Takt wird die Stelle der durch die Anfragetest- und MAP-Testoperationen vor, um zu bestim- MAP-Adresse spezifizierten Daten ins Adressregister 24 ge-men, ob eine nachfolgende Anfrage einer dieser Arten vor- 45 taktet. Danach werden die im Hochleistungskanal-aus-Regi-liegt. Falls nicht, geht es in seinen RESET-Zustand und be- ster vorhandenen MAP-Daten an der MAP-Adresse, die im ginnt den Prozess von neuem. Adressenregister 24 vorliegt in die MAP-Einheit geladen und

Falls eine Rücken-an-Rücken-Operation angefragt wird, die nächste Speicheradresse wird erzeugt, um in das Adressen-schreibt der Hochleistungskanal das letzte Wort der ersten register 24 geladen zu werden, das Signal READY wird wie-Anfrage und empfängt wiederum gleichzeitig die nötige Steu- 50 derum abgegeben und ein Datentransferanfragetest vorge-erinformation für den nachfolgenden Datenblock-Schreib- nommen, um zu bestimmen, ob ein Datentransfer angefragt Transfer. Es startet dann sogleich die erste Speicheradresse wird. Falls ein Datentransfer angefragt worden ist, wird er für den nächsten Schreib-Transfer und empfängt das erste wie oben beschrieben (vgl. Fig. 13) ausgeführt.

Datenwort von der Schnittstelle. Falls kein Datentransfer angefragt ist, wird der Transfer

Falls der Datentransfer ein Mehrfach-Lese-Transfer sein 55 von MAP-Daten in die MAP-Registereinheit, wie bereits be-soll, liest der Hochleistungskanal aufeinanderfolgende Worte schrieben, fortgesetzt (wobei nach jedem aufeinanderfolgendes Datenblocks vom Speicher bis die Wortanzahl gleich 0 ist, den Transfer von MAP-Daten ein Datenanfragetest vorge-d.h. auf alle Worte vom Speicher Zugriff genommen wurde. nommen wird), bis das letzte Wort der MAP-Ladeoperation Der Hochleistungskanal nimmt daraufhin einen weiteren An- durch das Vorliegen des Signals LAST ADDR angezeigt fragetest vor, um zu bestimmen, ob eine weitere Einrichtung 60 wird, wobei zu dieser Zeit das letzte Wort der MAP-Daten in wünscht, einen Rücken-an-Rücken-Transfer vorzunehmen, die MAP-Einheit in der letzten Ladeoperation transferiert in welchem Fall er die nötige Steuerinformation für einen sol- worden ist, wie dargestellt. Das Signal READY wird abgege-chen nachfolgenden Transfer lädt und fortfährt diesen Trans- ben und wiederum wird ein Datenanfragetest vorgenommen. • fer auszuführen. Falls keine Rücken-an-Rücken-Anfrage vor- Falls ein Datentransfer angefragt wird, erfolgt die Anzeige, liegt, gibt der Hochleistungskanal wiederum sein Bereitsignal 65 dass die MAP-Ladeoperation abgeschlossen worden ist (CLR ab und durchläuft den Anfrage- und MAP-Test wie zuvor. MAP) und der Datentransfer wird mit dem Laden der ersten

Falls die Lese-Anfrage ein einzelnes Wort, das aus dem Adresse des zu transferierenden Blocks begonnen, wonach Speicher gelesen werden soll, betrifft, liest der Hochleistungs- der Datentransfer abläuft, wie in Fig. 13 gezeigt.

Falls kein Datentransfer angefragt wird, erfolgt die Anzeige, dass die MAP-Ladeoperation abgeschlossen ist (CLR MAP), das Signal READY wird abgegeben und ein neuer Anfragetest vorgenommen, wobei das System in seinen START-Zustand zurückkehrt (Fig. 13), falls ein Transfer angefragt wird oder in seinen RESET-Zustand, falls kein Transfer angefragt wird (Fig. 13).

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Die Schreib- (oder MAP-Entlade-) Operation, beides «Mehrfachentlade-» und «Letztentlade-» Operationen, verlaufen im wesentlichen ähnlich wie die Lese- (oder MAP-Lade-) Operationen und sorgen für geeignete Datentransferan-5 fragetests während dem Mehrfachentladeprozess und dem Letztentladeprozess, wie gezeigt.

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13 Blatt Zeichnungen