SE444996B - Databehandlingsanleggning - Google Patents

Description

35 40 7900138-4 2 avgivna logiska adressen till den fysiska adressen för åtkomst till det primärminne, till vilket eller från vilket data skall överföras. Processorn måste därvid även behandla det faktiska da- taordet i sina register för korrekt överföring antingen till min- net eller från minnet via databehandlingsanläggningens minnesbuss.

För varje dataord som skall överföras måste en adress och ett data- ord behandlas av centralprocessorn. Behandlingen av adressen i CPU-registren och MAP-enheten tager normalt en förhållandevis lång tid och den totala överföringscykeltiden kan bli så lång som 1,5 till 2 ps vid vissa anläggningar. Under denna tidsperiod kan cen- tralprocessorn icke utföra några andra operationer som erfordrar de därvid använda registren och därför blir dess effektiva utnytt- jandegrad låg. Vid dylika datakanalöverföringsoperationer av stan- dardtyp kan in-utenheterna uppvisa en sådan låg arbetshastighet att användning av någonting annat än en låghastighetsdatakanal av standardtyp icke medför någon verklig fördel. Vid fallet med hög- hastighets-in-utenheter är det emellertid önskvärt att undvika de onödigt långa tídsperioderna för adress- och databehandling och sålunda minimera avbrottstiderna för centralprocessorns arbete.

Ovannämnda problem löses genom att databehandlingsanläggningen enligt uppfinningen erhållit de i patentkravet 1 angivna känne- tecknen.

Enligt uppfinningen tillåts höghastighets-in-utenheter över- föra data direkt till databehandlingsanläggningens primärmínne via _en andra minnesport som är skild från den som utnyttjas av central- processorn. Snabbkanal-styrlogikkretsar möjliggör att en dylik dataöverföring kan äga rum utan utnyttjande av något av central- processorns interna register och utan behov av CPU-minnesstyrsig- nalerna. I själva verket går dataöverföringen vid sidan om central- processorn, varigenom en direktkommunikation med primärminnet möj- liggörs. En dylik snabbkanal används i huvudsak för höghastighets- enheter, som på avpassat sätt kan anslutas för detta ändamål. I själva verket multiplexerar en sådan snabbkanal överföringar av dataskurar från en mängd olika in-utenheter och kan alternativt kallas för en "skurmultiplexorkanal", fastän uttrycket snabbkanal i allmänhet används i följande beskrivning.

Eftersom snabbkanalen utnyttjar en egen minnesport, i stället för den av centralprocessorn använda minnesporten, alstras de där- vid erforderliga minnesstyrsignalerna inom snabbkanalens egna in- terna styrlogikkretsar och avpassad särskiljning utnyttjas för att 10 15 20 25 30 35 40 5 7900138-4 säkerställa att minnet styrs av endast en enda uppsättning minnes- styrsignalcr, vilka är härlodda från en kombination av minnesstyr- signalerna från centralprocessorn och minnesstyrsígnalerna från snabbkanalen. Avpassade minnesport-styrlogikkretsar utnyttjas även för detta ändamål.

Snabbkanalen utnyttjar även sin egen minnesorganisation, el- ler minnestilldelnings- och skyddsenhet (MAP-enhet) och hela block av dataordöverföringar kan ordnas så att endast en enda adress er- fordras, dvs adressen för datablockets begynnelsedataord. När väl begynnelscadressen har tilldelats av styrlogikkretsarna för snabb- datakanalen, är snabbkanalen anordnad att tillhandahålla efterföl- jande adresser för minnet successivt för vart och ett av de data- ord som därefter successivt överförs till eller från minnet. Den enda ytterligare erforderliga informationen är dataordblockläng- den, vilken övervakas så att när det sista dataordet överförts med avseende på den sista tilldelade adressen, snabbkanalen får vetskap om att dataövcrföringcn av hela dataordblocket har full- bordats.

Snabbkanalen alstrar i huvudsak samma ler som de som alstras i centralprocessorn kretsar är anordnade för att möjliggöra en typ av minnesstyrsigna- och ytterligare logik- överlappning av minnes- förekommer i central- anordnad att överlappa åtkomst i en högre grad än vad som normalt processorn. Snabbdatakanalen är exempelvis tre minnesätkomstoperationer i motsats till den normala överlapp- ningen av tvâ minnesåtkomstoperationer som är tillgänglig hos vis- sa centralprocessorer. En dylik överlappníng, eller så kallad "pipeline-effekt", av minnesätkomst utnyttjas med en avpassad blandning av minnesmoduler för en läsâtkomstmod. Under en skrivât- komstmod är skrivoperationerna tillräckligt snabba så att en dy- lik "trippclpipelineteknik" icke erfordras, varför en sådan över- _lappning huvudsakligen används när datablocköverföringar utförs under endast läsmoden.

Snabbdatakanalen enligt uppfinningen är så anordnad att den utnyttjar samma dataväg för laddning av adressavbildningar i snabbkanalens MAP-enhet som den använder för överföring av sina block av dataord. Dessutom är snabbdatakanalen så anordnad att dess MAP-tabeller, som är lagrade i prímärminnet, kan laddas i MAP-enheten genom âstadkommande av en korrekt identifiering av de speciella MAP-tabeller, som skall utnyttjas, och deras placering i primärminnet, varvid snabbkanalen erhåller åtkomst till sådan 10 15 25 30 40 7900138-4 4 MAP-tabellinformation och laddar sin egen MAP-enhet från primär- minnet med användning av sin egen minnesport, så att programmerade in-utinstruktioner från centralprocessorn för MAP-laddning icke erfordras.

Uppfinningen kommer att beskrivas närmare i det följande un- der hänvisning till bifogade ritningar, där fig. 1 visar ett block- schema för snabbkanalcn enligt uppfinningen, fíg. 2 och å visar mera detaljerade blockscheman för delar av snabbkanalen enligt fig. 1, fig¿_í visar ett diagram som åskådliggör de logiska och fysiska adressmoder som utnyttjas i snabbkanalen enligt fig. 1-3, fig. 5 och Q visar tidsdiagram som åskådliggör skilda fall då data överförs till eller från minnet, fig. 7-12 visar kopplingsscheman för logiska kretsar som används i styrlogikdelen av snabbkanalen enligt fig. 1 och fig. 13-14 visar flödesplaner som underlättar förståelsen av arbetssättet för snabbdatakanalen enligt fig. 1-3.

Fig. 1 visar ett blockschema för hela snabbdatakanalen enligt uppfinningen, medan fig. 2 och 3 visar delar därav mera i detalj.

Såsom framgår av dessa figurer utnyttjar snabbkanalen två buss- -system för extern kommunikation till kanalen, nämligen ett första buss-system betecknat snabbkanal-bussystem 10 och ett andra buss- -system betecknat dataprocessor-bussystem 22. Vid det beskrivna utföringsexemplet är snabbdatakanalen anordnad att vara ansluten till en mängd in-utenheter via snabbkanal-bussystemet 10. In-ut- enheterna kan vara tilldelade valda prioriteter för lösande av motstridiga överföringsbeordringar. Vid en föredragen utförings- form kan exempelvis prioriteterna vara bestämda med hjälp av fast logik på sådant sätt att enheterna med behov av kort kanalväntetid har de högre prioriteterna i enlighet med kända prioritetstílldel-_ ningsmetoder. När styrlogikkretsarna i snabbkanalen mottager en överföringsbegäran, accepterar kanalen ett kanalstyrnings- och adressord och överför det begärda dataordblocket. Snabbkanalen in- nefattar ett databuffertregister för ett ord och fördröjer efter- följande dataordöverföríngar om bufferten är full och snabbkana- lens minnesport icke just är tillgänglig. Vid en särskild utfö- ringsform av uppfinningen är den maximala datautgångshastigheten till minnet (dvs i en läsmod då data läses från en in-utenhet och skrivs in i minnet) tio M-bytes per sekund (dvs 200 ns/ord). Under en skrivmod (dvs då data läses från minnet och avges till en in- -utenhet) är den genomsnittliga maximala dataingångshastigheten 6,67 bytes per sekund. Skrivmodhastigheten kan ökas till 10 M-bytes 10 15 20 25 30 40 s 7900138-4 per sekund om överlappningstekniker, såsom ovan nämnts, utnyttjas.

Snabbkanalen enligt fig. 1-3 innefattar en kanalstyrlogiken- het 12A och en mínnesstyrlogikenhet 12B, vilka beskrivs mera i de- talj i anslutning till följande figurer, varvid kanalstyrlogiken- heten kommunicerar med snabbkanal-bussystemet 10 för mottagning och sändning av avpassade beordrings- och styrsignaler och varvid minnesstyrlogikenheten kommunicerar med kanalstyrlogikenhten 12A och med centralprocessorns minnesstyrlogikkretsar í och för alst- ring av de till dataprocessor-bussystemet 22 avgivna fysiska min- nesstyrsignalerna.

Kanalstyrlogikenheten 12A dirigerar snabbkanalens aktiviteter och är organiserad omkring ett mikroprogrammerat styrorgan som tids- och sekvensbestämmer de processer som ombesörjer dataöverfö- ringar till de externa in-utenheterna eller MAP-dataöverföringar till snabbkanalen. Den dirigerar snabbkanalen att ladda en ny ad- ress och ordräkning, att dekrementera ordräkningen, att inkremen- tera adressen och att överföra dataordblocket. Kanalstyrlogiken- heten 12A styr vidare laddningen och dumpningen av MAP-enhetens innehåll och aktiverar MAP-adressöversättningen för omvandling av logiska adresser till fysiska adresser. Minnesstyrlogikenheten 12B utnyttjas för att styra minnesportarna och för att upprätthålla minnesdata-drivenhetens och buffertregistrens funktion med avseen- de på båda portarna (här betecknad AO-port och A1-port) och kan valfritt placeras på själva snabbkanalkortet eller någon annan- stans i databehandlingsanläggningen.

De aktiviteter som inträffar under en dataöverföring igenom snahbdatakanalen är helt synkrona och en avpassad snabbkanalklocka sekvenserar dataöverföríngar igenom kanalen och taktstyr de akti- viteter som uppträder pâ snabbkanal-bussystemet 10.

De dataöverföringslogikkretsar, som allmänt visas vid den med 19 betecknade pilen i fig. 1 och som tydligare visas i fig. 2, till- 'handahâller datavägar för minnesdata till och från externa in-ut- enheter och adressvägar till snabbkanal-MAP-registren 17 och pri- märminnet. Dataöverföringslogíkkretsarna innefattar ett dataut- gångsregister 11, ett dataingångsregíster 13, en ingångsmultiplexor 14 och en paritetsgenerator 15. Snabbkanalen buffrar minnesutgângs- data (betecknade i fig. 1 och 2 såsom ÉHTÉÉÜTÉ) i bufferten 16, beräknar dataparitetsbiten och lagrar data och parítetsbiten i datautgàngsregistret 11, vilket avger datautsignalen och paritcts- biten, betecknande såsom ɧÜ_ÜT*Ö:Tš och flTï_ïÃÉ. Data och pari- 10 15 25 30 35 40 7900138-4 6 tetsbiten från datautgängsregistret 11 tillförs till det verksamma gränssnittet via en bussdrivenhet 11A vid varje ÉYN KLOCK-cykel, (varvid data och parítetsbiten överförs från datautgångsregistret 11 till snabbkanalbussen 10.

Snabbkanaldatainsignalen tillsammans med en paritetsbit (be- tecknade sâsom ÉÉÜ_Ü7T§ och ɧÜ_ÜíÃí) tillförs till dataingångs- registret 13, vilket därefter avger dessa data (betecknade såsom HSC IN ø-15 och HSC IN PAR) vid varje §YN_ïÉÖÉÉ-cykel. Dylika data- ord överförs till minnet via multiplexorenheten 14, drívenheten 18 och dataprocessorbussen 22. Dessa data överförs icke endast till minnet utan även tillbaka via den dataslinga som bildas av buffer- ten 16 till paritetsgeneratorn 15 under överföringen till minnet.

Paritetsgeneratorn signalerar därpå ett datafel (ÛÃTÃ_ïÉÉ), om de beräknade och de lagrade paritetsbitarna icke överensstämmer, i enlighet med konventionella paritetskontrollmetoder.

Dataöverföringar mellan minnet och MAP-registren hos MAP-en- heten 17 sker på i huvudsak samma sätt. Datautgångsregistret 11 mottager MAP-data från minnet via bufferten 16 i och för överfö- ring till MAP-registren med användning av samma dataväg som för de data som utläses från minnet för överföring till snabbkanalbus- sen 10, medan MAP-data i MAP-enheten 17 kan läsas tillbaka till minnet från minnesbussdrivenheten 18 via den interna bussen 27 och multiplexorenheten 14. Inga paritetskontroller erfordras vid MAP-dataöverföringarna.

De adresslogikkretsar, som allmänt visas vid den med 20 be- tecknade pilen i fig. 1 och som tydligare visas i fig. 2 och 3, mottager adresser från enhetsgränssnitten_på snabbkanalbussen 10 eller från register inom själva snabbkanalen (dylika adresser har 21 bitar omfattande bitar CBK ø-Z, XCA 0-2 och CA 1-15). Snabbka- nalen adresserar sedan fysiska minnesplatser via en fysisk adress- buss 21, som avger den fysiska adressen till dataprocessorbussen 22 och därefter till minnet via en adressdrivenhet 23, varvid så- XPA Q-Ü och PA 1-15. dana fysiska adressbitar betecknas ÉÃNÉ_ø-Z, Bcgynnclseadressordet för ett datablock som skall överföras lagras i ett adressräknarregister 24, vars utsignal innehåller bitar ÜÉK_Ö:ïf ÉÃÜܧ_ÜÜï och ÃÜÜÉ_T:T§. En adressparitetsgenerator 25 kontrollerar paríteten hos det från gränssnittet mottagna adress- ordet (dvs en paritetsbit ÉÉÛ_ÃïÃÉ) och avger en paritetsfelindi- kering (ÃÜÛÉ_ïÉï), om de beräknade och de lagrade adressparitets- bitarna icke överensstämmer. 10 15 ru CD ZS 30 35 40 7 7900158-4 Bitarna av högre ordning hos den från adressräknarregistret 24 avgivna adressen (PBK 0-Z, XADDR Q-2 och ADDR 1-5) anger den önskade sidadressen. Om avbildningsfunktíonen (dvs funktionen för MAP-registren i MAP-enheten 17) icke skall utnyttjas inaktiveras MAP~enheten (en signal ÉÉÃÉ_kÃH tillföres till buffertregistret 26), varvid aktivering av MAP-enheten 17 förhindras och den önskade sid- adressen vidarebefordras direkt till minnet via bufferten 26 och de interna bussarna 27, 28 och 29 (den fysiska sidadressen repre- senteras av bitar BK ø-2, XPHY 0-2 och PHY 1-5). Om avbildnings- funktionen skall utnyttjas aktiveras MAP-enheten 17 (en signal ENAB RAM tillförs till MAP-enheten 17) och den logiska sidadressen tillförs till MAP-enheten via den interna bussen 30, varefter de tidigare laddade MAP-registren översätter den logiska sídadressen till den fysiska sidadressen för avgivning till bussen 21 och bus- sen 22 via de interna bussarna 27, 28 och 29 samt drivenheten 23.

Vidvarje fall, vare sig sidadressen avges direkt från adressräknar- registret 24 eller avges från MAP~registren, tillförs adressbitarna av lägre ordning (betecknade ÃÜÜÉ_íÜïÉ) direkt till den fysiska adressbussen 21 i ändamål att definiera adressord inom de genom sidadressen bcstämdfi sidorna.

Om MAP-registren skall användas för översättning av logiska sidadresser till fysiska sidadresser måste den programvara som ut- nyttjas tillhandahàlla instruktioner för identifiering av en be- gynnelse-MAP-registeradress och en startminnesadress före en MAP-laddning (dvs en MAP-dataöverföring). En avpassad in-utstyr- logikenhet 42 avkodar programvarans instruktioner och dirigerar den avkodade informationen till en grupp räknare 31, 32, 33 och 34. Två av dessa räknare, nämligen räknarna 31 och 33, anger min- nesadressen för erhållande av åtkomst till data för MAP-dataövcr- föringen via multiplexorn 43 och buffertregístret 44. En tredje räknare 32 avger den adress, under vilken dylika MAP-data skall överföras inom MAP-registret. Den fjärde räknaren 34 utnyttjas i samband med ordräkningslogikkretsarna, såsom kommer att beskrivas närmare nedan.

Ordräkningslogikkretsarna, vilka visas schematiskt längst ned i fig. 1 och 3, mottager en "ordräkning"(dvs en representation av det totala antalet ord som skall överföras i dataordblocket) från enhetsgränssnitten vid snabbkanalbussen 10, eller från räknarre- gistret 34 inom själva snabbkanalen, varvid dessa ordrâkningsbitar betecknas såsom WCNT_TT72 Ordräkningslogikkretsarna räknar av 10 15 20 50 35 40 7900138-4 s antalet'ord för dataöverföringen, dvs en uppräknare 36 inkremen- teras när varje ord överförs och indikerar slutligen operationens fullbordande när slutordet har överförts genom att avge en signal .

Avpassad programvara måste även ombesörja en ordräkning för en MAP-dataöverföríngsinstruktion. In-utstyrlogikenheten 42 avko- dar ordräkningen för MAP-dataöverföringsinstruktionen och dirigerar denna information till uppräknaren 34 via dataprocessorbussen 22 och buffertregistret 37. Räknaren 34 ínkrementeras i takt med ord- räknaren 36 och indikerar multipel-MAP-registeröverföringar genom en avpassad signal SET MULTI.

Extra logikkretsar inom in-utstyrlogikenheten 42 tillhanda- håller även en flagg-signal för indikering av riktningen för MAP-överföringen, dvs en MAP-laddnings- eller en MAP-dumpnings- operation, via ett in-utflaggregister 38 och en drivkrets 39, samt tillhandahåller dessutom en indikering huruvida ett fel har upp- trätt under en dataöverföring via ett fel-flaggregíster 40 och en drívkrets 41.

Den i fig. 1-3 visade snabbkanalen utnyttjar två adressmoder.

En första adressmod är en fysisk (eller direkt-) adressmod, som utnyttjar den av snabbkanalgränssnittet angivna adressen för be- stämning av adressen för det första ordet hos (dvs början av) ett minnesdatablock som skall överföras. Allt eftersom dataöverföringen fortgår inkrementerar gränssnittet den fysiska adressen för erhål- lande av åtkomst till följande minnesplatser.

En andra adressmod är en logisk (dvs avbildnings-) adressmod, som utnyttjar en tabell-letningsprocedur i MAP-registren för över- sättning av den logiska sidadress, som år angiven av det verksam- ma snabbkanalgränssnittet, till en fysisk sidadress. Snabbkanalens styrkretsar definierar de högre ordningens bitarna hos en minnes- adress (PBK ø-Z och ADDR 1-S) såsom sidadressen och de lägre ord- ningens bitarna (ADDR 6-15) såsom ordadressen inom den valda sidan, såsom ovan diskuterats.

Vid en föredragen utföringsform kan exempelvis varje sidadress lokalisera en grupp av intilliggande minnesplatser (t.ex. kan 1024 sådana intilliggande minnesplatser vara anordnade). Den tillhöran- de ordadressen lokaliserar en enskild minnesplats inom en särskild utvald sida. Under avbildningsadressmoden, eller den logiska adress- moden, lokalíserar den logiska sidadressen en regísteríngång i MAP-registren, varefter regístrets innehåll översätter den logiska 10 15 20 30 40 9 7900138-4 sidadrössen för alstring av den fysiska sidadressen, vilken därpå åter kombineras med den logiska ordadressen (ÄÜÜÉ_ÉïTÉ) i och för bildande av en fysisk adress som tillförs till minnet via driven- heten 23 och den fysiska adressbussen 21. Allt eftersom dataöver- föringen fortgår inkrementerar gränssnittet den logiska adressen så att åtkomst erhålles till de följande minnesplatserna.

Om under den sekvensiella adresseringsproceduren enhetsgräns- snittet inkrementerar den logiska sidadressen bestämmer MAP-regist- ren en ny fysisk sidadress för erhållande av åtkomst till ett an- nat block av minnesplatser. Pig. 4 visar adressformaten för kanal- adressordet och de fysiska adressorden såsom de används i de fy- siska och logiska adressmoderna. I enlighet därmed kan kanaladress- ordet levereras direkt såsom det till vänster i fig. 4 visade fy- siska adressordet eller kan levereras såsom logiskt adressord och bli översatt av MAP-registren för erhållande av det fysiska adress- ordet såsom visas till höger i fig. 4.

Vid det i fig. 1-3 visade föredragna utföringsexemplet kopp- lar snabbkanalbussen 10 fjorton signaler till kanalenhetsgräns- snitten. Dessa signaler omfattar takt- eller klocksynkroniserings- signalen (šïïæïföïï), övcrföringsbeordringssignalerna (fiÉÉÉ_Éï7), överföringsstyrsignalerna (ÉÉÃÉ, ÛÃTÃ, ÃÜÜÉ_ïÉÉ, ÜÃTÄÜÉÉÉ), kanal- styrsignalerna (HSC DATA IN, WCNT ø-7, HSC ENAB PAR, HSC MAP, ÉYT), adressignalerna (CBK Q-2, XCA ø-2, CA 1-15, HSC APAR) och datasig- nalen (ɧÜ_Ö:T§, ÉšÜ_ÜÜÃÉ).

Taktsignalen eller É7N_KÉÖÉï-signalen synkroniserar alla ak- tiviteter på snabbkanalbussen 10. Bakkanten hos denna signal ut- nyttjas för att avkänna allt informationsflöde mellan snabbkanalen och kanalgränssnitten. Perioden för SYN KLOCK-signalen varierar; minimiperioden vid en förcdragen utföríngsform är 200 ns, vilket motsvarar en maximal dataöverföringsfrekvens av 5 MHz. Perioden kan utvidgas om snabbkanalen fördröjs medan den väntar på en min- nescykel.

Varje kanalenhetsgränssnitt har sin egen beordringsledning (request line) för initiering av dataöverföríngar betecknade snabbkanalbeordringssignaler ÉÉÜÉ~Ö:7. Varje beordríngssignal är tilldelad en prioritet, varvid ÉÉÛÉ7 är den högsta prioriteten och ÜÉÛÉÜ är den lägsta prioriteten. Beordringsledningarna vid det föredragna utföríngsexcmplet är parullellkopplade till alla enhetsgränssnitt, så att varje gränssnitt kan bestämma om ett an- nat gränssnitt gör en beordring. Motstrídiga gränssnitts-minnes- 10 15 20 ZS 30 35 40 7900138-4 10 ätkomstbeordringar löses av snabbkanalgränssnitten, varvid vid en föredragen utföringsform en sådan lösning består i att tilldela varje gränssnitt en unik beordringssígnal (en dylik tilldelning görs vid systemuppbyggnaden). Snabbkanalen övervakar samtliga beordringsledningar, men endast ett enda gränssnitt kommer att be- stämma sig huruvida den gör beordringen med den högsta prioriteten och det gränssnitt som gör denna beordring med den högsta priori- teten kommer därefter att presentera en adress och ett kanalstyr- ord och därpå överföra datablocket. g Overföringsstyrsignalerna omfattar signalerna ÉÉÃÉ, ÜÃTÃ, ÃÛÛÉ_ïÉÉ och ÜÃTÃ_?ÉÉ. Snabbkanalen accepterar endast överförings- beordringar när den är redo att behandla dem och en överförings- beordring som uppträder innan snabbkanalen avger KÉÃÉ-signalen.

När ÉÉÃÉ-signalen väl avgívíts applicerar det gränssnitt, som gör beordringen med den högsta prioriteten, en adress och ett kanal- styrord på bussen vid den första §YN_ïfÖÛÉ-signalkmnæn som följer efter KÉÃÉ-indikeringen. När överföringsriktningen är in i minnet återavges ÉÉÃÉ-signalen vid början av överföringen av det sista ordet i blocket. När överföringsriktníngen är ut ur minnet, avges ÉÉÃÉ-signalen pâ nytt vid början av överföringen av det näst sista ordet i blocket. Denna procedur möjliggör överlappning mellan överföringen av kanalstyrinformation och överföringen av data.

Snabbkanalen avger ÜÃTÃ-signalen under den faktiska dataöver- föringen. Dataordöverföringar inträffar vid klocksignalkanter när ÜÃTÃ-signalen avges. Snabbkanalen kan fördröja klocksignalen med korta perioder under datautbytet, om minnet icke är redo, i avsikt att förhindra "överkörnings/underkörnings"-förhållanden inom själ- va snabbkanalen.

Snabbkanalen utför även kontroller med avseende på udda pari- tet hos adress- och índataorden när paritet utnyttjas. Snabbkana- _len "flaggar" därefter adressparitetsfel (ADDR FEL) och datapari- tetsfel (ÜÃTK_ïÉï) till gränssnitten för att möjliggöra för det verksamma gränssnittet att vidtaga korrigerande åtgärder. Om snabb- kanalen avger en signal ADDR FEL, gär dataöverföríngen om intet och snabbkanalen avger ÉÉÃÉ-signalen under den följande cykeln.

Andra kanalstyrsignaler, som mottages från enheterna, omfat- signalerna HSC DATA IN, WCNT 0-7, HSC ENAB PAR, HSC MAP och tar ÉÉT.

Snabbkanal-data-in-signalen (ÉÉÜ~ÜÃTÃ_ïN) indikerar riktningen för den följande dataöverföringen-(dvs en "överföring in" för 10 15 20 30 11 7900138-4 skrivning av data in i minnet eller en "överföring ut" för en ut- läsning av data från minnet) och ordräkningssígnalon (WÉNT_ÜÜ7) anger antalet dataord hos det datablock som skall överföras. Gräns- snittet kan initiera paritetskontroller på adressdataordet genom att avge en snabbkanal-paritetsinitieringssignal (ÜÉÜ_ÉNÃÉ_ÛÄÉ) och kan aktivera snabbkanalen att möjliggöra MAP-adressöversätt- ning (fišíflfiïï). En utvidgningssignal CÉÉT) är tillgänglig i reserv för andra tillämpningar (icke på annat sätt här använd) i det vi- sade föredragna utföringsexemplet.

Adressignalen (CBK 0-2, XCA 0-2, CA 1-15 och ÉÉÉ_ÃïÃfi) anger en 21-bit-startadress för en dataöverföring och, om paritet utnytt- jas, preparerar enhetsgränssnittet adressparitetsbiten (ÉÉÉ“ÃïÃÉ) att upprätthålla exempelvis udda paritet pâ adressbussen (udda paritet innebär att summan av "ettor" i adressordet, inklusive parítetsbíten, är udda). Adressräknarregistret 24 i snabbkanalen fasthåller startadressen och ínkremonteras därefter allt eftersom dataöverföringen fortgår. Räknaren 24 kan alstra direkta fysiska adresser eller så kan MAP-enheten utföra en översättning från lo- gisk till fysisk adress, sâsom ovan diskuterats. Datasígnalerna (HSC 0-15 och HSC DPAR) förmedlar dataord om 16 bitar och, om pa- ritet utnyttjas, är paritetsbiten (ÉÉÉ_ÛïÄÉ) anordnad att upprätt- hålla udda paritet på databussen.

Snabbkanalstyrningen implementeras med avpassad mikrokodad fast programvara, såsom beskrivs närmare nedan. Mikrokoden lagras i ett läsminne (ROM). En föredragen utföringsform utnyttjar 32 styrord om vardera 19 bitar i ett mikroprogramadressutrymme. Det förefinnes åtta mikroprogramutrymmen, varvid varje utrymme defi- nierar en operationsmod. Placeringen av varje mikroprogramadress- utrymme i läsminnena och de utförda funktionerna framgår av nedan- stående tabell.

Adress Mod 000 Standard dataöverföring 037 MAP-laddning/dumpning 040 Tvåstegs diagnosmod 077 100 Exogen dataöverföring 137 MAP-laddning/dumpning 140 Tvâstegs diagnosmod 177 Utvidgad dataöverföring 10 15 20 Z5 -former 7900138-4 12 Z4D- Utvidgad dataöverföring 277 300 Utvidgad dataöverföring 337 340 Utvidgad dataöverföring 377 Det första mikroprogramutrymmet definierar de ovan diskuterade standardoperationerna, dvs i denna mod ombesörjs dataöverföringar till MAP-enheten (MAP-laddning/dumpning] och standard-dataöverfö- ringar via snabbkanal-gränssnitten (STANDARD DATAOVERFORING] vid den normala datahastigheten (6,67 M-bytes/s ut och 10 M-bytes/s in). ' Det andra och fjärde mikroprogramutrymmet definierar diagnos- moder, vilka icke utgör någon del av uppfinningen och därför icke behöver beskrivas närmare här. Dylika moder kan exempelvis utnytt- jas föratt möjliggöra för ett diagnosprogram att kontrollera de snabbkanal-datavägar, som icke är i bruk under en normal MAP-ladd- nings/dumpningssekvens. Det tredje mikroprogramutrymmet är reser- verat för trippelöverlappnings-minnesläsningsoperationsmoden (upp till 10 M-bytes/s). Minnesskrivníngs- och MAP-operationerna är samma som i standardmoden. De sista fyra utrymmena i den här dis- kuterade förcdragna utföringsformen är reserverade för framtida bruk och utgör icke någon del av uppfinningen, varför de icke be- skrivs i detalj här.

Exempel pâ vågformer för signalerna §TÉ_KÉÖÉK, ÉÉÖÉDÉTÉÉ, ÉÉÄÉ och DÃTÃ vid snabbkanal/styrenhetsgränssnittet visas i fig.S och 6 för skilda data-in- och data-ut-situationer.

I fig. 5 visas sålunda, i det fallet att en enda beordring mottages för överföring av ett enda ord till minnet, sambandet dylika signaler (vâgformerna A i fig. 5). Andra fall som sig till minnesläsningsöverföringar med ett enda ord (våg- B), flerordöverföringar (vâgformer C) och multipelbeord~ (vågformerna D, E och F) visas även. Likartade situationer mellan hänför ringar visas i fig. 6 för data-ut-fallet.

Medan fig. 1-3 visar ett blockschema för hela snabbdatakana- 1811 (fig. 1) och mera detaljerade scheman för block däri (fig. 2 och 3) kommer ytterligare detaljer hos snabbkanalens logikkretsar att beskrivas med hjälp av fig. 7-16. V Pig. 7-12 visar logikschcman för snabbkanalens styrnings- och klockningslogikdel 12. En snabbkanal-beordringssígnal (HSCR ø-7) från ett av åtta enhetsgränssnitt (se fig. Z) avges 15 20 25 30 40 13 7900138-4 till iógíkkretsen so (fig. 7) tillsammans med en signal ßßo rest för bestämning huruvida en dataöverföring beordras och en signal MAP TEST för bestämning huruvida en MAP-överföring beordras. Logik- kretsen 50 är anordnad att avge en kombination av ROM-adressigna- ler (íÃÜ_Éïï), vilka tillförs till programmerbara läsminnen 51 (fig. 8) för att starta en dataöverföring om en snabbkanal-minnes- styrsignal (HSC MC1] uppträder och "sista-adress"-signalen från en föregående överföring (angivande slutet av överföringen) har av- givits (SISTA ADDR). Samtidigt avges KLAR-signalen från logikkrct- sen S2 (fig. 11) till enhetsgränssnittet (se fig. 2).

Mottagning av KLAR-signalen av enhetsgränssnittet möjliggör för den beordrande enheten att avge sin adressinformatíon, vare sig för en minnesutläsnings- eller minnesinskrivningsoperation.

Vid fallet med en skrivoperation avger enheten en signal ɧÛ_ÜÃTÃ_TN (se fig. 2). Signalen ɧÜ_fiÃï indikerar huruvida lo- gisk eller fysisk adressmod skall utnyttjas. Om data skall över- föras till eller från minnet, avges den ifrågavarande minnesadres- sen och uppgift om det antal dataord som skall överföras av enhets- gränssnittet. Om paritet skall kontrolelras för både adress och data avger dataenheten även en signal fi§É_ÉïÃÉ_?ÃÉ.

Logikkretsarna SSA-SSD påverkas av utsígnalerna från de pro- grammerbara läsminnena 51 och avger de skilda visade styrsignaler- na för användning internt inom snabbkanalen för drivning av de skilda i anslutning till fig. 1-3 beskrivna enheterna. När kanalen är redo för en faktisk dataöverföring, avges datasignalen vid lo- gikkretsen SSC och vid varje klocksignal överförs ett dataord till dess att hela blocket av dataord har överförts, vid vilket fall sista-adress-signalen vid utgången på uppräknaren 36 (fig. 3) för- hindrar ytterligare avgívning av DATA-signalen, varigenom snabb- datakanalen försätts i ett tillstånd för ytterligare dataöverfö- _ringar såsom svar på en ny beordringssignal.

Systemklocksignalen utnyttjas, såsom visas vid logikkrctsen 58 i fig. 9, för att alstra signalen SYN CLK samt signalen HSC CLK. Återstående logikkretsar hos snabbkanalen, vilka omfattar de skil- da drivkretsarna, buffcrtarna, dataregistren, paritetsgencratorer- na, multiplexorerna och MAP-enhetsregistren, representerar för en fackman välkända logiska konstruktioner och behöver icke ytterli- gare beskrivas här. När väl de i fig. 1-3 visade data- och adress- vägarrangemangen är kända och styrlogikkretsarna för enheterna 12 är kända, såsom visas i fig. 7-12, ligger hela anläggningens kon- 10 15 ZO 25 30 35 40 7900138-4 14 struktion och funktion inom fackmannens kompetensomräde.

För ytterligare klarläggníng av snabbkanalens arbetssätt tjä- nar de i fig. 13 och 14 visade flödesplanerna, varvid fig. 13 åskådliggör de steg som utnyttjas vid en dataöverföring och fig. 14 åskådliggör de steg som utnyttjas vid en MAP-överföring.

Såsom framgår av fig. 13, när snabbkanalen är inställd att acceptera en beordring (dvs den är i ett ÅTERSTÄLLT tillstånd), avger den sin ÉÉÃÉ-signal och utför en test för bestämning huru- vida en dataöverföringsbeordring initieras av ett enhetsgränssnitt.

Om en databeordring icke just ínitieras, utför snabbkanalen däref- ter en test för bestämning huruvida en MAP-överföring har beord- rats. Om så är fallet utför snabbkanalen de steg som diskuteras nedan i anslutning till fig. 14. Om ingen MAP-överföringsbeordring just initieras, förblir snabbkanalen i återställningstillstândet och genomlöper ånyo samma procedur.

I det fallet att dataöverförings-beordríngstesten (BEO TEST) visar att en enhet begär en dataöverföring, startar snabbkanalen överföringsoperationen och laddar den styrinformation från enheten, som erfordras för en dylik dataöverföring. I detta tillstånd stop- par snabbkanalen avgivningen av klarsignalen. I enlighet med snabb- kanalens "bussprotokoll" signalerar denna åtgärd för snabbkanal- -gränssnittet att sända ett beordríngsord vid nästa pulskant i sig- nalen SYN CLK. Beordringsordet består av den logiska eller fysiska minnesadressen, uppgift om ordantal och överföringsriktníng samt indikeringar huruvida adressavbildning eller paritetskontroller skall utnyttjas.

Snabbkanalen startar därefter minnet. Om en "läs"-överförings- operation indikeras, inhiberas avgivningen av ÜÃTÃ-signalen tempo- rärt till dess att åtkomst erhålles till den första minnesplats, där "läsning" skall äga rum. Dessutom måste KÉÃÉ-signalen inhibe- _ras så att ingen annan enhet kan erhålla åtkomst till snabbkanalen under dataöverföringsoperationen, såvida icke dataövcrföringen en- dast avser skrivning av ett enda ord. En sådan enskild skrivopera- tion sker tillräckligt snabbt så att KÉÃÉ-signalen icke behöver inhiberas, eftersom en dylik enskild skrivoperation kommer att va- ra fullbordad vid den tidpunkt då nästa beordringsenhet är redo att verkställa sin dataöverföring.

I det fallet att ett adressparitetsfel upptäcks måste syste- mct åtcrställas för att möjliggöra för den beordrande enheten att utföra erforderlig felkorrigeríng innan den ånyo kan begära en 10 15 20 25 30 40 is 7900138-4 dataöverföring.

Minnen startas och antingen sker skrivning eller läsning med överlappningsteknik till dess att samtliga ord i blocket överförts.

Skilda "vägar" tages i mikrokoden för enkelerdläs-, enkelordskriv-, multipelordläs- och multipelordskrívöverföríngar. Om vid överfö- ringen av ett datablock en annan begäran (frân ett annat enhets- gränssnitt) inträffar, opererar míkrokoden på sådant sätt att överföringen av beerdringsordet för denna andra begäran överlappas med slutet av dataöverföringen för den första beordringen.

I det fallet att, såsom visas i fig. 13, överföringen avser en multipelskrivöverföring, ombesörjer snabbkanalen multipelskriv- ningen av successiva dataord inom ett datablock in i minnet till dess att ordräkningen blir lika med 1, dvs det näst sista ordet har överförts. Snabbkanalen utför därefter en beordringstest för bestämning huruvida en annan enhet just initierar en överförings- beordring. Om så är fallet kan den kombinerade operationen kallas en "rygg-mot-rygg"-operation (R mot R). Om Så íßkß är fallet skri- ver systemet därefter det sísta ordet (dvs som om det vore en enkel skrivoperation) och utför sedan återigen de nödvändiga be- ordringstest- och MAP-testoperationerna för bestämning huruvida en beordring av något av dessa slag uppträder. Om så icke är fal- let återgår snabbkanalen till sitt âterställningstillstând och börjar proceduren på nytt.

I det fallet att en rygg-mot-rygg-skrivoperation beordras skriver snabbkanalen det sista ordet för den första beordringen och mottager samtidigt äter den erforderliga styrinformatíonen för den följande datablockskrivöverföringen. Den startar därefter omedelbart med den första minnesadressen för nästa skrivöverföring och mottager det första dataordet från gränssnittet.

I det fallet att dataöverföringen avser en multipelläsöver- _föring, läser snabbkanalen successíva ord hos det från minnet er- hållna datablocket till dess att ordräkningen blir lika med noll, dvs alla ord har erhållits från minnet. Snabbkanalen utför däref- ter en ytterligare beordringstest för bestämning huruvida någon annan enhet önskar göra en rygg-mot-rygg-överföring, i vilket fall den laddar den erforderliga styrinformationen för en sådan efter- följande överföring och därefter fortsätter att verkställa denna överföring. Om ingen rygg-mot-rygg-beordring uppträder avger snabb- kanalen åter sin klarsignal och utför beordrings- och MAP-test- ningen såsom förut. 10 15 20 30 35 40 7900158-4 16 I det fallet att läsbeordringen avser läsning av ett enda ord från minnet läser snabbkanalen det enda ordet och avger ånyo sin klarsignal samt, såsom förut, utför en beordringstest för be- stämning huruvida en rygg-mot-rygg-överföring begärs eller icke.

I det fallet att en MAP-överföringstest har visat att central- processorn har begärt en MAP-överföring startar snabbkanalen MAP-överföringsoperationen, såsom åskådliggörs i fig. 14. Först laddas den minnesadress, under vilken de önskade MAP-data är lag- rade, i adressräknarresitret 24 via registren 31 och 33, multi- plexorn 43 och bufferten 44 (se fig. 3). MAP-överföringsordräkning- en laddas även i ordräkningsregistret 36 från registret 34 via drivkretsen 35. KLAR-signalen avges och en dataöverföringsbeord- ringstest utförs åter för bestämning huruvida en dataöverföring begärs.

I det fallet att en dataöverföring därvid begärs uppskjuts MAP-överföringsoperationen och dataöverföringen börjar. Dataadres- sen är laddad i registret 24 och överskriver MAP-dataadressen däri.

Ordräkningsregístret 36 överskrivs likaså.

Medan registren 31 och 33 håller MAP-dataadressen och regist- ret 34 häller ordräkningsinformationen, verkställs dataöverföring- en (se fig. 13). Dessa register ändras icke (inkrementeras) såvida icke ett MAP-ord verkligen överförs. Om ingen dataöverföring där- efter begärs fortsätter MAP-dataöverföringen.

Minnet startas och adressen för MAP-data avges till minnet via drivkretsen 23 och buss-systemets 22 adressbuss. Adressen för det MAP-register, i vilket MAP-data skall lagras, laddas därefter i adressregistret 24 via registret 32, multiplexorn 43 och buffer- ten 44 vid avgivningen av signalen TÉÉ.

Kanalen är därefter redo för MAP-övcrföringen och bestämmer huruvida överföringen skall ske från minnet till MAP-enheten (en MAP-laddningsoperation) eller till minnet från MAP-enheten (en MAP-dumpningsoperation).

I det fallet att en läsopcration (multípelläsning) begärs läses den aktuella platsen i minnet och minnesdata klockas från minnet in i utgångsregistret 11 via buss-systemet 22, bufferten 16 och, med samma klockstyrning, klockas data hos den plats som är angiven av MAP-adressen in i adrcssregistret 24. Därefter lad- das de i utgångsregistret 11 förefintliga MAP-data in i MAP-enhe- ten under den MAP-adress som förefinncs i adressregistret 24, var- efter nästa mínnesadress inställs för laddning i adressregistret24, 10 15 20 17 7900138-4 KLAR~sfgnalen avges på nytt och en dataövcrföringsboordringstest utförs för bestämning huruvida en dataöverföring begärs. Om en dataöverföring begärs, utförs denna såsom förut (se fig. 13).

I det fallet att ingen dataöverföring begärs fortsätter över- föringcn av MAP-data till MAP-registerenheten såsom förut (med en databeordringstest utförd efter varje successiv överföring av MAP-data) till dess att det sista ordet hos MAP-1addningsoperatío- nen indikerats genom uppträdandet av signalen SISTA*ÃÜÛí, vid vil- ken tidpunkt det sista ordet hos de ifrågavarande MAP-data överförs till MAP-enheten vid den sista laddningsoperationen. KLAR-signalen avges och en databeordringstest utförs på nytt. Om en dataöverfö- ring begärs, indikeras en MAP-laddning såsom fullbordad (CLR MAP) och dataöverföringen börjar med laddningen av den första adressen för det datablock som skall överföras, varefter dataöverföríngen fortgår såsom i fig. 13.

I det fallet att en dataöverföring icke begärs indikerar MAP-laddningen såsom fullbordad (CLR MAP), KLAR~sígnalen avges och en ny beordríngstest utförs, varefter systemet återgår till sin START-operation (fig. 13), om en överföring begärs, eller till sitt âterställningstillstånd, om icke någon överföring begärs (fig. 13).

Skrivoperationerna (eller MAP-dumpningsoperationerna), både "multipel-dumpnings"- och "sista-dumpnings"-operationerna, är i huvudsak lika med läsoperationerna (eller MAP-1addningsoperatio- nerna) och ombesörjer avpassade dataöverföringsbeordringstester under både multipel-dumpnings-proceduren och sista-dumpningsproce- duren.

Claims (13)

7900138-4 '8 Patentkrav

1. Databehandlingsanläggning, vilken innefattar en central- processor, ett minne samt från nämnda centralprocessor åtskilda kanalorgan (fig. 1) för tillåtande av direkt access till nämnda minne genom in/ut-anordningar, vilka är anordnade externt i förhållande till centralprocessorn, k ä n n e t e c k n a d därav, att nämnda kanalorgan innefattar: minnestilldelningsorgan (17), som är i stånd att över- sätta logiska adresser från en vald in/ut-anordning till fysiska adresser för nämnda minne såsom svar på en begäran därom från nämnda valda in/ut-anordning; dataöverföringsorgan (16,11,11A,13,14,18,27,28,23) för ästadkommande av en direkt överförning av ett block av ett eller flera dataord direkt mellan en vald in/ut-anordning och nämnda minne på begäran från nämnda in/ut-anordning och för åstadkommande av en direkt överföring av minnestílldelnings- information mellan nämnda minnestilldelningsorgan och nämnda minne på begäran från nämnda centralprocessor; adressöverföringsorgan (24,Z3,29,21,14,18), som är i stand att till nämnda minne överföra fysiska adresser, som har över- satts frán logiska adresser, mottagna från nämnda valda in/ut-anordning, och som vidare är i stånd att till nämnda minne överföra fysiska adresser, som har mottagits från nämnda valda in/ut-anordning; och styrorgan (IZA), som reagerar för en signal om begäran från en vald in/ut-anordning om en överföring av ett block av ett geller flera dataord och som vidare, väsentligen vid tidpunkten för nämnda begäran, reagerar för en insignal från nämnda block av dataord, samt för en annan insignal, identifierande huruvida nämnda överföring kräver en minnesadressöversättning av nämnda minnestilldelningsorgan; varvid nämnda styrorgan matar stvr- signaler till nämnda adressöverföringsorgan, till nämnda data- överföríngsorgan samt till nämnda minnestilldelningsorgan för styrning av deras operationer.

2. Z. Databehandlingsanläggning enligt kravet 1, k ä n n e- t e c k nja d därav, att nämnda adressöverföringsorgan inne- fattar organ (36), som reagerar vid en överföring av ett block av dataord för information, identifierande det antal dataord- adresser i ett block, som skall överföras, för räkning av - antalet dataordadresser när dataorden sekventiellt överförs 7900138-4 mellan nämnda in/ut-anordningar och nämnda minne, och för att åstadkomma en signal, indikerande när det sista dataordet i ett block har överförts.

3. Databehandlingsanläggning enligt kravet 2, k ä n n e- t e c k n a d därav, att nämnda dataöverföringsorgan inne- fattar paritetskontrollorgan (15,40), som reagerar för nämnda dataord, vilka överföres för att bestämma huruvida ett data- ordfel har uppträtt och för att stoppa överföringen av nämnda dataord, tills dess nämnda fel har korrigerats.

4. Databehandlingsanläggning enligt kravet 3, k ä n n e- t e c k n a d därav; att nämnda adressöverföringsorgan inne- fattar paritetskontrollorgan (ZS,40), som reagerar för fysiska adresser, vilka överföres för att bestämma huruvida ett adress- fel har uppträtt och för att stoppa överföringen av dataord till dess nämnda adressfel har korrigerats._

5. Databehandlingsanläggning enligt kravet 1, k ä n n e- t e c k n a d därav, att nämnda dataöverföringsorgan inne- fattar gemensamma dataöverföringsvägar (16,11 och tillhörande bussar) inom nämnda kanalorgan, vilka vägar är i stånd att över- föra nämnda dataord och nämnda minnestilldelningsinformation.

6. Databehandlingsanläggning enligt kravet 5, k ä n n e - t e c k n a d därav, att den vidare innefattar multíplexerings- organ (14), anslutna i nämnda gemensamma dataöverföringsvägar för åstadkommande av multiplexerad överföring av nämnda data- ord och nämnda minnestilldelníngsinformation mellan nämnda kanalorgan och nämnda minne beroende pá huruvida en överföring av data eller en överföring av minnestilldelningsinformation begäres.

7. Databehandlíngsanläggning enligt kravet 1, k ä n n e- t e c k n a d därav, att nämnda adressöverföríngsorgan inne- fattar adressregisterorgan (24), som under överföringen av minnestilldelningsinformation till nämnda minnestilldelnings- organ reagerar för första adresser, ídentífierande platserna i nämnda minne för nämnda minnestilldelningsinformation för mat- ning av nämnda första adresser till nämnda minne, och reagerar för andra adresser, identifierande de platser i nämnda minnes- tilldelningsorgan, där mínnestilldelningsinformationen skall finnas för matning av nämnda andra adresser till nämnda minnes- tilldelningsorgan. '

8. Databehandlíngsanläggning enligt kravet 7, k ä n n e- 20 7900158-4 t e c k n a d innefattar multiplexeringsorgan (43) för åstadkommande av den multiplexerade överföringen av nämnda första och andra adresser till nämnda adressregisterorgan.

9. Databehandlingsanläggning enligt kravet 2, k ä n n e- därav, att nämnda adressräkningsorgan (36) under därav, att nämnda adressöverföringsorgan vidare t e c k n a d en överföring av minnestilldelningsinformation reagerar för in- formation, identifierande det antal minnestilldelningsinforma- tionsadresser, som skall överföras, för räkning av antalet minnestilldelningsinformationsadresser när nämnda minnestill- delningsinformation överföres och för ästadkommande av en signal, som indikerar när nämnda minnestilldelningsinformation helt har överförts till nämnda minnestilldelningsorgan.

10. Databehandlingsanläggning enligt kravet 1, k ä n n e- t e c k n a d därav, att de från en vald in/ut-anordning mot- tagna adresserna inkluderar sidadressinformation och ordadress- information (fig. 4) samt att nämnda adressöverföringsorgan innefattar en första överföringsväg (29) för överföring av ordadressinformationen direkt till nämnda minne samt en andra överföringsväg (26) för att selektivt tillåta sidadressinforma- tionen att överföras direkt till nämnda minne utan överföring eller att överföras till nämnda minnestilldelníngsorgan (17) för översättning av nämnda sidadress till en fysisk sidadress för efterföljande överföring till nämnda minne.

11. Il. Databehandlingsanläggning enligt kravet 1, k ä n n e- t e c k n a d därav, att nämnda styrorgan (12A) innefattar: organ för avgivande av en klarsignal till nämnda valda in/ut-anordning för att indikera när nämnda kanalorgan är redo för en överföring av ett block av dataord, och organ för avgívande av en datasignal till nämnda valda in/ut-anordning efter det att nämnda klarsignal har avgivits och när nämnda dataordöverföring uppträder för att tillåta överföring av nämnda block av dataord.

12. Databehandlingsanläggning enligt kravet 1, k ä n n e- t e c k n a d därav, att nämnda styrorgan (12A) vidare inne- fattar organ, som reagerar för en paritetsinitieringssignal från nämnda in/ut-anordning för inítiering av detekteringen av fel i de adresser, som mottagits från nämnda in/ut-anordning p p och i de dataord, som överföres.

13. Databehandlingsanläggning enligt kravet 1, k ä n n e- Z/ 7900138-4 t e c k n a d därav, att nämnda minnestilldelningsorgan (17) innefattar ett flertal tílldelníngsomràden, varvid antalet logiska adresselement i vart och ett av nämnda områden är väsentligen lika med anläggningens hela logikadressbas, varvid varje in/ut-anordning är i stånd att välja något av nämnda till- delningsomráden för användning i en logikadressöversättnings~ operation (fíg. 4).