DE3838240C2

DE3838240C2 -

Info

Publication number: DE3838240C2
Application number: DE3838240A
Authority: DE
Inventors: Akira Kamakura Jp Watanabe
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-12-03
Filing date: 1988-11-11
Publication date: 1993-05-06
Also published as: GB8825304D0; DE3838240A1; US5045997A; GB2213294A; GB2213294B; JPH01147647A

Description

Die Erfindung betrifft einen Datenprozessor mit den Merkmalen des Oberbegriffs des Anspruchs 1, wie er aus der US-Firmenschrift INTEL: iMCC map communications con troller component set, No. 23, 1929-002 aus Oktober 1987 vorbekannt ist.

Bei dem vorbekannten Datenprozessor treten unnötige, un genutzte Wartezeiten auf.

Der Erfindung liegt die Aufgabe zugrunde, den vorbekann ten Datenprozessor dahingehend weiterzubilden, in einem System mit mehreren Datenprozessoren, die in einem Bus miteinander verbunden sind, eine Datenbehandlung und Weiterbehandlung zwischen dem Bus, einem Speicher in dem Datenprozessor, einem Puffer und einer CPU in dem Daten prozessor mit einem Mindestmaß von ungenutzten Wartezei ten der CPU durchzuführen.

Erfindungsgemäß wird diese Aufgabe durch die im kenn zeichnenden Teil des Hauptanspruchs angegebenen Merkmale gelöst. Die Unteransprüche geben vorteilhafte Ausgestal tungen der Erfindung an.

Ein Ausführungsbeispiel der Erfindung ergibt sich aus der folgenden Beschreibung in Zusammenhang mit den Zeichnungen. Dabei zeigt:

Fig. 1 ein Blockdiagramm eines Datenprozes sors nach einem Ausführungsbeispiel der Erfindung;

Fig. 2 ein Flußdiagramm, daß die Arbeits weise des Prozessors von Fig. 1 ver deutlicht;

Fig. 3 eine detailierte Blockdarstellung des Speicherkonkurrenzkreises von Fig. 1;

Fig. 4 bis 6 zeitliche Darstellungen, die die Betriebsweise des Speicherkon kurrenzkreises von Fig. 3 verdeut licht.

Fig. 1 zeigt eine Mehrzahl von Datenprozessoren 1, die mit einem Daten-Bus 2 verbunden sind. Jeder Datenprozes sor 1 weist eine Recheneinheit (CPU) 3 zur Durchführung von arithmetischen Operationen und zur Steuerung für die Prozeßdaten, einen Speicher 4 zum Speichern von Informa tion, die zum Verarbeiten der Daten erforderlich ist, einen Bussteuerkreis 7 zum Steuern der Übertragung und der Aufnahme eines Datenpakets zu bzw. von dem Bus 2 und einen Treiber/Empfänger 8 zur Aufnahme oder zum Übermit teln eines Datenpakets von bzw. auf den Bus 2, einen Speicherkonkurrenzkreis 20 und einen Hochgeschwin digkeits-Speicher 21 auf.

Der Speicherkonkurrenzkreis 20 weist ein Eingangsdaten- Speicher 22 zum zeitweisen Einspeichern von Daten in den Hochgeschwindigkeits-Speicher 21 von dem Bus 2, ein Ausgangsdaten-Speicher 23 zum zeitweiligen Speichern von Daten, die von dem Hochgeschwindigkeits-Speicher 21 zu dem Datenbus 2 ausgegeben werden sollen, ein Leseregi ster 24 zum zeitweisen Zwischenspeichern von Daten, die von dem Hochgeschwindigkeits-Speicher 21 über die CPU 3 ausgelesen werden, ein Schreibregister 25 zum zeitweisen Zwischenspeichern von Daten, die durch die CPU 3 in den Hochgeschwindigkeits-Speicher 21 einzuschreiben sind und einen Konkurrenzsteuerabschnitt 26 auf. In Antwort auf eine Zugriffsanforderung an den Hochgeschwindigkeits- Speicher 21 arbeitet der Konkurrenzsteuerabschnitt 26 mit einem Takt, der von einem Taktgenerator 27 geliefert wird. Dieser Taktgenerator 27 ist unabhängig von einem Takt, mit dem der Bus 2 und die CPU 3 arbeiten. Der Kon kurrenzsteuerabschnitt 26 nimmt eine Anforderung 28 zum Zugriff auf den Hochgeschwindigkeits-Speicher 21 oder aber eine Schreib/Lese-Anforderung von der CPU 3, eine Anforderung zur Aufnahme von dem Bus 2 und eine Anforde rung zur Übergabe auf den Bus 2 auf und führt das Ein schreiben in den Hochgeschwindigkeits-Speicher 21 von dem Schreibregister 25, Einlesen in das Leseregister 24, Einschreiben von dem Eingangsdaten-Speicher 22 und Aus lesen zu dem Ausgangsdaten-Speicher 23 durch.

Wenn eine Mehrzahl von Zugriffsanforderungen 28 gleich zeitig auftreten, führt der Konkurrenzsteuerkreis 26 die Zugriffe nach der vorgegebenen Priorität aus, wodurch eine Konkurrenz zum Zugriff auf den Hochgeschwindig keits-Speicher 21 vermieden wird. Die Zugriffsanforde rungen 28, die warten müssen, werden wie folgt verarbei tet. Da die Eingangsdaten-Speicher 22 und der Ausgangsdaten-Speicher 23 als Pufferspeicher zur Über tragung zu bzw. zur Aufnahme von dem Speicher dienen, tritt auch dann kein Datenverlust auf, wenn eine geringe Verzögerung bei dem Zugriff zu dem Hochgeschwindigkeits-Speicher 21 vorliegt. Wenn eine An forderung 28 von der CPU verzögert ist, gibt der Konkur renzsteuerabschnitt 26 ein Wartesignal an die CPU 3, so daß die CPU 3 die Verarbeitung zurückstellt.

In Fig. 2 entspricht der Betrieb des Datenprozessors 1 als ganzes derjenigen eines üblichen Datenprozessors. Wenn der Bussteuerkreis 7 ein an ihn adressiertes Daten paket auf dem Bus 2 erkennt (Schritt N1) übergibt es das Datenpaket an den Eingangs-Speicher 22 über den Treib er/Empfänger 8 (Schritt N2). Der Konkurrenzsteuer abschnitt 26 schreibt das übertragene Datenpaket se quentiell in den Hochgeschwindigkeits-Speicher 21 (Schritt N3). Nach Abschluß der Aufnahme (Schritt N4) schaltet der Bussteuerkreis 7 auf ein neues Gebiet des Hochgeschwindigkeits-Speichers 21 als ein Aufnahme- Puffer, um so die nächste Aufnahme zu ermöglichen (Schritt N5). Das Gebiet des Aufnahme-Puffers als ganzes ist vorgegeben und in eine Vielzahl von Puffern aufge teilt, die in einer zyklischen Art und Weise verwendet werden.

Wenn alle Aufnahme-Puffer mit Daten gefüllt sind (Schritt N6), kommt das Gebiet des Aufnahme-Puffers in einen Besetzt-Zustand (Schritt N7). Dieser Zustand tritt in dem System selten auf.

Die CPU 3 prüft, ob nicht verarbeitete Daten vorhanden sind, die in den Hochgeschwindigkeits-Speicher 21 über den Speicherkonkurrenzkreis 20 übertragen worden sind (Schritt N8). Ggf. interpretiert die CPU 3 den Inhalt des Datenpakets und führt den Prozeß entsprechend seinem Inhalt aus (Schritt N9). Bei Beendigung dieses Prozesses bereitet die CPU 3 ein Antwortpaket vor für einen ande ren Bereich des Hochgeschwindigkeits-Speichers 21 (Schritt N10). Nach Abschluß der Vorbereitung dieses Antwortpakets veranlaßt die CPU 3 den Bussteuerkreis 7 zur Übertragung (Schritt N11). Der Bussteuerkreis 7 be legt den Bus 2 durch ein Zugriffsverfahren, das dem Sy stem eigen ist, und überträgt das Antwortpaket auf den Bus 2 über den Treiber/Empfänger 8 (Schritt N12). Auf diese Weise werden der Aufnahmebetrieb (Schritte N1-9), der Betrieb der CPU 3 (Schritte N8-11) und der Sendebe trieb (Schritt N12) unabhängig voneinander durchgeführt.

Bei dem obigen Ausführungsbeispiel ist es möglich, so wohl das Empfangspuffer als auch das Übermittlungspuffer in demselben Speicherbereich des Hochgeschwindigkeits- Speichers 21 vorzusehen, so daß die Übertragung oder die Aufnahme von dem Bus 2 oder die Ausführung eines Pro gramms gleichzeitig verarbeitet werden kann, wodurch die Effizienz erhöht wird. Da auf den Hochgeschwindigkeits- Speicher 21 über den Eingangsdaten-Speicher, den Ausgangsdaten-Speicher 23, das Leseregister 24 oder das Schreibregister 25 Zugriff genommen wird, und da der Konkurrenzsteuerabschnitt 26 aus dem Hochgeschwindig keits-Speicher 21 ausliest oder in dieses einschreibt, können die Übertragung zu oder die Aufnahme von dem Bus 2 und der Zugriff zu dem Hochgeschwindigkeits-Speicher 21 von der CPU 3 gleichzeitig durchgeführt werden.

Fig. 3 zeigt den Speicherkonkurrenzkreis 20 mit mehr Einzelheiten. Elemente, die denen von Fig. 1 entspre chen, sind mit entsprechenden Bezugszeichen angegeben, auf die Beschreibung wird insoweit verzichtet. Das War tesignal ist aus Gründen der Vereinfachung weggelassen. Der Speicherkonkurrenzkreis 20 weist einen Aufnahmezäh ler 30, einen Übertragungszähler 31, ein Adreßregister 32 und einen Adreßbus 33 für den Hochgeschwindigkeits- Speicher 21, einen Datenausgangsbus 34 für den Hochgeschwindigkeits-Speicher 21, einen Dateneingangsbus 35 für den Hochgeschwindigkeits-Speicher, einen Adreß bus 36 für die CPU 3, einen Datenbus 37 für die CPU 3 und einen Synchronisationskreis 38 sowie einen Entschei dungskreis 39 auf.

In den Fig. 3 bis 6 stellt CLK ein Taktsignal dar, daß von einem Taktgenerator 27 geliefert wird, CR ein Schreib/Lies-Anforderungssignal von der CPU 3, SYNC ein synchronisiertes CPU-Anforderungssignal, A1 ein CPU-An forderungsantwortsignal, G1 ein Gate-Offen-Signal für das Adreßregister 32 und das Schreibregister 24, WE ein Schreibsignal in den Hochgeschwindigkeits-Speicher 21, RD ein Schreibsignal in das Leseregister 25, RR ein Auf nahmeanforderungssignal, SR ein Sendeanforderungssignal, A2 ein Aufnahmeanforderungsantwortsignal, A3 ein Sende anforderungsantwortsignal, SYNR ein synchronisiertes Aufnahmeanforderungssignal, SYNS ein synchronisiertes Sendeanforderungssignal, G2 ein Aufzählsignal des Auf nahmezählers 30, das auch als ein Gate-Offen-Signal für den Aufnahmezähler 30 und den Eingangsdaten-Speicher 22 dient, G3 ein Gate-Offen-Signal für den Übertragungszäh ler 31, RD2 ein Schreibsignal in den Ausgangsdaten- Speicher 23 und CS ein Chip-Auswahlsignal zu dem Hochgeschwindigkeits-Speicher 21 dar.

Die Ausgangswerte des Aufnahmezählers 30 und des Über tragungszählers 31 geben die führenden Adressen des Auf nahmepuffers bzw. des Übertragungspuffers an, die vor der Übertragung bzw. der Aufnahme von dem Bus 2 von der CPU 3 gesetzt worden sind. Alternativ können sie gesetzt worden sein durch einen Schalter entsprechend einer an deren Logik. Das Adreßregister 32 ist ausgebildet zum Speichern von Information auf dem Adreßbus 36 für die CPU 3 zu dem Zeitpunkt einer Schreib/Lese-Anforderung durch die CPU 3. Der Synchronisationskreis 38 synchroni siert die Zugriffsanforderungen 28 mit dem Taktsignal CLK. Der Entscheidungskreis 39 wählt eine Anforderung mit der höchsten Priorität mit einem synchronisierten Anforderungssignal und gibt ein Signal aus zu einem ge eigneten Zeitpunkt an den Aufnahmezähler 30, den Über tragungszähler 31, das Adreßregister 32, den Eingangs daten-Speicher 22, den Ausgangsdaten-Speicher 23, das Schreibregister 24, das Leseregister 25 oder den Hoch geschwindigkeits-Speicher 21. Die Gate-Offen-Signale G1, G2 und G3 entsprechen einem geringen Pegel ("L") d. h., das Gatter ist offen. Daten auf dem Bus werden in ein Register und ein Speicher bei dem Wechsel von "L" zu "H" eines Schreibsignals eingeschrieben. Das Chip-Auswahl signal CS für den Hochgeschwindigkeits-Speicher 21 ist immer in einem gewählten Zustand (GND).

Fig. 4 zeigt den Betrieb in Antwort auf eine Zugriffsan forderung durch die CPU 3. Das CPU-Lese/Schreibanforde rungssignal CR wird auf einen Taktimpuls C1 synchroni siert zur Bildung eines synchronisierten CPU-Anforde rungssignals SYNC. Entscheidungskreis 39 gibt CPU-Anfor derungsantwortsignal A1 aus, das die Akzeptanz der An forderung angibt. In Antwort auf das CPU-Anforderungs antwortsignal A1 stellt der Synchronisationskreis 38 das synchronisierte CPU-Anforderungssignal SYNC als auch das CPU Lese/Schreib-Anforderungssignal CR zurück. Der Beur teilungskreis 39 öffnet das Gatter des Adreßregisters 32 mit einem Gatter-Offen-Signal G1 bei Taktimpulsen C2 und C3 und gibt bei einem Taktimpuls C3 ein Schreibsig nal WE aus in den Hochgeschwindigkeits-Speicher 21 oder ein Lesesignal RD 1 in ein Leseregister 29 abhängig von der Anforderung.

Die Fig. 5(a) und 5(b) zeigen den Betrieb in Antwort auf Sende- bzw. Empfangsanforderungen von dem Bus 2. Da der zeitliche Ablauf für Sendeanforderungen und Empfangsan forderungen mit Ausnahme der ausgegebenen Signale gleich ist, wird im folgenden nur auf die Empfangsanforderung bezug genommen. Die von dem Bus 2 aufgenommenen Daten werden zu dem Eingangsdaten-Speicher 22 eingegeben. Wenn die Daten von dem Eingangsdaten-Speicher 22 ausgegeben werden, wird ein Aufnahmeanforderungssignal RR ausgege ben. Das Aufnahmeanforderungssignal RR wird mit einem Taktimpuls C1 zur Bildung eines Empfangsanforderungssig nals SYNR synchronisiert. Der Entscheidungskreis 39 gibt ein Aufnahmeanforderungsantwortsignal A2 aus, das die Akzeptanz der Anforderung angibt. In Antwort auf das Aufnahmeanforderungsantwortsignal A2 stellt der Synchro nisationskreis 38 das synchronisierte Aufnahmeanforde rungssignal SYNR als auch das Aufnahmeanforderungssignal RR zurück. In Antwort auf ein Gate-Offen-Signal G2 öff net der Entscheidungskreis 39 das Gatter des Aufnahme zählers 30 bei Taktimpulsen 2 und 3 und gibt ein Schreibsignal WE in den Hochgeschwindigkeits-Speicher 21 bei dem Taktimpuls C3 aus. Der Aufnahmezähler 30 wird an der nachlaufenden Kante des Gatter-Offen-Signals G2 ge zählt, um für die nächste Aufnahmeanforderung vorzube reiten.

Fig. 6 zeigt den Betrieb, wobei eine Leseanforderung von der CPU eine Priorität hat zu einer Aufnahmeanforderung von dem Bus 2, wenn diese Anforderungen miteinander kon kurrieren. Das CPU Schreib/Lese-Anforderungssignal CR und das Aufnahmeanforderungssignal RR werden gleichzei tig synchronisiert mit einem Taktimpuls C1 zur Bildung eines synchronisierten CPU Anforderungssignals SYNC bzw. eines synchronisierten Aufnahmeanforderungssignals SYNR. Da die Anforderung des CPU eine Priorität hat, wird es ausgewählt zum Ausgeben eines CPU-Anforderungsantwort signals A1 auf einem Taktimpuls C2. In Antwort auf das CPU-Anforderungsantwortsignal A1 werden das CPU- Schreib/Lese-Anforderungssignal CR und das synchroni sierte CPU-Anforderungssignal SYNC zurückgesetzt.

Entsprechend zu Fig. 4 wird ein Adreßregister-Gatter- Offen-Signal G1 ausgegeben auf den Taktimpuls C2 und C3 und ein Schreibsignal RD1 wird in das Schreibregister 25 ausgegeben auf den Taktimpuls C3. Der Entscheidungs kreis 29 verriegelt für das nächste Anforderungssignal auf den Taktimpuls C3 parallel zu der obigen Operation, wenn das synchronisierte Empfangsanforderungssignal SYNR erkannt wird. In Antwort auf dieses Signal SYNR wird ein Aufnahmeanforderungantwortsignal A2 ausgegeben auf einem Taktimpuls C4 und das Aufnahmeanforderungssignal RR und das synchronisierte Aufnahmeanforderungssignal SYNR wer den zurückgesetzt. Entsprechend zu Fig. 5(a) wird ein Aufnahmezähler-Gatter-Offen-Signal G2 ausgegeben auf Taktimpulsen C4 und C5 und ein Schreibsignal WE wird in den Hochgeschwindigkeitsspeicher 21 ausgegeben auf einem Taktimpuls C5.

Oben wurde beschrieben, daß ein Speicherkonkurrenzkreis vorgesehen ist, der ein Ein gangsdatenspeicher zum zeitweisen Speichern von Daten, die in den Hochgeschwindigkeits-Speicher von dem Bus eingegeben werden sollen, ein Ausgangsdaten-Speicher zum zeitweisen Speichern von Daten, die von dem Hochge schwindigkeits-Speicher an den Bus ausgegeben werden sollen, ein Leseregister zum zeitweisen Speichern von Daten, die von dem Hochgeschwindigkeits-Speicher durch das CPU ausgelesen werden, ein Schreibregister zum zeit weisen Speichern von Daten, die in den Hochgeschwindig keits-Speicher durch das CPU ausgelesen werden, und ein Konkurrenzsteuerabschnitt zur Aufnahme einer Schreiban forderung von dem Eingangsdaten-Speicher, eine Lesean forderung in den Ausgangsdaten-Speicher und eine Lese- oder Schreibanforderung von der CPU zur Ausführung eines Zugriffs auf den Hochgeschwindigkeitsspeicher entspre chend der Prioritätsreihenfolge unter dem Eingangsdaten- Speicher, dem Ausgangsdaten-Speicher, dem Leseregister und dem Schreibregister, oder Ausgeben eines Wartesig nals an die CPU 3, wenn der Zugriff nicht zu dem richti gen Zeitpunkt kommt, so daß es möglich ist, sowohl eine Übertragung zu oder einen Empfang von dem Bus durchzu führen und zu dem Hochgeschwindigkeits-Speicher durch die CPU gleichzeitig zuzugreifen. Dies macht es möglich, eine Mehrzahl von Aufnahme-Puffern und eine Mehrzahl von Übertragungs-Puffern in demselben Speichergebiet vorzu sehen, was die Häufigkeit des Besetzt-Zustandes in dem Aufnahme-Puffer reduziert und so die Effizienz des Pro zessors erhöht.

Claims

1. Datenprozessor zur Verbindung mit einem Bus zur Übertragung oder zur Aufnahme von Daten zur Ausführung eines vorgegebenen Prozesses, mit

- einer Zentraleinheit (CPU) (3),
- einem Hochgeschwindigkeits-Speicher (21) und
- einem Speicherkonkurrenzkreis (20),

gekennzeichnet dadurch, daß der Speicherkonkurrenzkreis (20) beinhaltet:

- einen Eingangsdaten-Speicher (22) zum zeitweisen Speichern von in den Hochgeschwindigkeits-Speicher (21) von dem Bus (2) einzugebenden Daten;
- einen Ausgangsdaten-Speicher (23) zum zeitweisen Speichern von von dem Hochgeschwindigkeits- Speicher (21) an den Bus (2) auszugebenden Daten;
- ein Leseregister (24) zum zeitweisen Halten von Daten, die von der Zentraleinheit (3) aus dem Hochgeschwindigkeits-Speicher (21) auszulesen sind;
- ein Schreibregister (25) zum zeitweisen Halten von Daten, die von der Zentraleinheit (3) in den Hochgeschwindigkeits-Speicher (21) einzuschreiben sind; und
- einen Konkurrenzsteuerabschnitt (26) zum Aufnehmen einer Schreibanforderung von dem Eingangsdaten- Speicher (22), einer Schreibanforderung von dem Ausgangsdaten-Speicher (23), einer Leseanforderung von der Zentraleinheit (3) und einer Schreibanfor derung von der Zentraleinheit (3), und zur Ausfüh rung eines Zugriffs auf den Hochgeschwindig keits-Speicher (21) durch Anforderungen entspre chend einer vorgegebenen Prioritätsreihenfolge unter dem Eingangsdaten-Speicher (22), dem Aus gangsdaten-Speicher (23), dem Leseregister (24) und dem Schreibregister (25) oder Ausgeben eines Wartesignals an die Zentraleinheit (3), wenn der Zugriff zu einem Zeitpunkt erfolgt, an dem bereits ein anderer Zugriff stattfindet.

2. Datenprozessor nach Anspruch 1, dadurch gekenn zeichnet, daß der Konkurrenzsteuerabschnitt (26) auf weist:

- einen Taktgenerator (27) zum Synchronisieren der Zugriffsanforderungen, die in den Speicherkonkur renzkreis (20) gelangen; und
- einen Entscheidungskreis (29) zum Auswählen einer Anforderung der höchsten Priorität zur Steuerung der Konkurrenz zwischen den Anforderungen zum Zugriff auf den Hochgeschwindigkeits-Speicher (21).

3. Datenprozessor nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß der Speicherkonkurrenzkreis (20) aufweist:

- einen Aufnahme-Zähler (30);
- einen Übertragungs-Zähler (31) und
- eine Adreßregister- (32) und Adreßbus- (36) Kombination, die auf ein Zählsignal von dem Aufnahme-Zähler (30) oder dem Übertragungs-Zähler (31) ansprechen, um Adressen in dem Hochgeschwin digkeits-Speicher (21) zu verwalten und zum Steu ern der Übertragung und der Aufnahme zwischen dem Eingangsdaten-Speicher (22) oder dem Ausgangs daten-Speicher (23) und dem Hochgeschwindigkeits- Speicher (21).