BRPI0708381A2 - processo e dispositivo de geração de sinais binários defasados, utilização do processo, e, seqüências de instruções executáveis pelo dispositivo - Google Patents

Abstract

PROCESSO E DISPOSITIVO DE GERAçãO DE SINAIS BINáRIOS DEFASADOS, UTILIZAçãO DO PROCESSO, E, SEQUENCIAS DE INSTRUçõES EXECUTáVEIS PELO DISPOSITIVO. A invenção se refere a um processo de geração de sinais binários defasados (So1, So2, So3) de um ângulo de defasagem de controle (<237>) continuamente variável em relação a pelo menos um sinal binário de sincronização de um conjunto de sinais binários de sincronização (Si1, Si2, Si3) que têm um mesmo período variável, do tipo daqueles que consistem em elaborar as frentes ascendentes e descendentes dos sinais defasados (So1, So2, So3) calculando para isso pelo menos um retardo de comutação de nível a partir de frentes de sincronização, ascendentes ou descendentes do sinal binário de sincronização (Si1, Si2, Si3) pelo menos, em função pelo menos do dito ângulo de defasagem de controle (<237>). De acordo com a invenção, pelo menos uma frente de referência é escolhida entre as frentes de sincronização tal que o dito retardo é mínimo.

Description

PROCESSO E DISPOSITIVO DE GERAÇÃO DE SINAIS BINÁRIOSDEFASADOS, UTILIZAÇÃO DE UM PROCESSO E/OU DE UMDISPOSITIVO E SEQÜÊNCIAS DE INSTRUÇÕES EXECUTÁVEIS PORUM DISPOSITIVO"

DOMÍNIO TÉCNICO DA INVENÇÃO

A presente invenção se refere a um processo e a umdispositivo de geração de sinais binários que têm uma defasagem regulávelbaseados em um componente programável.

PLANO DE FUNDO TECNOLÓGICO DA INVENÇÃO

Os circuitos defasores são utilizados em numerosas aplicaçõesda eletrônica, tanto em tratamento do sinal quanto em eletrônica de potência.Em geral, um circuito é projetado para realizar uma defasagem dada a umafreqüência dada. O circuito deve ser modificado para um outro ângulo de fase,ou uma outra freqüência.

Os circuitos e os processos descritos no documentoUS6744296 mudaram essa situação, visto que o ângulo de defasagem podeser continuamente regulado por uma tensão independentemente da freqüência.

No entanto os componentes analógicos utilizados em parte noscircuitos precedentes não garantem a geração de defasagens muito precisasexigida por certas aplicações.

Esse é o caso notadamente em aplicações na indústriaautomobilística, como as ignições eletrônicas, ou o comando dosmotores/geradores elétricos sem escovas.

O documento US4788957, por exemplo, propõe portantomelhorar os dispositivos de controle do ponto de ignição dos motores decombustão interna empregando para isso um circuito de defasagem e umdetector de auto-ignição constituídos por um computador.

Um obstáculo para a generalização dos métodos inteiramentedigitais no domínio, ainda que eles sejam muito vantajosos no plano daflexibilidade de implementação e dos custos, em relação aos processosanalógicos, foi a grande potência de cálculo necessária para acompanhar asvariações rápidas dos sinais.

O aparecimento no mercado dos componentes demicrocontroladores multiprocessadores permite suprimir essa restrição, com acondição de que eles sejam programados de modo apropriado.

O documento US5317248 divulga precisamente um modo deprogramar um microcontrolador MC68332 da sociedade MOTOROLA paragerar pulsos de comando, modulados em amplitude, de máquinas elétricaspolifásicas.

O microcontrolador MC68332 possui além disso uma unidadecentral de tratamento, ou CPU (CPU é o acrônimo inglês de CentralProcessing Unit), uma unidade de cálculo dedicada aos fatos temporais, ouTPU (TPU é o acrônimo inglês de Time Processor Unit). A TPU possuicircuitos retardadores programáveis (conhecidos pelo profissional sob ovocábulo inglês "timer") e módulos de modulação de amplitude de pulsosprogramáveis, ditos módulos PWM (PWM é o acrônimo inglês de PulseWidth Modulation).

A TPU gera um sinal de sincronização e pulsos centrados nasfrentes desse sinal.

Os algoritmos descritos no documento US5317248 procuramlimitar os retardos de trânsito e a instabilidade, mas o método utilizado sóparece aplicável no caso em que os sinais gerados só são defasados emrelação a um único sinal de sincronização, proveniente de um só sensor deposição do rotor da máquina.

Ora, é sabido que é preferível que uma máquina elétricapolifásica compreenda um sensor de posição para cada fase a fim de detectarrapidamente as variações de velocidade do rotor.

DESCRIÇÃO GERAL DA INVENÇÃOA presente invenção visa portanto preencher essa lacunafornecendo para isso um processo de geração de sinais binários defasados emrelação a pelo menos um sinal binário de sincronização de um conjunto desinais binários de sincronização. O ângulo de defasagem de controle écontinuamente variável, e os sinais de sincronização têm um mesmo períodovariável.

Esse processo é do tipo daqueles que consistem em elaborar asfrentes ascendentes e descendentes dos sinais defasados calculando para issopelo menos um retardo de comutação de nível a partir de frentes desincronização, ascendentes ou descendentes, do sinal binário de sincronizaçãopelo menos, em função pelo menos do ângulo de defasagem de controle.

O processo de acordo com a invenção é notável pelo fato deque pelo menos uma frente de referência é escolhida entre as frentes desincronização tal que esse retardo de comutação de nível é mínimo.

De preferência, o número dos sinais defasados e o número dossinais de sincronização são iguais a um número de fases predeterminado. Ossinais de sincronização têm vantajosamente uma relação cíclica igual a 0,5 esão defasados entre si de um ângulo de defasagem nominal em graus igual a360° divido por esse número de fases. Uma característica adicional doprocesso de acordo com a invenção consiste então em medir um intervalo detempo compreendido entre duas frentes de sincronização sucessivas, umasendo ascendente e a outra descendente.

O retardo de comutação de nível é calculado para um sinalbinário de sincronização corrente entre os sinais binários de sincronização,25 tendo em vista elaborar a frente correspondente do sinal binário defasadocorrente associado, de preferência pela expressão seguinte:

ΔΤ1 = ΔΤρη * (Aq>ref-cp+180) * Np/360

onde:

- ΔΤρη é o intervalo de tempo medido precedentemente;- φ é o ângulo de fase de controle expresso em grau;

- Acpref é a defasagem φΟ - (pr, expressa em graus, entre umafrente inicial de ângulo de fase inicial φΟ do sinal binário de sincronizaçãocorrente e a frente de referência de ângulo de fase de referência (pr de umsinal binário de sincronização de referência escolhido entre os sinais desincronização;

- Np é igual ao dobro do número de fases.

Tira-se proveito do fato de que um valor inter-frente dointervalo de tempo compreendido entre duas frentes de sincronizaçãosucessivas, resulta de uma contagem com o auxílio de um circuito retardadorprogramável de medição, que tem uma freqüência de incrementação demedição predeterminada, que é associado aos sinais binários desincronização.

Nesse caso, um valor corrente do retardo de comutação denível é calculado para um sinal binário de sincronização corrente entre ossinais binários de sincronização, tendo em vista elaborar a frentecorrespondente do sinal binário defasado corrente associado,preferencialmente pela expressão seguinte:

<formula>formula see original document page 5</formula>

onde:

- VATpn é o valor inter-frente;

- φ é o ângulo de fase de controle expresso em grau;

- Acpref é a defasagem φΟ - (pr, expressa em graus, entre umafrente inicial de ângulo de fase inicial φΟ do sinal binário de sincronizaçãocorrente e a frente de referência de ângulo de fase de referência (pr de umsinal binário de sincronização de referência escolhido entre os sinais bináriosde sincronização;

- Np é igual ao dobro do número de fases.

A esse estágio, o processo de geração de sinais bináriosdefasados de acordo com a invenção compreende muito vantajosamente asseguintes etapas:

- torna-se a freqüência de incrementação corrente de umcircuito retardador programável corrente associado ao sinal binário desincronização corrente igual à freqüência de incrementação de medição;

- associa-se uma linha de saída corrente ao circuito retardadorprogramável corrente;

- carrega-se o valor corrente VATl do retardo de comutaçãono circuito retardador programável corrente;

- configura-se esse circuito retardador programável corrente demaneira que a linha de saída corrente efetue uma primeira transição de umnível alto para um nível baixo, ou então uma segunda transição de um nívelbaixo para um nível alto, quando um contador corrente do retardadorprogramável corrente atinge o valor corrente VÁTl;

15 - gera-se o sinal binário defasado corrente com o auxílio da

linha de saída corrente.

Alternativamente às etapas precedentes, o processo de geraçãode sinais binários defasados de acordo com a invenção compreende tambémvantajosamente em variante as etapas seguintes:

20 - torna-se a freqüência de incrementação corrente de um

circuito retardador programável corrente associado ao sinal binário desincronização corrente igual à freqüência de incrementação de medição;

- carrega-se o valor corrente VATl do retardo de comutaçãono circuito retardador programável corrente;

25 - ativa-se uma interrupção corrente associada ao circuito

retardador programável corrente que se produz a cada vez que o valorcorrente VATl é atingido;

- torna-se a freqüência de contagem corrente de um contadorprogramável corrente de um módulo de modulação de amplitude de pulsosprogramável corrente igual à freqüência de incrementação de mediçãodividida pelo dobro do número de fases;

- associa-se uma linha de saída corrente ao módulo demodulação de amplitude de pulsos programável corrente;

- carrega-se um registro de período corrente e um registro derelação cíclica corrente do módulo de modulação de amplitude de pulsosprogramável corrente respectivamente com o valor inter-frente VATpn e coma metade desse valor;

- configura-se o módulo de modulação de amplitude de pulsosprogramável corrente de modo que a linha de saída corrente sofra umatransição inicial de um nível alto para um nível baixo, e depois uma primeiratransição de um nível baixo para um nível alto quando o contadorprogramável corrente atinge um valor intermediário corrente contido noregistro de relação cíclica corrente, e finalmente uma segunda transição de umnível alto para um nível baixo quando o contador programável corrente atingeum valor final corrente contido no registro de período corrente a cadaacionamento da interrupção corrente;

- gera-se o sinal binário defasado corrente com o auxílio dalinha de saída corrente.

A invenção se refere também a um dispositivo de geração desinais binários defasados de um ângulo de defasagem de controlecontinuamente variável em relação a pelo menos um sinal binário desincronização de um conjunto de sinais binários de sincronização, do tipodaqueles que compreendem um microprocessador ou um microcontroladorque compreende:

- pelo menos uma unidade central de tratamento;

- pelo menos uma memória volátil e/ou pelo menos umamemória não volátil;

- pelo menos um circuito retardador programável;- pelo menos uma porta de entrada.

As memórias desse dispositivo se distinguem do estado datécnica pelo fato de que elas contêm um programa que executa o processo deacordo com a invenção.

Em variante, o dispositivo compreende também de preferênciapelo menos um módulo de modulação de amplitude de pulsos programável.

O dispositivo compreende além disso vantajosamente umainterface série que recebe um sinal representativo do ângulo de fase decontrole. Essa interface assegura de preferência uma ligação com uma redeembarcada de tipo CAN.

Se tirará proveito da utilização do processo e/ou do dispositivode acordo com a invenção no laço de controle de uma máquina elétricapolifásica embarcada em um veículo, notadamente automóvel.

É evidente que a invenção também se refere às seqüências deinstruções executáveis pelo dispositivo descrito acima e que empregam oprocesso exposto precedentemente.

Essas algumas especificações essenciais terão tornadoevidentes para o profissional as vantagens trazidas pelo processo e pelodispositivo de geração de sinais defasados, de acordo com a invenção, emrelação ao estado da técnica anterior.

As especificações detalhadas da invenção são dadas nadescrição que se segue em ligação com os desenhos anexos. Deve ser notadoque esses desenhos não têm nenhum outro objetivo que não seja o de ilustraro texto da descrição e não constituem de nenhuma forma uma limitação do25 alcance da invenção.

BREVE DESCRIÇÃO DOS DESENHOS

A Figura 1 mostra cronogramas de sinais binários desincronização e de sinais binários defasados, no caso em que o número defases é igual a três.A Figura 2 ilustra o princípio da avaliação do valor inter-frenteVATpn com o auxílio de um circuito retardador programável de medição.

As Figuras 3a, 3b e 3c mostram exemplos de defasagem Aíprefentre uma frente inicial de um sinal binário de sincronização corrente e umafrente de referência de um sinal binário de sincronização de referência.

A Figura 4 ilustra os detalhes do processo de acordo com ainvenção em caso de crescimento da freqüência dos sinais de sincronização.

A Figura 5 mostra a programação das frentes dos sinaisdefasados em função do complemento a 180° do ângulo de defasagem decontrole.

A figura 6 mostra a concatenação dos níveis na linha de saídade um circuito retardador programável para gerar um sinal binário defasadoem função do ângulo de defasagem de controle.

As Figuras 7, 8 e 9 ilustram uma variante do processo deacordo com a invenção que emprega um módulo PWM.

A Figura 7 mostra o princípio da geração de um sinal bináriocomo auxílio de um contador programável desse módulo.

A figura 8 mostra o principio da geração de um sinal bináriodefasado em relação a um sinal binário de sincronização.

A Figura 9 ilustra a reconstrução de um sinal binário defasadocorrente a partir de três sinais de sincronização.

As Figuras 10 e 11 mostram a arquitetura de ummicrocontrolador adaptado para a execução do processo de acordo com a invenção.

DESCRIÇÃO DOS MODOS DE REALIZAÇÃOPREFERIDOS DA INVENÇÃO.

O processo de acordo com a invenção permite regenerar apartir de um número N de sinais na entrada, defasados entre si de um ângulode defasagem nominal Φ constante, o mesmo número de sinais queapresentam a mesma defasagem Φ entre si, mas com uma decalagemprogramável φ em relação aos sinais de entrada.

A Figura 1 ilustra o caso em que N = 3. Os sinais de entradaSil5 Si2, Si3 são por exemplo sinais binários de sincronização provenientesdos três sensores da posição do rotor de uma máquina elétrica trifásica. Essessinais Si 1, Si2, Si3 têm a mesma freqüência, apresentam uma relação cíclicade 0,5, e são defasados entre si de Φ = 120°.

Os três sinais binários defasados Sol, So2, So3 têm a mesmafreqüência e a mesma relação cíclica que os sinais de sincronização Si 1, Si2,Si3, eles apresentam entre si uma defasagem Φ = 120°, mas existe umadefasagem φ entre Sil e Sol, Si2 e So2, Si3 e So3.

A regeneração dos sinais decalados se baseia em duas sub-funções combinadas: a reconstrução e a decalagem. Os detalhes dessas duassub-fanções são dados abaixo em ligação com as Figuras 2 a 6 quando aregeneração emprega circuitos retardadores programáveis, e emcomplemento, com as Figuras 7, 8 e 9 quando a regeneração utiliza módulosP WM.

A reconstrução dos sinais binários defasados Sol, So2, So3passa pela medição precisa do período dos sinais binários de sincronizaçãoSi 1, Si2, Si3.

Para fazer isso, levando-se em consideração o fato de que fica-se restrito de preferência a N sinais de entrada que têm uma relação cíclica de0,5, e que são defasados entre si de um ângulo de fase nominal Φ = 360/N,basta medir um intervalo de tempo ΔΤρη entre duas frentes sucessivas,descendente e depois ascendente 1,2; 4,5; 7,6, ou ascendente e depoisdescendente 3,4, por um circuito retardador programável TIMERM do qual afreqüência de incrementação de medição FTIMERM é predeterminada, comoo mostra a Figura 2.

O valor em unidade de tempo do timer do intervalo de tempoΔΤρη, quer dizer o resultado VATpn da contagem pelo timer TIMERM é:

VATpn = ΔΤρη * FTIMER

O período ATtotal dos sinais de sincronização Si 1, Si2, Si3 éentão no instante tn:

ATtotal = Np * ΔΤρη

ou, na unidade de tempo do timer TIMERM:

ATtotal = Np * VATpn

Np sendo o número de frentes por período elétrico dos sinaisSi 1, Si2, Si3, quer dizer Np = 2*N.

Esse valor carregado no registro de um circuito retardadorprogramável associada a cada um dos sinais defasados Sol, So2, So3permitiria de maneira conhecida regenerar pulsos que têm um períodoidêntico àquele dos sinais de sincronização Si 1, Si2, Si3 na entrada.

Mas esse método elementar não é utilizado, pois ele levaria adetalhes de trânsito importantes, e a uma grande instabilidade, que limitariama aplicação do processo a sinais de sincronização Si 1, Si2, Si3 de freqüênciabaixa.

Somente o valor inter-frente VATpn no instante tn é utilizadopara elaborar as frentes ascendentes e descendentes dos sinais bináriosdefasados Sol, So2, So3, levando-se em consideração além disso do valornominal de defasagem φ, assim como é explicado abaixo em ligação com asFiguras 3a, 3b e 3c.

Com o sinal de sincronização Sil é associado um circuitoretardador programável TIMERl que tem as seguintes características:

- o circuito retardador TIMERl é associado a uma linha desaída física OUTPIN1 em modo "output compare" (Quer dizer que o circuitocompara em permanência o valor de sua contagem com um valor dereferência, e em função do resultado executa uma instrução pré-programada);

- o nível da futura transição H->L ou L->H depois de umretardo ΔΤ1 é programado (por convenção H designa um nível lógico alto, e Lum nível lógico baixo, iniciais de "high" e "low" em inglês);

- é possível forçar a transição a qualquer momento antes dofinal do período programado.

A mesma descrição se aplica aos circuitos retardadoresprogramáveis associados aos outros sinais de sincronização Si2, Si3. (Seráconvindo na seqüência que as referências aos sinais Sil ou Sol, se aplicam aum sinal binário de sincronização "corrente", ou um sinal binário defasado"corrente", quer dizer, respectivamente, um qualquer dos sinais binários desincronização Sil, Si2, Si3, ou dos sinais binários defasados Sol, So2, So3).

Essa configuração permite evitar a utilização das interrupçõese portanto otimiza a carga CPU, pois as transições de níveis em TIMERlserão geridas pelo componente no final do período programado.

Alternativamente, de acordo com as necessidades, o circuitoretardador programável TIMERl é configurado em modo "interrupção".

Nesse último modo de funcionamento, a interrupção associadaao TIMERl chama uma rotina de interrupção depois de um retardo ΔΤ1: atransição de nível H->L ou L->H é feita então de um modo direto por acessoao registro de estado da linha de saída OUTPIN1 associada a TIMERl. Oacesso direto a OUTPIN1 é possível a qualquer momento para forçar o níveldesejado.

O modo de funcionamento do timer corrente TIMERl tendosido programado, configura-se sua base de tempo de tal modo para que afreqüência de incrementação corrente FTIMER1 seja igual à freqüência deincrementação de medição FTIMERM do timer TIMERM utilizado para amedição do período dos sinais Sil, Si2, Si3.

A geração do sinal binário defasado Sol passa pelas seguintesetapas:

- adquire-se o valor inter-frente ΥΔΤρη, no instante tn;- considera-se uma escala de O0 a 360° que representa o retardoφ' entre Sil e o sinal a criar Sol tal que φ' = 180° - φ;

- para cada frente 1-7 de Sil, Si2, Si3 calcula-se VAT1, o valora carregar em TIMERl para criar um retardo ΔΤ1 em função de ΔΤρη e doretardo φ';

- com o auxílio de macro-instruções CLEAR NEXT T1 ouSETNEXTTl, configura-se o timer TIMERl para uma transição de umnível alto para um nível baixo, ou para uma transição de um nível baixo paraum nível alto respectivamente.

A transição se produz quando o contador TIMERl atinge ovalor corrente VATl carregado em seu registro de comparação. O valorcorrente VATl corresponde ao retardo ΔΤ1 a produzir em relação à frente dereferência e Acpref é a diferença de ângulo de fase entre a frente inicial 5 deângulo de fase inicial φ0 e as frentes de referência 4, 5, 7 de ângulo dereferência cpr.

O valor corrente VATl do retardo ATl é calculado do seguintemodo:

Acpref = cp0 - cpr

φ' = 180-φφ" = φ' - AcprefVATl = VATpn * ((φ" * Np) / 360)

As figuras 3a, 3b e 3c mostram um exemplo de cálculo de trêsvalores de Acpref para três faixas de valores de φ' (A frente inicial para o sinal20 Sil é tomada a epO = 0).

Em cada caso em questão, a frente de referência 4, 5, 7escolhida entre as frentes 1-7 do conjunto de sinais de sincronização Sil, Si2,Si3 precedentes a frente a reconstruir 8 do sinal binário defasado Sol é afrente mais próxima 4, 5, 7 da transição a obter 8, quer dizer aquela para a25 qual o retardo de comutação de nível VATl é mínimo.A figura 3a mostra que para O0 < φ' < 30°, a frente dereferência 4 é tomada na frente descendente 4 de Si2. Nesse caso:

Aref= 0 - (-60) = 60° eVATl = (VATpn * (φ' + 60))/60

A Fig. 3b mostra que para 90° > φ' > 30° a frente de referênciae a frente inicial 5 são confundidas com a frente ascendente 5 de Sil. Nessecaso:

Aref= 0 e VATl - (VATpn * <p')/60

A Fig. 3c mostra que para 150° > φ' > 90° a frente dereferência 7 é tomada na frente descendente de Si3. Nesse caso:

Aref = 0 - 60 = -60° eVATl = (VATpn * (φ' - 60))/60

De maneira geral, as frentes de referência 4, 5, 7 sãoescolhidas em função deq>' de modo a que se tenha o mínimo de retardo entreo instante tn em que a medição ATpn é disponível e o aparecimento da frenteprogramadas na linha de saída OUTPIN1.

Quando a freqüência dos sinais Si 1, Si2, Si3 na entradaaumenta, o período ATpn medido decresce, a frente 9 seguinte de Sil, Si2 ouSi3 pode então cair antes da frente 10 prevista no instante Tp e antes do fimdo retardo VATl já programado como o mostra a Figura 4.

Em todos os casos, qualquer transição programada a uminstante ATpn é sistematicamente forçada no instante ATpn+1.

A figura 4 mostra bem que a frente ascendente 9 de Silsobreveio no instante tn+3 antes do instante Tp previsto e antes do fim doretardo VATln medido no instante tn+3 e programado no timer TIMERl. Amacro-instrução FORCE_TIMERl permite forçar a transição 11 jáprogramada no instante tn antes de recalcular o novo valor VATln+3 quelevará em consideração o novo valor da freqüência.

A Figura 5 detalha as etapas, de acordo com a invenção, daconstrução do sinal Sol em cada frente de Sil, Si2 e Si3 em função de φ'.

Por convenção, nessa figura, notadamente nos cronogramasestabelecidos no caso em que o ângulo de defasagem φ' está compreendidoentre 0o e 30°, uma frente programada é simbolizada por um vetor 12, 13, sualigação à frente de referência 14, 15 é simbolizada por um outro vetor 16, 17cuja origem é marcada por um ponto, e sua latitude de variação é representadapor uma flecha dupla em traço espesso 18, 19.

A concatenação dos níveis permite a obtenção de um sinal Solimagem de Sil decalado de φ como o mostra a Figura 6 (A convenção derepresentação das frentes é a mesma que na Figura 5).

O processo de acordo com a invenção aplicado a Si 1, Si2 e Si3para obter Sol é utilizado para a geração dos dois sinais So2 e So3:

- Si2, Si3 e Si1 são respectivamente utilizados para regenerarSo2;

- S13 e Sil e Si2 são respectivamente utilizados para regenerarSo3.

De acordo com uma variante do processo de acordo com ainvenção, a sub-função de reconstrução dos sinais binários defasados Sol,So2 e So3 é assegurada por módulos PWM no lugar de sê-lo unicamente pelaprogramação de circuitos retardadores programáveis TIMER 1.

Nos parágrafos que se seguem, são descritas as etapas pelasquais passa a reconstrução do sinal Sol fazendo-se referência às Figuras 7, 8 e9, (as mesmas etapas serão adotadas para gerar So2 e So3):

- configura-se o periférico PWM para que ele gere um sinalSpwml tal como representado esquematicamente na Figura 7, com uma frentede partida 20 descendente;

- a base de tempo para o contador programável internoTIMERPWMl do módulo PWM é configurada de maneira que:

FPWM = FTIMERM / NpFPWM sendo a freqüência de contagem em Hz do contadorTIMERpwml e FTIMERM sendo a freqüência de incrementação de mediçãoem Hz do circuito retardador de medição TIMERM utilizado para a mediçãodo intervalo de tempo ΔΤρη;

- o contador TIMERPWMl conta de 0 até o valorintermediário VDUTYpwml programado no registro da relação cíclicaREGDUTYpwm 1, e quando ele atinge esse valor, o sinal Spwml muda deestado produzindo assim uma frente ascendente 21;

- quando o contador atinge o valor final VPERpwmlprogramado no registro de configuração do período REGPERpwm 1, o sinalSpwml muda de novo de estado produzindo assim uma frente descendente22;

- adquire-se VATpn, no instante tn, o último valor inter-frentedisponível em cada frente dos sinais Si 1, Si2 ou Si3, reconfigura-se osregistros do módulo PWM tal que:

REGPERpwml = VATpnREGDUTYpwml = VATpn/2

Como o mostra a Figura 8, o resultado é um sinal Spwml queapresenta o mesmo período PERpwm 1, e a mesma relação cíclica que Si 1,mas que é defasado de um ângulo cpinit que depende do instante 23 deativação do módulo PWM.

A sub-função de reconstrução de Sol sendo realizada com oauxílio do módulo PWM nessa variante, a determinação da decalagem dosinal Spwml é efetuada como no processo de base.

Para cada frente de Si 1, Si2 e Si3, calcula-se o valor correnteVATl = VATpn * ((φ" * Np) / 360) que é carregado no registro do circuitoretardador TIMERl para criar um retardo de comutação de nível ATl emfunção do intervalo de tempo VATpn e do anulo de defasagem de controle φ.

A interrupção INTl associada ao timer TIMERl, que seproduz a cada vez que a contagem atinge o valor VATl carregado em seuregistro de comparação, aciona a solicitação da rotina de reconstrução pelomódulo PWM5 que:

- desativa a interrupção INTl associada ao TIMERl;

- remete a 0 o valor do contador TIMERpwm 1;

- gera um período PERpwml do sinal binário defasado Sol;

- libera a interrupção INTl para uma futura ativação.

A Figura 9 mostra bem a seqüência das operações efetuadaspara regenerar o sinal binário Sil reconstruindo e decalando para isso o sinalSpwm 1.

No final do valor corrente VATl do retardo de comutação ΔΤ1calculado a partir da frente de referência 23 apropriada escolhida em Si3, ocircuito retardador TIMERl associada a Sil pára 24. A interrupção INTlgerada por esse fato aciona no mesmo instante 25 a reconstrução do sinalSpwm 1.

O processo de acordo com a invenção foi implementado emum alvo microcontrolador 16 bits MC9S12DG128 fabricado pela sociedadeMOTOROLA.

Trata-se de um componente 26 do qual a arquitetura geral érepresentada nas Figuras IOe 11. Ele compreende:

- uma unidade central de tratamento 27, da qual a freqüênciado relógio interno Fbus do bus interno é de preferência de 20 MHz;

- uma memória não volátil 28 de tipo "flash", de preferênciade 128 K octetos;

- uma memória RAM 29, que tem de preferência umacapacidade de 8 K octetos (RAM é o acrônimo inglês de "Random AccessMemory", quer dizer "Memória de Acesso Aleatório");

- uma capacidade I/O 30, da qual as entradas são suscetíveis deacionar interrupções em frentes ascendente ou descendente, ou nas duas deacordo com a configuração das mesmas (I/O designa Entradas/Saídas,Input/Output em inglês);

- um periférico ECT 31 (ECT é o acrônimo inglês de"Enhanced Capture Timer", quer dizer "Contador de Aquisição Otimizado");

-um periférico PWM 32;

- uma interface CAN 33 (CAN é o acrônimo inglês de"Controller Area Network", quer dizer "Rede Local de Controladores");

- uma interface JTAG (JTAG é o acrônimo inglês de "JoinTest Action Group", quer dizer "Grupo de Ação para os Testes Comum")para a programação e a depuração de erros de programação de acordo com opadrão IEEEl 149.1.

No processo de acordo com a invenção de base, como em suavariante, a determinação do valor inter-frente VATpn é assegurada por um de-contador 34 auxiliar MDCl (MÓDULOS DOWN-COU NTER) disponível nomódulo ECT e utilizado em associação com as entradas de Sil, Si2 e Si3.

Para isso, configura-se o pré-divisor associado a MDCl parater uma freqüência de de-contagem FprédMDCl igual àquela FpréPCl docontador principal do módulo ECT 31.

Em cada frente ascendente ou descendente de Si 1, Si2 ou Si3,uma interrupção é gerada. A diferença entre o valor máximo OxFFFF e o valorinstantâneo do de-contador MDCl é salvo em uma variável VATpn antes derecolocar o de-contador MDCl de novo em OxFFFF.

A implementação das etapas seguintes do processo de acordocom a invenção em sua versão de base, repousa na utilização do contadorprincipal PCl em 16 bits do periférico ECT, e em um pré-divisor a montantepara a configuração da freqüência de incrementação derivado da freqüênciarelógio.

Os três canais Ch3, Ch4 e Ch5 35, 36, 37 do contador principalPCl são utilizados para a reconstrução respectiva dos sinais Sol, So2 e So3.A configuração seguinte é adotada:

- o pré-divisor de PCl é configurado para ter em sua saída umafreqüência FprédPCl = Fbus/16, ou seja de preferência 1.25 MHz;

- Ch3, Ch4 e Ch5 são configurados em modo "outputcompare" com interrupções desativadas;

- a macro-instrução CLEAR_NEXT_OUTPUT_Tn configurauma futura transição descendentes na saída (n);

- a macro-instrução SETJSIEXTJDUTPUTTn configura umafutura transição ascendente na saída (n);

- a macro-instrução FORCE COMPARE Tn é utilizada paraforçar uma transição assíncrona ascendente ou descendente em uma saída (n)antes do término do período inicialmente programado.

Em cada frente ascendente ou descendente de Si 1, Si2 ou Si3uma interrupção é gerada. O sinal na origem da interrupção (Sin entre Si 1, Si2e Si3) e a natureza da transição (ascendente ou descendente) sendoidentificados pela leitura do estado das entradas associadas, calcula-se emfunção do valor nominal de decalagem φ o valor VATn como descritoprecedentemente.

Em função de Sin e da natureza da transição, o valor VATn éatribuído ao registro TCn correspondente.

O valor nominal de decalagem é de preferência enviado via obus CAN 38 para a interface dedicada 33 do microcontrolador 26. Aaplicação recebe uma informação em 16 bits compreendida entre 0o e 360°que corresponde à variável φ' e aplica uma decalagem real φ compreendidaentre-180° e 180°.

A implementação da variante do processo de acordo com ainvenção que emprega o periférico PWM 32 do microcontrolador 26 érealizada pela programação sem dificuldade especial dos algoritmoscorrespondentes em três 39, 40, 41 dos oito canais PWM disponíveis.O processo e o dispositivo descritos acima são utilizadosnotadamente para a geração dos sinais de comando de uma máquina elétricapolifásica reversível, dita "alternador-motor de arranque" para veículoautomóvel de motor térmico.

Um outro domínio de utilização, onde a diminuição dostempos de trânsito e da instabilidade que resulta do processo e do dispositivode acordo com a invenção constitui uma vantagem, é naturalmente aquele dasignições eletrônicas que necessitam a geração de pulsos de ignição seguindopara isso uma curva de retardo na ignição de maneira ainda mais precisaquanto mais rápida for a subida em regime do motor.

A implementação do processo de acordo com a invenção emum tipo especial de microcontrolador 26, se limitando para isso a três sinaisSi 1, Si2, Si3, só é dada a título de exemplo. O profissional levará semdificuldades os algoritmos descritos para outros componentes programáveistais como microprocessadores associados a memórias, ou FPGA (FPGA é oacrônimo inglês de "Field Programmable Gate Array" quer dizer de "Rede dePortas Programáveis Pré-difundida") para um número qualquer de fases.

Como é evidente, a invenção não se limita somente aos modosde execução preferenciais descritos acima. Ela engloba ao contrário todas asvariantes possíveis de realização dentro do limite do objeto das reivindicaçõesabaixo.

Claims (12)

1. Processo de geração de sinais binários defasados (Sol, So2,So3) de um ângulo de defasagem de controle (φ) continuamente variável emrelação a pelo menos um sinal binário de sincronização de um conjunto desinais binários de sincronização (Sil, Si2, Si3) que têm um mesmo período(ATtotal) variável, do tipo daqueles que consistem em elaborar as frentesascendentes (8) e descendentes (12) dos ditos sinais defasados (Sol, So2,So3) calculando para isso pelo menos um retardo de comutação de nível(ΔΤ1) a partir de frentes de sincronização, ascendentes (2, 3, 5, 6) oudescendentes (1, 4, 7), do dito sinal binário de sincronização (Sil, Si2, Si3)pelo menos, em função pelo menos do dito ângulo de defasagem de controle(φ), caracterizado pelo fato de que pelo menos uma frente de referência (4, 5,-7) é escolhida entre as ditas frentes de sincronização (1-7) tal que o ditoretardo (ΔΤ1) é mínimo.

2. Processo de geração de sinais binários defasados (Sol, So2,So3) de acordo com a reivindicação 1, caracterizado pelo fato de que onúmero dos ditos sinais defasados (Sol, So2, So3) e o número dos ditos sinaisde sincronização (Sil, Si2, Si3) sendo iguais a um número de fasespredeterminado, e os ditos sinais de sincronização (Sil, Si2, Si3) tendo umarelação cíclica igual a 0,5 e sendo defasados entre si de um ângulo dedefasagem nominal (Φ) em graus igual a 360° divido pelo dito número defases, mede-se um intervalo de tempo (VATpn) compreendido entre duasditas frentes de sincronização (1-7) sucessivas, uma sendo ascendente e aoutra descendente.

3. Processo de geração de sinais binários defasados (Sol, So2,So3) de acordo com a reivindicação 2, caracterizado pelo fato de que o ditoretardo (ATl) é calculado para um sinal binário de sincronização corrente(Sil) entre os ditos sinais binários de sincronização (Sil, Si2, Si3) tendo emvista elaborar a frente (8, 12) correspondente do sinal binário defasadocorrente (Sol) associado, de preferência pela expressão seguinte:ΔΤ1 = ΔΤρη * (Acpref-cp+180) * Np/360onde:- ΔΤρη é o dito intervalo de tempo;- φ é o dito ângulo de fase de controle compreendido entre-180° e+180°;- Acpref é a defasagem cpO - cpr, expressa em graus, entre umafrente inicial (5) de ângulo de fase inicial cpO do dito sinal binário desincronização corrente (Sil) e a dita frente de referência (4, 5, 7) de ângulo defase de referência (pr de um sinal binário de sincronização de referênciaescolhido entre os sinais de sincronização (Sil, Si2, Si3);- Np é igual ao dobro do dito número de fases.

4. Processo de geração de sinais binários defasados (Sol, So2,So3) de acordo com a reivindicação 2, caracterizado pelo fato de que umvalor inter-frente (VATpn) do dito intervalo de tempo (ΔΤρη) resulta de umacontagem com o auxílio de um circuito retardador programável de medição(TIMERM, 34) associado aos ditos sinais binários de sincronização (Sil, Si2,Si3) que têm uma freqüência de incrementação de medição (FTIMERM)predeterminada.

5. Processo de geração de sinais binários defasados (Sol, So2,So3) de acordo com a reivindicação 4, caracterizado pelo fato de que umvalor corrente (VATl) do dito retardo (ΔΤ1) é calculado para um sinal bináriode sincronização corrente (Sil) entre os ditos sinais binários de sincronização(Sil, Si2, Si3) tendo em vista elaborar a frente correspondente (8, 12) do sinalbinário defasado corrente (Sol) associado pela expressão seguinte:νΔΤΙ = νΔΤρη * (Acpref-cp+180) * Np/360onde:- νΔΤρη é o dito valor inter-frente;- φ é o ângulo de fase de controle compreendido entre -180° e+180°;- Acpref é a defasagem φ0 - cpr, expressa em graus, entre umafrente inicial (5) de ângulo de fase inicial φ0 do dito sinal binário desincronização corrente (Sil) e a dita frente de referência (4, 5, 7) de ângulo defase de referência cpr de um sinal binário de sincronização de referênciaescolhido entre os ditos sinais binários de sincronização (Sil, Si2, Si3);- Np é igual ao dobro do dito número de fases.

6. Processo de geração de sinais binários defasados (Sol, So2,So3) de acordo com a reivindicação 5, caracterizado pelo fato de que elecompreende as seguintes etapas:- torna-se a freqüência de incrementação corrente (FTIMER1)de um circuito retardador programável corrente (TIMER1, 35, 36, 37)associado ao dito sinal binário de sincronização corrente (Sil) igual à ditafreqüência de incrementação de medição (FTIMERM);- associa-se uma linha de saída corrente (OUTPIN1) ao ditocircuito retardador programável corrente (TIMER1, 35, 36, 37);- carrega-se o valor corrente (VATl) do dito retardo (ΔΤ1) nodito circuito retardador programável corrente (TIMER1, 35, 36, 37);- configura-se o dito circuito retardador programável corrente(TIMER1, 35, 36, 37) de maneira que a dita linha de saída corrente(OUTPIN1) efetue uma primeira transição de um nível alto para um nívelbaixo, ou então uma segunda transição de um nível baixo para um nível alto,quando um contador corrente do dito retardador programável corrente(TIMER1, 35, 36, 37) atinge o dito valor corrente (VATl);- gera-se o dito sinal binário defasado corrente (Sol) com oauxílio da dita linha de saída corrente (OUTPIN1).

7. Processo de geração de sinais binários defasados (Sol, So2,So3) de acordo com a reivindicação 5, caracterizado pelo fato de que elecompreende as etapas seguintes:- torna-se a freqüência de incrementação corrente (FTIMER1)de um circuito retardador programável corrente (TIMER1, 35, 36, 37)associado ao dito sinal binário de sincronização corrente (Sil) igual à ditafreqüência de incrementação de medição (FTIMERM);- carrega-se o valor corrente (VATl) do dito retardo (ΔΤ1) nodito circuito retardador programável corrente (TIMER1, 35, 36, 37);- ativa-se uma interrupção corrente (INTTl) associada ao ditocircuito retardador programável corrente (TIMER1, 35, 36, 37) que se produza cada vez que o dito valor corrente (VATl) é atingido;- torna-se a freqüência de contagem corrente (FPWM) de umcontador programável corrente (TIMERPWM1) de um módulo de modulaçãode amplitude de pulsos programável corrente (PWM1, 39, 40, 41) igual à ditafreqüência de incrementação de medição (FTIMERM) dividida pelo dobro dodito número de fases;- associa-se uma linha de saída corrente (Spwml) ao ditomódulo de modulação de amplitude de pulsos programável corrente (PWM1,-39, 40,41);- carrega-se um registro de período corrente (REGPERpwml)e um registro de relação cíclica corrente (REGDUTYpwml) do dito módulode modulação de amplitude de pulsos programável corrente (PWM1, 39, 40,-41) respectivamente com o dito valor inter-frente (VATpn) e com a metade dodito valor inter-frente (VATpn);- configura-se o dito módulo de modulação de amplitude depulsos programável corrente (PWM1, 39, 40, 41) de modo que a dita linha desaída corrente (Spwml) sofra uma transição inicial de um nível alto para umnível baixo, e depois uma primeira transição de um nível baixo para um nívelalto quando o dito contador programável corrente (TIMERPWM1) atinge umvalor intermediário corrente (VDUTYpwml) contido no registro de relaçãocíclica corrente (REGDUTYpwml), e finalmente uma segunda transição deum nível alto para um nível baixo quando o dito contador programávelcorrente (TIMERPWM1) atinge um valor final corrente (VPERpwml)contido no dito registro de período corrente (REGPERpwml) a cadaacionamento da dita interrupção corrente (INTT1);- gera-se o dito sinal binário defasado corrente (Sol) com oauxílio da dita linha de saída corrente (Spwml).

8. Dispositivo de geração de sinais binários defasados (Sol,So2, So3) de um ângulo de defasagem de controle (φ) continuamente variávelem relação a pelo menos um sinal binário de sincronização de um conjunto desinais binários de sincronização (Sil, Si2, Si3), do tipo daqueles quecompreendem um microprocessador ou um microcontrolador (26) quecompreende:- pelo menos uma unidade central de tratamento (27);- pelo menos uma memória volátil (29) e/ou pelo menos umamemória não volátil (28);- pelo menos um circuito retardador programável (34, 35, 36, 37);- pelo menos uma porta de entrada (30);caracterizado pelo fato de que as ditas memórias (28, 29)contêm um programa que executa o processo de acordo com uma qualquerdas reivindicações 1 a 7 precedentes.

9. Dispositivo de geração de sinais binários defasados (Sol,So2, So3) de acordo com a reivindicação 8, caracterizado pelo fato de que elecompreende além disso pelo menos um módulo de modulação de amplitudede pulsos programável (39, 40, 41).

10. Dispositivo de geração de sinais binários defasados (Sol,So2, So3) de acordo com uma qualquer das reivindicações 8 ou 9,caracterizado pelo fato de que ele compreende além disso uma interface série(33) que recebe um sinal representativo do dito ângulo de fase de controle (φ),a dita interface (33) assegurando de preferência uma ligação com uma redeembarcada (38) de tipo CAN.

11. Utilização de um processo e/ou de um dispositivo, oprocesso sendo de acordo com uma qualquer das reivindicações 1 a 7precedentes e o dispositivo sendo de acordo com uma qualquer dasreivindicações 8 a 10 caracterizada pelo fato de que é no laço de controle deuma máquina elétrica polifásica embarcada em um veículo, notadamenteautomóvel.

12. Seqüências de instruções executáveis por um dispositivode acordo com uma qualquer das reivindicações 8 a 10 caracterizadas pelofato de que empregam o processo de acordo com uma qualquer dasreivindicações 1 a 7.