JP2002372572A - 半導体デバイスが出力する信号の変化点検出方法、半導体デバイス試験方法、半導体デバイス試験装置、時間測定装置 - Google Patents

Abstract

(57)【要約】 【課題】 基準クロックに同期してデータを出力する形
式の半導体デバイスにおいて、基準クロックの前縁と各
データの前縁との間の時間差及び基準クロックの後縁と
各データの後縁までの時間差が標準の範囲に入っている
か否かを短時間に試験する試験法方と試験装置を提供す
る。 【解決手段】 各テストサイクル毎に高速パルスを発生
させ、この高速パルスを計数してテストサイクル内の時
間を計測し、この時間の計測によりデバイス出力ＤＯＵ
Ｔの立上りまでの時間及び立下りまでの時間を測定し、
測定した時間から基準クロックの前縁と各データの前縁
までの時間差及び基準クロックの後縁と各データの後縁
までの時間差をそれぞれ求め、各時間差が標準の範囲に
入っているか否かにより良否を判定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は高速で書き込み、
及び読み出しが可能な半導体デバイスを試験する場合に
用いて好適な半導体デバイスが出力する信号の変化点検
出方法、半導体デバイス試験方法及びこの試験方法を用
いて動作する半導体デバイス試験装置に関する。

【０００２】

【従来の技術】半導体で構成されるメモリの品種の中に
はクロックと共にデータを入力し、クロックに同期して
半導体デバイスへデータを書き込み、クロックと共にク
ロックに同期したデータが半導体デバイスから出力さ
れ、このクロックのタイミングを利用して他のデバイス
にデータの受渡しを行うメモリが存在する。図１２にこ
の種のメモリの読み出し時の様子を示す。図１２Ａに示
すＤＡ、ＤＢ、ＤＣ…は半導体デバイスから出力される
データ（ある１つのピンから出力されたデータ）を示
す。ＴＤ１、ＴＤ２…は各テストサイクルを示す。図１
２Ｂに示すＤＱＳはメモリから出力されるクロックを示
す。データＤＡ、ＤＢ、ＤＣ…はこのクロックＤＱＳに
同期して半導体デバイスから出力される。このクロック
は実用されている状態では他のデバイスにデータＤＡ、
ＤＢ、ＤＣ…を受け渡す際の同期信号（データストロー
ブ）として利用される。

【０００３】この種の半導体デバイスを試験する場合の
試験項目の一つに、各クロックＤＱＳ（以下このクロッ
クを基準クロックと称す）の前縁又は後縁のタイミング
から、データの変化点までの時間差（位相差）ｄＩ１、
ｄＩ２、ｄＩ３…が例えば極力短い程応答が速く優れた
特性を持つデバイスとして評価される。また、基準クロ
ックＤＱＳの前縁からデータＤＱの後縁までの時間ｄＪ
１及びｄＪ２が長い程データの持続性が良いデバイスと
評価される。これらの時間の長短によって被試験半導体
デバイスのグレードが決定される。

【０００４】被試験半導体デバイスから出力される基準
クロックＤＱＳは実用されている状態ではクロック源で
生成されたクロックが半導体デバイスに印加され、この
クロックが半導体デバイスの内部の回路に配給され、こ
のクロックに同期してデータが出力される。従って、試
験装置で試験を行う場合にも試験装置側から被試験半導
体デバイスにクロックを印加し、そのクロックが被試験
半導体デバイスの内部を通り、データと共にデータ受渡
しのための基準クロックとして出力される。従って、こ
の基準クロックの一般的には前縁又は後縁のタイミング
を測定し、この計測した前縁又は後縁のタイミングから
データＤＡ、ＤＢ、ＤＣ…の変化点までの時間ｄＩ１、
ｄＩ２、ｄＩ３…又はｄＪ１、ｄＪ２…を測定すること
になる。

【０００５】上述したように半導体デバイスから出力さ
れる基準クロックは各半導体デバイスＡ、Ｂ、Ｃ（特に
図示しない）の内部を通過して出力されるため、その発
生タイミングは図１３に示すように各半導体デバイスの
Ａ、Ｂ、Ｃ毎に基準クロックＤＱＳ１、ＤＱＳ２、ＤＱ
Ｓ３…の位相に差が発生する現象が見られる。さらに位
相の差は各半導体デバイスＡ、Ｂ、Ｃの違いによるもの
に加えて、半導体デバイスＡ、Ｂ、Ｃの内部でもアクセ
スするメモリのアドレスの違い、時間の経過（熱的な変
化）に従って変動するいわゆるジッタＪが発生する現象
も見られる。

【０００６】従って、基準クロックＤＱＳの前縁のタイ
ミング又は後縁のタイミングからデータＤＡ、ＤＢ、Ｄ
Ｃ…の変化点までの時間ｄＩ１、ｄＩ２、ｄＩ３…又は
ｄＪ１、ｄＪ２…を測定するためには、先ず各半導体デ
バイスＡ、Ｂ、Ｃから出力される基準クロックＤＱＳの
前縁のタイミング又は後縁のタイミングが既知の値とし
て与えられなければならない。基準クロックＤＱＳの発
生タイミングを既知の値として取得するには予め試験に
使用する全ての試験パターン（全てのテストサイクル）
を順次被試験デバイスに印加し、その各試験パターンの
読み出し時に発生する基準クロックＤＱＳの発生タイミ
ングを測定し、その測定値を予めメモリ等に記憶させ、
全てのテストサイクルに渡って基準クロックＤＱＳの発
生タイミングのデータを取得した状態で実際の試験を行
う方法が考えられる。

【０００７】実際の試験ではメモリに記憶した基準クロ
ックＤＱＳの発生タイミングを各テストサイクル毎に読
み出し、その読み出された基準クロックＤＱＳの発生タ
イミングから各データの前縁のタイミング又は後縁のタ
イミングとの位相差を測定し、データＤＱの前縁側のタ
イミングを試験する場合はこの位相差が所定の値を越え
なければ良と判定し、位相差が所定の時間を越えた場合
を不良と判定し、データＤＱの後縁側の持続時間を試験
する場合はデータの後縁までの位相差が所定の時間以上
継続したかを判定すればよい。

【０００８】

【発明が解決しようとする課題】上述したように、基準
クロックＤＱＳの発生タイミングを全てのテストサイク
ル毎に測定し、その測定値を取得した状態で実際の試験
を行おうとすると、実質的に試験に要する時間は通常の
倍の時間を必要とし、試験に要する時間が長くなってし
まう欠点がある。また、図１３で説明したように、基準
クロックＤＱＳの発生タイミングにはジッタＪを含むも
のとなるため、一度全てのテストサイクルに渡ってその
発生タイミングを測定したとしても、その測定値の信頼
性は低い。従って、その測定値を利用して行う試験の精
度も信頼性が低いものとなる。

【０００９】また、半導体デバイス試験装置では被試験
半導体デバイスが出力するデータＤＱの変化点及び基準
クロックＤＱＳの変化点を検出するには従来は各テスト
サイクル毎に被試験半導体デバイスが出力するデータＤ
Ｑ及び基準クロックＤＱＳがＨ論理であるかＬ論理であ
るかを読み込むためのストローブパルスの位相を少しず
つずらし、ストローブパルスの印加タイミングをずらし
たことにより打ち抜く論理の値がＬ論理からＨ論理に又
はＨ論理からＬ論理に変化したストローブパルスの印加
タイミングで検出している。この検出方法をストローブ
サーチと呼んでいる。このストローブサーチ方法により
各テストサイクルで出力されるデータＤＱの変化点及び
基準クロックＤＱＳの変化点を検出するには同一のテス
トパターンを実行しながら、多くの数のテストサイクル
を繰返し、その間ストローブパルスの印加タイミングを
少しずつずらす操作を行うため、１つの変化を検出する
だけでも長い時間を必要とする欠点がある。

【００１０】この発明の目的は１テストサイクルの実行
中に被試験半導体デバイスが出力するデータ及び基準ク
ロックの変化点を検出することができる半導体デバイス
が出力する信号の変化点検出方法と、この変化点検出方
法を利用した半導体デバイス試験方法、半導体デバイス
試験装置、この半導体デバイス試験装置に用いる時間測
定装置を提案しようとするものである。

【００１１】

【課題を解決するための手段】この発明の請求項１で
は、所定の周期のテストサイクルでテストパターンの書
き込み、読み出しを実行し、読み出し時に被試験半導体
デバイスから出力される信号の変化点のタイミングを検
出する半導体デバイスが出力する信号の変化点検出方法
において、各テストサイクルに定めた基準位相位置から
クロックの計数を開始し、半導体デバイスが出力する信
号の論理値が変化したタイミングでクロックの計数動作
を停止させ、このクロックの計数値により基準位相位置
から被試験半導体デバイスが出力する信号変化点までの
時間を測定する半導体デバイスが出力する信号の変化点
検出方法を提案する。

【００１２】この発明の請求項２では、自己が発生する
基準クロックの位相を基準に各データの位相が所定の位
相差の範囲に入っているか否かを試験する半導体デバイ
ス試験方法において、各テストサイクル毎に各テストサ
イクルの基準位相位置から基準クロックの前縁及び後縁
までの時間及び各データの前縁及び後縁までの時間をそ
れぞれ測定し、基準クロックの前縁と各データの前縁と
の時間差及び基準クロックの後縁と各データの後縁との
時間差をそれぞれ各テストサイクル毎に算出し、その算
出された各時間差が予め定められた時間差の範囲内であ
るか否かにより良否を判定する半導体デバイス試験方法
を提案する。

【００１３】この発明の請求項３では、各テストサイク
ル毎に各テストサイクルの基準位相位置から被試験半導
体デバイスが出力する基準クロックの前縁及び後縁まで
の時間を測定する第１時間測定装置と、各テストサイク
ル毎に各テストサイクルの基準位相位置から被試験半導
体デバイスが出力するデータの前縁及び後縁までの時間
を計測する第２時間測定装置と、第１時間測定装置で測
定した基準位相位置から基準クロックの前縁又は後縁ま
での時間と第２時間測定装置で測定した基準位相位置か
らデータの前縁又は後縁までの時間から、基準クロック
の前縁からデータの前縁までの時間差又は基準クロック
の後縁からデータの後縁までの時間差を算出する時間差
算出手段と、この時間差算出手段で算出した時間差と標
準値とを比較し、良否を判定する良否判定手段とによっ
て構成した半導体デバイス試験装置を提案する。

【００１４】この発明の請求項４では、互に周期が同一
で、この周期の範囲内を等分に分割する位相に位相差が
与えられた複数のパルス列を生成する多相パルス発生器
と、この多相パルス発生器が出力する複数のパルス列の
それぞれを計数する複数のカウンタと、この複数のカウ
ンタの計数値を集計し、入力されたパルスの総数を算出
する加算器と、被試験半導体デバイスが出力する信号の
論理値が判定することを検出してカウンタの計数動作を
停止させる制御手段と、によって構成した時間測定装置
を提案する。

【００１５】この発明の請求項５では、互に周期が同一
で、この周期の範囲内を等分に分割する位相に位相差が
与えられた複数のパルス列を生成する多相パルス発生器
と、この多相パルス発生器が生成する多相パルスの或る
１相を基準位相のパルス列と定め、このパルス列のパル
スが入力される個数を計数するカウンタと、基準位相の
パルス列と、他の各パルス列のパルスが入力されたこと
を各相毎に記憶し、基準位相のパルス列のパルスが入力
されることにより記憶をリセットされる複数の記憶器
と、この複数の記憶器の記憶を数値化し、多相パルスの
入力個数を算出する加算器と、カウンタの計数値に多相
パルスの相数を乗算した値と加算器の加算値を加えた値
を入力されたパルスの総数として出力する演算手段と、
によって構成した時間測定装置を提案する。作用この発
明による半導体デバイスが出力する信号の変化点検出方
法によれば１回のテストサイクルの時間の範囲内で半導
体デバイスが出力する信号の前縁又は後縁のタイミング
を検出することができる。従って、テストサイクルを２
回実行すれば半導体デバイスが出力する信号の前縁と後
縁のタイミング（基準位相から変化点までの時間）を測
定することができる。この結果従来と比較して極めて短
時間に半導体デバイスが出力する信号の変化点のタイミ
ングを測定することができる。

【００１６】更に、この発明の半導体デバイス試験方法
及び半導体デバイス試験装置によれば被試験半導体デバ
イスが出力する基準クロックの前縁と後縁及びデータの
前縁と後縁の各タイミング（基準位相位置からの時間）
を短時間に測定し、その測定したタイミングにより、基
準クロックの前縁とデータの前縁までの時間差及び基準
クロックの後縁とデータの後縁までの時間差を算出し、
この算出した時間差が標準の範囲に入っているか否かに
より良否を判定するから、初めからリアルタイムで本来
の試験を行うことができる。この結果、半導体デバイス
が出力する信号の変化点検出方法により極めて短時間に
変化点のタイミングを測定できる利点に加えて試験に要
する全体の時間も大幅に短縮できる利点が得られる。

【００１７】更に、この発明による時間測定装置によれ
ば、多相パルスの各相のパルスを計数して、基準位相位
置から信号の変化点までの時間を測定する時間測定装置
を提案したから、特別に高速動作するカウンタなどの要
素を用いなくても、極めて短い時間の範囲を分解能よく
測定することができる利点が得られる。

【００１８】

【発明の実施の形態】図１にこの発明による半導体デバ
イス試験装置の概略の構成を示す。図中ＤＵＴは被試験
半導体デバイス、１０−１、１０−２、１０−３…は被
試験半導体デバイスＤＵＴが出力する信号が正規のＨ論
理の電圧及びＬ論理の電圧条件を満たしているか否かを
判定する電圧比較器、２０−１はこの発明で提案する第
１時間測定装置、２０−２は第２時間測定装置、３０は
時間差算出手段、４０は良否判定手段、５０は標準値記
憶手段をそれぞれ示す。

【００１９】電圧比較器１０−１、１０−２、１０−３
…はそれぞれ、被試験半導体デバイスＤＵＴが出力する
信号の論理値が正規のＨ論理の電圧及びＬ論理の電圧条
件を満たしているか否かを判定する動作と、被試験半導
体デバイスＤＵＴが出力する信号の立上り（前縁）及び
立下り（後縁）のタイミングを決定するためのタイミン
グ信号ＶＳを出力する。図２及び図３にその様子を示
す。図２では被試験半導体デバイスＤＵＴが正論理の基
準クロックＤＱＳ及びデータＤＡ，ＤＢ，ＤＣ…（以下
単にデバイス出力ＤＯＵＴと称す）を出力する場合のタ
イミング信号ＶＳの生成状況を示す。図２Ａに示すＤＯ
ＵＴは正極性のデバイス出力を示す。正極性のデバイス
出力ＤＯＵＴが出力された場合は正側の比較電圧ＶＯＨ
が与えられているコンパレータＣＰ１の出力を取り出し
てタイミング信号ＶＳとして利用する。つまり、デバイ
ス出力ＤＯＵＴが比較電圧ＶＯＨを超えるとコンパレー
タＣＰ１から出力されるタイミング信号ＶＳは図２Ｂに
示すようにＨ論理に反転する。またデバイス出力ＤＯＵ
Ｔが比較電圧ＶＯＨより低い電圧に下がると、コンパレ
ータＣＰ１から出力されるタイミング信号ＶＳは図２Ｂ
に示すようにＬ論理に反転する。このＨ論理に判定する
タイミングとＬ論理に立下がるタイミングをここではデ
バイス出力ＤＯＵＴのそれぞれ前縁と後縁のタイミング
として定義する。

【００２０】一方、被試験半導体デバイスＤＵＴが負論
理のデバイス出力ＤＯＵＴを出力する場合には図３Ａに
示すように比較電圧としてＶＯＬが与えられているコン
パレータＣＰ２の出力信号をタイミング信号ＶＳとして
利用し、各信号の前縁と後縁のタイミングを定義する。
以下では説明を簡素に済ませるために被試験半導体デバ
イスＤＵＴが出力するデバイス出力ＤＯＵＴは図２に示
す正極性の場合に制限して説明することにする。この発
明では各電圧比較器１０−１、１０−２、１０−３…か
ら出力される各タイミング信号ＶＳを第１時間測定装置
２０−１では各テストサイクルに定めた基準位相位置か
ら基準クロックＤＱＳの前縁までの時間Ｔ１（図２参
照）と後縁までの時間Ｔ２を測定する。また、第２時間
測定装置２０−２では各テストサイクルに定めた基準位
相位置から各データＤ１、Ｄ２、Ｄ３…の前縁までの時
間Ｔ１と後縁までの時間Ｔ２をそれぞれ測定する。

【００２１】第１時間測定装置２０−１と第２時間測定
装置２０−２で測定したテストサイクルに定めた基準位
相位置から基準クロックＤＱＳの前縁までの時間Ｔ１と
後縁までの時間Ｔ２及び各データＤ１、Ｄ２、Ｄ３…の
前縁までの時間Ｔ１と後縁までの時間Ｔ２はそれぞれ時
間差算出手段３０に入力され、この時間差算出手段３０
で基準クロックＤＱＳの前縁と各データＤ１、Ｄ２、Ｄ
３…の前縁との時間差ｄＩ１、ｄＩ３（図１２参照）
と、基準クロックＤＱＳの後縁から各データＤ１、Ｄ
２、Ｄ３…の後縁までの時間差ｄＩ２、ｄＩ４（図１２
参照）をそれぞれ算出する。

【００２２】この時間差データを良否判定手段４０に入
力し、この良否判定手段４０で標準値記憶手段５０に記
憶した標準値（標準とする許容範囲）と比較し、時間差
が標準値の範囲内に入っていれば良、標準値の範囲より
長ければ不良と判定する。尚、良否判定手段４０は良と
判定した場合は「０」論理を出力し、不良と判定した場
合には「１」論理を出力する。図４にこの発明の要部と
なる第１時間測定装置２０−１及び第２時間測定装置２
０−２を構成する高速時間測定装置２０Ａ、２０Ｂ、２
０Ｃ…の概略の構成を示す。この発明による高速時間測
定装置２０Ａ、２０Ｂ、２０Ｃ…はそれぞれ、高速パル
ス発生器２１と、高速カウンタ２２とによって構成され
る。高速パルス発生器２１と高速カウンタ２２にはスト
ローブパルスＳＴＲＢが与えられ、このストローブパル
スＳＴＲＢの印加により高速パルス発生器２１は高速パ
ルスの発生を開始する。また高速カウンタ２２は計数開
始の状態に設定される。ＰＣＮＴは高速カウンタ２２の
係数値を示す。

【００２３】図５に高速パルス発生器２１の具体的な実
施例を示す。この発明では複数のパルス発振器ＯＳ１、
ＯＳ２、ＯＳ３、ＯＳ４に時間差を与えて発振を開始さ
せ、図６に示す多相パルスＰＵＬＳＥ１、ＰＵＬＳＥ
２、ＰＵＬＳＥ３、ＰＵＬＳＥ４を生成する。このため
には互に遅延時間がＴ１＜Ｔ２＜Ｔ３＜Ｔ４に設定され
た遅延素子ＤＹ１、ＤＹ２、ＤＹ３、ＤＹ４を通じてス
トローブパルスＳＴＲＢを各パルス発振器ＯＳ１、ＯＳ
２、ＯＳ３、ＯＳ４に印加し、タイミングをずらして発
振を開始させるように構成することにより実現すること
ができる。この場合、各遅延素子ＤＹ１、ＤＹ２、ＤＹ
３、ＤＹ４の各遅延時間は、各パルス発振器ＯＳ１、Ｏ
Ｓ２、ＯＳ３、ＯＳ４のパルスの発振周期を互に同一の
周期τとし、その周期τを相数の「４」で除したτ／４
ずつ増加する遅延時間に設定することにより、各パルス
発生器ＯＳ１〜ＯＳ４の各１周期τを４等分に分割した
パルス列ＰＵＬＳＥ（図６Ｅ）を得ることができる。こ
のパルス列ＰＵＬＳＥは各パルス発振器ＯＳ１〜ＯＳ４
の発振周波数を相数倍した周波数となる。従って、この
パルス列ＰＵＬＳＥの個数を計数することにより分解能
よく時間を測定できることになる。

【００２４】つまり、半導体デバイス試験装置のテスト
サイクルＴＤ１、ＴＤ２…（図１２参照）は元々時間が
短い周期に設定されている。このために、この短い時間
の範囲内の時間を分解能よく測定するには高速クロック
が要求される。従って単独のパルス発生器では発生が困
難な高速パルスを、ここでは位相差を持たせた多相パル
スを発生させ、この多相パルスにより高速パルスを得る
ように構成したものである。この場合、パルス発生器の
数（相の数）を大きく採れば採るほど高速パルスが得ら
れる。

【００２５】図７は高速パルスを計数して時間を計測す
る高速カウンタ２２の一例を示す。図７に示す実施例で
は、各相のパルスＰＵＬＳＥ１〜ＰＵＬＳＥ４のそれぞ
れを計数するカウンタ２２Ａ−１、２２Ａ−２、２２Ａ
−３、２２Ａ−４と、これらの各カウンタ２２Ａ−１〜
２２Ａ−４の計数値を加算して入力されたパルスの総数
ＰＣＮＴを算出する加算器２２Ｂ−１、２２Ｂ−２、２
２Ｂ−３と、カウンタ２２Ａ−１〜２２Ａ−４にパルス
ＰＵＬＳＥ１〜ＰＵＬＳＥ４を入力する、しないを制御
するゲートＧ１、Ｇ２、Ｇ３、Ｇ４と、このゲートＧ１
〜Ｇ４を開閉制御するゲート制御器２２Ｃとによって構
成した場合を示す。

【００２６】ゲート制御器２２Ｃはこの例では排他的論
理和回路によって構成した場合を示す。この排他的論理
和回路の一方の入力端子には図１に示した電圧比較器１
０−１、１０−２…から出力されるタイミング信号ＶＳ
を入力する。また他方の入力端子にはモード切替信号Ｒ
ＦＳＷを入力する。モード切替信号ＲＦＳＷを「０」論
理に設定した場合はデバイス出力信号ＤＯＵＴの前縁の
タイミングを測定するモードに設定される。また、モー
ド切替信号ＲＦＳＷを「１」に設定した場合はデバイス
出力信号ＤＯＵＴの後縁のタイミングを測定するモード
に設定される。

【００２７】以下に図８を用いて図７に示した高速カウ
ンタ２２の動作を説明する。電圧比較器１０−１、１０
−２…が出力するタイミングＶＳは平素「０」論理を出
力している。またモード切替信号ＲＦＳＷはデバイス出
力ＤＯＵＴの立上りの測定をしようとした場合は「０」
論理に設定される。従って、ゲート制御器２２Ｃは
「０」論理を出力し、この「０」論理信号によりゲート
Ｇ１〜Ｇ４は開の状態に制御される。テストサイクルＴ
Ｄ１が開始された直後にストローブパルスＳＴＲＢが生
成され、このストローブパルスＳＴＲＢが図５に示した
高速パルス発生器２１と図７に示す高速カウンタ２２に
印加される。ストローブパルスＳＴＲＢの印加により高
速パルス発生器２１はパルスＰＵＬＳＥ１〜ＰＵＬＳＥ
４の発生を開始する。これと共に、高速カウンタ２２で
はカウンタ２２Ａ−１〜２２Ａ−４が全てストローブパ
ルスＳＴＲＢによりリセットされ、計数開始の待機状態
となる。

【００２８】ストローブパルスＳＴＲＢは半導体デバイ
ス試験装置に備えられているタイミング発生器（特に図
示していない）により発生され、テストサイクルＴＤ１
の開始のタイミングからの時間ＳＢ（テストサイクルＴ
Ｄ１の初期位相位置からストローブパルスＳＴＲＢの発
生タイミングまでの時間）はタイミング発生器で管理さ
れており既知の値で与えられる。更に、ストローブパル
スＳＴＲＢが印加された時点から高速パルス発生器２１
がパルスＰＵＬＳＥ１〜ＰＵＬＳＥ４の発生を開始する
までの時間ＰＬＳＤ（図８Ｆ参照）も遅延素子ＤＹ１の
遅延時間で与えられ既知の値で与えられる。

【００２９】高速パルス発生器２１がパルスＰＵＬＳＥ
１〜ＰＵＬＳＥ４を順次出力し始めると、そのパルスＰ
ＵＬＳＥ１〜ＰＵＬＳＥ４がカウンタ２２Ａ−１〜２２
Ａ−４で各相毎に計数される。各カウンタ２２Ａ−１〜
２２Ａ−４で計数された計数値は加算器２２Ｂ−１〜２
２Ｂ−３で加算され、入力されたパルスの総数がＰＣＮ
Ｔとして出力される。デバイス出力ＤＯＵＴが比較電圧
ＶＯＨを越えると、電圧比較器から出力されるタイミン
グ信号ＶＳがＨ論理に立上る。タイミング信号ＶＳがＨ
論理に反転することによりゲート制御器２２Ｃの出力は
Ｈ論理となるためゲートＧ１〜Ｇ４は閉の状態に制御さ
れカウンタ２２Ａ−１〜２２Ａ−４へのパルスの入力は
遮断され、この状態で加算器２２Ｂ−３が出力するパル
スの総数ＰＣＮＴを演算処理装置２３に取り込むことに
より例えばテストサイクルＴＤ１の初期位相位置からデ
バイス出力ＤＯＵＴがＶＯＨに達するまでの時間Ｔ１を
算出することができる。つまり、パルスＰＵＬＳＥ１〜
ＰＵＬＳＥ４の各位相差は図６で説明したようにτ／４
となるように設定したから、パルスの入力個数Ｎが与え
られることによりＮ×τ／４により時間を求めることが
できる。このようにして電圧比較器１０−１、１０−
２、１０−３…が出力するタイミング信号ＶＳの立上り
までの時間を測定することにより基準クロックＤＱＳ及
びデータＤ１、Ｄ２、Ｄ３…のそれぞれの立上りまでの
時間を測定することができる。各電圧比較器１０−１、
１０−２、１０−３…が出力するタイミング信号ＶＳと
同等の信号（ここではゲート制御器２２Ｃの出力信号）
をそれぞれ自己の高速時間測定装置２０Ａ、２０Ｂ、２
０Ｃ…の各高速パルス発生器２１にストップ制御信号Ｐ
ＳＴＯＰ（図５参照）として印加することにより、各パ
ルス発振器ＯＳ１、ＯＳ２、ＯＳ３、ＯＳ４の発振を停
止させることができる。

【００３０】図９はモード切替信号ＲＦＳＷを「１」論
理に設定してデバイス出力ＤＯＵＴの後縁のタイミング
を測定する状態を示す。この場合にはストローブパルス
ＳＴＲＢはデバイス出力ＤＯＵＴがＶＯＨを超えてＨ論
理の状態にあるとき発生される。テストサイクルＴＤ
１、ＴＤ２…の各初期位相位置からストローブパルスＳ
ＴＲＢを発生させるまでの時間ＳＢは上述したようにタ
イミング発生器で管理され、既知の時間として与えられ
る。図７に示したゲートＧ１〜Ｇ４は電圧比較器が出力
するタイミング信号ＶＳが「１」論理の状態にあるとき
開の状態に制御される。従って、高速パルス発生器２１
で発生したパルスＰＵＬＳＥ１〜ＰＵＬＳＥ４はタイミ
ング信号ＶＳが「１」論理にある間、ゲートＧ１〜Ｇ４
を通過して各カウンタ２２Ａ−１〜２２Ａ−４に入力さ
れ、計数動作が実行される。タイミング信号ＶＳが
「０」論理に立下がると、ゲートＧ１〜Ｇ４は閉の状態
に制御されカウンタ２２Ａ−１〜２２Ａ−４の計数動作
は停止される。また、各電圧比較器１０−１、１０−
２、１０−３…が出力するタイミング信号ＶＳの反転信
号（ここではゲート制御器２２Ｃの出力信号）ＰＳＴＯ
Ｐが高速パルス発生器２１に印加されるから高速パルス
発生器２１の発振動作も停止する。

【００３１】このようにしてデバイス出力ＤＯＵＴの立
下がりのタイミングをカウンタ２２Ａ−１〜２２Ａ−４
の計数値にストローブパルスＳＴＲＢの印加タイミング
までの時間ＳＢを加えた時間で求めることができる。以
上説明した高速カウンタ２２の構成によれば上述した例
では４個のカウンタ２２Ａ−１〜２２Ａ−４により４相
のパルスＰＵＬＳＥ１〜ＰＵＬＳＥ４を各相毎に計数す
る構成としたからカウンタ２２Ａ−１〜２２Ａ−４は各
相のパルスＰＵＬＳＥ１〜ＰＵＬＳＥ４を計数できる応
答速度のカウンタでよい。図に示した例では高速パルス
ＰＵＬＳＥ（図６Ｅ）の周波数の１／４の速度で動作す
れば済むため、相数を更に増すことにより高速パルスＰ
ＵＬＳＥの周波数が現状の技術で得られる高速カウンタ
では計数できない周波数（時間測定分解能を高めるため
に極限まで周波数を高く採ること）であっても、図７に
示した構成にすることにより計数が可能となり、テスト
サイクルＴＤ１，ＴＤ２の内部の時間を測定することが
可能となる。

【００３２】図１０は高速カウンタ２２の他の実施例を
示す。図１０に示す実施例では１個のカウンタ２２Ａ−
１で基準となる相のパルスを計数して相の繰返し数を求
めると共に、各相のパルスの個数はパルスが入力された
ことを記憶する記憶器ＤＦＦ１、ＤＦＦ２、ＤＦＦ３、
ＤＦＦ４で記憶し、その記憶を数値の「１」として加算
器２２Ｂ−１、２２Ｂ−２、２２Ｂ−３で加算し、その
加算結果をカウンタ２２Ａ−１で計数した相の繰返し数
に加算してパルスの総数を得る構成とした場合を示す。

【００３３】記憶器ＤＦＦ１〜ＤＦＦ４はそれぞれＤ型
フリップフロップを用いることができ、Ｄ型フリップフ
ロップの各データ入力端子にＨ論理を固定的に印加する
と共に、これらＤ型フリップフロップの各クロック入力
端子にパルスＰＵＬＳＥ１〜ＰＵＬＳＥ４を印加する。
更に各Ｄ型フリップフロップの各リセット端子にはスト
ローブパルスＳＴＲＢと基準となる相のパルスＰＵＬＳ
Ｅ１を論理和して与え、ストローブパルスＳＴＲＢと基
準となる相のパルスＰＵＬＳＥ１が印加される毎に各Ｄ
型フリップフロップによって構成した記憶器ＤＦＦ１〜
ＤＦＦ４の記憶をリセットする構成としたものである。

【００３４】記憶器ＤＦＦ１〜ＤＦＦ４はそれぞれパル
スＰＵＬＳＥ１〜ＰＵＬＳＥ４が入力されると、Ｈ論理
を読み取り出力にＨ論理を出力する。加算器２２Ｂ−１
と２２Ｂ−２は記憶器ＤＦＦ１〜ＤＦＦ４の出力がＨ論
理であるとき数値の「１」として読み取り、出力にその
加算値を出力する。つまり記憶器ＤＦＦ１とＤＦＦ２の
出力がＨ論理とＬ論理であった場合は加算器２２Ｂ−１
は数値の「１」を出力する。記憶器ＤＦＦ１とＤＦＦ２
の出力が共にＨ論理であった場合は加算器２２Ｂ−１は
数値の「２」を出力する。

【００３５】このようにして加算器２２Ｂ−３には各相
の記憶器ＤＦＦ１〜ＤＦＦ４に入力されたパルスＰＵＬ
ＳＥ１〜ＰＵＬＳＥ４の個数が出力される。計数の開始
からパルスＰＵＬＳＥ１〜ＰＵＬＳＥ４の全てが入力さ
れ、次に初期の基準となる相のパルスＰＵＬＳＥ１が入
力されると、このパルスＰＵＬＳＥ１により、各記憶器
ＤＦＦ１〜ＤＦＦ４はリセットされる。これと共に、カ
ウンタ２２Ａ−１はパルスＰＵＬＳＥ１を１個計数し、
計数値「２」を出力する。カウンタ２２Ａ−１の計数値
と加算器２２Ｂ−３の加算値は演算器２２Ｄに入力さ
れ、演算処理されてパルスの入力個数ＰＣＮＴを出力す
る。演算器２２Ｄでは基準となる相のパルスＰＵＬＳＥ
１の入力個数が「１」のとき、カウンタ２２Ａ−１の計
数値は０として取り扱い、カウンタ２２Ａ−１の計数値
が「２」のとき、カウンタ２２Ａ−１の計数値を「４」
として認識する。

【００３６】つまり、演算器２２Ｄはカウンタ２２Ａ−
１の出力値をａ、加算器２２Ｂ−３の加算値をｂ、演算
器２２Ｄの出力値をｃとした場合 Ｃ＝４※（ａ−１）＋ｂ の演算式を実行する。この演算により演算器２２Ｄの出
力にはパルスＰＵＬＳＥ１〜ＰＵＬＳＥ４の入力個数の
総数ＰＣＮＴが出力され、デバイス出力ＤＯＵＴの前縁
と後縁までの時間を測定することができる。

【００３７】図１１は時間差算出手段３０の実施例を示
す。時間差算出手段３０はデジタル減算器３１によって
構成することができ、一方の入力端子に基準クロックＤ
ＱＳの前縁又は後縁までの時間ＤＱＳＰＣＮＴを入力す
ると共に、他方の入力端子には各データＤＡ，ＤＢ，Ｄ
Ｃ…の立上り（前縁）と立下り（後縁）までの時間Ｄｎ
ＰＣＮＴを入力し、基準クロックＤＱＳの前縁と各デー
タＤＡ，ＤＢ，ＤＣ…の前縁との時間差又は基準クロッ
クＤＱＳの後縁とデータＤＡ，ＤＢ，ＤＣ…の各後縁と
の時間差ＤＩＦＦを求める。

【００３８】時間差算出手段３０で算出した時間差ＤＩ
ＦＦは良否判定手段４０で標準値記憶手段５０から読み
出された標準値と比較され、測定した時間差が標準の範
囲に入っていれば良（ＰＡＳＳ）、標準の範囲から外れ
ていれば不良（ＦＡＩＬ）と判定される。尚、上述では
説明を省略したが、図１２に示した基準クロックＤＱＳ
の前縁と各データＤＡ，ＤＢ，ＤＣ…の後縁までの時間
差ｄＪ１、ｄＪ２…を算出し、この時間差が標準値に入
っているか否かを判定させる試験も行うことができるこ
とは上述の説明から容易に理解できよう。

【００３９】

【発明の効果】以上説明したように、この発明によれば
テストサイクルの期間内にデバイス出力ＤＯＵＴの立上
りまでの時間又は立下りまでの時間を測定することがで
きるから、従来のストローブサーチ方法と比較して極め
て短時間に基準クロックＤＱＳの前縁と各データＤＡ，
ＤＢ，ＤＣ…の前縁との時間差ｄＩ１、ｄＩ３（図１２
参照）を、また基準クロックＤＱＳの後縁と各データＤ
Ａ，ＤＢ，ＤＣ…の前縁との時間差ｄＩ２、ｄＩ４を測
定することができる。この結果極めて短い時間内にテス
トを終了することができ、基準クロックＤＱＳを出力す
る形式の半導体デバイスを短時間に多量に試験すること
ができる利点が得られる。

【図面の簡単な説明】

【図１】この発明の概要を説明するためのブロック図。

【図２】半導体デバイス試験装置に用いられている電圧
比較器の動作を説明するためのタイミングチャート。

【図３】図２と同様のタイミングチャート。

【図４】この発明に用いる高速パルス発生器の概略の構
成を説明するためのブロック図。

【図５】この発明に用いる高速パルス発生器の具体的な
実施例を説明するためのブロック図。

【図６】図５に示した高速パルス発生器の動作を説明す
るためのタイミングチャート。

【図７】この発明に用いる高速カウンタの一実施例を説
明するためのブロック図。

【図８】図７の動作を説明するためのタイミングチャー
ト。

【図９】図７の他のモードの動作を説明するためのタイ
ミングチャート。

【図１０】この発明に用いる高速カウンタの他の実施例
を説明するためのブロック図。

【図１１】図１に示した時間差算出手段の実施例を説明
するためのブロック図。

【図１２】従来の技術を説明するためのタイミングチャ
ート。

【図１３】従来の技術を説明するためのタイミングチャ
ート。

【符号の説明】

ＤＵＴ 被試験半導体デバイス １０−１、１０−２、１０−３ 電圧比較器 ２０−１ 第１時間測定装置 ２０−２ 第２時間測定装置 ２０Ａ、２０Ｂ、２０Ｃ… 高速時間測定装置 ２１ 高速パルス発生器 ２２ 高速カウンタ ２２Ａ−１〜２２Ａ−４ カウンタ ２２Ｂ−１〜２２Ｂ−３ 加算器 Ｇ１〜Ｇ４ ゲート ２２Ｃ ゲート制御器 ＤＤＦ１〜ＤＤＦ４ 記憶器 ２２Ｄ 演算器 ３０ 時間差算出手段 ４０ 良否判定手段 ５０ 標準値記憶手段

Claims (5)

【特許請求の範囲】
1. 【請求項１】 所定の周期のテストサイクルでテストパ
   ターンの書き込み、読み出しを実行し、読み出し時に被
   試験半導体デバイスから出力される信号の変化点のタイ
   ミングを検出する半導体デバイスが出力する信号の変化
   点検出方法において、 各テストサイクルに定めた基準位相位置からクロックの
   計数を開始し、半導体デバイスが出力する信号の論理値
   が変化したタイミングで上記クロックの計数動作を停止
   させ、このクロックの計数値により上記基準位相位置か
   ら被試験半導体デバイスが出力する信号変化点までの時
   間を測定することを特徴とする半導体デバイスが出力す
   る信号の変化点検出方法。
2. 【請求項２】 自己が発生する基準クロックの位相を基
   準に各データの位相が所定の位相差の範囲に入っている
   か否かを試験する半導体デバイス試験方法において、 各テストサイクル毎に各テストサイクルの基準位相位置
   から上記基準クロックの前縁及び後縁までの時間及び上
   記各データの前縁及び後縁までの時間をそれぞれ測定
   し、上記基準クロックの前縁と上記各データの前縁との
   時間差及び上記基準クロックの後縁と上記各データの後
   縁との時間差をそれぞれ各テストサイクル毎に算出し、
   その算出された各時間差が予め定められた時間差の範囲
   内であるか否かにより良否を判定することを特徴とする
   半導体デバイス試験方法。
3. 【請求項３】 Ａ．各テストサイクル毎に各テストサイ
   クルの基準位相位置から被試験半導体デバイスが出力す
   る基準クロックの前縁及び後縁までの時間を測定する第
   １時間測定装置と、 Ｂ．各テストサイクル毎に各テストサイクルの基準位相
   位置から被試験半導体デバイスが出力するデータの前縁
   及び後縁までの時間を計測する第２時間測定装置と、 Ｃ．上記第１時間測定装置で計測した基準位相位置から
   基準クロックの前縁又は後縁までの時間と上記第２時間
   測定装置で計測した基準位相位置からデータの前縁又は
   後縁までの時間から、上記基準クロックの前縁から上記
   データの前縁までの時間差又は上記基準クロックの後縁
   から上記データの後縁までの時間差を算出する時間差算
   出手段と、 Ｄ．この時間差算出手段で算出した時間差と標準値とを
   比較し、良否を判定する良否判定手段と、 を具備して構成したことを特徴とする半導体デバイス試
   験装置。
4. 【請求項４】 Ａ．互に周期が同一で、この周期の範囲
   内を等分に分割する位相に遅延された複数のパルス列を
   生成する多相パルス発生器と、 Ｂ．この多相パルス発生器が出力する複数のパルス列の
   それぞれを計数する複数のカウンタと、 Ｃ．この複数のカウンタの計数値を集計し、入力された
   パルスの総数を算出する加算器と、 Ｄ．被試験半導体デバイスが出力する信号の論理値が反
   定することを検出して上記カウンタの計数動作を停止さ
   せる制御手段と、 によって構成したことを特徴とする時間測定装置。
5. 【請求項５】 Ａ．互に周期が同一で、この周期の範囲
   内を等分に分割する位相に遅延された複数のパルス列を
   生成する多相パルス発生器と、 Ｂ．この多相パルス発生器が生成する多相パルスの或る
   １相を基準位相のパルス列と定め、このパルス列のパル
   スが入力される個数を計数するカウンタと、 Ｃ．上記基準位相のパルス列と、他の各パルス列のパル
   スが入力されたことを各相毎に記憶し、基準位相のパル
   ス列のパルスが入力されることにより記憶をリセットさ
   れる複数の記憶素子と、 Ｄ．この複数の記憶素子の記憶を数値化し、上記多相パ
   ルスの入力個数を算出する加算器と、 Ｅ．上記カウンタの計数値に上記多相パルスの相数を乗
   算した値と上記加算器の加算値を加えた値を入力された
   パルスの総数として出力する演算手段と、 によって構成したことを特徴とする時間測定装置。