JPH1063367A - クロックスキュー判定回路 - Google Patents
クロックスキュー判定回路Info
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- JPH1063367A JPH1063367A JP22123496A JP22123496A JPH1063367A JP H1063367 A JPH1063367 A JP H1063367A JP 22123496 A JP22123496 A JP 22123496A JP 22123496 A JP22123496 A JP 22123496A JP H1063367 A JPH1063367 A JP H1063367A
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- signal
- clock
- circuit
- output
- latch circuit
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Abstract
(57)【要約】
【課題】 外部の様々なノイズの影響を受け正確な測定
が困難となってしまう。 【解決手段】 クロックスキューを判定するためのテス
ト信号Ｓ１がラッチ回路１００においてクロック信号Ｃ
ＬＫ１の立ち上がりでラッチ出力され、ラッチ回路１０
０においてラッチ出力された信号が遅延回路１０２にお
いて所定時間だけ遅延されて出力され、遅延回路１０２
において遅延された信号がラッチ回路１０１において第
２のクロック信号ＣＬＫ２の立ち上がりでラッチ出力さ
れ、ラッチ回路１００から出力された信号及びラッチ回
路１０１から出力された信号がＡＮＤゲート１０４に入
力され、ＡＮＤゲート１０４においてラッチ回路１００
から出力された信号とラッチ回路１０１から出力された
信号との論理積がとられ、その結果に基づいて、クロッ
ク信号ＣＬＫ１とクロック信号ＣＬＫ２との間に生じた
スキューの不具合判定が行われる。
が困難となってしまう。 【解決手段】 クロックスキューを判定するためのテス
ト信号Ｓ１がラッチ回路１００においてクロック信号Ｃ
ＬＫ１の立ち上がりでラッチ出力され、ラッチ回路１０
０においてラッチ出力された信号が遅延回路１０２にお
いて所定時間だけ遅延されて出力され、遅延回路１０２
において遅延された信号がラッチ回路１０１において第
２のクロック信号ＣＬＫ２の立ち上がりでラッチ出力さ
れ、ラッチ回路１００から出力された信号及びラッチ回
路１０１から出力された信号がＡＮＤゲート１０４に入
力され、ＡＮＤゲート１０４においてラッチ回路１００
から出力された信号とラッチ回路１０１から出力された
信号との論理積がとられ、その結果に基づいて、クロッ
ク信号ＣＬＫ１とクロック信号ＣＬＫ２との間に生じた
スキューの不具合判定が行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロックスキュー
判定回路に関し、特に、マイクロプロセッサのクロック
スキューの不具合を判定するクロックスキュー判定回路
に関する。
判定回路に関し、特に、マイクロプロセッサのクロック
スキューの不具合を判定するクロックスキュー判定回路
に関する。
【０００２】
【従来の技術】近年、複数のクロックに同期して動作す
るマイクロプロセッサが増加している。このマイクロプ
ロセッサに用いられる複数のクロック間においては、マ
イクロプロセッサ内部の回路の遅延あるいはクロックの
ドライブ能力等の違いによりクロックスキューが生じる
が、このクロックスキューが設計値以上の値になった場
合、信号の筒抜けが発生し、マイクロプロセッサの正常
動作を妨げる要因となってしまう。
るマイクロプロセッサが増加している。このマイクロプ
ロセッサに用いられる複数のクロック間においては、マ
イクロプロセッサ内部の回路の遅延あるいはクロックの
ドライブ能力等の違いによりクロックスキューが生じる
が、このクロックスキューが設計値以上の値になった場
合、信号の筒抜けが発生し、マイクロプロセッサの正常
動作を妨げる要因となってしまう。
【０００３】従来、この種のクロックスキューの判定
は、内部クロックを直接外部端子に出力し、該当端子に
おける出力をオシロスコープを用いて観測することによ
り内部クロックを測定したり、内部クロック同士を直接
比較した信号を外部端子に出力し、該当端子における出
力をオシロスコープを用いて観測することにより内部ク
ロックを測定したり、あるいは、チップ上のクロックラ
インに針立てを行い、針立てが行われた部分においてオ
シロスコープを用いて内部クロックを直接測定したりす
ることによって行われていた。
は、内部クロックを直接外部端子に出力し、該当端子に
おける出力をオシロスコープを用いて観測することによ
り内部クロックを測定したり、内部クロック同士を直接
比較した信号を外部端子に出力し、該当端子における出
力をオシロスコープを用いて観測することにより内部ク
ロックを測定したり、あるいは、チップ上のクロックラ
インに針立てを行い、針立てが行われた部分においてオ
シロスコープを用いて内部クロックを直接測定したりす
ることによって行われていた。
【０００４】図５は、従来のクロックスキュー判定回路
の一構成例を示す回路ブロック図である。
の一構成例を示す回路ブロック図である。
【０００５】本従来例は図５に示すように、入力される
クロック信号を分周する分周器５００，５０１と、分周
器５００において分周されたクロック信号と分周器５０
１において分周されたクロック信号との排他的論理和を
とるＸＯＲゲート５０３と、ＸＯＲゲート５０３におい
て求められた排他的論理和を出力する出力端子５０２と
から構成されている。
クロック信号を分周する分周器５００，５０１と、分周
器５００において分周されたクロック信号と分周器５０
１において分周されたクロック信号との排他的論理和を
とるＸＯＲゲート５０３と、ＸＯＲゲート５０３におい
て求められた排他的論理和を出力する出力端子５０２と
から構成されている。
【０００６】以下に、上記のように構成されたクロック
スキュー判定回路の動作について説明する。
スキュー判定回路の動作について説明する。
【０００７】まず、分周器５００に第１のクロック信号
ＣＬＫ１が、分周器５０１に第２のクロック信号ＣＬＫ
２がそれぞれ入力されると、分周器５００において、ク
ロック信号ＣＬＫ１と同位相でデューティ５０％のクロ
ック信号Ｃ１が出力され、また、分周器５０１におい
て、クロック信号ＣＬＫ２と同位相でデューティ５０％
のクロック信号Ｃ２が出力される。
ＣＬＫ１が、分周器５０１に第２のクロック信号ＣＬＫ
２がそれぞれ入力されると、分周器５００において、ク
ロック信号ＣＬＫ１と同位相でデューティ５０％のクロ
ック信号Ｃ１が出力され、また、分周器５０１におい
て、クロック信号ＣＬＫ２と同位相でデューティ５０％
のクロック信号Ｃ２が出力される。
【０００８】次に、分周器５００から出力されたクロッ
ク信号Ｃ１と分周器５０１から出力されたクロック信号
Ｃ２とがＸＯＲゲート５０３に入力され、ＸＯＲゲート
５０３において、クロック信号Ｃ１とクロック信号Ｃ２
との排他的論理和がとられ、それにより、出力端子５０
２にクロック信号ＣＬＫ１とクロック信号ＣＬＫ２との
間に生じたクロックスキューの幅を持つハイレベルのパ
ルスが出力される。
ク信号Ｃ１と分周器５０１から出力されたクロック信号
Ｃ２とがＸＯＲゲート５０３に入力され、ＸＯＲゲート
５０３において、クロック信号Ｃ１とクロック信号Ｃ２
との排他的論理和がとられ、それにより、出力端子５０
２にクロック信号ＣＬＫ１とクロック信号ＣＬＫ２との
間に生じたクロックスキューの幅を持つハイレベルのパ
ルスが出力される。
【０００９】その後、出力端子５０２に出力されたパル
スにおけるハイレベルの時間を観測することによって、
クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との間に
生じたクロックスキューの判定が行われる。
スにおけるハイレベルの時間を観測することによって、
クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との間に
生じたクロックスキューの判定が行われる。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
たような従来のクロックスキュー判定回路においては、
以下に記載するような問題点がある。
たような従来のクロックスキュー判定回路においては、
以下に記載するような問題点がある。
【００１１】（１）内部クロックを直接外部端子に出力
し、該当端子における出力をオシロスコープを用いて観
測することにより内部クロックを測定するクロックスキ
ュー判定回路において複数のクロックを直接外部で測定
することによりクロックスキューの判定を行うが、クロ
ックを直接測定するため、外部の様々なノイズの影響を
受け、正確な測定が困難となってしまう。
し、該当端子における出力をオシロスコープを用いて観
測することにより内部クロックを測定するクロックスキ
ュー判定回路において複数のクロックを直接外部で測定
することによりクロックスキューの判定を行うが、クロ
ックを直接測定するため、外部の様々なノイズの影響を
受け、正確な測定が困難となってしまう。
【００１２】（２）内部クロック同士を直接比較した信
号を外部端子に出力し、該当端子における出力をオシロ
スコープを用いて観測することにより内部クロックを測
定するクロックスキュー判定回路において出力された信
号に基づいて、内部クロックが、設計されたスキューに
収まっているかどうかの判断を行うため、オシロスコー
プ等を用いて出力信号を測定する場合に高い測定精度が
要求されてしまう。
号を外部端子に出力し、該当端子における出力をオシロ
スコープを用いて観測することにより内部クロックを測
定するクロックスキュー判定回路において出力された信
号に基づいて、内部クロックが、設計されたスキューに
収まっているかどうかの判断を行うため、オシロスコー
プ等を用いて出力信号を測定する場合に高い測定精度が
要求されてしまう。
【００１３】（３）チップ上のクロックラインに針立て
を行い、針立てが行われた部分においてオシロスコープ
を用いて内部クロックを直接測定するクロックスキュー
判定回路において複数のクロックを直接外部で測定する
ことによりクロックスキューの判定を行うが、クロック
を直接測定するため、外部の様々なノイズの影響を受
け、正確な測定が困難となってしまう。
を行い、針立てが行われた部分においてオシロスコープ
を用いて内部クロックを直接測定するクロックスキュー
判定回路において複数のクロックを直接外部で測定する
ことによりクロックスキューの判定を行うが、クロック
を直接測定するため、外部の様々なノイズの影響を受
け、正確な測定が困難となってしまう。
【００１４】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、マイクロプ
ロセッサ内部におけるクロックスキューを正確かつ容易
に判定することができるクロックスキュー判定回路を提
供することを目的とする。
する問題点に鑑みてなされたものであって、マイクロプ
ロセッサ内部におけるクロックスキューを正確かつ容易
に判定することができるクロックスキュー判定回路を提
供することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に本発明は、複数のクロック信号に同期して動作するマ
イクロプロセッサにおいて前記複数のクロック信号どう
しのクロックスキューの不具合判定を行うクロックスキ
ュー判定回路であって、前記クロックスキューの判定を
行うためのテスト信号及び第１のクロック信号が入力さ
れ、前記第１のクロック信号の立ち上がり時において前
記テスト信号をラッチ出力する第１のラッチ回路と、該
第１のラッチ回路から出力された信号を所定時間だけ遅
延させて出力する遅延回路と、該遅延回路から出力され
た信号及び第２のクロック信号が入力され、前記第２の
クロック信号の立ち上がり時において、前記遅延回路か
ら出力された信号をラッチ出力する第２のラッチ回路
と、前記第１のラッチ回路から出力された信号及び前記
第２のラッチ回路から出力された信号が入力され、前記
第１のラッチ回路から出力された信号と前記第２のラッ
チ回路から出力された信号との論理積をとり、その結果
を出力する論理ゲートとを有し、該論理ゲートから出力
された結果に基づいて、前記第１のクロック信号と前記
第２のクロック信号との間に生じたスキューの不具合判
定を行うことを特徴とする。
に本発明は、複数のクロック信号に同期して動作するマ
イクロプロセッサにおいて前記複数のクロック信号どう
しのクロックスキューの不具合判定を行うクロックスキ
ュー判定回路であって、前記クロックスキューの判定を
行うためのテスト信号及び第１のクロック信号が入力さ
れ、前記第１のクロック信号の立ち上がり時において前
記テスト信号をラッチ出力する第１のラッチ回路と、該
第１のラッチ回路から出力された信号を所定時間だけ遅
延させて出力する遅延回路と、該遅延回路から出力され
た信号及び第２のクロック信号が入力され、前記第２の
クロック信号の立ち上がり時において、前記遅延回路か
ら出力された信号をラッチ出力する第２のラッチ回路
と、前記第１のラッチ回路から出力された信号及び前記
第２のラッチ回路から出力された信号が入力され、前記
第１のラッチ回路から出力された信号と前記第２のラッ
チ回路から出力された信号との論理積をとり、その結果
を出力する論理ゲートとを有し、該論理ゲートから出力
された結果に基づいて、前記第１のクロック信号と前記
第２のクロック信号との間に生じたスキューの不具合判
定を行うことを特徴とする。
【００１６】また、複数のクロック信号に同期して動作
するマイクロプロセッサにおいて前記複数のクロック信
号どうしのクロックスキューの不具合判定を行うクロッ
クスキュー判定回路であって、前記クロックスキューの
判定を行うためのテスト信号及び第１のクロック信号が
入力され、前記第１のクロック信号の立ち上がり時にお
いて前記テスト信号をラッチ出力する第１のラッチ回路
と、該第１のラッチ回路から出力された信号をそれぞれ
に設定された所定時間だけ遅延させて出力する複数の遅
延回路と、該複数の遅延回路から出力された信号の中か
ら１つの信号を選択して出力する選択回路と、該選択回
路から出力された信号及び第２のクロック信号が入力さ
れ、前記第２のクロック信号の立ち上がり時において、
前記選択回路から出力された信号をラッチ出力する第２
のラッチ回路と、前記第１のラッチ回路から出力された
信号及び前記第２のラッチ回路から出力された信号が入
力され、前記第１のラッチ回路から出力された信号と前
記第２のラッチ回路から出力された信号との論理積をと
り、その結果を出力する論理ゲートとを有し、該論理ゲ
ートから出力された結果に基づいて、前記第１のクロッ
ク信号と前記第２のクロック信号との間に生じたスキュ
ーの不具合判定を行うとともに、前記選択回路において
前記複数の遅延回路から出力された信号の中から前記第
２のラッチ回路に入力される信号を切り換えることによ
り、前記第１のクロック信号と前記第２のクロック信号
とのクロックスキュー量を測定することを特徴とする。
するマイクロプロセッサにおいて前記複数のクロック信
号どうしのクロックスキューの不具合判定を行うクロッ
クスキュー判定回路であって、前記クロックスキューの
判定を行うためのテスト信号及び第１のクロック信号が
入力され、前記第１のクロック信号の立ち上がり時にお
いて前記テスト信号をラッチ出力する第１のラッチ回路
と、該第１のラッチ回路から出力された信号をそれぞれ
に設定された所定時間だけ遅延させて出力する複数の遅
延回路と、該複数の遅延回路から出力された信号の中か
ら１つの信号を選択して出力する選択回路と、該選択回
路から出力された信号及び第２のクロック信号が入力さ
れ、前記第２のクロック信号の立ち上がり時において、
前記選択回路から出力された信号をラッチ出力する第２
のラッチ回路と、前記第１のラッチ回路から出力された
信号及び前記第２のラッチ回路から出力された信号が入
力され、前記第１のラッチ回路から出力された信号と前
記第２のラッチ回路から出力された信号との論理積をと
り、その結果を出力する論理ゲートとを有し、該論理ゲ
ートから出力された結果に基づいて、前記第１のクロッ
ク信号と前記第２のクロック信号との間に生じたスキュ
ーの不具合判定を行うとともに、前記選択回路において
前記複数の遅延回路から出力された信号の中から前記第
２のラッチ回路に入力される信号を切り換えることによ
り、前記第１のクロック信号と前記第２のクロック信号
とのクロックスキュー量を測定することを特徴とする。
【００１７】また、前記マイクロプロセッサに内蔵され
ていることを特徴とする。
ていることを特徴とする。
【００１８】（作用）上記のように構成された本発明に
おいては、クロックスキューを判定するためのテスト信
号が第１のラッチ回路において第１のクロック信号の立
ち上がりでラッチ出力され、第１のラッチ回路において
ラッチ出力された信号が遅延回路において所定時間だけ
遅延されて出力され、遅延回路において遅延された信号
が第２のラッチ回路において第２のクロック信号の立ち
上がりでラッチ出力され、第１のラッチ回路から出力さ
れた信号及び第２のラッチ回路から出力された信号が論
理ゲートに入力され、論理ゲートにおいて第１のラッチ
回路から出力された信号と第２のラッチ回路から出力さ
れた信号との論理積がとられ、その結果に基づいて、第
１のクロック信号と第２のクロック信号との間に生じた
スキューの不具合判定が行われる。
おいては、クロックスキューを判定するためのテスト信
号が第１のラッチ回路において第１のクロック信号の立
ち上がりでラッチ出力され、第１のラッチ回路において
ラッチ出力された信号が遅延回路において所定時間だけ
遅延されて出力され、遅延回路において遅延された信号
が第２のラッチ回路において第２のクロック信号の立ち
上がりでラッチ出力され、第１のラッチ回路から出力さ
れた信号及び第２のラッチ回路から出力された信号が論
理ゲートに入力され、論理ゲートにおいて第１のラッチ
回路から出力された信号と第２のラッチ回路から出力さ
れた信号との論理積がとられ、その結果に基づいて、第
１のクロック信号と第２のクロック信号との間に生じた
スキューの不具合判定が行われる。
【００１９】このように、第１のクロック信号と第２の
クロック信号とを用いた出力信号のパルス幅によって第
１のクロック信号と第２のクロック信号との間に生じた
クロックスキューの不具合判定が行われるので、外部の
様々なノイズの影響を受けることなく、マイクロプロセ
ッサ内部におけるクロックスキューが正確かつ容易に判
定される。
クロック信号とを用いた出力信号のパルス幅によって第
１のクロック信号と第２のクロック信号との間に生じた
クロックスキューの不具合判定が行われるので、外部の
様々なノイズの影響を受けることなく、マイクロプロセ
ッサ内部におけるクロックスキューが正確かつ容易に判
定される。
【００２０】また、遅延時間が異なる遅延回路を複数個
設け、複数の遅延回路から出力された信号の中から第２
のラッチ回路に入力される信号を選択する選択回路を設
けた場合は、選択回路において、複数の遅延回路から出
力された信号の中から第２のラッチ回路に入力される信
号を選択してその際のクロックスキューの判定結果を参
照することにより、第１のクロック信号と第２のクロッ
ク信号とのクロックスキュー量が測定される。
設け、複数の遅延回路から出力された信号の中から第２
のラッチ回路に入力される信号を選択する選択回路を設
けた場合は、選択回路において、複数の遅延回路から出
力された信号の中から第２のラッチ回路に入力される信
号を選択してその際のクロックスキューの判定結果を参
照することにより、第１のクロック信号と第２のクロッ
ク信号とのクロックスキュー量が測定される。
【００２１】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２２】（第１の実施の形態）図１は、本発明のク
ロックスキュー判定回路の第１の実施の形態を示す回路
ブロック図である。
ロックスキュー判定回路の第１の実施の形態を示す回路
ブロック図である。
【００２３】本形態は図１に示すように、クロックスキ
ューの判定を行うためのクロックスキューテスト信号Ｓ
１及び第１のクロック信号ＣＬＫ１が入力され、クロッ
ク信号ＣＬＫ１の立ち上がり時においてクロックキュー
テスト信号Ｓ１を信号Ｓ２としてラッチ出力する第１の
ラッチ回路１００と、ラッチ回路１００から出力された
信号Ｓ２を所定時間だけ遅延させて信号Ｓ３として出力
する遅延回路１０２と、信号Ｓ３及び第２のクロック信
号ＣＬＫ２が入力され、クロック信号ＣＬＫ２の立ち上
がり時において信号Ｓ３を信号Ｓ４としてラッチ出力す
る第２のラッチ回路１０１と、ラッチ回路１０１から出
力された信号Ｓ４及びラッチ回路１００から出力された
信号Ｓ２が入力され、信号Ｓ２と信号Ｓ４との論理積を
とり、信号Ｓ５として出力するＡＮＤゲート１０４と、
ＡＮＤゲート１０４から出力された信号Ｓ５を外部に出
力する出力端子１０３とから構成されている。
ューの判定を行うためのクロックスキューテスト信号Ｓ
１及び第１のクロック信号ＣＬＫ１が入力され、クロッ
ク信号ＣＬＫ１の立ち上がり時においてクロックキュー
テスト信号Ｓ１を信号Ｓ２としてラッチ出力する第１の
ラッチ回路１００と、ラッチ回路１００から出力された
信号Ｓ２を所定時間だけ遅延させて信号Ｓ３として出力
する遅延回路１０２と、信号Ｓ３及び第２のクロック信
号ＣＬＫ２が入力され、クロック信号ＣＬＫ２の立ち上
がり時において信号Ｓ３を信号Ｓ４としてラッチ出力す
る第２のラッチ回路１０１と、ラッチ回路１０１から出
力された信号Ｓ４及びラッチ回路１００から出力された
信号Ｓ２が入力され、信号Ｓ２と信号Ｓ４との論理積を
とり、信号Ｓ５として出力するＡＮＤゲート１０４と、
ＡＮＤゲート１０４から出力された信号Ｓ５を外部に出
力する出力端子１０３とから構成されている。
【００２４】以下に、上記のように構成されたクロック
スキュー判定回路の動作について説明する。
スキュー判定回路の動作について説明する。
【００２５】まず、ラッチ回路１００にクロックスキュ
ーテスト信号Ｓ１及びクロック信号ＣＬＫ１が入力され
ると、ラッチ回路１００において、クロック信号ＣＬＫ
１の立ち上がり時においてクロックキューテスト信号Ｓ
１が信号Ｓ２としてラッチ出力される。
ーテスト信号Ｓ１及びクロック信号ＣＬＫ１が入力され
ると、ラッチ回路１００において、クロック信号ＣＬＫ
１の立ち上がり時においてクロックキューテスト信号Ｓ
１が信号Ｓ２としてラッチ出力される。
【００２６】次に、ラッチ回路１００から出力された信
号Ｓ２が遅延回路１０２に入力され、遅延回路１０２に
おいて、信号Ｓ２が所定時間だけ遅延されて信号Ｓ３と
して出力される。
号Ｓ２が遅延回路１０２に入力され、遅延回路１０２に
おいて、信号Ｓ２が所定時間だけ遅延されて信号Ｓ３と
して出力される。
【００２７】次に、遅延回路１０２から出力された信号
Ｓ３とクロック信号ＣＬＫ２がラッチ回路１０１に入力
され、ラッチ回路１０１において、クロック信号ＣＬＫ
２の立ち上がり時において信号Ｓ３が信号Ｓ４としてラ
ッチ出力される。
Ｓ３とクロック信号ＣＬＫ２がラッチ回路１０１に入力
され、ラッチ回路１０１において、クロック信号ＣＬＫ
２の立ち上がり時において信号Ｓ３が信号Ｓ４としてラ
ッチ出力される。
【００２８】次に、ラッチ回路１０１から出力された信
号Ｓ４がＡＮＤゲート１０４に入力される。ここで、Ａ
ＮＤゲート１０４には、ラッチ回路１００から出力され
た信号Ｓ２も入力されており、ＡＮＤゲート１０４にお
いて、信号Ｓ２と信号Ｓ４との論理積がとられ、信号Ｓ
５として出力される。
号Ｓ４がＡＮＤゲート１０４に入力される。ここで、Ａ
ＮＤゲート１０４には、ラッチ回路１００から出力され
た信号Ｓ２も入力されており、ＡＮＤゲート１０４にお
いて、信号Ｓ２と信号Ｓ４との論理積がとられ、信号Ｓ
５として出力される。
【００２９】その後、出力端子１０３に出力されたパル
スにおけるハイレベルの時間を測定することによって、
クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との間に
生じたクロックスキューの判定が行われる。
スにおけるハイレベルの時間を測定することによって、
クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との間に
生じたクロックスキューの判定が行われる。
【００３０】以下に、上述したクロックスキュー判定回
路の動作について図面を参照して詳細に説明する。
路の動作について図面を参照して詳細に説明する。
【００３１】図２は、図１に示したクロックスキュー判
定回路において、クロックスキューが設計値の範囲内で
ある場合のタイミングチャートである。
定回路において、クロックスキューが設計値の範囲内で
ある場合のタイミングチャートである。
【００３２】テスト信号Ｓ１は、ラッチ回路１００にお
いてクロック信号ＣＬＫ１の立ち上がりで信号Ｓ２とし
てラッチ出力される（点２００）。
いてクロック信号ＣＬＫ１の立ち上がりで信号Ｓ２とし
てラッチ出力される（点２００）。
【００３３】クロック信号ＣＬＫ１でラッチ出力された
信号Ｓ２は、遅延回路１０２において所定時間だけ遅延
され、信号Ｓ３として出力される（点２０１）。
信号Ｓ２は、遅延回路１０２において所定時間だけ遅延
され、信号Ｓ３として出力される（点２０１）。
【００３４】遅延回路１０２から出力された信号Ｓ３
は、ラッチ回路１０１においてクロック信号ＣＬＫ２の
立ち上がりで信号Ｓ４としてラッチ出力される（点２０
２）。このとき、クロック信号ＣＬＫ１とクロック信号
ＣＬＫ２とのクロックスキューが設計値の範囲内である
ので、信号Ｓ３が変化する前の状態がラッチ出力され
る。
は、ラッチ回路１０１においてクロック信号ＣＬＫ２の
立ち上がりで信号Ｓ４としてラッチ出力される（点２０
２）。このとき、クロック信号ＣＬＫ１とクロック信号
ＣＬＫ２とのクロックスキューが設計値の範囲内である
ので、信号Ｓ３が変化する前の状態がラッチ出力され
る。
【００３５】信号Ｓ３の変化後の値は、クロック信号Ｃ
ＬＫ２の次の立ち上がり時においてラッチ出力される
（点２０３）。
ＬＫ２の次の立ち上がり時においてラッチ出力される
（点２０３）。
【００３６】信号Ｓ２と信号Ｓ４との論理積Ｓ５は、ク
ロックスキューの設計値の範囲内となる小さなパルス波
形となる（点２０４）。
ロックスキューの設計値の範囲内となる小さなパルス波
形となる（点２０４）。
【００３７】図３は、図１に示したクロックスキュー判
定回路において、クロックスキューが設計値の範囲をオ
ーバーしている場合のタイミングチャートである。
定回路において、クロックスキューが設計値の範囲をオ
ーバーしている場合のタイミングチャートである。
【００３８】テスト信号Ｓ１は、ラッチ回路１００にお
いてクロック信号ＣＬＫ１の立ち上がりで信号Ｓ２とし
てラッチ出力される（点３００）。
いてクロック信号ＣＬＫ１の立ち上がりで信号Ｓ２とし
てラッチ出力される（点３００）。
【００３９】クロック信号ＣＬＫ１でラッチ出力された
信号Ｓ２は、遅延回路１０２において所定時間だけ遅延
され、信号Ｓ３として出力される（点３０１）。
信号Ｓ２は、遅延回路１０２において所定時間だけ遅延
され、信号Ｓ３として出力される（点３０１）。
【００４０】遅延回路１０２から出力された信号Ｓ３
は、ラッチ回路１０１においてクロック信号ＣＬＫ２の
立ち上がりで信号Ｓ４としてラッチ出力される（点３０
２）。このとき、クロック信号ＣＬＫ１とクロック信号
ＣＬＫ２とのクロックスキューが設計値の範囲をオーバ
ーしているので、信号Ｓ３が変化した後の状態がラッチ
出力される。
は、ラッチ回路１０１においてクロック信号ＣＬＫ２の
立ち上がりで信号Ｓ４としてラッチ出力される（点３０
２）。このとき、クロック信号ＣＬＫ１とクロック信号
ＣＬＫ２とのクロックスキューが設計値の範囲をオーバ
ーしているので、信号Ｓ３が変化した後の状態がラッチ
出力される。
【００４１】信号Ｓ２と信号Ｓ４との論理積Ｓ５は、ク
ロック信号の幅以上となる大きなパルス波形となる（点
３０３）。
ロック信号の幅以上となる大きなパルス波形となる（点
３０３）。
【００４２】上述したように、オシロスコープ等を用い
ることなく、出力信号が内部クロックよりも大きなパル
スになっているかどうかを確認するだけでクロックスキ
ューの判定を行うことができる。
ることなく、出力信号が内部クロックよりも大きなパル
スになっているかどうかを確認するだけでクロックスキ
ューの判定を行うことができる。
【００４３】（第２の実施の形態）図４は、本発明のク
ロックスキュー判定回路の第２の実施の形態を示す回路
ブロック図であり、クロックスキューの量を測定するこ
とができるものである。
ロックスキュー判定回路の第２の実施の形態を示す回路
ブロック図であり、クロックスキューの量を測定するこ
とができるものである。
【００４４】本形態は図４に示すように、クロックスキ
ューの判定を行うためのクロックスキューテスト信号Ｓ
１及び第１のクロック信号ＣＬＫ１が入力され、クロッ
ク信号ＣＬＫ１の立ち上がり時においてクロックキュー
テスト信号Ｓ１を信号Ｓ２としてラッチ出力する第１の
ラッチ回路４００と、ラッチ回路４００から出力された
信号Ｓ２をそれぞれに設定された所定時間だけ遅延させ
て信号Ｘ１〜Ｘｎとしてそれぞれ出力する複数の遅延回
路４０２−１〜４０２−ｎと、遅延回路４０２−１〜４
０２−ｎから出力された信号Ｘ１〜Ｘｎの中から１つの
信号を選択して信号Ｓ３として出力する選択回路４０５
と、選択回路４０５から出力された信号Ｓ３及び第２の
クロック信号ＣＬＫ２が入力され、クロック信号ＣＬＫ
２の立ち上がり時において信号Ｓ３を信号Ｓ４としてラ
ッチ出力する第２のラッチ回路４０１と、ラッチ回路４
０１から出力された信号Ｓ４及びラッチ回路１００から
出力された信号Ｓ２とが入力され、信号Ｓ２と信号Ｓ４
との論理積をとり、信号Ｓ５として出力するＡＮＤゲー
ト４０４と、ＡＮＤゲート４０４から出力された信号Ｓ
５を外部に出力する出力端子４０３とから構成されてい
る。
ューの判定を行うためのクロックスキューテスト信号Ｓ
１及び第１のクロック信号ＣＬＫ１が入力され、クロッ
ク信号ＣＬＫ１の立ち上がり時においてクロックキュー
テスト信号Ｓ１を信号Ｓ２としてラッチ出力する第１の
ラッチ回路４００と、ラッチ回路４００から出力された
信号Ｓ２をそれぞれに設定された所定時間だけ遅延させ
て信号Ｘ１〜Ｘｎとしてそれぞれ出力する複数の遅延回
路４０２−１〜４０２−ｎと、遅延回路４０２−１〜４
０２−ｎから出力された信号Ｘ１〜Ｘｎの中から１つの
信号を選択して信号Ｓ３として出力する選択回路４０５
と、選択回路４０５から出力された信号Ｓ３及び第２の
クロック信号ＣＬＫ２が入力され、クロック信号ＣＬＫ
２の立ち上がり時において信号Ｓ３を信号Ｓ４としてラ
ッチ出力する第２のラッチ回路４０１と、ラッチ回路４
０１から出力された信号Ｓ４及びラッチ回路１００から
出力された信号Ｓ２とが入力され、信号Ｓ２と信号Ｓ４
との論理積をとり、信号Ｓ５として出力するＡＮＤゲー
ト４０４と、ＡＮＤゲート４０４から出力された信号Ｓ
５を外部に出力する出力端子４０３とから構成されてい
る。
【００４５】以下に、上記のように構成されたクロック
スキュー判定回路の動作について説明する。
スキュー判定回路の動作について説明する。
【００４６】まず、ラッチ回路４００にクロックスキュ
ーテスト信号Ｓ１及びクロック信号ＣＬＫ１が入力され
ると、ラッチ回路４００において、クロック信号ＣＬＫ
１の立ち上がり時においてクロックキューテスト信号Ｓ
１が信号Ｓ２としてラッチ出力される。
ーテスト信号Ｓ１及びクロック信号ＣＬＫ１が入力され
ると、ラッチ回路４００において、クロック信号ＣＬＫ
１の立ち上がり時においてクロックキューテスト信号Ｓ
１が信号Ｓ２としてラッチ出力される。
【００４７】次に、ラッチ回路４００から出力された信
号Ｓ２が遅延回路４０２−１〜４０２−ｎに入力され、
遅延回路４０２−１〜４０２−ｎにおいて、信号Ｓ２
が、それぞれに設定されている所定時間だけ遅延されて
信号Ｘ１〜Ｘｎとして出力される。なお、遅延回路４０
２−１〜４０２−ｎにおいては、それぞれ異なる遅延時
間が設定されている。
号Ｓ２が遅延回路４０２−１〜４０２−ｎに入力され、
遅延回路４０２−１〜４０２−ｎにおいて、信号Ｓ２
が、それぞれに設定されている所定時間だけ遅延されて
信号Ｘ１〜Ｘｎとして出力される。なお、遅延回路４０
２−１〜４０２−ｎにおいては、それぞれ異なる遅延時
間が設定されている。
【００４８】次に、遅延回路４０２−１〜４０２−ｎか
ら出力された信号Ｘ１〜Ｘｎが選択回路４０５に入力さ
れ、選択回路４０５において、遅延量選択信号Ｙ１〜Ｙ
ｎによって信号Ｘ１〜Ｘｎのうち１つの信号が選択さ
れ、信号Ｓ３として出力される。
ら出力された信号Ｘ１〜Ｘｎが選択回路４０５に入力さ
れ、選択回路４０５において、遅延量選択信号Ｙ１〜Ｙ
ｎによって信号Ｘ１〜Ｘｎのうち１つの信号が選択さ
れ、信号Ｓ３として出力される。
【００４９】次に、選択回路４０５から出力された信号
Ｓ３とクロック信号ＣＬＫ２がラッチ回路４０１に入力
され、ラッチ回路４０１において、クロック信号ＣＬＫ
２の立ち上がり時において信号Ｓ３が信号Ｓ４としてラ
ッチ出力される。
Ｓ３とクロック信号ＣＬＫ２がラッチ回路４０１に入力
され、ラッチ回路４０１において、クロック信号ＣＬＫ
２の立ち上がり時において信号Ｓ３が信号Ｓ４としてラ
ッチ出力される。
【００５０】次に、ラッチ回路４０１から出力された信
号Ｓ４がＡＮＤゲート４０４に入力される。ここで、Ａ
ＮＤゲート４０４には、ラッチ回路４００から出力され
た信号Ｓ２も入力されており、ＡＮＤゲート４０４にお
いて、信号Ｓ２と信号Ｓ４との論理積がとられ、信号Ｓ
５として出力される。
号Ｓ４がＡＮＤゲート４０４に入力される。ここで、Ａ
ＮＤゲート４０４には、ラッチ回路４００から出力され
た信号Ｓ２も入力されており、ＡＮＤゲート４０４にお
いて、信号Ｓ２と信号Ｓ４との論理積がとられ、信号Ｓ
５として出力される。
【００５１】その後、出力端子４０３に出力されたパル
スにおけるハイレベルの時間を測定することによって、
クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との間に
生じたクロックスキューの判定が行われる。
スにおけるハイレベルの時間を測定することによって、
クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との間に
生じたクロックスキューの判定が行われる。
【００５２】ここで、本形態においては、選択回路４０
５において、ラッチ回路４０１に入力される信号Ｓ３が
遅延回路４０２−１〜４０２−ｎから出力される信号Ｘ
１〜Ｘｎのうちから選択されるため、それにより、クロ
ック信号ＣＬＫ１とクロック信号ＣＬＫ２とのクロック
スキュー量を測定することができる。
５において、ラッチ回路４０１に入力される信号Ｓ３が
遅延回路４０２−１〜４０２−ｎから出力される信号Ｘ
１〜Ｘｎのうちから選択されるため、それにより、クロ
ック信号ＣＬＫ１とクロック信号ＣＬＫ２とのクロック
スキュー量を測定することができる。
【００５３】例えば、遅延回路４０２−１の遅延量が１
０ｎｓ、遅延回路４０２−２の遅延量が１１ｎｓである
場合で、選択回路４０５において遅延回路４０２−１か
ら出力された信号Ｘ１が選択された場合のクロックスキ
ューの判定結果が設計値オーバーであって、かつ、選択
回路４０５において遅延回路４０２−１から出力された
信号Ｘ２が選択された場合のクロックスキューの判定結
果が設計値以内であるという結果が得られた場合、クロ
ック信号ＣＬＫ１とクロック信号ＣＬＫ２とのクロック
スキューは１０ｎｓ以上、１１ｎｓ未満であることが判
る。
０ｎｓ、遅延回路４０２−２の遅延量が１１ｎｓである
場合で、選択回路４０５において遅延回路４０２−１か
ら出力された信号Ｘ１が選択された場合のクロックスキ
ューの判定結果が設計値オーバーであって、かつ、選択
回路４０５において遅延回路４０２−１から出力された
信号Ｘ２が選択された場合のクロックスキューの判定結
果が設計値以内であるという結果が得られた場合、クロ
ック信号ＣＬＫ１とクロック信号ＣＬＫ２とのクロック
スキューは１０ｎｓ以上、１１ｎｓ未満であることが判
る。
【００５４】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。
ているので、以下に記載するような効果を奏する。
【００５５】請求項１に記載のものにおいては、第１の
クロック信号と第２のクロック信号とを用いた出力信号
のパルス幅によって第１のクロック信号と第２のクロッ
ク信号との間に生じたクロックスキューの不具合判定が
行われる構成としたため、外部の様々なノイズの影響を
受けることなく、マイクロプロセッサ内部におけるクロ
ックスキューを正確かつ容易に判定することができる。
クロック信号と第２のクロック信号とを用いた出力信号
のパルス幅によって第１のクロック信号と第２のクロッ
ク信号との間に生じたクロックスキューの不具合判定が
行われる構成としたため、外部の様々なノイズの影響を
受けることなく、マイクロプロセッサ内部におけるクロ
ックスキューを正確かつ容易に判定することができる。
【００５６】請求項２に記載のものにおいては、遅延時
間が異なる遅延回路を複数個設け、複数の遅延回路から
出力された信号の中から第２のラッチ回路に入力される
信号を選択する選択回路を設けたため、選択回路におい
て、複数の遅延回路から出力された信号の中から第２の
ラッチ回路に入力される信号を選択してその際のクロッ
クスキューの判定結果を参照することにより、第１のク
ロック信号と第２のクロック信号とのクロックスキュー
量を測定することができる。
間が異なる遅延回路を複数個設け、複数の遅延回路から
出力された信号の中から第２のラッチ回路に入力される
信号を選択する選択回路を設けたため、選択回路におい
て、複数の遅延回路から出力された信号の中から第２の
ラッチ回路に入力される信号を選択してその際のクロッ
クスキューの判定結果を参照することにより、第１のク
ロック信号と第２のクロック信号とのクロックスキュー
量を測定することができる。
【図１】本発明のクロックスキュー判定回路の第１の実
施の形態を示す回路ブロック図である。
施の形態を示す回路ブロック図である。
【図２】図１に示したクロックスキュー判定回路におい
て、クロックスキューが設計値の範囲内である場合のタ
イミングチャートである。
て、クロックスキューが設計値の範囲内である場合のタ
イミングチャートである。
【図３】図１に示したクロックスキュー判定回路におい
て、クロックスキューが設計値の範囲をオーバーしてい
る場合のタイミングチャートである。
て、クロックスキューが設計値の範囲をオーバーしてい
る場合のタイミングチャートである。
【図４】図４は、本発明のクロックスキュー判定回路の
第２の実施の形態を示す回路ブロック図である。
第２の実施の形態を示す回路ブロック図である。
【図５】従来のクロックスキュー判定回路の一構成例を
示す回路ブロック図である。
示す回路ブロック図である。
１００，１０１，４００，４０１ ラッチ回路 １０２，４０２−１〜４０２−ｎ 遅延回路 １０３，４０３ 出力端子 １０４，４０４ ＡＮＤゲート ２００〜２０４，３００〜３０３ 観測点 ４０５ 選択回路
Claims (3)
- 【請求項１】 複数のクロック信号に同期して動作する
マイクロプロセッサにおいて前記複数のクロック信号ど
うしのクロックスキューの不具合判定を行うクロックス
キュー判定回路であって、 前記クロックスキューの判定を行うためのテスト信号及
び第１のクロック信号が入力され、前記第１のクロック
信号の立ち上がり時において前記テスト信号をラッチ出
力する第１のラッチ回路と、 該第１のラッチ回路から出力された信号を所定時間だけ
遅延させて出力する遅延回路と、 該遅延回路から出力された信号及び第２のクロック信号
が入力され、前記第２のクロック信号の立ち上がり時に
おいて、前記遅延回路から出力された信号をラッチ出力
する第２のラッチ回路と、 前記第１のラッチ回路から出力された信号及び前記第２
のラッチ回路から出力された信号が入力され、前記第１
のラッチ回路から出力された信号と前記第２のラッチ回
路から出力された信号との論理積をとり、その結果を出
力する論理ゲートとを有し、 該論理ゲートから出力された結果に基づいて、前記第１
のクロック信号と前記第２のクロック信号との間に生じ
たスキューの不具合判定を行うことを特徴とするクロッ
クスキュー判定回路。 - 【請求項２】 複数のクロック信号に同期して動作する
マイクロプロセッサにおいて前記複数のクロック信号ど
うしのクロックスキューの不具合判定を行うクロックス
キュー判定回路であって、 前記クロックスキューの判定を行うためのテスト信号及
び第１のクロック信号が入力され、前記第１のクロック
信号の立ち上がり時において前記テスト信号をラッチ出
力する第１のラッチ回路と、 該第１のラッチ回路から出力された信号をそれぞれに設
定された所定時間だけ遅延させて出力する複数の遅延回
路と、 該複数の遅延回路から出力された信号の中から１つの信
号を選択して出力する選択回路と、 該選択回路から出力された信号及び第２のクロック信号
が入力され、前記第２のクロック信号の立ち上がり時に
おいて、前記選択回路から出力された信号をラッチ出力
する第２のラッチ回路と、 前記第１のラッチ回路から出力された信号及び前記第２
のラッチ回路から出力された信号が入力され、前記第１
のラッチ回路から出力された信号と前記第２のラッチ回
路から出力された信号との論理積をとり、その結果を出
力する論理ゲートとを有し、 該論理ゲートから出力された結果に基づいて、前記第１
のクロック信号と前記第２のクロック信号との間に生じ
たスキューの不具合判定を行うとともに、前記選択回路
において前記複数の遅延回路から出力された信号の中か
ら前記第２のラッチ回路に入力される信号を切り換える
ことにより、前記第１のクロック信号と前記第２のクロ
ック信号とのクロックスキュー量を測定することを特徴
とするクロックスキュー判定回路。 - 【請求項３】 請求項１または請求項２に記載のクロッ
クスキュー判定回路において、 前記マイクロプロセッサに内蔵されていることを特徴と
するクロックスキュー判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22123496A JP2947178B2 (ja) | 1996-08-22 | 1996-08-22 | クロックスキュー判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22123496A JP2947178B2 (ja) | 1996-08-22 | 1996-08-22 | クロックスキュー判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1063367A true JPH1063367A (ja) | 1998-03-06 |
| JP2947178B2 JP2947178B2 (ja) | 1999-09-13 |
Family
ID=16763578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22123496A Expired - Fee Related JP2947178B2 (ja) | 1996-08-22 | 1996-08-22 | クロックスキュー判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2947178B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7971088B2 (en) | 2007-02-27 | 2011-06-28 | Samsung Electronics Co., Ltd. | Clock skew controller and integrated circuit including the same |
-
1996
- 1996-08-22 JP JP22123496A patent/JP2947178B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7971088B2 (en) | 2007-02-27 | 2011-06-28 | Samsung Electronics Co., Ltd. | Clock skew controller and integrated circuit including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2947178B2 (ja) | 1999-09-13 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981215 |
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