CN107346935B - 多相svpwm信号发生器 - Google Patents

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Abstract

本发明涉及逆变器控制系统领域，具体涉及一种基于FPGA的参数化的多相SVPWM信号发生器。包括：接口模块、节拍发生器模块、波形发生器模块、死区控制模块、波形数据修改模块。本发明的一个特征在于由参数决定多相SVPWM信号发生器的输出相数、节拍定时器和死区定时器的位数，经计算机程序编译，可以生成指定相数N（N=3~16），指定节拍定时器位数L（L=8~16）和指定死区定时器位数M（M=4~8）的SVPWM信号发生器。本发明的另一个特征在于可以对波形数据进行在线修改。而且本发明是基于FPGA实现，具有运行速度快，可以灵活配置的特点。

Description

多相SVPWM信号发生器
技术领域
本发明涉及逆变器控制系统领域，具体涉及一种基于FPGA（Field ProgrammableGate Array，现场可编程门阵列）的参数化的多相SVPWM（Space Vector Pulse WidthModulation，空间向量脉冲宽度调制）信号发生器。
背景技术
SVPWM技术在电机驱动系统中得到了广泛应用，由3相电动机和变频调速器组成的系统占据主导地位，然而在大功率、高可靠性和低直流母线电压的场合，多相驱动系统比3相驱动系统更有优势，多相驱动系统是指相数大于3的驱动系统，多相驱动系统可以实现低压大功率驱动，多相驱动系统可以在缺相的情况下运行，提高系统的可靠性和安全性，多相驱动系统还可以降低电动机的转矩脉动，降低噪声。
发明内容
本发明的目的在于，提出一种参数化的多相SVPWM信号发生器，该多相SVPWM信号发生器的输出相数、节拍定时器和死区定时器的位数由参数决定，经计算机程序编译，可以生成指定相数
Figure 351483DEST_PATH_IMAGE001
，指定节拍定时器位数
Figure 206306DEST_PATH_IMAGE002
和指定死区定时器位数
Figure 468267DEST_PATH_IMAGE003
的SVPWM信号发生器。
本发明提出的多相SVPWM信号发生器，分别与功率驱动电路、微处理器或者数字信号处理器电路相连接，该多相SVPWM信号发生器包括：
接口模块，微处理器或者数字信号处理器电路通过接口模块向多相SVPWM信号发生器发送控制指令和数据；
节拍发生器模块，用于产生多相SVPWM信号发生器工作所需要的节拍信号；
波形发生器模块，按照用户程序指定的扇区号和节拍发生器产生的节拍信号，输出SVPWM脉冲波形信号；
死区控制模块，根据用户程序输入的死区延迟时间对输出脉冲信号进行延迟处理；
波形数据修改模块，多相SVPWM信号发生器处于停止状态时，用户程序可以通过波形数据修改模块对波形发生器模块中的波形数据进行修改。
所述接口模块接收来自微处理器或者数字信号处理器的扇区（相带）编号、节拍定时值、死区定时值等参数和启动、停止SVPWM信号发生器、允许死区、禁止死区等命令，所述接口模块将节拍定时值送到所述节拍发生器模块，将死区定时值送到所述死区控制模块，将扇区（相带）编号送到波形发生器模块、按照用户程序的命令启动或者停止SVPWM信号发生器，允许或者禁止死区控制模块的工作。
多相SVPWM信号发生器处于停止状态时，所述接口模块可以接收用户程序的命令和数据，对波形发生器模块中的波形数据进行修改。
收到启动命令后，所述节拍发生器模块开始工作，按照节拍定时值产生节拍信号，并将其送到所述波形发生器模块。
所述波形发生器模块按照扇区编号和节拍值产生SVPWM波形信号，并将其送到所述死区控制模块。
所述死区控制模块将波形发生器模块输出的每一相SVPWM脉冲信号波形变成差分输出信号，允许插入死区时，所述死区控制模块在SVPWM波形的差分信号中插入死区，再输出到多相SVPWM信号发生器的输出引脚，禁止死区时，SVPWM波形的差分信号直接输出到多相SVPWM信号发生器的输出引脚。
相数不同的SVPWM信号发生器，其电路内部具体结构，输入、输出引脚数目、波形数据表及其初始化数据文件都是不同的，但是其总体电路结构是相似的，对于相数不同的SVPWM信号发生器，可以通过参数计算其输入、输出引脚数目，根据参数用算法生成SVPWM信号发生器的波形数据表。
本发明用符合IEEE（国际电工委员会）1364-2005标准的Verilog语言编写，使用特定数据类型来定义多相SVPWM信号发生器的输入、输出引脚和模块内部的连线，代码经计算机编译，可以生成指定相数
Figure 535580DEST_PATH_IMAGE001
，指定节拍定时器位数
Figure 818794DEST_PATH_IMAGE004
和指定死区定时器位数
Figure 828207DEST_PATH_IMAGE005
的SVPWM信号发生器。
本发明总结了SVPWM信号发生器的波形数据表的生成规律，确定了3~16相SVPWM波形数据表的结构，并用算法生成了3~16相SVPWM波形数据表。
本发明提出了根据参数对指定相数
Figure 829661DEST_PATH_IMAGE001
的SVPWM信号发生器的波形数据表进行初始化的方法。
本发明提出的多相SVPWM信号发生器可以通过程序对其波形数据表中的数据进行在线修改。
附图说明
图1为多相SVPWM信号发生器的结构示意图；
图2为实施例1所生成的4相SVPWM信号发生器RTL（Register Transition Level，寄存器传输级）电路图；
图3为实施例1所生成的9相SVPWM信号发生器RTL电路图；
图4为6相SVPWM信号发生器允许死区时的输出波形图；
图5为实施例1所生成的4相SVPWM信号发生器的波形图；
图6为实施例1所生成的9相SVPWM信号发生器的波形图。
具体实施方式
本发明提出的多相SVPWM信号发生器用符合IEEE（国际电工委员会）1364-2005标准的Verilog语言编写。
顶层模块与各个功能模块中均声明了以下参数：参数N，该参数用于确定多相SVPWM信号发生器的相数；参数L，该参数用于确定节拍定时器的位数；参数M，该参数用于确定死区定时器的位数；按照Verilog语言标准，这些参数能够从顶层模块向下层模块传递，即只需要修改顶层模块中的参数就可以改变所有模块中的同一参数值。
实施例1：
本发明提出的多相SVPWM信号发生器的结构如图1所示，包括：顶层模块svpwm_nse、接口模块bus_nse、节拍发生器模块rg_nse、波形发生器模块wg_nse、死区控制模块db_nse和波形数据修改模块rw_nse。
本发明提出的多相SVPWM信号发生器能够根据不同的相数N，节拍定时器位数L（缺省值16）和死区定时器位数M（缺省值8），经计算机程序编译后，生成指定相数
Figure 497403DEST_PATH_IMAGE001
的SVPWM信号发生器，图2是N=4时，编译生成的4相SVPWM信号发生器RTL（寄存器传输级）电路图；图3是N=9时，编译生成的9相SVPWM信号发生器RTL（寄存器传输级）电路图。
下面具体介绍各个模块的功能：
接口模块，由节拍定时值寄存器、死区定时值寄存器、控制寄存器、波形数据修改寄存器以及微处理器接口等组成，负责接收由微处理器或者数字信号处理器发来的控制命令、定时参数、波形数据等。
节拍定时值寄存器中存放微处理器或者数字信号处理器发来的节拍定时值，节拍定时值寄存器的输出连接到节拍发生器，节拍发生器按照节拍定时值产生节拍信号。
死区定时值寄存器中存放微处理器或者数字信号处理器发来的死区定时值，死区定时值寄存器的输出连接到死区控制模块，死区控制模块按照死区定时值在SVPWM脉冲信号中插入死区。
控制寄存器中存放微处理器或者数字信号处理器发来的控制命令，控制命令包括启动、停止命令，允许、禁止死区命令，控制命令中还包含SVPWM信号的扇区（相带）编号，扇区编号与节拍发生器产生的节拍信号一同组成二维地址，控制波形发生器模块生成SVPWM信号波形。
波形数据修改寄存器与波形数据修改模块协同工作，当多相SVPWM信号发生器处于停止状态时，用户程序可以向波形数据修改寄存器写入新的波形数据，以替代波形发生器模块中原有的波形数据。
接口模块地址空间的确定，N相SVPWM信号发生器的输出信号每周期的节拍数为2N+1，因此节拍定时值寄存器和死区定时值寄存器的数目为2N，这些寄存器在基地址上顺序排列，地址增量为2（最大节拍计数值为16位，最大死区计数值为8位），因此N相SVPWM信号发生器所需的地址位数W=
Figure 854697DEST_PATH_IMAGE006
，
Figure 707115DEST_PATH_IMAGE007
为上取整函数。
节拍发生器模块，由计数器和比较器单元组成，负责生成每周期2N+1个节拍信号。
波形发生器模块，波形发生器模块是1个
Figure 195865DEST_PATH_IMAGE008
位的同步存储器，当N相SVPWM信号发生器工作时，读出信号一直有效，写入信号一直无效，存储器处于只读状态，扇区编码和节拍值分别作为存储器的行、列地址，在系统时钟驱动下，输出SVPWM脉冲信号波形。
同步存储器尺寸的确定，N相SVPWM信号的 扇区（相带）数为2N，每个N相SVPWM信号周期由 2N+1个节拍组成，且每个周期的SVPWM信号波形在时间轴上前后对称，因此波形数据表的大小为
Figure 401719DEST_PATH_IMAGE009
位。
同步存储器的初始化，波形发生器模块中的Verilog语言代码能够按照参数N的数值（N=3~16），选择对应的数据文件，对波形数据表进行初始化。
死区控制模块，死区控制模块将波形发生器模块输出的每一相SVPWM脉冲信号波形变成差分输出信号，并且在允许死区时，按照用户程序输入的死区定时值在每一相差分输出信号中插入死区延迟，如图4所示。
波形数据修改模块，当N相SVPWM信号发生器停止工作时，向波形数据修改寄存器写入允许修改数据命令，使得读出信号一直无效，写入信号一直有效，存储器进入只写状态，用户程序通过波形数据修改寄存器连续写入波形数据后，再向波形数据修改寄存器写入停止修改数据命令，关闭存储器的写入信号，修改数据过程完成。
图5为相数N=4时，编译生成的4相SVPWM信号发生器在测试时产生的输出波形；图6为相数N=9时，编译生成的9相SVPWM信号发生器在测试时产生的输出波形。
本发明是基于FPGA（现场可编程门阵列）技术实现的，使得参数化的多相SVPWM信号发生器既可以编程在FPGA芯片中，与微处理器或者数字信号处理器电路共同组成空间向量脉冲宽度调制器电路；也可以作为参数化的库元件与片上微处理器一起集成在FPGA芯片中，组成芯片上嵌入式系统。
以上所说明的本发明实施方式，并不构成对本发明保护范围的限定，任何在本发明的精神和原则之内所做的修改、等同替换和改进等，均应包含在本发明的权利要求保护范围之内。

Claims (6)

1.一种多相SVPWM信号发生器，该多相SVPWM信号发生器分别与功率驱动电路、微处理器或者数字信号处理器电路相连接，其特征在于，该多相SVPWM信号发生器包括：
接口模块，用于接收微处理器或者数字信号处理器发送控制指令和数据；
节拍发生器模块，用于产生多相SVPWM信号发生器工作所需要的节拍信号；
波形发生器模块，用于根据用户程序指定的扇区号和节拍发生器产生的节拍信号，输出相应的SVPWM脉冲波形信号；
死区控制模块，用于根据用户程序输入的死区延迟时间对输出脉冲信号进行延迟处理；
波形数据修改模块，用于对波形发生器模块中的波形数据进行修改；
所述接口模块接收来自用户程序的节拍定时值、死区定时值参数，对所述节拍发生器模块和所述死区控制模块进行设置；
所述接口模块接收来自用户程序的扇区编号和启动控制命令，触发所述节拍发生器模块、波形发生器模块和死区控制模块开始工作；
所述节拍发生器模块开始工作，按照节拍定时值产生节拍信号，并将其送到所述波形发生器模块；
所述波形发生器模块按照扇区编号和节拍值产生SVPWM波形信号，并将其送到所述死区控制模块；
所述死区控制模块将波形发生器模块输出的每一相SVPWM脉冲信号波形变成差分输出信号，并按照用户设置的死区时间，在差分信号中插入死区；
多相SVPWM信号发生器处于停止状态时，所述接口模块可以接收用户程序的命令和数据，波形数据修改模块对波形发生器模块中的波形数据进行修改。
2.根据权利要求1所述多相SVPWM信号发生器，其特征在于该多相SVPWM信号发生器的输出相数、节拍定时器和死区定时器的位数由参数决定，经计算机程序编译，可以生成指定相数N，指定节拍定时器位数L和指定死区定时器位数M的SVPWM信号发生器，N的取值范围是3～16，L的取值范围是4～16，M的取值范围是4～8。
3.根据权利要求1所述多相SVPWM信号发生器，其特征在于该多相SVPWM信号发生器的设计中引用可变数组来定义多相SVPWM信号发生器的输入、输出引脚和模块内部的连线。
4.根据权利要求1所述多相SVPWM信号发生器，其特征在于该多相SVPWM信号发生器的设计中确定了4～16相SVPWM波形数据表的结构，并用算法生成了4～16相SVPWM波形数据表。
5.根据权利要求1所述多相SVPWM信号发生器，其特征在于该多相SVPWM信号发生器的设计中提出了根据参数对不同相数的SVPWM信号发生器的波形数据表进行初始化的方法。
6.根据权利要求1所述多相SVPWM信号发生器，其特征在于该多相SVPWM信号发生器的波形发生器模块中的波形数据可以通过波形数据修改模块进行修改。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101090241A (zh) * 2007-04-29 2007-12-19 澳门大学 通用多电平三相四线逆变器脉宽调制控制方法及控制器
CN101109961A (zh) * 2007-08-06 2008-01-23 北京航空航天大学 一种卫星天线运动控制系统
CN101272123A (zh) * 2008-04-29 2008-09-24 江南大学 基于fpga的空间矢量脉宽调制方法
CN101895224A (zh) * 2010-05-26 2010-11-24 广州广日电气设备有限公司 Svpwm信号发生器
CN102510262A (zh) * 2011-11-01 2012-06-20 东南大学 变频调速控制器
CN105141173A (zh) * 2015-08-17 2015-12-09 南京航空航天大学 基于fpga的多路移相控制器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102331535B (zh) * 2011-06-09 2014-06-04 郝玉山 交流电物理量测量和数据采集装置和方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101090241A (zh) * 2007-04-29 2007-12-19 澳门大学 通用多电平三相四线逆变器脉宽调制控制方法及控制器
CN101109961A (zh) * 2007-08-06 2008-01-23 北京航空航天大学 一种卫星天线运动控制系统
CN101272123A (zh) * 2008-04-29 2008-09-24 江南大学 基于fpga的空间矢量脉宽调制方法
CN101895224A (zh) * 2010-05-26 2010-11-24 广州广日电气设备有限公司 Svpwm信号发生器
CN102510262A (zh) * 2011-11-01 2012-06-20 东南大学 变频调速控制器
CN105141173A (zh) * 2015-08-17 2015-12-09 南京航空航天大学 基于fpga的多路移相控制器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
三相空间矢量PWM仿真及其基于FPGA的硬件实现;赖联有等;《电子与封装》;20050131;第5卷(第1期);第27-30页 *

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