JPH08106446A - モジュール方式チップ選択制御回路および関連する回路および方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 モジュール方式のチップ選択制御回路８０を
第１の数のアドレスデコーダを備えたアドレスデコード
段９０、第２の数の制御ユニットを備えた制御段１０
０、および第３の数のピン構成論理回路を備えたピン構
成段１１０を持たせることによってスケーリング可能に
する。 【解決手段】 メモリ領域数、アクセスパイプライン深
さ、およびチップ選択信号数は独立でありチップ設計に
応じて変え得る。制御段は制御ユニット１７０，１８０
がアクセスされた領域の特性に基づき継続中のメモリサ
イクルをパイプライン化可能にする早期パイプライン制
御回路１８６を含む。早期パイプライン制御回路は制御
ユニットとともにデータの完全性および適切なサイクル
終了を保証するため１組のパイプライン化ルールを実施
し、効率的な一連のパイプライン化されたメモリアクセ
スサイクルを提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の技術分野】この発明は一般的にはデータプロセ
ッサに関し、かつより特定的には、集積回路マイクロプ
ロセッサおよびマイクロコンピュータのためのチップ選
択論理回路に関する。

【０００２】

【従来の技術】集積回路マイクロプロセッサは、多くの
場合、ある機能を提供するためには他の集積回路装置と
接続されなければならない。そのような外部装置の例
は、メモリ、シリアルインタフェースアダプタ、アナロ
グ−デジタル変換器および数多くの他のものを含む。た
いていの場合、おのおののそのような外部装置は該装置
がマイクロプロセッサによってアクセスされたとき適切
に作動されるためには外部制御信号を必要とする。例え
ば、スタティックランダムアクセスメモリ（ＳＲＡＭ）
集積回路は読出しおよび書込みアクセスを制御するため
にチップイネーブル、出力イネーブル、および書込みイ
ネーブル制御信号を必要とする。これらの信号のタイミ
ング要件は商業的に入手可能な装置の間でいくらか異な
っている。例えば、いくつかのＳＲＡＭは前記出力イネ
ーブル信号に対して非同期で出力データを提供し、一方
他のＳＲＡＭは出力イネーブルをサンプルしかつクロッ
ク信号と同期して出力データを提供する。

【０００３】典型的にはマイクロプロセッサおよび他の
集積回路を使用するシステムの設計者はマイクロプロセ
ッサそれ自体によって生成されるアドレスおよびバス制
御信号から必要なチップ選択信号を発生するために「グ
ルーロジック（ｇｌｕｅ ｌｏｇｉｃ）」を使用する。
この余分のロジックは設計されているシステムのコスト
を大幅に加算しかつ性能を劣化させることがあり、従っ
て非常に望ましくないものである。

【０００４】アメリカ合衆国、カリフォルニア州サンタ
・クララのインテル・コーポレイション（Ｉｎｔｅｌ
Ｃｏｒｐｏｒａｔｉｏｎ）から入手可能な８０１８６型
（ｉＡＰＸ １８６とも称される）のものはチップ選択
信号を発生するための内部論理を有する集積回路マイク
ロプロセッサである。このチップ選択論理は７つの可能
なチップ選択のおのおのがアクティブであるアドレス範
囲をプログラムする限られた能力を有しかつおのおのの
チップ選択がアクティブであるバスサイクルにプログラ
ム可能に待機状態を挿入できる。さらに、チップ選択の
いくつかはマイクロプロセッサのメモリまたはＩ／Ｏア
ドレス空間においてのみアクティブとなるようプログラ
ムすることができる。

【０００５】オンボードチップ選択論理を備えた集積回
路マイクロプロセッサの他の例はジョン・エイ・ランガ
ン（Ｊｏｈｎ Ａ．Ｌａｎｇａｎ）およびジェイムズ・
エム・シビグトロス（Ｊａｍｅｓ Ｍ．Ｓｉｂｉｇｔｒ
ｏｔｈ）による米国特許第５，１５１，９８６号、１９
９２年９月２９日発行、に開示されたものである。この
開示されたチップ選択論理は制御レジスタを含み、該制
御レジスタによって待機状態のタイミング、極性および
数がいくつかのチップ選択出力のおのおのに対して個別
にプログラムできる。

【０００６】

【発明が解決しようとする課題】チップ選択論理をマイ
クロプロセッサの集積回路上に集積することに関連する
主な問題は十分な柔軟性をユーザに提供することに関連
する。グルーロジックの使用は極めて柔軟性があり、そ
れはシステム設計者はマイクロプロセッサのメモリマッ
プとともにおのおのの外部装置を配置する上でおよびチ
ップ選択信号それ自体のタイミングおよび他の特性にお
いて広い許容範囲を有するからである。この柔軟性は非
常に有用であり、それは可能なシステム設計および特定
の周辺装置に対するチップ選択要求の多様性が大きいか
らである。ユニットの寸法および複雑さを合理的な限界
内に制限しながら集積回路化されたチップ選択ユニット
に十分な柔軟性を提供することは非常に困難である。

【０００７】同時に、集積回路のコストを最小にするこ
とが重要である。チップ選択論理を集積するコストに対
しいくつかの要因が関係する。１つの要因はチップ選択
論理によって必要とされる回路領域の量であり、それは
より大きなチップサイズはウエハーあたりで得られるダ
イの数、その他を低下させるからである。他の要因は装
置のピンの数であり、それはより大きなピン数のパッケ
ージは一般により高価であるためである。第３の要因は
チップを設計するのに必要とされる工学技術的努力の量
であり、かつ設計時間がより短いチップが好ましい。

【０００８】従って、集積回路マイクロプロセッサのた
めに柔軟性がありさらに低価格のチップ選択論理回路を
提供する必要がある。

【０００９】

【課題を解決するための手段】従って、１つの形態で、
アドレスデコード段、タイミング制御段、およびピン構
成段を含む、モジュール方式のチップ選択制御回路が提
供される。アドレスデコード段は第１の複数のアドレス
デコーダを有する。おのおののアドレスデコーダはプロ
グラム可能な領域に関連しかつ入力アドレスがそのプロ
グラム可能な領域内にあれば少なくとも１つの対応する
制御信号を作動させる（アクティベイト：ａｃｔｉｖａ
ｔｅｓ）。前記タイミング制御段は前記アドレスデコー
ド段に結合され、かつ第２の複数の制御ユニットを有す
る。おのおのの制御ユニットは少なくとも１つの対応す
る制御信号を前記第１の所定の数のアドレスデコーダの
おのおのから受信しかつそれに応じてメモリアクセスを
制御するために対応する複数のタイミング信号を提供す
る。前記ピン構成段は前記アドレスデコード段にかつ前
記タイミング制御段に結合され、かつ第３の複数のピン
構成論理回路を有する。おのおののピン構成論理回路は
複数のチップ選択信号の内の選択された１つを提供しか
つ該複数のチップ選択信号の内の選択された１つに対応
する前記複数のタイミング信号の内の選択されたものに
応答するようプログラムされる。

【００１０】これらおよび他の特徴および利点は図面と
ともに以下の詳細な説明を参照することによりさらに明
瞭に理解されるであろう。

【００１１】

【発明の実施の形態】図１は、本発明に係わるデータ処
理システム２０をブロック図形式で示す。データ処理シ
ステム２０は概略的に外部バス２１、電気的にプログラ
ム可能なリードオンリメモリ（ＥＰＲＯＭ）２２、スタ
ティックランダムアクセスメモリ（ＳＲＡＭ）２３、入
力／出力（Ｉ／Ｏ）チップ２４、Ｉ／Ｏチップ２５、お
よびデータプロセッサ３０を含む。データプロセッサ３
０はデータ処理システム２０の中央処理ユニット（ＣＰ
Ｕ）として機能する単一の集積回路でありかつ概略的に
ＣＰＵコア３１、チップ選択回路３２、および外部バス
インタフェース３３、そして内部バス３４を含む。

【００１２】ＣＰＵコア３１は複雑命令セットコンピュ
ータ（ＣＩＳＣ）、少数命令セットコンピュータ（ＲＩ
ＳＣ）、デジタル信号プロセッサ（ＤＳＰ）、または任
意の他の知られたアーキテクチャのような、任意の知ら
れたＣＰＵアーキテクチャを使用して実施できる。さら
に、データプロセッサ３０は高度に集積化されたマイク
ロプロセッサ、またはマイクロコントローラ（組込み型
コントローラ、マイクロコンピュータ、その他）と考え
ることもできる。マイクロコントローラの場合は、オン
チップのかつ内部バス３４に接続された、メモリおよび
周辺装置のような、データ処理システムの他の伝統的な
エレメントを含む。しかしながら、データ処理システム
２０においては、そのような装置はまたオフチップとし
て含むことができかつデータプロセッサ３０はこれらの
装置に外部バスインタフェース３３を使用して外部バス
２１により接続される。

【００１３】外部バスインタフェース３３は内部バス３
４を介してＣＰＵ３１に接続され、かつ外部バス２１に
信号を提供する。外部バスインタフェース３３は内部バ
ス３４を単一の外部バス２１に適合させるよう作用す
る。例えば、もしＣＰＵコア３１が別個の命令およびデ
ータパス（ｐａｔｈｓ）を備えたハーバード・アーキテ
クチャ（Ｈａｒｖａｒｄ ａｒｃｈｉｔｅｃｔｕｒｅ）
を実施すれば、外部バスインタフェース３３はこれらの
別個の命令およびデータパスからのアクセスを外部バス
２１上に順次導く。

【００１４】集積回路数を低減するために、データプロ
セッサ３０はＥＰＲＯＭ２２、ＳＲＡＭ２３およびＩ／
Ｏチップ２４および２５に対し直接提供されるべきタイ
ミングおよび制御信号を発生するためにチップ選択回路
３２を含む。例えば、図示された実施例では、チップ選
択回路３２は外部バス２１から命令をフェッチするため
にＥＰＲＯＭ２２にチップイネーブル（＊ＣＥ）および
出力イネーブル（＊ＯＥ）として知られた２つのアクテ
ィブローのチップ選択信号を提供する。ここで記号＊は
信号の否定または反転を表わし、図面中のオーバーバー
（上線）に対応する。読出し−書込み装置をアクセスす
るため、チップ選択回路３２はまたＳＲＡＭ２３および
Ｉ／Ｏチップ２４および２５に対し提供される書込みイ
ネーブル信号のような、書込みイネーブル（＊ＷＥ）信
号を提供する。チップ選択回路３２は外部バス２１への
アクセスに関連するアドレス、属性、および制御信号を
受けるための外部バスインタフェース３３への双方向接
続を有する。オンチップのボードレベルのロジックを集
積することに加えて、チップ選択回路３２は改善された
外部インタフェースを提供し、それらの様相については
図２〜図９において概略的に説明する。

【００１５】図２は、図１のデータ処理システム２０の
メモリマップの１つの部分４０をブロック図形式で示
す。部分４０は概略的に一連のアドレスをより大きなア
ドレスがより小さなアドレスの上に表される降下順で示
している。部分４０は「メインブロックのハイアドレス
（ＭＡＩＮ ＢＬＯＣＫ ＨＩＧＨ ＡＤＤＲＥＳ
Ｓ）」および「メインブロックのローアドレス（ＭＡＩ
Ｎ ＢＬＯＣＫ ＬＯＷ ＡＤＤＲＥＳＳ）」によって
区画されるメインブロック４１を含む。図１のチップ選
択回路３２はサブブロック４２をメインブロック４１の
完全に境界内に入るようあるいは該境界にオーバラップ
するようプログラムする能力を有する。このオーバラッ
プする制御は有用であり、それはメモリの密度が増大す
るに応じて、単一のメモリ集積回路に関連する、おのお
の異なるプログラム可能な属性を備えた、１つより多く
の領域をもつことが有用であるからである。このため、
サブブロック４２は完全にメインブロック４１内に配置
することができ、かつ図２に示されるように「サブブロ
ックのハイアドレス（ＳＵＢ−ＢＬＯＣＫ ＨＩＧＨ
ＡＤＤＲＥＳＳ）」および「サブブロックのローアドレ
ス（ＳＵＢ−ＢＬＯＣＫＬＯＷ ＡＤＤＲＥＳＳ）」に
よって区画されている。

【００１６】チップ選択回路３２は図３に示されるよう
にこのオーバラップするメモリマップを実施し、図３は
図１のチップ選択回路３２のマルチレベル保護回路５０
をブロック図形式で示している。マルチレベル保護回路
５０は、それらの内のいくつかがオーバラップできる、
任意の数のブロックに対するデコーダを含んでいる。例
えば、図３に示されるように、マルチレベル保護回路５
０は図２のメインブロック４１およびサブブロック４２
を実施するため、それぞれ、メインブロックデコーダ５
１およびサブブロックデコーダ５４を含む。ここで使用
される「ブロック」および「領域」という用語は同義語
であり、かつ「サブブロック」はより大きなブロックま
たは領域の境界内のブロックまたは領域を表している。

【００１７】メインブロックデコーダ５１は前記「メイ
ンブロックのローアドレス」に対応するベースアドレス
レジスタ５２、およびオプションレジスタ５３を含む。
オプションレジスタ５３はブロックサイズフィールドを
含み、該ブロックサイズフィールドは、ベースアドレス
レジスタ５２に格納されたベースアドレスに加えられた
とき、前記「メインブロックのハイアドレス」を決定す
る。さらに、オプションレジスタ５３はメインブロック
４１に関連する領域の保護のための属性を記憶する。同
様に、サブブロックデコーダ５４は前記「サブブロック
のローアドレス」を決定するベースアドレスレジスタ５
５、および前記「サブブロックのハイアドレス」を決定
するブロックサイズフィールドを含むオプションレジス
タ５６を含む。さらに、オプションレジスタ５６はサブ
ブロック４２に関連するプログラム可能な属性のための
フィールドを含む。

【００１８】メインブロックデコーダ５１およびサブブ
ロックデコーダ５４の双方は図１のＣＰＵコア３１のバ
スサイクルの間に「アドレス（ＡＤＤＲＥＳＳ）」と名
付けられた入力アドレスを受入れ、かつさらに、進行中
のサイクルの「保護属性（ＰＲＯＴＥＣＴＩＯＮ ＡＴ
ＴＲＩＢＵＴＥＳ）」と名付けられた保護属性を表す制
御信号を受入れる。そのような保護属性の例は書込み信
号指示である。もしメインブロック４１またはサブブロ
ック４２が、例えば、書込み保護されていれば、書込み
信号は継続中のサイクルが書込みサイクルでありかつ従
って現在のサイクルはプログラムされた保護に整合しな
いことを示すことになる。メインブロックデコーダ５１
およびサブブロックデコーダ５４のおのおのは前記「ア
ドレス」を前記ベースアドレスレジスタおよび対応する
オプションレジスタの領域サイズフィールドによって規
定される領域と比較する。もし前記「アドレス」が前記
領域内にあれば、対応するブロックデコーダは「アドレ
ス整合（ＡＤＤＲＥＳＳＭＡＴＣＨ）」と名付けられ
た、アドレス整合信号を作動（アクティベイト）させ
る。さらに、もし前記入力保護属性が前記対応するオプ
ションレジスタのプログラムされた値と整合すれば、ブ
ロックデコーダは「属性整合（ＡＴＴＲＩＢＵＴＥ Ｍ
ＡＴＣＨ）」と名付けられた、対応する属性整合信号を
作動させる。

【００１９】優先度実施回路５８は次におのおののブロ
ックから前記「アドレス整合」および「属性整合」信号
を受信しかつ優先度メカニズムに基づき“＊ＣＥ”と名
付けられた信号のような、外部制御信号を作動させるか
否かを決定する。もしメインブロックデコーダ５１およ
びサブブロックデコーダ５４の内の１つのみがその「ア
ドレス整合」信号を作動させれば、優先度実施回路５８
は対応する「属性整合」信号もまたアクティブである場
合にのみ信号＊ＣＥをアクティベイトする。次に図２お
よび図３を一緒に参照すると、「アドレス」が前記「メ
インブロックのローアドレス」と前記「サブブロックの
ローアドレス」の間にあるものと仮定する。この場合、
メインブロックデコーダ５１はアドレス整合を検出しか
つ信号「アドレス整合」をアクティベイトする。さら
に、前記「保護属性」がオプションレジスタ５３にプロ
グラムされた保護属性と整合するものと仮定する。この
場合、メインブロックデコーダ５１もまた信号「属性整
合」をアクティベイトする。しかしながら、前記「アド
レス」はサブブロック４２内にないから、サブブロック
デコーダ５４はそのアドレス整合信号をアクティベイト
しない。従って、優先度実施回路５８はメインブロック
４１内のアドレスおよび属性整合に基づき信号＊ＣＥを
アクティベイトすることになる。

【００２０】次に、前記「アドレス」がサブブロック４
２内に入る場合を考える。この場合、メインブロックデ
コーダ５１およびサブブロックデコーダ５４の双方はそ
れらの対応する「アドレス整合」信号をアクティベイト
する。また、前記「保護属性」がオプションレジスタ５
３において規定されたものと整合し、従ってメインブロ
ックデコーダ５１がその「属性整合」信号をアクティベ
イトするものと想定する。しかしながら、同時に、前記
「保護属性」はオプションレジスタ５６にプログラムさ
れた属性と整合せず、従ってサブブロックデコーダ５４
はその「属性整合」信号をアクティベイトしないものと
する。この場合、優先度実施回路５８は信号＊ＣＥをイ
ンアクティブに保ち、サブブロックデコーダ５４のメイ
ンブロックデコーダ５１に対する優先度を認識する。従
って、サブブロック４２はより高い保護優先度でメイン
ブロック４１内にネストすることができる。このブロッ
クのネスティングおよびブロック間の優先順位付けは任
意の数のネスティングに拡張できる。

【００２１】図４は、図１のチップ選択回路３２のプロ
グラム可能なアクセスタイプ回路６０をブロック図形式
で示す。プログラム可能なアクセスタイプ回路６０は概
略的にインタフェースタイプフィールド６２を有するオ
プションレジスタ６１、インタフェースタイプデコーダ
６３、およびアクセスコントローラ６４を含む。オプシ
ョンレジスタ６１は図３に前に示されたようなプログラ
ム可能な領域に関連するレジスタであり、インタフェー
スタイプ（ＩＴＹＰＥ）フィールド６２を含む。ＩＴＹ
ＰＥフィールド６２は符号化されたインタフェースタイ
プ値を含み、これはインタフェースタイプデコーダ６３
の入力に与えられる。インタフェースタイプデコーダ６
３は次にＩＴＹＰＥフィールド６２をデコードしかつデ
コードされた信号をアクセスコントローラ６４に提供す
る。アクセスコントローラ６４は次に「クロック（ＣＬ
ＯＣＫ）」と名付けられた入力クロック信号に基づき＊
ＣＥ，＊ＯＥおよび＊ＷＥに対するタイミング情報を発
生する。

【００２２】知られたチップ選択回路においては、オプ
ションレジスタはあらかじめデコードされたフィールド
における個々の信号に対するタイミングおよびインタフ
ェース特性を規定する。従って、１つまたはそれ以上の
これらのビットを汚染するソフトウエアエラーが存在す
る場合に、不当なタイミングの組合わせが発生されその
結果ハードウエアエラーまたはプログラムの汚染を生じ
る結果となる。しかしながら、プログラム可能なアクセ
スタイプ回路６０はそのようなエラーを引起こす組合わ
せを防止し、かつ従ってデータプロセッサ３０はソフト
ウエアエラーに対しより免疫性がありかつより迅速かつ
よりエラーのないソフトウエア開発を可能にする。プロ
グラム可能なアクセスタイプ回路６０はこれらのソフト
ウエアエラーが規定されていないメモリアクセスを生じ
ることを符号化されたＩＴＹＰＥフィールドを使用する
ことにより防止する。ソフトウエア開発の間、ＩＴＹＰ
Ｅフィールド６２はソフトウエアエラーの結果として不
適切に符号化されることがあり、それによってＩＴＹＰ
Ｅフィールド６２の１つまたはそれ以上のビットが正し
くない値をもつことがある。インタフェースタイプデコ
ーダ６３は、ＩＴＹＰＥフィールド６２からの符号化さ
れた信号をデコードすることにより、正当な（ｌｅｇａ
ｌ）状態またはリザーブされた状態をとることができる
デコードされた信号を提供する。もしＩＴＹＰＥフィー
ルド６２が正当な状態を符号化すれば、インタフェース
タイプデコーダ６３は選択された正当なインタフェース
タイプに基づきタイミング情報を提供するためアクセス
コントーラ６４に出力を提供する。しかしながら、もし
ＩＴＹＰＥフィールド６２がリザーブされた状態を符号
化すれば、インタフェースタイプデコーダ６３はアクセ
スコントローラ６４へのその出力をアクティベイトしな
い。従って、アクセスコントローラ６４は外部バスサイ
クルを行わないことになる。

【００２３】図５は、図１のチップ選択回路３２によっ
て行われる第１のメモリアクセスタイプのタイミング図
を示す。図５には「クロック（ＣＬＯＣＫ）」、「アド
レス（ＡＤＤＲＥＳＳ）」、＊ＷＥ、＊ＣＥ、＊ＯＥお
よび「データ（ＤＡＴＡ）」を含む、この第１のメモリ
アクセスタイプの理解に関連するいくつかの信号が示さ
れている。このメモリアクセスタイプは「早期同期出力
イネーブルを備えた同期インタェース（ｓｙｎｃｈｒｏ
ｎｏｕｓ ｉｎｔｅｒｆａｃｅ ｗｉｔｈ ｅａｒｌｙ
ｓｙｎｃｈｒｏｎｏｕｓ ｏｕｔｐｕｔ ｅｎａｂｌ
ｅ）」タイプとして知られている。図５の第１のライン
には信号「クロック」が示されており、この信号に対し
ては図５に示されたすべての他の信号が同期する。信号
「クロック」の“ｔ１”，“ｔ２”および“ｔ３”で示
された３つの時点および引続くローからハイへの遷移に
対応する時点はこのメモリアクセスタイプを理解するこ
とに関連している。

【００２４】図５は時間ｔ１の前にすべての前のアクセ
スが終了しているものと仮定していることに注意を要す
る。また、図５に示された信号波形はチップ選択回路３
２がアクセスサイクルのアドレスおよびデータフェーズ
をアクノレッジするために外部バスインタフェース３３
に信号を提供するものと仮定していることに注目すべき
である。しかしながら、もし外部アクノレッジ信号が使
用されれば、アクセスのアドレスおよびデータフェーズ
の期間はいつこれらのアクノレッジ信号が受信されるか
に依存することになる。例えば、“＊ＡＡＣＫ”で示さ
れる、アドレスアクノレッジとして知られた信号はアク
セスサイクルのアドレスフェーズをアクノレッジする。
チップ選択回路３２はそれが前記「クロック」のローか
らハイへの遷移の前に信号＊ＡＡＣＫのアクティベイシ
ョンを検知するまで信号＊ＣＥをアクティブに保つ。
“＊ＴＡ”で示される、転送アクノレッジとして知られ
る信号はアクセスサイクルのデータフェーズの終了をア
クノレッジする。チップ選択回路３２はそれが前記「ク
ロック」のローからハイへの遷移の際に信号＊ＴＡのア
クティベイションを認識するまで信号＊ＯＥ（読出しサ
イクルの間）または＊ＷＥ（書込みサイクルの間）をア
クティブに保つ。

【００２５】“Ａ１”と名付けられた、第１のメモリア
クセスに対応するアドレスは時点ｔ１における信号「ク
ロック」のローからハイへの遷移にセットアップされ
る。このアクセスが読出しアクセスであることを通知す
るため、チップ選択回路３２は信号＊ＷＥをインアクテ
ィブにする。さらに、チップ選択回路３２は信号＊ＣＥ
をアクティベイトして、ｔ１の前のセットアップ時間
に、アクセスされたメモリ装置にアドレスＡ１をラッチ
させかつアクセスサイクルを開始させる。続いて、時間
ｔ２における信号「クロック」のローからハイへの遷移
の前に、チップ選択回路３２は、ｔ２よりあるセットア
ップ時間前に、信号＊ＯＥをアクティベイトする。信号
＊ＯＥのアクティベイションによりメモリ装置がそのデ
ータを出力し始める。信号「クロック」のローからハイ
への遷移にセットアップされることにより、信号＊ＯＥ
は同期しかつこのタイプのアクセスサイクルに応答する
メモリ装置は信号「クロック」のローからハイへの遷移
時に信号＊ＯＥを認識する。メモリ装置が信号＊ＯＥの
アクティベイションを認識した後、それは読出しアクセ
スサイクルを完了させるためにその出力データを提供し
始める。図５に示されているように、チップ選択回路３
２にプログラムされたこのアクセスタイプに対応するメ
モリ装置は１つの待機状態（ｗａｉｔ ｓｔａｔｅ）を
有する。従って、チップ選択回路３２は時間ｔ２のある
セットアップ時間前に信号＊ＯＥをアクティベイトし、
メモリ装置に、“Ｄ１”と名付けられた、アクセスされ
たデータエレメントを時間ｔ３における信号「クロッ
ク」のローからハイへの遷移に対しあるセットアップ時
間前に提供させる。

【００２６】このアクセスタイプの利点は比較的低速の
メモリコアを備えたメモリ装置が順次（ｓｅｑｕｅｎｔ
ｉａｌｌｙ）および効率的にアクセスできることにあ
る。信号＊ＯＥがｔ２にセットアップされかつ時間ｔ２
においてアクセスされたメモリ装置によって認識される
から、チップ選択回路３２は第１のアクセスのデータフ
ェーズの完了前に、早期に第２のアクセスのアドレスフ
ェーズを行うことができる。チップ選択回路３２は時間
ｔ３の少なくともセットアップ時間前に“Ａ２”と名付
けられた第２のオーバラップするアドレスを提供し、再
び信号＊ＷＥをインアクティブに保ちかつ再び信号＊Ｃ
Ｅをｔ３のセットアップ時間前にアクティベイトする。

【００２７】他のインタフェースタイプが図６に示され
ており、図６は図１のチップ選択回路３２によって行わ
れる第２のメモリアクセスタイプのタイミング図を示し
ている。図５の場合と同様に、「クロック（ＣＬＯＣ
Ｋ）」、「アドレス（ＡＤＤＲＥＳＳ）」、＊ＣＥ、＊
ＯＥおよび「データ（ＤＡＴＡ）」を含む、バスサイク
ルに関連する信号が示されている。さらに、図６は“＊
ＢＤＩＰ”と名付けられた信号を示しており、この信号
はバーストデータサイクルが進行中であることを示す。
図６は、「同期＊ＯＥを備えた同期バースト読出し」タ
イプとして知られたメモリアクセスタイプを示す。図６
には“ｔ４”，“ｔ５”，“ｔ６”，“ｔ７”，“ｔ
８”，“ｔ９”および“ｔ１０”で示される信号「クロ
ック」のさらに他のローからハイへの遷移が示されてい
る。

【００２８】このタイプのアクセスは図５に示されたア
クセスと同様のものであるが、図５に示されたアクセス
と異なり、アクセスされるメモリ装置が時点ｔ６，ｔ
７，ｔ８およびｔ９において４つの直列的なデータエレ
メントを提供することによりバスートアクセスを行う。
これらの４つのデータエレメントはそれぞれ“Ｄ
１_０”，“Ｄ１_１”，“Ｄ１_２”および“Ｄ１_３”と名
付けられている。チップ選択回路３２にプログラムされ
たこのアクセスタイプに応答するメモリ装置は１つの待
機状態を有する。従って、時間ｔ５において信号＊ＯＥ
のアクティベイションを認識した後、メモリ装置はアク
セスされたデータエレメントＤ１_０を、時点ｔ６におけ
る信号「クロック」のローからハイへの遷移のセットア
ップ時間前に、提供する。バーストの一部として引続き
データエレメントが信号＊ＢＤＩＰのアクティベイショ
ンに応じて信号「クロック」の引続くローからハイへの
遷移の際に提供される。このアクセスサイクルタイプの
利点は比較的低速のメモリコアを備えたメモリ装置が直
列的にかつ効率的にアクセスできるという事実にある。

【００２９】さらに他のインタフェースタイプが図７に
示されており、同図は前記図１のチップ選択回路３２に
よって行われる第２のメモリアクセスタイプのタイミン
グ図を示す。図５の場合と同様に、バスサイクルに関連
する信号が示されておりこれらは「クロック（ＣＬＯＣ
Ｋ）」、「アドレス（ＡＤＤＲＥＳＳ）」、＊ＷＥ、＊
ＣＥ、＊ＯＥおよび「データ（ＤＡＴＡ）」を含む。図
７は「同期＊ＯＥおよび早期オーバラップを備えた同期
インタフェース」タイプとして知られたメモリアクセス
タイプを示す。“ｔ１１”，“ｔ１２”，“ｔ１３”お
よび“ｔ１４”で示される信号「クロック」の付加的な
ローからハイへの遷移が図７に示されている。

【００３０】ｔ１１の近くで、Ａ１と名付けられた、第
１のバスサイクルのアドレスがｔ１１で生じる信号「ク
ロック」のローからハイへの遷移に対してセットアップ
される。さらに、信号＊ＷＥはインアクティブでありか
つ＊ＣＥはアクティブであり（“ＣＥ１”で示されてい
る）アドレスＡ１が有効である時間における読出しサイ
クルを示している。引続き、この第１のアクセスに対応
するデータフェーズが時間ｔ１２へのセットアップ時間
前にチップ選択回路３２が信号＊ＯＥ（“ＯＥ１”で示
されている）をアクティベイトすることによって生じ
る。引続き、前に図５で示したように、アクセスされた
メモリ装置が時間ｔ１３のセットアップ時間前にデータ
エレメントＤ１を提供する。

【００３１】しかしながら、このインタフェースタイプ
によれば、チップ選択回路３２は少なくとも前記第１の
アクセスのデータフェーズの一部の間にアドレスフェー
ズを行うことにより第２のアクセスを開始する。チップ
選択回路３２は時間ｔ１２における信号「クロック」の
ローからハイへの遷移のセットアップ時間前に、Ａ２と
名付けられた第２のアドレスを提供することによってこ
のインタフェースを行う。前と同様に、チップ選択回路
３２は読出しサイクルを示すために信号＊ＷＥをインア
クティブに保ち、かつアクセスされたメモリ装置にアド
レスＡ２が有効であることを示すために信号＊ＣＥ
（“ＣＥ２”として示されている）をアクティベイトす
る。アクセスされたメモリ装置がデータエレメントＤ１
を提供することによって第１のアクセスのデータフェー
ズが完了した後、時間ｔ１３のセットアップ時間前に、
第２のアクセスのデータフェーズがチップ選択回路３２
が、時間ｔ１３のセットアップ時間前に、信号＊ＯＥ
（“ＯＥ２”で示されている）をアクティベイトするこ
とによって行うことができる。引続き、アクセスされた
メモリ装置は時間ｔ１４のセットアップ時間前に“Ｄ
２”と名付けられたデータエレメントを提供する。第１
のアクセスのデータフェーズの終了前に、第２のアクセ
スのアドレスフェーズを開始することによって、チップ
選択回路３２はアクセスをオーバラップさせることがで
き、これはバス利用を改善しかつ与えられた量の時間内
により多くのメモリアクセスを行わせることができる。

【００３２】チップ選択回路３２はまたモジュール方式
とされ図８に示されるように異なるアプリケーションに
対して再構築が可能とされ、図８は図１のチップ選択回
路３２のモジュール方式のチップ選択制御回路８０をブ
ロック図形式で示している。モジュール方式のチップ選
択制御回路８０は、「デコードバス（ＤＥＣＯＤＥＢＵ
Ｓ）」８１と名付けられた第１のバス、および「タイミ
ングバス（ＴＩＭＩＮＧ ＢＵＳ）」８２と名付けられ
た第２のバスを含む、信号の相互接続のための２つのバ
スを含む。モジュール方式のチップ選択制御回路８０は
またアドレスデコード段９０、タイミング制御段１０
０、およびピン構成段１１０を含む。モジュール方式の
チップ選択制御回路８０はモジュール方式となっており
かつ第１の任意の数のアドレスデコーダおよびアドレス
デコード段９０、タイミング制御段１００における第２
の任意の数の制御ユニット、および第３の任意の数のピ
ン構成論理回路およびピン構成段１１０を含めることに
よって再構築できる。

【００３３】図８に示されるように、アドレスデコード
段は代表的なアドレスデコーダ９１，９４および９７を
含む。アドレスデコーダ９１はベースアドレスレジスタ
９２およびオプションレジスタ９３を含む。ベースアド
レスレジスタ９２はアドレスデコーダ９１に関連するプ
ログラム可能な領域のためのベースアドレスを規定す
る。オプションレジスタ９３はアドレスデコーダ９１に
関連する領域のサイズおよびこの領域の属性に関連する
他のプログラム可能なフィールドを含む。アドレスデコ
ーダ９１は内部バス３４によって図１のＣＰＵコア３１
からアドレスを受取りかつ比較を行ってこのアドレスが
オプションレジスタ９３のサイズフィールドにあるベー
スアドレスレジスタ９２によって規定される領域内にあ
るか否かを調べる。アドレス整合に応じて、アドレスデ
コーダ９１は制御信号をデコードバス８１に提供する。
同様に、アドレスデコーダ９４および９７もまた前記ア
ドレスがそれらの対応するプログラム可能な領域内にあ
るか否かを検出しかつそれに応じて制御信号をデコード
バス８１に提供する。アドレスデコード段９０における
アドレスデコーダの数は異なるシステムの必要性に適応
させるため任意のものとすることができ、かつ柔軟性と
チップサイズとの間にトレードオフがある。例えば、い
くつかの用途においては、より柔軟性あるソフトウエア
またはシステムアーキテクチャに適応させるために利用
可能なプログラム可能領域の数を増大することが有用で
ある。他の用途では、アドレスデコーダの数は集積回路
のコストを最小にするために低減することができる。

【００３４】タイミング制御段１００は第２の任意の数
の制御ユニットを含む。タイミング制御段１００におい
ては、２つの制御ユニット、１０１および１０２、が示
されている。タイミング制御段１００は外部バス２１に
対しチップ選択信号を提供するためのアクセス状態マシ
ンとして機能し、かつおのおのの制御ユニット１０１お
よび１０２は進行中のバスサイクルが１つまたはそれ以
上のプログラム可能な領域の属性と整合するか否かを指
示するためにデコードされた信号を受信するためデコー
ドバス８１に接続された入力を有する。これに応じて、
タイミング制御段１００の制御ユニットの内の選択され
た１つがタイミングバス８２に順次的なタイミング情報
を提供し与えられたプログラムされたインタフェースタ
イプのための適切なタイミングを反映する。タイミング
制御段１００のために選択される制御ユニットの数は進
行中の係属しているオーバラップするメモリアクセスの
数を決定する。係属しているメモリアクセスのこの数は
またパイプラインの深さ（ｐｉｐｅｌｉｎｅ ｄｅｐｔ
ｈ）として知られている。

【００３５】例えば、アドレスデコード段９０のアドレ
スデコーダ９１はその対応するプログラム可能な領域へ
のアクセスを認識しかつそれに応じてデコードバス８１
に制御信号を提供する。タイミング制御段１００におい
ては、制御ユニット１０１のような制御ユニットがこの
バスサイクルと関連するようになりかつこのアクセスの
係属の間にこのアクセスのためにタイミングバス８２に
対しタイミング信号を提供する。第２のアクセスが前記
第１のアクセスの間に行われかつアドレスデコード段９
０のアドレスデコーダはその対応するプログラム可能な
領域へのアクセスを認識しかつそのオプションレジスタ
にプログラムされたものと整合する属性を有し、そして
デコードバス８１に制御信号を提供する。制御ユニット
１０２のような第２の制御ユニットがインタフェースタ
イプによって決定されるこのアクセスに対して１つまた
はそれ以上のチップ選択制御信号をオーバラップさせる
ためにタイミングバス８２に対しタイミング信号を提供
し始めることができる。

【００３６】ピン構成段１１０は第３の任意の数のピン
構成論理回路を有する。おのおののピン構成論理回路は
１つの集積回路ピンに対応しかつ１つの集積回路ピンに
専用のものとなっている。しかしながら、この集積回路
ピンはこのチップ選択信号および他の信号の間で共有す
ることができ、かつその機能はプログラム可能にセット
できるようにするようにすることができる。

【００３７】この第３の任意の数は柔軟性とシステムの
コストとの間でより良好なトレードオフを可能にするよ
うアプリケーションの間で変えることができる。例え
ば、コストが最も重要な要素でないいくつかのアプリケ
ーションにおいては、より大きな数のピン構成論理回路
を含めてより大きな数のメモリ装置のためにチップ選択
信号を提供する能力およびより大きな柔軟性を提供する
ことができる。コストがより大きな考慮事項である他の
アプリケーションでは、より少ない数のピン構成論理回
路を使用することができる。

【００３８】ピン構成段１１０においては、代表的なピ
ン構成論理回路１１１，１１２および１１３が示されて
おりそれぞれ“ＰＩＮ０”，“ＰＩＮ１”および“ＰＩ
Ｎ２”で示される出力信号を提供している。おのおのの
ピン構成論理回路は制御信号を受けるためにデコードバ
ス８１に接続された１つの入力およびタイミング情報を
受信するためにタイミングバス８２に接続された第２の
入力を有する。おのおののピン構成論理回路はすべての
可能なタイミング情報を受信するから、おのおののピン
構成論理回路は一群のチップ選択機能の内の任意のもの
とするよう構成できる。例えば、ピン構成論理回路１１
１は該ピン構成論理回路１１１がどのようにプログラム
されるかに応じて、前記＊ＣＥ、＊ＷＥまたは＊ＯＥ信
号の内の任意の１つとなるよう構成できる。従って、ア
ドレスデコード段９０における第１の任意の数のアドレ
スデコーダ、第２の任意の数の制御ユニットおよびタイ
ミング制御段１００、およびピン構成段１１０における
第３の任意の数のピン構成論理回路を含めることによっ
て、モジュール方式のチップ選択制御回路８０は任意の
数のメモリ領域、任意のアクセスパイプライン深さ、お
よび任意の数のチップ選択信号を規定することにより最
大の柔軟性を提供する。これらの任意の数は得られるト
レードオフを最大にするために実施例によって変えるこ
とができる。

【００３９】図９は、図１のチップ選択回路３２のピン
構成論理回路１２０を部分的ブロック図および部分的論
理図形式で示す。ピン構成論理回路１２０は概略的にピ
ン機能レジスタ１３０、オベイ論理部（ｏｂｅｙ ｌｏ
ｇｉｃ ｐｏｒｔｉｏｎ）１４０、およびピン機能出力
部１５０を含む。ピン機能レジスタ１３０は＊ＣＥ、＊
ＯＥおよび＊ＷＥの内の１つのような選択的なピン機能
を規定するビットを格納し、かつ選択された機能を表す
デコードされた出力信号を提供する。オベイ論理部１４
０は図示されたオベイ回路１４１および１４５のような
任意の数のオベイ回路を含む。オベイ回路１４１は概略
的にオベイ論理回路１４２、ＯＲゲート１４３、および
Ｄ型フリップフロップ１４４を含む。オベイ回路１４１
は、“Ｃ_１”と名付けられた、第１のサイクルに関連し
ている。オベイ回路１４１は「Ｃ_１開始（Ｃ_１ ＢＥＧ
ＩＮ）」と名付けられた信号を受けるための第１の入
力、「Ｃ_１領域選択（Ｃ_１ ＲＥＧＩＯＮ ＳＥＬＥＣ
Ｔ）」と名付けられた信号を受けるための第２の入力、
ピン機能レジスタ１３０に接続された第３の入力、およ
び出力を有する。ＯＲゲート１４３は「Ｃ_１終了（Ｃ_１
ＥＮＤ）」と名付けられた信号を受けるための第１の
入力、「リセット（ＲＥＳＥＴ）」と名付けられた信号
を受けるための第２の入力、および出力を有する。Ｄ型
フリップフロップ１４４はオベイ論理回路１４２の出力
に接続され“Ｄ”と名付けられたデータ入力、ＯＲゲー
ト１４３の出力に接続された「クリア（ＣＬＥＡＲ）」
と名付けられたクリア入力、および“ＯＢＥＹ１”と名
付けられた出力信号を提供するための“Ｑ”と名付けら
れた出力端子を有する。

【００４０】同様に、オベイ回路１４５は“Ｃ_Ｎ”と名
付けられたＮ番目のサイクルに関連しかつ概略的にオベ
イ論理回路１４６およびＯＲゲート１４７そしてＤ型フ
リップフロップ１４８を含む。オベイ論理回路１４６は
「Ｃ_Ｎ開始（Ｃ_Ｎ ＢＥＧＩＮ）」と名付けられた信号
を受けるための第１の入力、「Ｃ_Ｎ領域選択（ＣＮＲＥ
ＧＩＯＮ ＳＥＬＥＣＴ）」と名付けられた信号を受け
るための第２の入力、ピン機能レジスタ１３０の出力に
接続された第３の入力および出力を有する。ＯＲゲート
１４７は「Ｃ_Ｎ終了（Ｃ_Ｎ ＥＮＤ）」と名付けられた
信号を受けるための第１の入力、「リセット（ＲＥＳＥ
Ｔ）」と名付けられた信号を受けるための第２の入力、
および出力を有する。Ｄ型フリップフロップ１４８はオ
ベイ論理回路１４６の出力に接続されたＤ入力、ＯＲゲ
ート１４７を出力に接続された「クリア（ＣＲＥＡ
Ｒ）」入力、および“ＯＢＥＹＮ”と名付けられた信号
を提供するためのＱ出力を有する。

【００４１】オベイ回路１４１および１４５はピン構成
論理回路１２０に関連するピンがどのサイクルに従うか
を決定する。第１のサイクルの間に、図８のタイミング
制御段１００の制御ユニットは対応するサイクル開始信
号をアクティベイトする。例えば、制御ユニット１０１
が信号「Ｃ_１開始」をアクティベイトするものと仮定す
る。さらに、アドレスデコーダおよびアドレスデコード
段９０が「Ｃ_１領域選択」をアクティベイトするものと
仮定する。もしピン機能レジスタ１３０が「Ｃ_１領域選
択」に整合すれば、オベイ論理回路１４２は信号「Ｃ_１
開始」のアクティベイションに応じてその出力をアクテ
ィベイトする。この信号は次に入力としてＤ型フリップ
フロップ１４４のＤ入力に与えられ、該Ｄ型フリップフ
ロップ１４４はそのＱ出力において信号ＯＢＥＹ１を
「クロック」信号（図９には示されていない）の次の発
生に応じてアクティベイトする。信号ＯＢＥＹ１は次に
前記選択された制御ユニットが信号「Ｃ_１終了」をアク
ティベイトしそれによってＤ型フリップフロップ１４４
をクリアするまで、あるいは信号「リセット」のアクテ
ィベイションによってピン構成論理回路１２０をリセッ
トするまでアクティブに留っている。オベイ論理部１４
０のおのおののオベイ回路は同様に対応するサイクル開
始および終了信号および対応する領域選択信号のアクテ
ィベイションに応答する。

【００４２】ピン機能出力部１５０は概略的におのおの
の可能なピン機能に対応する任意の数の機能論理ブロッ
クを含む。図９には「機能１論理（ＦＵＮＣＴＩＯＮ
１ＬＯＧＩＣ）」と名付けられた第１の機能論理ブロッ
ク１５１、および「機能Ｍ論理（ＦＵＮＣＴＩＯＮ Ｍ
ＬＯＧＩＣ）」と名付けられた第２の機能論理ブロッ
ク１５２が示されている。おのおのの機能論理ブロック
は信号ＯＢＥＹ１およびＯＢＥＹＮのようなおのおのの
オベイ信号、「Ｃ_ｉＦ_ｊタイミング（Ｃ_ｉＦ_ｊ ＴＩＭ
ＩＮＧ）」と名付けられたタイミング信号（これはおの
おののサイクルおよびおのおのの機能に対するタイミン
グ信号を表す）およびそれに対応する「Ｃ_ｉＦ_ｊ選択
（Ｃ_ｉＦ_ｊ ＳＥＬＥＣＴ）」と名付けられた選択信号
を受けるための入力、およびピン機能レジスタ１３０の
対応する出力に接続された他の入力を有する。この場
合、下付き文字ｉは１からＮまで変わり、かつｊは１か
らＭまで変わり、この場合ＮおよびＭは任意の数であ
る。例えば、「機能１論理」ブロック１５１は、ＰＩＮ
０がＦ_１の機能を有することを示す、ピン機能レジスタ
１３０の出力を受ける。同様に、「機能Ｍ論理」ブロッ
ク１５２は、ＰＩＮ０の機能が機能Ｆ_Ｍであることを示
す、ピン機能レジスタ１３０からの入力を受ける。おの
おのの機能論理回路は前記ピン機能レジスタ１３０の出
力が前記ピンが対応する機能に応じることを示している
場合にアクティブサイクルに関連するタイミング信号に
応答する。例えば、もしピン機能レジスタ１３０がＰＩ
Ｎ０が機能Ｆ_１を持つものとして選択すれば、「機能１
論理」ブロック１５１はアクティブになる。最初のサイ
クルの間信号ＯＢＥＹ１がアクティブでありかつ「機能
１論理」ブロック１５１は次に適切なタイミング信号に
対応してその出力を提供する。この適切なタイミング信
号は「Ｃ_ｉＦ_ｊタイミング」である。この場合、すべて
の他の機能論理ブロックはそれらの出力を論理ロー状態
でインアクティブに保ち、それによってＯＲゲート１５
３の出力は適切なタイミング信号を使用してアクティブ
な機能論理ブロックにのみ応答して信号ＰＩＮ０を提供
する。従って、ＰＩＮ０に与えられるチップ選択信号は
アクティブなタイミングサイクルにのみ従い、任意のパ
イプライン深さを可能にする。アクティブではないがパ
イプラインに係属しているサイクルに関連する他のタイ
ミング信号はアクティブなサイクルが終了するまでＰＩ
Ｎ０によって従われることはない。

【００４３】図１０はブロック図形式で図８のモジュー
ル方式のチップ選択制御回路８０のタイミング制御段１
００の部分１６０を示す。部分１６０は概略的に第１の
制御ユニット１７０、第２の制御ユニット１８０、およ
び早期（ｅａｒｌｙ）パイプライン制御回路１８６を含
む。制御ユニット１７０は概略的にアドレスイネーブル
ラッチ１７１、オプションラッチ１７２、およびタイミ
ング状態マシン１７３を含む。アドレスイネーブルラッ
チ１７１は「アドレスイネーブルバス（ＡＤＤＲＥＳＳ
ＥＮＡＢＬＥ ＢＵＳ）」と名付けられた、内部バス
３４のアドレスイネーブル部分に接続された入力を有す
る。ＣＰＵコア３１はあるアクセスのアドレスフェーズ
が進行中であることを示すために「アドレスイネーブル
バス」によって導かれるアドレスイネーブル信号を提供
する。これに応じて、部分１６０は該アドレスイネーブ
ル信号を適切なチップ選択信号に変換して直接メモリ装
置をドライブしなければならない。アドレスイネーブル
ラッチ１７１はタイミング状態マシン１７３の入力にか
つ早期パイプライン制御回路１８６の入力に与えられる
出力を有する。オプションラッチ１７２は「オプション
バス（ＯＰＴＩＯＮＢＵＳ）」と名付けられた、外部バ
ス３４のオプションバス部分に接続された入力、および
タイミング状態マシン１７３の入力にかつ早期パイプラ
イン制御回路１８６の入力に与えられる出力を有する。
タイミング状態マシン１７３はアドレスイネーブルラッ
チ１７１、オプションラッチ１７２の出力、および早期
パイプライン制御回路１８６の第１の出力に接続された
入力、および「＼Ｘ＼ＴＯ（ＣＥ_１タイミング）（＼Ｘ
＼ＴＯ（ＣＥ_１ ＴＩＭＩＮＧ））」、「＊ＷＥ_１タイ
ミング（＊ＷＥ_１ ＴＩＭＩＮＧ）」、および「＊ＯＥ
_１タイミング（＊ＯＥ_１ ＴＩＭＩＧ）」と名付けられ
た３つのタイミング信号を提供するための出力を有す
る。

【００４４】同様に、制御ユニット１８０はアドレスイ
ネーブルラッチ１８１、オプションラッチ１８２、およ
びタイミング状態マシン１８３を含む。制御ユニット１
８０は概略的にアドレスイネーブルラッチ１８１、オプ
ションラッチ１８２、およびタイミング状態マシン１８
３を含む。アドレスイネーブルラッチ１８１は前記アド
レスイネーブル信号を受けるための「アドレスイネーブ
ルバス」に接続された入力を有する。アドレスイネーブ
ルラッチ１８１はタイミング状態マシン１８３の入力お
よび早期パイプライン制御回路１８６の入力に提供され
る出力を有する。オプションラッチ１８２は内部バス３
４のオプションバス部分に接続された入力、およびタイ
ミング状態マシン１８３の入力にかつ早期パイプライン
制御回路１８６の入力に提供される出力を有する。タイ
ミング状態マシン１７３はアドレスイネーブルラッチ１
７１、オプションラッチ１７２の出力、および早期パイ
プライン制御回路１８６の第１の出力に接続された入
力、および「＊ＣＥ_２タイミング（＊ＣＥ_２ ＴＩＭＩ
ＮＧ）」、「＊ＷＥ_２タイミング（＊ＷＥ_２ ＴＩＭＩ
ＮＧ）」、および「＊ＯＥ_２タイミング（＊ＯＥ_２ Ｔ
ＩＭＩＮＧ）」と名付けられた３つのタイミング信号を
提供するための出力を有する。

【００４５】早期パイプライン回路１８６はアドレスイ
ネーブル信号を受けるためにアドレスイネーブルバスに
接続された第１の入力、オプションバスに接続された第
２の入力、およびアドレスイネーブルラッチ１７１およ
び１８１そしてオプションラッチ１７２および１８２の
出力に接続された入力を有する。早期パイプライン制御
回路１８６は２つのサイクルがオーバラップしたときど
のサイクルがアクティブであるかを決定するためにタイ
ミング状態マシン１７３および１８３に出力を提供し、
それによって不適切なチップ選択信号タイミングを避け
る。

【００４６】タイミング制御段１００は制御ユニット１
７０および１８０のタイミングを調整することによって
アクセスの効率的なパイプライン化を可能にする。２つ
のパイプライン検出および制御メカニズムがある。第１
に、早期パイプライン制御回路１８６は図５または図７
に示されたタイプを有するアクセスのような、オーバラ
ップするアクセスを２つのタイミング状態マシン１７３
および１８３に付加的な制御信号を提供して不当なタイ
ミングシーケンスを防止することにより調整する。特
に、早期パイプライン制御回路１８６はオーバラップす
るアクセスが同じ領域に対するものかまたは異なる領域
に対するものか、およびオーバラップするアクセスサイ
クルが読出しサイクルであるかを検出し、そしてそれに
応じて適切な制御信号を提供する。第２に、制御ユニッ
ト１７０および１８０は２つのアクセスされた領域の特
性を調べることにより適切なチップ選択信号のタイミン
グを提供する。１つの特性は「オプションバス」からの
ＩＴＹＰＥフィールドによって決定されるインタフェー
スタイプである。他の特性はそのサイクルが外部アクノ
レッジ信号によって終了されるべきかあるいはあらかじ
め規定された数の待機状態の後に内部的に終了されるべ
きかであり、これらは「オプションバス」からの対応す
るフィールドによって示される。

【００４７】

【実施例】図２〜図１０に示された回路は図１１〜図１
９に示された特定の実施例を参照することによりさらに
よく理解できる。ここで使用されている「アクティベイ
ト（ａｃｔｉｖａｔｅ）」または「アクティベイション
（ａｃｔｉｖａｔｉｏｎ）」はその論理的に真の状態を
とる信号に言及している。「アクティブハイ（ａｃｔｉ
ｖｅ ｈｉｇｈ）」信号は論理ハイの電圧でアクティブ
または真である。「アクティブロー（ａｃｔｉｖｅ ｌ
ｏｗ）」信号は論理ローの電圧でアクティブまたは真と
なり、かつアクティブローの信号はオーバーバー（上
線：ｏｖｅｒｂａｒ）あるいは記号＊を付けて示され
る。記号“＄”はそれに続く数字が１６をベースとした
（１６進の）表現であることを示す。

【００４８】いくつかの用語は種々の方法で言及される
ことに注目すべきである。例えば、用語「領域（ｒｅｇ
ｉｏｎ）」および「ブロック（ｂｌｏｃｋ）」は相互交
換可能に使用される。また、特に注記しない限り、用語
「メモリ」は揮発性および不揮発性メモリ記憶装置の双
方、ならびにメモリマップされる（ｍｅｍｏｒｙ−ｍａ
ｐｐｅｄ）周辺装置を含む。＊ＣＥ、＊ＯＥ、および＊
ＷＥ信号は集合的に「チップ選択」または“ＣＳ”信号
に言及している。また、図面の間で同じ用語は同様にま
たは同様の参照数字で示されている。

【００４９】以下の表１は図１の要素を参照して後に説
明する特定の実施例を理解する上で有用な付加的な用語
を定義している。

【００５０】

【表１】 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語：「Ｅバス（Ｅ−ＢＵＳ）」 定義：外部バス２１。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語：“ＣＥ” 定義：メモリまたは入力／出力（Ｉ／Ｏ）装置のチップ
イネーブル。チップ選択回路３２は＊ＣＥをアクティベ
イトしかつそれをアドレスとともにアクセスされる装置
に提供する。パイプライン化可能でない（ｎｏｎ−ｐｉ
ｐｅｌｉｎｅａｂｌｅ）装置に対しては、チップ選択回
路３２は＊ＣＥをアクセスが完了するまでアクティベイ
トする。同期パイプライン化可能装置に対しては、チッ
プ選択回路３２は＊ＣＥをアクティベイトしてアクセス
される装置に「クロック（ＣＬＯＣＫ）」の次のローか
らハイへの遷移時に前記アドレスをラッチさせる。それ
自身の＊ＡＡＣＫ信号を提供する装置については（ＡＣ
Ｋ＿ＥＮ＝０）、チップ選択回路３２は外部＊ＡＡＣＫ
信号が受信されるまで信号＊ＣＥをアクティブに保つ。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語：「＊ＷＥ」 定義：メモリまたはＩ／Ｏ装置の書込みイネーブル。チ
ップ選択回路３２は＊ＷＥをアクティベイトしかつそれ
を外部バスインタフェース３３によって提供されるデー
タとともに提供してアクセスされる装置に該データをラ
ッチさせる。同期装置に対しては、チップ選択回路３２
は＊ＷＥをアクティベイトして「クロック（ＣＬＯＣ
Ｋ）」の次のローからハイへの遷移に際してデータをク
ロック入力する。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語：「＊ＯＥ」 定義：メモリまたはＩ／Ｏ装置の出力イネーブル。チッ
プ選択回路３２は＊ＯＥをアクティベイトしてアクセス
される装置にそのデータを読出しサイクルの間に外部バ
ス２１によって提供させる。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語：「バースト可能装置（Ｂｕｒｓｔａｂｌｅ Ｄｅ
ｖｉｃｅ）」 定義：同期装置（すなわち、外部バス「クロック（ＣＬ
ＯＣＫ）」を使用してメモリアクセスのタイミングを合
わせるものであって１つのアドレスを受入れかつ複数の
データエレメントをドライブアウトできるもの）。高速
スタティックコラムアクセスを備えた装置（すなわち、
アドレス増分を必要とするもの）はバースト可能と考え
られない。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語：「ビート（Ｂｅａｔ）」 定義：バーストデータ転送において、バーストは数多く
のデータ片（ｄａｔａｐｉｅｃｅｓ）を有し、おのおの
のデータ片がデータビートである。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語：「オーバラップ（Ｏｖｅｒｌａｐ）」 定義：２つのメモリアクセスが整列しそれによって第２
のアクセスのアドレスフェーズが第１のアクセスのデー
タフェーズと同時に生じる状態。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語：「パイプライン化可能装置（Ｐｉｐｅｌｉｎｅａ
ｂｌｅ Ｄｅｖｉｃｅ）」 定義：ある装置が、該装置へのアクセスの期間の間にそ
のアドレスピンにおいてアドレスが有効であることを要
求することなく、そこに提供されたアドレスをラッチで
きる状態。同期パイプライン化可能装置はアドレスをそ
の＊ＣＥがアクティベイトされたとき「クロック」の立
上りエッジでラッチする。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語：「アドレス空間」 定義：ＣＰＵコア３０のアドレシングの範囲。アドレス
空間は領域（ブロックとも称される）へと分解できる。
おのおのの領域は、チップのデータ幅に応じて、１つま
たはそれ以上のメモリチップによって占有され得る。し
かしながら、該領域のすべてのチップは１つまたはそれ
以上の共通の＊ＣＥ信号を有する。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語：「＊ＢＤＩＰ，＊ＬＡＳＴ」 定義：バースト可能装置のための早期終了制御信号。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−− 用語：「ホールドオフ（Ｈｏｌｄ ｏｆｆ）」 定義：ホールドオフ能力を有する装置はそのデータ出力
をその装置にとってデータバスが利用可能になるまで遅
らせる（ｈｏｌｄ ｏｆｆ）ことができる。データをホ
ールドオフすることができるためには、装置は＊ＯＥ制
御入力を必要とし、かつもし該装置がバースト可能であ
れば、それはまたデータバスがそれに対して承認される
までその内部状態マシンが次のデータビートに進むのを
見合わせる能力を必要とする。 −−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−−

【００５１】図１１は、図１のチップ選択回路３２の特
定の実施例の機能ブロック図をブロック図形式で示す。
チップ選択回路３２は一般に３つの信号インタフェース
を有する。第１に、チップ選択回路３２はデータプロセ
ッサ３０にとって包括的（ｇｌｏｂａｌ）なものである
「リセット（ＲＥＳＥＴ）」と名付けられたリセット信
号、内部動作クロック信号および外部バスクロック信号
「クロック」の双方を含む「クロック（ＣＬＯＣＫ
Ｓ）」と名付けられた一組のクロック信号、および「初
期値（ＩＮＩＴＩＡＬ ＶＡＬＵＥＳ）」と名付けられ
た一組の信号を受ける。リセット（信号「リセット」が
アクティブ）に応じて、データプロセッサ３０は前記
「初期値」を得るために外部データバスピンをサンプル
し、かつチップ選択回路３２はそのレジスタのいくつか
の値をセットするために該「初期値」を使用する。リセ
ットに応じて、他のレジスタはデフォールト値をとり、
これらについては後にさらに説明する。

【００５２】第２に、チップ選択回路３２は外部バスイ
ンタフェース３３へのインタフェースを有する。ＣＰＵ
コア３１は対応するメモリマップされたロケーションへ
の読出しおよび書込みサイクルを行うことによりチップ
選択回路３２内部のレジスタをアクセスする。そのよう
なアクセスを検出すると、外部バスインタフェース３３
は「サブバス・アドレス（ＳＵＢ−ＢＵＳ ＡＤＤＲＥ
ＳＳ）」と名付けられたアドレスバス入力および「サブ
バス・データ（ＳＵＢ−ＢＵＳ ＤＡＴＡ）」と名付け
られた双方向データパス（ｐａｔｈ）を含む特別の目的
のバスを通してチップ選択回路３２へのアクセスを制御
する。チップ選択回路３２のレジスタをアクセスするた
めの他の制御信号は「ハンドシェイク（ＨＡＮＤＳＨＡ
ＫＥＳ）」と名付けられた一組の信号を通して外部バス
インタフェース３３へまたは外部バスインタフェース３
３から送信される。メモリマップされた周辺装置のレジ
スタをアクセスするための制御信号の発生はよく知られ
ておりかつこれ以上説明しない。しかしながら、外部バ
ス転送に関連する種々の「ハンドシェイク」は外部バス
インタフェース３３とチップ選択回路３２との間で行わ
れる。これらの転送「ハンドシェイク」は以下の表２に
説明されている。

【００５３】

【表２】 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 転送 意味 ハンドシェイク −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ＊ＴＳ 転送開始。外部バスインタフェース３３はバスアクセスの始め に１クロックサイクルの間この信号をアクティベイトする。 ＊ＡＡＣＫ 「アドレス」アクノレッジ。この信号はバスサイクルのアドレ スフェーズを終了させ、外部バスインタフェース３３が他のア クセスを開始できるようにする。 ＊ＢＩ バースト禁止。この入力信号はアドレスされた装置がバースト 能力を持たないことを示す。 ＊ＢＤＩＰ バーストデータ進行中。この信号は１つまたはそれ以上のデー タビートが固定されたバーストアクセスに留っていることを示 す。 ＊ＴＡ 転送アクノレッジ。この信号はバスサイクル、またはバースト アクセスの間のおのおののビートのデータフェーズの正常な完 了を示す。 ＊ＴＥＡ 転送エラーアクノレッジ。この入力信号はバスエラー状態の下 でバスサイクルを終了させる。 ＊ＡＲＥＴＲＹ アドレスリトライ。この信号はバスサイクルのアドレスフェー ズに関連し、かつ＊ＡＡＣＫのアクティベイションをオーバラ イドし、そして外部バスインタフェース３３に「アドレス」を 再調停および再ドライブさせる。 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−

【００５４】これらの信号の内関連するものは以下の説
明においてより詳細に述べる。チップ選択回路３２はま
た外部バスインタフェース３３が外部バス２１に提供す
る、「アドレス」と名付けられた、３２ビットのアドレ
スを受けるための入力、および、「属性」と名付けられ
た、進行中のアクセスの属性を表す信号を受信するため
の他の入力を有する。図３はチップ選択回路３２によっ
て使用される特定の「属性」を示す。

【００５５】

【表３】 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 属性信号名 意味 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ＲＤ／＊ＷＲ 現在のバスサイクルが読出しサイクルであるか書込みサイクルで あるかを示す。 ＳＵＰＥＲ もしアクティブであれば、現在のサイクルが管理（ｓｕｐｅｒｖ ｉｓｏｒ）アクセスサイクルであることを示し、もしインアクテ ィブであれば、現在のサイクルがユーザアクセスサイクルである ことを示す。 ＩＮＳＴＲ／ もしアクティブであれば、現在のサイクルが命令アクセスサイク ＊ＤＡＴＡ ルであることを示し、もしインアクティブであれば、現在のサイ クルがデータアクセスサイクルであることを示す。 ＊ＢＵＲＳＴ 転送がバースト転送であることを示す。 ＊ＢＥ０− １つのサイクルの間にどのバイト（単数または複数）がイネーブ ＊ＢＥ３ ルされるかを示す。＊ＢＥ０はデータレーンＤ０−Ｄ７が有効な データを含むことを示す。＊ＢＥ１はデータレーンＤ８−Ｄ１５ が有効なデータを含むことを示す。＊ＢＥ２はデータレーンＤ１ ６−Ｄ２３が有効なデータを含むことを示す。＊ＢＥ３はデータ レーンＤ２４−Ｄ３１が有効なデータを含むことを示す。 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−

【００５６】第３に、チップ選択回路３２は“ＣＳＢＯ
ＯＴ”および“ＣＳ（０）−ＣＳ（１１）”と名付けら
れた１３のチップ選択信号を含む外部装置へのインタフ
ェースを含む。これらの信号は後に図１３に関連して非
常に詳細に説明する。

【００５７】図１１に示されるように、チップ選択回路
３２は概略的に２つの部分、すなわちレジスタアクセス
回路１９０およびチップ選択発生ユニット２００を含
む。レジスタアクセス回路１９０はレジスタアクセスコ
ントローラ１９２、およびレジスタアドレスデコーダ１
９４を含む。レジスタアクセスコントローラ１９２はチ
ップ選択回路３２のレジスタへのアクセスのための制御
信号を提供する状態マシンである。レジスタアドレスデ
コーダ１９４はチップ選択回路３２のどのレジスタがア
クセスされているかを検出する。レジスタアクセス回路
１９０はチップ選択レジスタ１９５へのアクセスのため
にチップ選択発生ユニット２００に接続されている。

【００５８】チップ選択レジスタ１９５は図１２の
（ａ）および（ｂ）に示されるようにメモリマップされ
たレジスタであり、図１２（ａ）および（ｂ）はブロッ
ク図形式でチップ選択レジスタ１９５のアドレスマップ
を示す。メモリにおけるこれらのレジスタのロケーショ
ンは任意的なものであるが、それらは好ましくは将来の
拡張を可能にする方法で実施される。例えば、チップ選
択回路３２は６つの領域に加えて専用のサブ領域をサポ
ートし、かつ合計１３のチップ選択信号を有する。１つ
の独自の領域に対応するおのおののチップ選択信号はベ
ースアドレスレジスタとオプションレジスタの双方を有
し、他の７つのチップ選択信号のおのおのはオプション
レジスタのみを有する。しかしながら、メモリマップに
おけるこれら６個のオプションレジスタに隣接するロケ
ーションはリザーブされており、ベースアドレスレジス
タを加えることによって付加的な機能性をサポートする
ために派生的（ｄｅｒｉｖａｔｉｖｅ）集積回路を可能
にする。チップ選択回路３２のレジスタの機能は後に図
１３を参照して詳細に説明する。

【００５９】図１３は、図１１のチップ選択発生ユニッ
ト２００をブロック図形式で示す。チップ選択発生ユニ
ット２００は概略的に信号の相互接続のために２つのバ
ス、すなわち「デコードバス（ＤＥＣＯＤＥ ＢＵ
Ｓ）」２０１および「タイミングバス（ＴＩＭＩＮＧ
ＢＵＳ）」２０２、を含む。チップ選択発生ユニット２
００はまたアドレスデコード段２１０、タイミング制御
段２３０、およびピン構成段２４０を含む。チップ選択
発生ユニット２００は図８のモジュール方式のチップ選
択制御回路８０の１つの可能な実施例にすぎず、そのモ
ジュール性（ｍｏｄｕｌａｒｉｔｙ）および再構成可能
性（ｒｅｃｏｎｔｉｇｕｒａｂｉｌｉｔｙ）を使用して
構成のマイクロコントローラに適したチップ選択回路を
実現する。チップ選択発生ユニット２００は６つのアド
レスデコーダを使用する６つの領域とこれに加え１つの
専用のサブ領域とを規定し、かつ前記６つの領域へのア
クセスのために使用されるチップ選択信号を規定するた
めに７つの付加的なオプションレジスタを有する。チッ
プ選択発生ユニット２００はまた２つの深さの（ｔｗｏ
−ｄｅｅｐ）パイプラインを構成するために２の制御ユ
ニットを含み、かつ１３のプログラム可能なチップ選択
ピンを有する。前記６つの領域の内の１つは特別のブー
ト領域であり、これはリセットによってアクティブとな
りブートルーチンを格納する不揮発性メモリ装置へのア
クセスを可能にする。前記ブートルーチンの一部は次に
残りの領域をプログラムすることができる。

【００６０】チップ選択発生ユニット２００は２および
３レベルの領域ネスティングを提供するために領域をペ
アリングすることによりマルチレベルの保護機構を実現
する。この特徴的機能を実現するため、チップ選択発生
ユニット２００はブート領域（これはまたＣＳＢＯＯＴ
領域または領域０として知られる）を領域１と対になっ
た主領域として規定する。領域０と対にすることによ
り、領域１は領域０内でより高い優先度でサブブロック
となることができる。領域２および４はまた主ブロック
であり、それぞれ、領域３および領域５と対にされ、こ
れらの領域３および５はより高い優先度で３つのブロッ
ク内のサブブロックとなることができる。

【００６１】さらに、チップ選択発生ユニット２００は
領域０と対にされる専用のサブブロック（「ブートサブ
ブロック（ＢＯＯＴ ＳＵＢ−ＢＬＯＣＫ）」）を規定
するための付加的なデコーダを有する。この専用のサブ
ブロックデコーダは３つまでのレベルのネスティングを
可能にする。３つのレベルのネスティングを実施するた
めの優先度機構は次のとおりである。領域１は「ブート
サブブロック」よりも高い優先度を有し、該「ブートサ
ブブロック」は領域０よりも高い優先度を有する。

【００６２】チップ選択発生ユニット２００内の各領域
は対応するオプションレジスタ内の符号化されたフィー
ルドに規定された関連するメモリアクセスのインタフェ
ースタイプ（“ＩＴＹＰＥ”）を有する。チップ選択発
生ユニット２００は８つの異なるインタフェースタイプ
をサポートする。もしアクセスされた領域のオプション
レジスタにおけるＩＴＹＰＥフィールドがこれら８つの
正当なアクセスタイプの内の１つを符号化すれば、タイ
ミング制御段２３０はアクセスタイプによって規定され
る関連する一組のタイミング信号を提供する。しかしな
がら、前記ＩＴＹＰＥフィールドはまたリザーブ状態で
符号化することもできる。もし前記ＩＴＹＰＥフィール
ドが、例えばソフトウエアエラーの結果として、リザー
ブされた状態にあれば、関連する領域のデコード論理ブ
ロックはアクセスが行われることを防止する。従って、
チップ選択発生ユニット２００はこれらのエラーが誤っ
たメモリアクセスを生じさせることを防止する。

【００６３】１つのインタフェースタイプは１つの領域
への同期読出しアクセスを可能にしかつ早期同期＊ＯＥ
信号を提供する。このアクセスタイプは「早期同期出力
イネーブルを備えた同期インタフェース」として知られ
ている。このアクセスタイプは少なくとも１つの待機状
態を必要とする同期メモリまたはメモリマップされた周
辺装置のために適切なものである。このアクセスタイプ
を使用したアクセスの間に、タイミング制御段２３０の
制御ユニットは１つのクロック期間の間前記＊ＯＥ信号
をアクティベイトしかつ外部バスインタフェース３３は
引続くクロック周期の間にデータをラッチする。このア
クセスタイプはチップ選択発生ユニット２００が少なく
とも１つの待機状態を有するメモリ装置へのアクセスの
ために第１のサイクルのデータフェーズの完了前に第２
のサイクルのアドレスフェーズを行うことができるよう
にする。アクセスがバースト可能な装置へのものである
場合は、タイミング制御段２３０は「同期出力イネーブ
ルを備えた同期バースト読出し」として知られた同様の
アクセスタイプをサポートする。

【００６４】他のインタフェースタイプは領域へのアク
セスの早期オーバラップの特徴的機能を提供する。この
アクセスタイプは「同期出力イネーブルおよび早期オー
バラップを備えた同期インタフェース」タイプとして知
られている。このインタフェースタイプに対しては、タ
イミング制御段２３０はそれが第２のアクセスのために
＊ＯＥ信号を提供するクロックサイクルの間にこの引続
くアクセスのアドレスフェーズを行うことにより、１ク
ロックサイクル早く引続くアクセスを開始する。

【００６５】タイミング制御段２３０はまた一組のパイ
プライン化ルールを実施することによって２つの深さの
（ｔｗｏ−ｄｅｅｐ）パイプライン深さをサポートす
る。これらのルールはデータの完全性および適切なサイ
クル終了を保証する。該ルールは、アクセスが読出しア
クセスであるかあるいは書込みアクセスであるか、アク
セスがチップ選択発生ユニット２００によって規定され
る領域へのものであるか否か、アクセスが同期または非
同期インタフェースタイプを備えた領域へのものである
か否か、およびアクセスされる装置がバースト可能であ
るか否かのような要因を調べることにより、第１のアク
セスの係属中に第２のアクセスを始めることができるか
否かを判定し、かつそれ自身の転送アクノレッジ信号を
提供する。

【００６６】ピン構成段２４０はタイミング制御段２３
０における２つの制御ユニットをサポートして２のパイ
プライン深さを可能にする。ピン構成段２４０における
１３のピン構成論理回路のおのおのは第１または第２の
サイクルが関連するピンを「支配または所有している
（ｏｗｎｓ）」かをマークする。おのおののピン構成論
理回路はその選択されたピン機能に関連するタイミング
を使用して、ピン機能レジスタにプログラムされた領域
へのアクセスのような、そのサイクルの属性が適合して
おれば第１のサイクルの間にチップ選択信号を提供す
る。第２のサイクルの間に、おのおののピン構成論理回
路はさらにそのサイクルの属性も適合していれば選択さ
れたピン機能に関連するタイミングに従う。

【００６７】チップ選択発生ユニット２００のこれらの
およびさらに他の特徴は以下に順次各回路段を考察する
ことによって説明する。

【００６８】＜アドレスデコード段２１０の説明＞アド
レスデコード段２１０は７つまでの異なるプログラム可
能な領域を規定する。これら７つの領域の内の第１のも
のはブート領域、あるいは、領域０（Ｒｅｇｉｏｎ
０）で表される。ブート領域に関連する２つのレジスタ
２１１および２１２、ならびに１つのデコード論理ブロ
ック２２４がある。「ＣＳＢＯＯＴベースアドレスレジ
スタ（ＣＳＢＯＯＴ ＢＡＳＥ ＡＤＤＲＥＳＳ ＲＥ
ＧＩＳＴＥＲ）」と名付けられた、レジスタ２１１はブ
ート領域のためのべースアドレスレジスタとして作用す
る。レジスタ２１１は３２の可能なビットの内２０ビッ
トを構成する。ビット０−１９はブート領域のためのベ
ースアドレスを示し、レジスタ２１１のビット０は「ア
ドレス」のビット０に対応し、レジスタ２１１のビット
１は「アドレス」のビット１に対応し、以下同様であ
る。このビットの順序付け機構では、ビット０は再上位
ビットを表し、かつ「アドレス」のビット３１は最下位
ビットを表す。

【００６９】リセットに応じて、このフィールドはもし
割込み前置ビット（ｉｎｔｅｒｒｕｐｔ ｐｒｅｆｉｘ
ｂｉｔ：ＩＰ）として知られた「初期値（ＩＮＩＴＩ
ＡＬＶＡＬＵＥ）」ビットが０に等しければ＄００００
０にデフォールトされ、あるいはもし（ＩＰ＝１）であ
れば＄ＦＣ０００にデフォールトされ、そしてリセット
に続きソフトウエアでプログラム可能である。デフォー
ルトのベースアドレスおよびデフォールトのブロックサ
イズによって規定される、デフォールトのＣＳＢＯＯＴ
領域はＣＰＵコア３１のリセットベクトルのアドレス
（初期プログラムカウンタのメモリロケーション）を含
まなければならないことに注目すべきである。この領域
のベースアドレスはアドレスマップ内の任意のアドレス
にプログラムできるが、それはデータプロセッサ３０の
他のブロックまたはモジュールとオーバラップしてはな
らない。パワーオンの際に、ブート装置のアドレスは命
令を格納するために使用されるデータプロセッサ３０の
内部ＥＰＲＯＭのような、内部モジュールのアドレスと
整合するかも知れない。しかしながら、もしこれが生じ
れば、データプロセッサ３０は内部アクセスに外部アク
セスをオーバライドさせるために、図示しない、付加的
な回路を含む。内部アクセスはブート命令を提供するた
めに行うことができ、かつチップ選択発生ユニット２０
０は外部アクセスを行わない。「ＣＳＢＯＯＴベースア
ドレスレジスタ」のビット２０−３１はリザーブされて
いる。

【００７０】「ＣＳＢＯＯＴオプションレジスタ」と名
付けられた、レジスタ２１２はブート領域のためのオプ
ションレジスタである。それは３２ビットのレジスタで
あり、その各ビットは以下の表４に示されるように規定
されている。

【００７１】

【表４】 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ビット番号 ニーモニック 機能の説明 （単数又は 複数） −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０−３ ＢＳＩＺＥ ブロックサイズ。このフィールドはベースアドレス （表５）に関連するブロックのサイズを規定する。 ４ ＳＢＬＯＣＫ サブブロック。もしセットされれば、ベースアドレ スレジスタによって特定されるアドレス空間はより 大きなメインブロック内のサブブロックである。メ インブロックは対にされたベースアドレスレジスタ によって特定される（表６）。 ５ ＳＵＰＥＲ 管理のみ。もしセットされれば、該ビットはブロッ クが管理アクセスのみのためであることを示す。も しクリアされれば、ブロックはスーパバイザまたは ユーザによってアクセスできる。 ６ ＤＳＰＡＣＥ データスペースのみ。もしセットされれば、アドレ スブロックはデータのみを含みかつ該領域から命令 はアクセスされない。もしクリアされれば、該ブロ ックは命令およびデータの双方を含むことができる 。 ７ ＷＰ ライトプロテクト。もしセットされれば、このアド レスブロックは読出しのみである。もしクリアされ れば、該ブロックは読出しおよび書込みアクセスの 双方のために利用できる。 ８ ＣＩ キャッシュ禁止。もしセットされれば、このビット は該領域のデータがキャッシュされるべきでないこ とを示す。 ９−１２ 未使用 未使用 １３ ＡＣＫ＿ＥＮ アクノレッジイネーブル。もしセットされれば、チ ップ選択回路３２はＴＡ＿ＤＬＹフィールドおよび ＩＴＹＰＥフィールドによって決定される、それぞ れ、転送アクノレッジ＊ＴＡおよび該領域に対する アドレスアクノレッジ＊ＡＡＣＫフィールドを戻す 。 １４−１６ ＴＡ＿ＤＬＹ ＊ＴＡ遅延。このビットはゼロおよび７の間の待機 状態の領域のラテンシー（潜伏：ｌａｔｅｎｃｙ） を示す（表７）。 １７−１８ ＰＳ ポートサイズ。これらのビットは領域のポートサイ ズを示す。デフォールトのポートサイズは３２ビッ トである（表８）。 １９−２０ ＰＣＯＮ ピン構成。これらのビットはピンが＊ＣＥ、＊ＷＥ 、＊ＯＥまたはノンチップ選択機能となるよう構成 する。もしそのピンが＊ＣＥピンであれば、「領域 （ＲＥＧＩＯＮ）」フィールドはそれに影響を与 えず、それはおのおのの＊ＣＥピンはそれ自身のベ ースアドレスレジスタおよびデコード論理を有する からである（表９）。 ２１−２２ ＢＹＴＥ バイト。このフィールドはそのピンが＊ＷＥピンと して構成されている場合にのみ適用可能である。チ ップ選択回路３２はこのフィールドを使用して前記 Ｅバスの４つのバイトイネーブルの内どのためにそ れが＊ＷＥをアクティベイトすべきかを決定する。 典型的には、書込み可能領域は複数の＊ＷＥ、１つ の＊ＯＥ、および１つの＊ＣＥを有する（表１０） 。 ２３−２５ ＲＥＧＩＯＮ メモリ領域。このフィールドはそのピンが＊ＷＥま たは＊ＯＥピンとなるよう構成されている場合にの み適用できる。これらのビットはどのメモリ領域の ためにそのピンが使用されるかを示す。もしこれら のビットがゼロの値を有すれば、対応するチップ選 択デコーダはディスエーブルされる（表１１）。 ２６−２７ 未使用 未使用 ２８−３１ ＩＴＹＰＥ インタフェースタイプ。これらのビットは制御され ているメモリまたは周辺装置のタイプを示す（表１ ２）。 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−

【００７２】前記図４に示された、あるビットフィール
ドはさらに以下の表５〜表１２に示されている。ＢＳＩ
ＺＥフィールドはリセットに際し「ＣＳＢＯＯＴオプシ
ョンレジスタ（ＣＳＢＯＯＴ ＯＰＴＩＯＮ ＲＥＧＩ
ＳＴＥＲ）」に対し＄Ｆにデフォールトする。しかしな
がら、別の実施例では、前記ＢＳＩＺＥフィールドはＣ
ＰＵコア３１のリセットベクトルが依然としてデフォー
ルトのＣＳＢＯＯＴ領域内にある限り、１メガバイト
（１Ｍ）のような、他の値とすることができる。表５は
ＢＳＩＺＥフィールドの符号化を示す。

【００７３】

【表５】 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ＢＳＩＺＥ ブロック 比較されるアドレスライン フィールド サイズ （２進） （バイト） −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ００００ 無効 この符号化はベースアドレスレジスタおよびオプショ ンレジスタのビット値が無効であるかあるいは構成さ れて（ｃｏｎｆｉｇｕｒｅｄ）いないことを示す。こ れらのレジスタを使用しての外部装置へのアクセスは それらが構成されるまで可能とならない。 ０００１ ４Ｋ Ａ０−Ａ１９ ００１０ ８Ｋ Ａ０−Ａ１８ ００１１ １６Ｋ Ａ０−Ａ１７ ０１００ ３２Ｋ Ａ０−Ａ１６ ０１０１ ６４Ｋ Ａ０−Ａ１５ ０１１０ １２８Ｋ Ａ０−Ａ１４ ０１１１ ２５６Ｋ Ａ０−Ａ１３ １０００ ５１２Ｋ Ａ０−Ａ１２ １００１ １Ｍ Ａ０−Ａ１１ １０１０ ２Ｍ Ａ０−Ａ１０ １０１１ ４Ｍ Ａ０−Ａ９ １１００ ８Ｍ Ａ０−Ａ８ １１０１ １６Ｍ Ａ０−Ａ７ １１１０ ３２Ｍ Ａ０−Ａ６ １１１１ ６４Ｍ Ａ０−Ａ５ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−

【００７４】ビット４、すなわちＳＢＬＯＣＫビット、
は領域がより大きなメインブロック内のサブブロックで
あるべきか否かを示す。以下の表６に示されるように、
異なるブロックは一緒に対にされる（ｐａｉｒｅｄ）。

【００７５】

【表６】

【００７６】上に示した、これらのペアリングに加え
て、ブート領域は付加的な専用のサブブロックを有す
る。もしレジスタ２１２の前記ＳＢＬＯＣＫビットがセ
ットされれば、ＣＳ０ブロックがメインブロックであり
かつＣＳ１ブロックがサブブロックである。リセットに
応じて、このビットは０にデフォールトする。

【００７７】「ＣＳＢＯＯＴオプションレジスタ」に対
する前記ＳＵＰＥＲビットはリセットに応じて１にデフ
ォールトするが、それはＣＰＵコア３１がスーパバイザ
モードにおけるリセットの後に命令のアクセスを開始す
ることになるからである。ＤＳＰＡＣＥビットはリセッ
トに応じて０にデフォールトする。「ＣＳＢＯＯＴオプ
ションレジスタ」に対するＷＰビットはリセットに応じ
て１にデフォールトするが、それはブート命令は一般に
不揮発性の、リードオンリメモリ装置からフェッチされ
るからである。前記ＣＩビットはリセットに応じて０に
クリアされ、それはブートルーチンからの命令はキャッ
シュ可能となる傾向があるからである。

【００７８】前記ＡＣＫ＿ＥＮビットはリセットに応じ
て１にセットされ、かつ対応する「初期値（ＩＮＩＴＩ
ＡＬ ＶＡＬＵＥ）」ビットは初期的なＴＡ＿ＤＬＹフ
ィールド値を提供する。表７はＴＡ＿ＤＬＹフィールド
の符号化を示す。

【００７９】

【表７】

【００８０】初期ＰＳフィールドも「初期値」であり、
かつその符号化は以下の表８に示されている。

【００８１】

【表８】

【００８２】前記ＰＣＯＮフィールドは、その符号化は
以下の表９に示されているが、ＣＳＢＯＯＴ領域に対し
てリセットに応じて００にクリアされる。

【００８３】

【表９】 −−−−−−−−−−−−−−−−−−−−−−−−−−− ＰＣＯＮ（２進） 以下のものとしてピン機構 −−−−−−−−−−−−−−−−−−−−−−−−−−− ００ チップイネーブル（＊ＣＥ） ０１ 書込みイネーブル（＊ＷＥ） １０ 出力イネーブル（＊ＯＥ） １１ チップ選択機能なし −−−−−−−−−−−−−−−−−−−−−−−−−−−

【００８４】前記ＰＣＯＮフィールドはピン機能レジス
タ１３０の目的で作用することに注意を要する。他の実
施例では、別個のピン機能レジスタを使用することもで
きる。

【００８５】前記ＢＹＴＥフィールドは、その符号化が
以下の表１０に示されており、リセットに応じて００に
クリアされる。

【００８６】

【表１０】 −−−−−−−−−−−−−−−−−−−−−−−−−−−− ＢＹＴＥ（２進） 以下に対してピンは＊ＷＥを発生 −−−−−−−−−−−−−−−−−−−−−−−−−−−− ００ バイトイネーブル０ ０１ バイトイネーブル１ １０ バイトイネーブル２ １１ バイトイネーブル３ −−−−−−−−−−−−−−−−−−−−−−−−−−−−

【００８７】前記ＲＥＧＩＯＮフィールドは、リセット
に際してドントケアであるが、始めに０００にクリアさ
れる。ＲＥＧＩＯＮフィールドに対する符号化は以下の
表１１に示されている。

【００８８】

【表１１】 −−−−−−−−−−−−−−−−−−−−−−−−− ＲＥＧＩＯＮ ＊ＷＥ／＊ＯＥピンは （２進） 以下のメモリ領域に属する −−−−−−−−−−−−−−−−−−−−−−−−− ０００ ＣＳＢＯＯＴ ００１ ＣＳ１ ０１０ ＣＳ２ ０１１ ＣＳ３ １００ ＣＳ４ １０１ ＣＳ５ １１０ 未使用 １１１ 未使用 −−−−−−−−−−−−−−−−−−−−−−−−−

【００８９】最後に、初期ＩＴＹＰＥフィールドもまた
「初期値」である。ＩＴＹＰＥフィールドの符号化は以
下の表１２に示されている。

【００９０】 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−

【表１２】 ＩＴＹＰＥ 装置インタフェースアクセスタイプ フィールド （２進） −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ００００ １クロック周期より小さいかまたは等しい出力バッファターンオフ 時間を有する包括的（Ｇｅｎｅｒｉｃ）非同期領域。このインタフ ェースタイプを有する装置はパイプライン化可能ではない。 ０００１ ２クロック周期の出力バッファターンオフ時間を有する包括的非同 期領域。このインタフェースタイプを有する装置はパイプライン化 可能ではない。 ００１０ 非同期＊ＯＥを有する同期領域。このインタフェースタイプを有す る装置はパイプライン化可能であり、非同期装置として機能するこ とができ、かつ＊ＯＥがアクティベイトされるまで読出しアクセス に際してその内部データをホールドオフする能力を有する。 ００１１ 早期同期＊ＯＥを有する同期領域。このインタフェースタイプを有 する装置はパイプライン化可能であり、非同期装置として機能する ことができ、かつ読出しアクセスに際して＊ＯＥがアクティベイト されるまでその内部データをホールドオフする能力を有する。この インタフェースタイプによってアクセスされる装置は少なくとも１ つの待機状態を持たなければならずかつもしＴＡ＿ＤＬＹがゼロ待 機状態を示せば、チップ選択回路３２は＊ＯＥをあたかも該領域が １つの待機状態を持つかのごとく発生する。 ０１００ リザーブ。もし誤ってプログラムされれば、対応するピンはインア クティブに留る。 ０１０１ 固定バーストアクセス能力を備えたバースト可能領域。このインタ フェースは＊ＯＥを有し、パイプライン化可能であり、かつ＊ＯＥ がアクティベイトされるまでその内部データをホールドオフするこ とができる。このインタフェースは非同期インタフェースとして機 能するが、インタフェースによって要求される数の待機状態および ＊ＯＥのアクティベイションの後にのみデータを提供する。このモ ードでは、インタフェースは＊ＢＤＩＰ信号がそれが次のデータを 送出すべきことを示すまで第１のデータビートを有効に保つ。この 領域に対する＊ＯＥは非同期＊ＯＥである。 ０１１０ リザーブ。もし誤ってプログラムされれば、対応するピンはインア クティブに留る。 ０１１１ 固定バーストアクセス能力のみを有するバースト可能領域であるが 、インタフェースは＊ＯＥを有し、パイプライン化可能であり、か つその内部データを＊ＯＥがアクティベイトされるまでホールドオ フすることができる。このインタフェースは非同期インタフェース として機能するが、インタフェースによって要求される数の待機デ ータおよび＊ＯＥがアクティベイトされた後にのみデータを提供す る。このモードでは、インタフェースは前記＊ＢＤＩＰ信号がそれ が次のデータを送出すべきことを示すまで最初のデータビートを有 効に保つ。この領域に対する＊ＯＥは同期＊ＯＥである。 １０００ 固定バーストアクセスのみを有するバースト可能領域。このインタ フェースは待機状態カウンタを含みかつ＊ＯＥを持たず、従って装 置はそれが要求する数の待機状態の後にデータをドライブ出力する 。このタイプはデータバスが利用可能になるまでその内部データを ホールドオフすることができず従ってそれはさほどパイプライン化 可能なものではない。このインタフェースは非同期インタフェース として機能するが、待機状態の数が満足された後にのみデータを提 供しかつ１クロックのみの間第１のデータビートを有効に保つ。 １００１ ＩＴＹＰＥ＝００１１と同じであるが領域に対するアクセスの早期 オーバラップの付加的な特徴を有する。このタイプのインタフェー スはそれが前のアクセスに対して読出しに際し有効なデータをドラ イブ出力しあるいは書込みに際しデータを受信する１クロック周期 前にそこに対する他のアクセスをパイプライン化できなければなら ない。 １０１０ リザーブ。もし誤ってプログラムされれば、対応するピンはインア −１１１１ クティブに留る。 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−

【００９１】ブート領域はそれに関連する専用のサブブ
ロックを有する。「ＣＳＢＯＯＴサブブロックベースア
ドレスレジスタ」で示される、レジスタ２１３はこの専
用のサブブロックのためのベースアドレスレジスタであ
り、かつ「ＣＳＢＯＯＴサブブロックオプションレジス
タ」で示される、レジスタ２１４はオプションレジスタ
である。レジスタ２１３はレジスタ２１１と同じフィー
ルド符号化を有するが、レジスタ２１４はマルチレベル
保護機能を行うのに必要なフィールドのみを含む。レジ
スタ２１４は前記表４および表５に規定されているよう
にビット０−８にＢＳＩＺＥ，ＳＢＬＯＣＫ，ＳＵＰＥ
Ｒ，ＤＳＰＡＣＥ，ＷＰおよびＣＩフィールドを含み、
これらのすべてはリセットに際して０にクリアされる。
ビット９−３１は未使用である。チップ選択発生ユニッ
ト２００の適切な動作を確実にするために、このおよび
サブブロックとなるべきブロックの任意の他のオプショ
ンレジスタにおけるＢＳＩＺＥフィールドはメインブロ
ックのＢＳＩＺＥより小さくなければならない。しかし
ながら、他の実施例では付加的な論理回路によって部分
的にオーバラップする領域をサポートできることに注意
を要する。デコード論理ブロック２２４は領域０レジス
タ２１１および２１２、および専用のブートサブブロッ
クレジスタ２１３および２１４の双方のビットに応答す
る。

【００９２】第２の領域はＣＳ１領域、あるいは、領域
１として示されている。領域１に関連して２つのレジス
タ２１６および２１７、および１つのデコード論理ブロ
ック２２５がある。レジスタ２１６は、「ＣＳ１ベース
アドレスレジスタ」と名付けられ、領域１のためのベー
スアドレスレジスタとして作用する。レジスタ２１６は
３２ビットのレジスタである。レジスタ２１１と同様
に、ビット０−１９は領域１のためのベースアドレスを
示し、ビット０は「アドレス（ＡＤＤＲＥＳＳ）」のビ
ット０に対応し、ビット１は「アドレス」のビット１に
対応し、かつ以下同様であり、ビット２０−３１はリザ
ーブされている。リセットに応じて、このフィールドは
＄０００００にデフォールトする。この領域のベースア
ドレスはアドレスマップ内の任意のアドレスにプログラ
ムできるが、それはデータプロセッサ３０の他のブロッ
クまたはモジュールとオーバラップしてはならない。
「ＣＳ１オプションレジスタ」と名付けられた、レジス
タ２１７は領域１のためのオプションレジスタである。
それは前の表４に規定されているように、レジスタ２１
２に対するものと同じ符号化を有する３２ビットのレジ
スタである。リセットに応じて、ＰＣＯＮフィールドを
除き、すべてのビットはゼロにデフォールトし、該ＰＣ
ＯＮフィールドはデータプロセッサ３０がチップ選択モ
ードにあれば＄０にデフォールトし、さもなければ＄３
にデフォールトする。

【００９３】アドレスデコード段２１０は他の５つの領
域に対応する５つの他のオプショレジスタを含む。図１
３は、「ＣＳ１オプションレジスタ」および「ＣＳ５オ
プションレジスタ」と名付けられ、かつ領域１および５
にそれぞれ関連する代表的なオプションレジスタ２１７
および２１９を示す。これらのオプションレジスタのお
のおのはレジスタ２１２と同じビットフィールド定義を
有している。しかしながら、リセットに応じて、すべて
のビットおよびビットフィールドは０にクリアされる。

【００９４】「ＣＳ０オプションレジスタ」と名付けら
れた、レジスタ２１５はピン構成段２４０におけるある
ピンに対応するオプションレジスタであり、かつ上に定
義したＰＣＯＮ，ＢＹＴＥおよびＲＥＧＩＯＮフィール
ドのみを含む。ＰＣＯＮフィールドはもしこのピンがチ
ップ選択モードにあればリセットに応じて２にデフォー
ルトし、さもなければ３にデフォールトし、フィールド
ＢＹＴＥおよびＲＥＧＩＯＮは０にデフォールトする。
「ＣＳ６オプションレジスタ」および「ＣＳ１１オプシ
ョンレジスタ」と名付けられた代表的なレジスタ２２０
および２２１を含む、特定の領域に関連しないオプショ
ンレジスタはレジスタ２１５と同じビットフィールド定
義を有する。しかしながら、リセットに応じて、フィー
ルドＰＣＯＮはもし対応するピンがチップ選択モードに
あれば０にクリアされ、かつそれ以外は３にセットされ
る。レジスタ２１５と同様に、これらの付加的なオプシ
ョンレジスタのＢＹＴＥおよびＲＥＧＩＯＮフィールド
はリセットに応じて０にクリアされる。

【００９５】ブート領域にはデコード論理ブロック２２
４が関連している。レジスタ２１１，２１２，２１３お
よび２１４はおのおのそれらのビットをデコード論理ブ
ロック２２４への出力として提供する。さらに、ブロッ
ク１を（専用のブートサブブロックに加えて）ブロック
０への対にされたサブブロックとして供するため、ブロ
ック１に関連するデコード論理ブロック２２５は出力信
号をデコード論理ブロック２２４の入力に提供する。こ
れらの出力信号は図３に示されたマルチレベル保護機構
のために必要な「アドレス整合（ＡＤＤＲＥＳＳ ＭＡ
ＴＣＨ）」および「属性整合（ＡＴＴＲＩＢＵＴＥ Ｍ
ＡＴＣＨ）」信号である。メインブロックは優先度実施
回路５８の機能を導入していることに注目すべきであ
る。デコード論理ブロック２２４は外部バスインタフェ
ース３３を通してＣＰＵコア３１から入力「アドレス」
および「属性」を受信する。デコード論理ブロック２２
４は始めに前記「アドレス」がブート領域または専用の
ブートサブブロック内にあるかをチェックする。デコー
ド論理ブロック２２４はこれを前記「アドレス」が対応
するベースアドレスレジスタのベースアドレスフィール
ドのＢＳＩＺＥ内にあるか否かを判定することによって
行う。次に、デコード論理ブロック２２４は入力「属
性」を対応するオプションレジスタにプログラムされた
ものと比較する。

【００９６】図示された実施例では、「アドレス」は３
２ビットのアドレスである。デコード論理ブロック２２
４は該「アドレス」の（ＢＳＩＺＥフィールドによって
決定される）有意ビット（ｓｉｇｎｉｆｉｃａｎｔ ｂ
ｉｔｓ）をベースアドレスレジスタに格納された値およ
びオプションレジスタのＢＳＩＺＥフィールドと比較す
る。もしすべての有意アドレスビットが整合すれば、デ
コード論理ブロック２２４はアドレス整合を検出する。

【００９７】デコード論理ブロック２２４は種々の「属
性」をデコードしかつそれらを次のようにしてレジスタ
２１２からの対応するビットに対してチェックを行う。
デコード論理ブロック２２４はＷＰビットに対してＲＤ
／＊ＷＲ属性を比較し、もしＲＤ／＊ＷＲが論理ハイで
あるかあるいはＲＤ／＊ＷＲが論理ローであってＷＰが
クリアされていれば、デコード論理ブロック２２４はこ
のビットに対して属性整合を検出する。デコード論理ブ
ロック２２４は前記ＳＵＰＥＲ属性をＳＵＰＥＲビット
と比較しかつもしＳＵＰＥＲ属性が論理ハイであるかあ
るいはＳＵＰＥＲ属性が論理ローであってＳＵＰＥＲビ
ットがクリアされていればこのビットに対して属性整合
を検出する。デコード論理ブロック２２４はＩＮＳＴＲ
／＊ＤＡＴＡ属性をＤＳＰＡＣＥビットに対して比較
し、かつもしＩＮＳＴＲ／＊ＤＡＴＡが論理ローである
か、あるいはもしＩＮＳＴＲ／＊ＤＡＴＡが論理ハイで
あってＤＳＰＡＣＥがクリアされていればこのビットに
対して属性整合を検出する。もしすべてのプログラムさ
れた属性がこのようにして対応する「属性」信号と整合
すれば、デコード論理ブロック２２４は属性整合を検出
する。

【００９８】もしデコード論理ブロック２２４がある領
域において「アドレス整合」および「属性整合」の双方
を検出すれば、それは次により高い優先度のサブブロッ
クが該整合をオーバライドするか否かを見るためにチェ
ックを行う。例えば、もしデコード論理ブロック２２４
が領域０および専用のブートサブブロックの双方の中の
アドレスへのアクセスを検出すれば、レジスタ２１４に
規定された属性は該アクセスが行われるか否かを制御す
る。デコード論理ブロック２２４はもし前記専用のブー
トサブブロック内に属性整合がなければ、領域０内にア
ドレスおよび属性双方の整合があってもそのサイクルが
行われるのを禁止することになる。

【００９９】＜タイミング制御段２３０の説明＞タイミ
ング制御段２３０は２つの制御ユニット２３１および２
３２、そして制御ユニット２３１および２３２の間に接
続された早期パイプライン制御ユニット２３３を含む。
タイミング制御段２３０は外部バス２１にチップ選択信
号を提供するためのアクセス状態マシンとして機能し、
かつ制御ユニット２３１および２３２のおのおのは「デ
コードバス」２０１に接続された入力を有し、該入力に
よってアドレスデコード段２１０のデコード論理ブロッ
クからデコードされた信号を受信し進行中のバスサイク
ルが６つの利用可能な領域の１つまたは専用のブートサ
ブブロックのアドレスおよび属性と整合するか否かを指
示する。もし前記領域の１つが整合を検出すれば、タイ
ミング制御段２３０の制御ユニットの１つが「タイミン
グバス」２０２に対し順次的なタイミング情報を提供し
て与えられたプログラムされたインタフェースタイプに
対して適切なタイミングを反映する。

【０１００】制御ユニット２３１はタイミングバス２０
２に対し３つのタイミング制御信号、すなわち＼Ｘ＼Ｔ
Ｏ（ＣＥ１タイミング），＼Ｘ＼ＴＯ（ＯＥ１タイミン
グ）および＊（ＷＥ１タイミング）を提供する。同様
に、制御ユニット２３２はタイミングバス２０２に対し
３つの制御信号、すなわち＼Ｘ＼ＴＯ（ＣＥ２タイミン
グ），＊（ＯＥ２タイミング）および＊（ＷＥ２タイミ
ング）を提供する。

【０１０１】例えば、アドレスデコード段２１０のデコ
ード論理ブロック２２４は領域０へのアクセスを認識し
かつそれに応じて制御信号をデコードバス２０１に提供
する。タイミング制御段２３０においては、制御ユニッ
ト２３１のような制御ユニットはこのバスサイクルと関
連するものとなりかつこのアクセスの係属の間にこのア
クセスのためにタイミングバス２０２に対してタイミン
グ信号を提供する。第２のアクセスは第１のアクセスの
間に行うことができかつアドレスデコード段２１０のア
ドレスデコーダはその対応するプログラム可能領域であ
ってそのオプションレジスタにプログラムされたものと
整合する属性を有するものへのアクセスを認識しかつ制
御信号をデコードバス２０１に提供する。制御ユニット
２３２は次にインタフェースタイプによって決定される
このアクセスに対する１つまたはそれ以上のチップ選択
制御信号をオーバラップさせるためにタイミングバス２
０２に対しタイミング信号の提供を始めることができ
る。

【０１０２】おのおののタイミング制御ユニットはその
サイクルを所有する領域に対するオプションレジスタの
ＩＴＹＰＥフィールドに応じておのおののチップ選択機
能に対するタイミング信号を提供する。チップ選択回路
３２が実施するインタフェースタイプに対する信号タイ
ミングは図１４〜図１９を参照してよりよく理解するこ
とができる。これらのタイミング図のおのおのにおい
て、引続くローからハイへの「クロック」遷移はｔ１，
ｔ２，ｔ３その他で示されている。「アドレス（ＡＤＤ
ＲＥＳＳ）」、「データ（ＤＡＴＡ）」および制御信号
のアクティブなまたは有効な時間はそのアクセスを適切
に識別するために単数または複数の番号によって示され
ている。これらのタイミング図は典型的な信号タイミン
グを示すことに注意を要する。実際の信号タイミング波
形は集積回路の製造プロセス条件が変われば異なるもの
である。いくつかの信号は外部バスインタフェース３３
によって提供されるが、インタフェースのよりよい理解
を可能にするために図示されている。図１４〜図１９に
おいて、矢印は信号の依存性または因果関係を表してい
る。

【０１０３】図１４は、インタフェースタイプ＄０のタ
イミング図を示し、このインタフェースタイプ＄０はゼ
ロ待機状態の、アンロック装置（すなわち、１クロック
周期より小さいかまたは等しい出力バッファターンオフ
時間を有する装置）をアクセスするための包括的（ｇｅ
ｎｅｒｉｃ）非同期インタフェースである。該非同期イ
ンタフェースは「アドレス（ＡＤＤＲＥＳＳ）」および
チップ選択信号（＊ＣＥおよび、＊ＯＥまたは＊ＷＥ）
がアクセスの終りまで有効であることを必要とする。し
たがって、同じ装置への引き続くアクセスは前のアクセ
スの完了前には行なうことができず、オーバラップする
アクセスは許容されない。図１４は、読出しサイクルと
これに続く書込みサイクルを示す。読出しサイクルおよ
び書込みサイクルの双方の間に、アクセスされた装置は
Ａ１のようなアドレスをＣＥ１の立下りエッジのような
信号＊ＣＥのアクティベイションのある遅延時間の後に
使用する。読出しサイクルの間、アクセスされた装置は
ＯＥ１の立下りエッジのような信号＊ＯＥのアクティベ
イションの後のある遅延時間内に「データ（ＤＡＴ
Ａ）」を出力として（および外部バスインタフェース３
３への入力として）提供する。書込みサイクルの間、ア
クセスされた装置はＷＥ２の立上りエッジのような信号
＊ＷＥのインアクティベイションのある遅延時間後にＤ
２（これは外部バスインタフェース３３の出力である）
のようなデータエレメントをラッチする。非同期メモリ
装置の一例はモトローラ・インコーポレイテッドから入
手可能なＭＣＭ６２９９５Ａ型メモリチップであり、こ
れはアドレスラッチイネーブル（＊ＡＬＥ）信号入力を
持つことに加えて非同期モードで機能することもでき
る。

【０１０４】インタフェースタイプ＄１はタイプ＄０と
同様であるが、２クロック周期の出力バッファターンオ
フ時間を備えた装置をアクセスするために包括的（ｇｅ
ｎｅｒｉｃ）非同期インタフェースに適用される。した
がって、このアクセスに関連する信号のタイミングは図
１４に示されたものと同様であるが、全く同じではな
い。読出しサイクルに対しては、チップ選択回路３２は
引き続く装置が外部バス２１上に「データ（ＤＡＴ
Ａ）」をドライブできるようになる前にそれが信号＊Ｏ
Ｅをデアクティベイトした後１クロック周期待機するこ
とになる。引き続く書込みサイクルに対しては、チップ
選択回路３２は前の＊ＯＥをデアクティベイトした後１
クロック周期までは外部バスインタフェース３３がデー
タをドライブするのを禁止する。

【０１０５】図１５は、インタフェースタイプ＄２のタ
イミング図を示し、このインタフェースタイプ＄２は非
同期＊ＯＥを有する同期インタフェースである。この非
同期インタフェースを備えたメモリ装置は「クロック
（ＣＬＯＣＫ）」を受けるための入力を有し、「アドレ
ス（ＡＤＤＲＥＳＳ）」および「データ（ＤＡＴＡ）」
をローからハイへのクロックの遷移に応じてラッチす
る。読出しアクセスの間は、メモリ装置は信号＊ＯＥに
応じて非同期的にデータを提供する。図１５は読出しサ
イクルとこれに続く書込みサイクルとを示す。チップ選
択信号に加えて、このインタフェースアクセスタイプを
備えた装置は外部バスインタフェース３３によって提供
される“＊ＷＲ”と名付けられた書込み信号を観察し
て、アドレスフェーズの間に、アクセスが読出しアクセ
スであるかあるいは書込みアクセスであるかを決定す
る。したがって、ｔ２において、アクセスされた装置は
そのアクセスが読出しアクセスであることを認識しかつ
Ａ１をラッチする。チップ選択回路３２は信号＊ＯＥを
アクティベイトし、かつＯＥ１の立下りエッジはアクセ
スされた装置に「データ」を提供させ、この「データ」
は外部バスインタフェース３３への入力となる。

【０１０６】このインタフェースを使用するメモリ装置
は入力「アドレス」をラッチする能力を有し、したがっ
て同じ装置への次のアクセスは前のアクセスとオーバラ
ップすることができ、かつそのような装置は信号＊ＯＥ
がアクティベイトされるまで読出しアクセスに際してそ
の内部データをホールドオフすることができる。したが
って、引き続く書込みサイクルのアドレスフェーズは読
出しサイクルのデータフェーズの終りにオーバラップす
ることができる。チップ選択回路３２はアクセスされた
装置にアドレスＡ２をラッチさせるためｔ３の前に信号
＊ＣＥをアクティベイトする。信号＊ＷＲはｔ３におい
てアクティブであるから、アクセスされた装置は書込み
アクセスを認識する。読出しアクセスのデータフェーズ
の完了後、チップ選択回路３２は信号＊ＷＥをアクティ
ベイトしてｔ５において書込みサイクルのデータフェー
ズを完了させるためにアクセスされた装置にデータをラ
ッチさせる。

【０１０７】図１５に示されたタイミングはチップ選択
回路３２が２つの引き続くインタフェースタイプ＄２の
アクセスをオーバラップさせる能力を切り離して示す。
しかしながら、データプロセッサ３０はあり得るバス競
合に対し余分の保護を提供するためにこのオーバラップ
を許容しない。データプロセッサ３０においては、外部
バスインタフェース３３はチップ選択回路３２が第２の
アクセスのアドレスフェーズをオーバラップさせること
ができるほど充分に早くチップ選択回路３２に対し適切
な「ハンドシェイク」を提供しない。したがって、外部
バスインタフェース３３は実際にＡ２を提供せず、かつ
チップ選択回路３２はｔ４のあるセットアップ時間前ま
で＊ＣＥおよび＊ＷＲ信号をアクティベイトしない。

【０１０８】「早期同期ＯＥを備えた同期インタフェー
ス」として知られた、インタフェースタイプ＄３は前に
図５に示されている。インタフェースタイプ＄３に対し
ては、チップ選択回路３２は、図１５に示された、イン
タフェースタイプ＄２に対するものと同様に書込みサイ
クルを行なうことに注意を要する。

【０１０９】「固定バーストを備えたバースト可能領
域」として知られた、インタフェースタイプ＄５は「タ
イプＩ」バーストインタフェースを有しかつ非同期＊Ｏ
Ｅ信号を使用する。チップ選択回路３２は４つのサイク
ルの固定バースト長を実施する。タイプＩバーストイン
タフェースはアクセスされた装置にそれぞれデータをド
ライブ出力させあるいはデータをラッチ入力させるため
に＊ＯＥおよび＊ＷＥ信号を使用する。このインタフェ
ースはまたアクセスされた装置がバーストの次のビート
をいつ出力すべきかを制御するために＊ＢＤＩＰ信号を
必要とする。タイプＩバーストインタフェース装置はア
ドレスラッチを有し、したがって装置への次のアクセス
のアドレスは前のアクセスとオーバラップすることがで
きる、すなわち、アクセスのアドレスは「アドレス（Ａ
ＤＤＲＥＳＳ）」が「クロック（ＣＬＯＣＫ）」のロー
からハイへの遷移に際しラッチされた後に有効であるこ
とを必要としない。

【０１１０】図１６は、インタフェースタイプ＄５を使
用する読出しサイクルのタイミング図の例を示す。図１
６に示された例では、対応するオプションレジスタの領
域のＡＣＫ＿ＥＮビットは外部アクノレッジ信号を可能
にするよう構成される、すなわち、クリアされる。時間
ｔ２において、アクセスされた装置は同期的に「アドレ
ス」をラッチしかつ信号＊ＡＡＣＫのアクティベイショ
ンによって示されるように時間ｔ２においてアドレスフ
ェーズを完了する。しかしながら、ｔ２において、アク
セスされた装置は信号＊ＴＡをインアクティブに保ち、
かつチップ選択回路３２は待機状態を挿入しなければな
らない。引き続き、時間ｔ３において、アクセスされる
装置はそれがデータフェーズを完了する用意ができてい
ることを示すために信号＊ＴＡをアクティベイトし、か
つ最初の「データ」エレメントＤ１_０を提供する。外部
バスインタフェース３３はそれが引き続くローからハイ
への「クロック」の遷移に応じてバーストの次のビート
を予期していることを示すために信号＊ＢＤＩＰをアク
ティベイトする。外部バスインタフェース３３は遷移ｔ
４，ｔ５およびｔ６において、それぞれ、引き続くデー
タエレメントＤ１_１，Ｄ１_２およびＤ１_３をラッチす
る。外部バスインタフェース３３はｔ６の前に信号＊Ｂ
ＤＩＰをデアクティベイトし、データエレメントＤ１_３
が該バーストの最後のビートであることを示す。アクセ
スされた装置は信号＊ＯＥのインアクティベイションの
後ある遅延時間までデータエレメントＤ１_３を有効に保
つ。

【０１１１】このインタフェースは、同じ装置が２つの
引き続くサイクルにつきアクセスされたとき、引き続く
アクセスのアドレスフェーズが前のアクセスのデータフ
ェーズとオーバラップできるようにする。アクセスされ
た装置は前のバーストの最後のビートに応じて第２のア
クセスを認識する。したがって、図１６に示されるよう
に、外部バスインタフェース３３は引き続くアドレスＡ
２を提供しかつチップ選択回路３２はｔ３のあるセット
アップ時間前に信号＊ＣＥをアクティベイトし、かつア
クセスされた装置は時間ｔ６のあるセットアップ時間前
に信号＊ＡＡＣＫを提供することによりこの第２のアク
セスのアドレスフェーズを完了する。

【０１１２】図１７は、（インタフェースタイプ＄５の
ような）タイプＩバーストインタフェースを使用した書
込みサイクルのタイミング図を示す。図１６に示される
ように、対応するオプションレジスタの領域のＡＣＫ＿
ＥＮビットは外部アクノレッジ信号を許容するよう構成
されており、すなわち、クリアされている。時間ｔ２に
おいて、アクセスされた装置は同期的に「アドレス」を
ラッチしかつ信号＊ＡＡＣＫのアクティベイションによ
って示されるようにアドレスフェーズを完了する。時間
ｔ２において、アクセスされた装置はそれがデータフェ
ーズを完了する用意ができていることを示すために信号
＊ＴＡをアクティベイトしかつ第１の「データ」エレメ
ントＤ１_０をラッチする。信号＊ＢＤＩＰは外部バスイ
ンタフェース３３が引き続くローからハイへのクロック
の遷移に応じてバーストの次のビートを提供することを
示すためにアクティベイトされる。データプロセッサ３
０は遷移ｔ３，ｔ４およびｔ５に応じて、それぞれ、引
き続くデータエレメントＤ１_１，Ｄ１_２およびＤ１_３を
ドライブする。時間ｔ５において、信号＊ＢＤＩＰはイ
ンアクティブであり、データエレメントＤ１_３はバース
トの最後のビートであることを示す。図１６と同様に、
図１７はオーバラップするアクセスのアドレスフェーズ
を示しており、この第２のアクセスのアドレスフェーズ
は時間ｔ５においてバーストの最後のビートの間に終了
する。

【０１１３】「パスプライン化可能＊ＯＥを備えた固定
バースト」として知られる、インタフェースタイプ＄７
は前に図６に示した読出しアクセスをサポートする。こ
のインタフェースタイプはその内部データを信号＊ＯＥ
がアクティベイトされるまでホールドオフすることがで
きる。このインタフェースは非同期インタフェースとし
て機能することができるが、ＴＡ＿ＤＬＹフィールドに
よって規定される数の待機状態の後かつ信号＊ＯＥがア
クティベイトされた後にのみデータを提供する。インタ
フェースタイプ＄７はタイプＩインタフェースであり、
その書込みサイクルタイミングは図１７に示されてい
る。

【０１１４】インタフェースタイプ＄８は「タイプＩ
Ｉ」バーストインタフェースであり＊ＯＥ信号を必要と
しないが、代わりに＊ＬＡＳＴ信号を使用する。信号＊
ＬＡＳＴがローからハイへのクロック遷移のあるセット
アップ時間前にアクティベイトされたとき、タイプＩＩ
装置は該クロック遷移に続きそのデータ出力バッファを
ハイインピーダンス状態に設定する。＊ＣＥ信号は装置
のアクセスの潜伏（ｌａｔｅｎｃｙ）または待機状態の
間アクティブに留まっていなければならない。このタイ
プの装置はまた＊ＴＳ信号を必要とする。

【０１１５】図１８はアクセスタイプ＄８を使用した読
出しインタフェースのタイミング図を示す。図示された
例では、アクセスされた装置は２つの待機状態を有し、
かつそれ自身のアクノレッジ信号を戻す。アドレスフェ
ーズは、アクセスされた装置が信号＊ＡＡＣＫをアクテ
ィベイトする、ｔ３まで終了しない。タイプＩＩバース
トインタフェースの下では、信号＊ＣＥは装置の潜伏
（ｌａｔｅｎｃｙ）期間の間アクティブに留まってお
り、かつしたがって＊ＣＥは、データフェーズが開始す
る、ｔ３の後までアクティブに留まっている。このイン
タフェースのアクセスタイプは＊ＯＥ信号を有しない。
アクセスされた装置はｔ４で始まる引き続くローからハ
イへのクロック遷移に応じて信号＊ＴＡをアクティベイ
トする。４ビートバースト転送はｔ７で完了し、かつそ
の完了は外部バスインタフェース３３が信号＊ＬＡＳＴ
をアクティベイトすることによって通知される。

【０１１６】このインタフェースは引き続くアクセスの
アドレスフェーズが前のアクセスのデータフェーズとオ
ーバラップすることを許容する。したがって、図１８に
示されるように、チップ選択回路３２は引き続くアドレ
スＡ２を提供しかつｔ４のあるセットアップ時間前に信
号＊ＣＥをアクティベイトする。アクセスされた装置は
引き続くアクセスのアドレスフェーズを認識しかつ時間
ｔ７において、信号ＡＡＣＫのアクティベイションによ
って示されるように、Ａ２をラッチする。信号＊ＣＥは
ＣＥ２の間アクティブに留まらなければならないが、こ
れは（ｔ７に引き続き）第２のアクセスのデータフェー
ズが生じるまでである。このタイプのアクセスされた装
置はアドレスラッチを有し、したがってそれは次のアド
レスフェーズを早くもｔ７にＡ２をラッチすることによ
って完了することができる。

【０１１７】図１９はアクセスタイプ＄８を使用した書
込みインタフェースのタイミング図を示す。前と同様
に、アクセスされた装置は２つの待機状態を有し、かつ
ｔ３にＡＡＣＫを含む、それ自身のアクノレッジ信号を
戻し転送のアドレスフェーズを完了する。タイプＩＩバ
ースト読出しサイクルの場合と同様に、信号＊ＣＥは装
置の潜伏の期間の間アクティブに留まっており、かつし
たがって、データフェーズが開始する、ｔ３の後まで＊
ＣＥはアクティブに留まっている。外部バスインタフェ
ース３３はｔ４で始まる引き続くクロックサイクルに際
しデータエレメントＤ１_０，Ｄ１_１，Ｄ１_２およびＤ１
_３を提供し、かつこれらのデータエレメントはアクセス
された装置によってラッチされる。アクセスされた装置
はｔ４で始まる引き続くクロックサイクルに応じて信号
＊ＴＡのアクティベイションによりバーストの各ビート
のデータフェーズの終了を指示する。タイプＩＩバース
ト読出しサイクルの場合と同様に、４ビートバースト転
送はｔ７で完了し、かつその完了は外部バスインタフェ
ース３３が信号＊ＬＡＳＴをアクティベイトすることに
よって通知される。引き続くサイクルのアドレスフェー
ズは図１８に示されたものと同様にしてオーバラップす
ることができる。

【０１１８】「同期＊ＯＥおよび早期オーバラップを備
えた同期インタフェース」インタフェースタイプとして
知られた、インタフェースタイプ＄９は前に図７におい
て示したように読出しアクセスを行なう。このタイプは
それが第２のアクセスのアドレスフェーズを前のアクセ
スの早期同期＊ＯＥとオーバラップさせる点を除きイン
タフェースタイプ＄３と同様のものである。インタフェ
ースアクセスタイプ＄９の書込みアクセスは前に図１５
に示した一般的な同期書込みアクセスと同じである。

【０１１９】インタフェースタイプ＄４，＄６および＄
Ａ〜＄Ｆはリザーブされている。もしタイミング制御段
２３０のアクティブな制御ユニットがこれらのリザーブ
されたタイプの１つを備えたインタフェースへのアクセ
スを検出すれば、それはいずれのチップ選択タイミング
制御信号の発生をも禁止し、それによってチップ選択発
生ユニット２００が何らの対応するメモリアクセスも行
なわないようにされる。したがって、このフィールドの
正しくない符号化を生じるソフトウェアエラーは不当な
アクセスを生じることはない。

【０１２０】チップ選択回路３２はそれが種々のインタ
フェースをサポートするため非常に柔軟性がある。しか
しながら、チップ選択回路３２がサポートするインタフ
ェースの組は異なるアプリケーションに適応させるため
実施例によって変わり得る。さらに、チップ選択回路３
２は高度のパイプライン化を可能にするインタフェース
をサポートし、データプロセッサ３０の性能を増強す
る。特に、インタフェースアクセスタイプ＄３，＄７お
よび＄９は知られたインタフェースに対し大幅に性能を
改善する。インタフェースアクセスタイプ＄３，＄７お
よび＄９と共に使用するためのメモリ装置は伝統的な直
列（クロックド）回路設計技術を使用してここに図示さ
れたタイミングに従うよう現存するメモリ装置を変更す
ることによって構成できる。

【０１２１】オーバラップするアクセスを取り扱うた
め、早期パイプライン制御ユニット２３３は２つの主な
場合を検出する。第１の場合は同じ領域またはチップに
対する２つのアクセスの場合であり、それらのアクセス
はせいぜい（もし最初のアクセスの潜伏が判定できれ
ば、すなわち、ＡＣＫ＿ＥＮ＝１であれば）次のアドレ
スを始めのアクセスのデータフェーズとオーバラップさ
せることができる。例えば、もし始めのアクセスがパイ
プライン化可能な装置に対するものであれば、同じ装置
への第２のアクセスは最初のアクセスがそのデータフェ
ーズを完了する用意ができるまで待機することになる。
しかしながら、第２のアクセスのアドレス（または＊Ｃ
Ｅ）は最初のアクセスのデータとオーバラップすること
ができる。

【０１２２】第２の場合は２つの異なる領域またはチッ
プへの２つのアクセスに対するものである。第２の場合
については、２つの異なるチップまたは領域へのアクセ
スをオーバラップさせるため、タイミング制御段２３０
は１組のパイプライン化ルールを実施してデータの完全
性および適切なサイクル終了を保証する。表１３はこれ
らのルールをより詳細に示す。

【０１２３】

【表１３】 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ルール 第１のサイクル 第２のサイクル パイプライン化？ 番号 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− １ １つの領域への 異なる領域への イエス 読出しアクセス 読出しアクセス ２ 書込みアクセス 読出しアクセス イエス ３ 単一ビート 書込みアクセス イエス 書込みアクセス ４ 読出しアクセス 書込みアクセス イエス （オーバラップ） ５ 第１および／または データをホールド イエス、 第２サイクルの少な オフできる装置へ ＡＣＫ＿ＥＮ＝０ くとも１つに アクセス を有する領域の ＡＣＫ＿ＥＮ＝０ 装置が＊ＡＡＣＫ を有する領域への を＊ＴＡの前に 任意のＣＳアクセス 戻す限り ６ ＣＳアクセスなし ＣＳアクセス ノー ７ 固定バースト 任意の イエス、 読出し ＣＳアクセス 第２の領域が パイプライン化 可能でありかつ そのデータを ホールドオフでき れば ８ 同期領域 非同期領域 ノー ９ 非同期領域 任意のアクセス ノー −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−

【０１２４】ルール番号１は１つの領域の読出しアクセ
スとこれに続く他の領域への他の読出しアクセスに関す
る。この場合、チップ選択回路３２は第２の読出しを第
１の読出しとパイプライン化することになる。

【０１２５】ルール番号２は書込みアクセスとこれに続
く読出しアクセスの場合をカバーする。この場合、チッ
プ選択回路３２は第２の読出しを第１の読出しとパイプ
ライン化することになる。

【０１２６】ルール番号３は単一ビートの書込みアクセ
スとこれに続く他の書込みアクセスの場合をカバーす
る。この場合、いくつかの装置は書込みサイクルのデー
タが「アドレス」または＊ＣＥが有効になった後１「ク
ロック」サイクルで利用可能になることを期待する。も
しそうでなければ、装置は書込みサイクルを中止する。
もし両方のアクセスがチップ選択回路３２によって終了
すれば（すなわち、ＡＣＫ＿ＥＮが両方の領域のオプシ
ョンレジスタにおいてセットされれば）、チップ選択回
路３２はそれらのアクセスを第２の書込みサイクルの＊
ＣＥをアクセスすることによって第１の書込みサイクル
の最後のデータフェーズとオーバラップさせることにな
る。バースト書込みに他の書込みが続く場合について
は、チップ選択回路３２は最後のデータビートの最初の
書込みの指示（＊ＢＤＩＰまたは＊ＬＡＳＴ）がアクテ
ィベイトされた後に第２の書込みサイクルに対する＊Ｃ
Ｅをアクティベイトする。

【０１２７】ルール番号４は読出しサイクルに書込みサ
イクルが続く場合をカバーする。チップ選択回路３２は
読出しサイクルが完了する前に書込みサイクルの＊ＣＥ
をアクティベイトすることによってアクセスをオーバラ
ップさせることができる。しかしながら、図示された実
施例では、外部バスインタフェース３３はこのオーバラ
ップを可能にするためにチップ選択回路３２に対して適
切な「ハンドシェイク」を提供しない。外部バスインタ
フェース３３は書込みサイクルに対する＊ＣＥのアクテ
ィベイションの前に書込みサイクルの「アドレス」を提
供する。

【０１２８】ルール番号５は２つの連続するアクセスに
関し、この場合いずれのアクセスの潜伏性（ｌａｔｅｎ
ｃｙ）（すなわち、待機状態の数）も未知である（すな
わち、ＡＣＫ＿ＥＮがクリアされている）２つの連続す
るアクセスに関する。この場合、チップ選択回路３２は
第２のアクセスがバスが利用可能になるまでデータをホ
ールドオフできるインタフェースタイプを備えた領域に
対するものである場合にのみ２つのアクセスをパイプラ
イン化する。例えば、第１のアクセスはＡＣＫ＿ＥＮが
クリアされている領域に対するものであり、かつ第２の
アクセスはＡＣＫ＿ＥＮがセットされているインタフェ
ースアクセスタイプ＄８を備えた領域に対するものであ
る。この場合、チップ選択回路３２は第１のアクセスが
完了するまで第２のアクセスをホールドオフしなければ
ならず、それは第２の領域は＊ＯＥなしにそのデータを
ホールドオフすることができないかもしれないからであ
る。もし第１のアクセスが未知の潜伏性を有する領域に
対するものでありかつ第２のアクセスが同じ領域に対す
るものであれば、チップ選択回路３２は、該チップ選択
回路３２が同じ領域に対する引き続く＊ＣＥをアクティ
ベイトできるようにする、外部＊ＡＡＣＫを待機する。
ルール番号６は第１のアクセスが、専用のダイナミック
ＲＡＭ（ＤＲＡＭ）コントローラのような、チップ選択
回路３２によって規定されていない領域に対するもので
あり、かつ第２のアクセスがチップ選択回路３２によっ
て規定されている他の領域に対するものである場合をカ
バーする。この場合、第１の領域はそれ自身のチップ選
択信号を提供し、したがってインタフェースアクセスタ
イプおよびラテンシー（ｌａｔｅｎｃｙ）はチップ選択
回路３２によって知られていない。したがって、チップ
選択回路３２は第２のアクセスを第１のアクセスとパイ
プライン化しない。

【０１２９】ルール番号７はバースト可能領域への固定
された４ビートバースト読出しアクセスと、これに続く
他の領域への読出しの場合をカバーする。この場合、チ
ップ選択回路３２はもし第２のアクセスがパイプライン
化可能でありかつそのデータをホールドオフできる領域
に対するものであれば第２の読出しをパイプライン化す
る。もし第２の領域が＄８のインタフェースアクセスタ
イプを有していれば、それはそのデータをホールドオフ
できずかつチップ選択回路３２は第２のアクセスをパイ
プライン化しない。

【０１３０】ルール番号８は同期領域への第１のアクセ
スと、これに続く非同期領域への第２のアクセスをカバ
ーする。この場合、チップ選択回路３２は第２のアクセ
スをパイプライン化せず、それは第２の領域はパイプラ
イン化可能でないからである。

【０１３１】ルール番号９は非同期領域への第１のアク
セスをカバーする。この場合、チップ選択回路３２は第
２のアクセスを第１のものとパイプライン化せず、それ
は外部アドレスおよびデータバスの双方がその完了まで
に第１のアクセスのために利用可能でなければならない
からである。

【０１３２】チップ選択回路３２および外部バスインタ
フェース３３の双方はこれらのパイプライン化ルールを
実施するために組合わされることに注意を要する。いく
つかの場合、外部バスインタフェース３３が制御を行な
う。ルール番号４については、図１５の説明に関連して
上で述べたように、チップ選択回路３２はパイプライン
化をサポートするが外部バスインタフェース３３はサポ
ートしない。外部バスインタフェース３３はまたルール
番号９に対するパイプライン化を可能にするのに充分早
く＊ＡＡＣＫまたは＊ＴＡハンドシェイクを提供しな
い。他の場合には、チップ選択回路３２は非両立的（ｉ
ｎｃｏｍｐａｔｉｂｌｅ）アクセスを認識する。

【０１３３】〈ピン構成段２４０の説明〉ピン構成段２
４０は、代表的なピン構成論理回路２４１，２４２，２
４３および２４８を含め、１３のピン構成論理回路を含
む。各々のピン構成論理回路は「デコードバス（ＤＥＣ
ＯＤＥ ＢＵＳ）」２０１に接続された第１の入力、
「タイミングバス（ＴＩＭＩＮＧ ＢＵＳ）」２０２に
接続された第２の入力、および専用のチップ選択信号を
提供するための出力を有する。ピン構成論理回路２４１
は“ＣＳＢＯＯＴ”と名付けられた出力信号を提供す
る。ピン構成論理回路２４２は“ＣＳ０”“或いは“Ｃ
ＳＢＯＯＴ ＊ＯＥ”と名付けられた出力信号を提供す
る。ピン構成論理回路２４３は“ＣＳ１”と名付けられ
た出力信号を提供する。ピン構成論理回路２４８は“Ｃ
Ｓ１１”と名付けられた出力信号を提供する。

【０１３４】チップ選択回路３２は１３の集積回路ピン
を通してプログラム可能にチップ選択信号を提供する。
しかしながら、高度に集積されたデータプロセッサまた
はマイクロコントローラにおいて伝統的に行われている
ように、該ピンはデータプロセッサ３０の他のピン機能
またはポートと共用することができかつプログラム可能
に選択でき、それによって出力信号を異なるエンドユー
ズのアプリケーションのために構成することができる。

【０１３５】本発明の１つの態様は前記複数のチップ選
択信号がチップイネーブル、書込みイネーブル、および
出力イネーブルを含むことである。

【０１３６】本発明の他の態様は、第１の複数のアドレ
スデコーダ（９１，９４，９７）の各々がベースアドレ
スレジスタ（９２，９５，９８）、オプションレジスタ
（９３，９６，９９）、およびデコーダを具備すること
である。ベースアドレスレジスタ（９２，９５，９８）
は対応するプログラム可能領域のベースアドレスを格納
する。オプションレジスタ（９３，９６，９９）は領域
サイズおよびプログラム可能領域の少なくとも１つの属
性を格納するためのビットフィールドを有する。デコー
ドは入力アドレスおよび少なくとも１つの入力属性信号
を受けるための入力、およびもし前記入力アドレスが前
記ベースアドレスおよび領域サイズによって規定される
プログラム可能領域内にあり、かつ少なくとも１つの入
力属性信号が前記プログラム可能領域の少なくとも１つ
の属性と整合すれば、整合信号を提供する出力を有す
る。

【０１３７】本発明のさらに他の態様は、前記タイミン
グ制御段（１００）が第１の制御ユニット（１７０）、
第２の制御ユニット（１８０）、および早期パイプライ
ン制御回路（１８６）を具備することである。前記第１
の制御ユニット（１７０）はアドレスデコード段（９
０）に結合された第１の入力、複数のパイプライン制御
信号を受けるための第２の入力、および前記ピン構成段
（１１０）に結合されて第１の複数のタイミング信号を
提供するための出力を有する。第２の制御ユニット（１
８０）はアドレスデコード段（９０）に結合された第１
の入力、第２の複数のパイプライン制御信号を受けるた
めの第２の入力、および前記ピン構成段（１１０）に結
合されて第２の複数のタイミング信号を提供するための
出力を有する。前記早期パイプライン制御回路（１８
６）はアドレスデコード段（９０）に結合された入力、
前記第１（１７０）および第２（１８０）の制御ユニッ
トの第２の入力にそれぞれ結合された第１および第２の
出力を有する。前記早期パイプライン制御回路（１８
６）は複数のパイプラインルールに従って第１および第
２の複数のパイプライン制御信号を提供し、それによっ
てデータの完全性および適切なサイクル終了を保証す
る。

【０１３８】本発明のさらに他の態様は、前記オベイ
（ｏｂｅｙ）論理手段（１４０）が第１のオベイ論理回
路（１４１）および第２のオベイ論理回路（１４５）を
有することである。第１のオベイ論理回路（１４１）は
第１のサイクル開始信号を受けるための第１の入力、第
１のサイクル終了信号を受けるための第２の入力、およ
び第１のオベイ信号を提供するための出力を有する。第
２のオベイ論理回路（１４５）は第２のサイクル開始信
号を受けるための第１の入力、第２のサイクル終了信号
を受けるための第２の入力、および第２のオベイ信号を
提供するための出力を有する。

【０１３９】本発明のさらに他の態様は、プログラム可
能ピン機能レジスタ（１３０）がさらにチップ選択信号
と関連する複数の領域の内の選択された１つを規定する
第２のビットフィールドを有し、かつ前記オベイ論理手
段（１４０）がさらに前記第１のパイプライン化された
サイクルに対応する第１の入力領域が前記複数の領域の
内の選択された１つと整合する場合にのみ第１のオベイ
信号をアクティベイトすることである。

【０１４０】本発明のさらに他の態様は、前記データプ
ロセッサ（３０）がさらに第３のデコーダ（２２４）を
具備することである。該第３のデコーダ（２２４）はア
ドレスを受けるための第１の入力、前記少なくとも１つ
の対応する制御信号を受けるための第２の入力、もし前
記アドレスが第３のプログラム可能領域内にあれば第３
のアドレス整合信号を提供する第１の出力、およびもし
前記少なくとも１つの対応する制御信号が第３のプログ
ラム可能保護属性と整合すれば第３の属性整合信号を提
供するための第２の出力を有する。前記優先度実施回路
（５８）はさらにもし第１および第３のアドレス整合信
号の双方がアクティブでありかつ第３の属性整合信号が
インアクティブでれば前記イネーブル信号をインアクテ
ィブに保つ。前記優先度実施回路（５８）はさらにもし
前記第２および第３のアドレス整合信号の双方がアクテ
ィブでありかつ前記第３の属性整合信号がインアクティ
ブであれば前記イネーブル信号をインアクティブに保
つ。それによって、第３のプログラム可能領域は第１の
プログラム可能領域（４１）または第２のプログラム可
能領域（４２）とオーバラップすることができる。

【０１４１】本発明のさらに他の態様は、前記データプ
ロセッサがさらに前記イネーブル信号を受けるための入
力を有するアクセス状態マシン（２３０）を具備するこ
とである。該アクセス状態マシン（２３０）は前記少な
くとも１つの外部制御信号をその少なくとも１つの対応
する出力に提供し、外部装置へのアクセスを制御する。

【０１４２】本発明のさらに他の態様は、前記入力属性
が：あるアクセスサイクルが、第１および第２のプログ
ラム可能保護属性が各々読出しおよび書込みサイクルの
いずれか選択された１つ、両方、または読出しサイクル
のみを可能にする、読出しサイクルまたは書込みサイク
ルであるか；アクセスサイクルが第１および第２のプロ
グラム可能保護属性の各々がデータサイクルのいずれか
の選択された１つまたはデータおよび命令サイクルの双
方を可能にする命令サイクルまたはデータサイクルであ
るか；或いはアクセスサイクルが第１および第２のプロ
グラム可能保護属性の各々がいずれか選択された１つで
あるか、スーパバイザサイクルであるか或いはスーパバ
イザおよびユーザサイクルの双方であるスーパバイザサ
イクルまたはユーザサイクルであるかを示すことであ
る。

【０１４３】本発明が好ましい実施例に関して説明され
たが、当業者には本発明が数多くの方法で変更できるこ
とおよび上に特に示しかつ説明したもの以外の数多くの
実施例を取り得ることを理解するであろう。したがっ
て、添付の特許請求の範囲により本発明の真の精神およ
び範囲内に入る本発明の全ての変更をカバーするものと
考える。

【図面の簡単な説明】

【図１】本発明に係わるデータ処理システムを示すブロ
ック図である。

【図２】本発明を理解する上で有用な図１のチップ選択
回路の態様を示すもので、図１のデータ処理システムの
メモリマップの一部を示すブロック図である。

【図３】図１のチップ選択回路のマルチレベル保護回路
を示すブロック図である。

【図４】図１のチップ選択回路のプログラム可能アクセ
スタイプ回路を示すブロック図である。

【図５】図１のチップ選択回路によって行われる第１の
メモリアクセスタイプを示すタイミング図である。

【図６】図１のチップ選択回路によって行われる第２の
メモリアクセスタイプを示すタイミング図である。

【図７】図１のチップ選択回路によって行われる第３の
メモリアクセスタイプを示すタイミング図である。

【図８】図１のチップ選択回路のモジュール方式のチッ
プ選択制御回路を示すブロック図である。

【図９】図１のチップ選択回路のピン構成論理回路を示
す部分的ブロックおよび部分的論理図である。

【図１０】図８のモジュール方式のチップ選択制御回路
のタイミング制御段を示すブロック図である。

【図１１】図１のチップ選択回路の特定の実施例の機能
ブロックを示すブロック図である。

【図１２】図１のチップ選択回路のレジスタのアドレス
マップを示すブロック図である。

【図１３】図１１のチップ選択発生ユニットを示すブロ
ック図である。

【図１４】図１３における制御ユニットによって提供さ
れる１つのインタフェースタイプを示すタイミング図で
ある。

【図１５】図１３における制御ユニットによって提供さ
れる１つのインタフェースタイプを示すタイミング図で
ある。

【図１６】図１３における制御ユニットによって提供さ
れる１つのインタフェースタイプを示すタイミング図で
ある。

【図１７】図１３における制御ユニットによって提供さ
れる１つのインタフェースタイプを示すタイミング図で
ある。

【図１８】図１３における制御ユニットによって提供さ
れる１つのインタフェースタイプを示すタイミング図で
ある。

【図１９】図１３における制御ユニットによって提供さ
れる１つのインタフェースタイプを示すタイミング図で
ある。

【符号の説明】

２０ データ処理システム ２１ 外部バス ２２ 電気的プログラム可能リードオンリメモリ（ＥＰ
ＲＯＭ） ２３ スタティックランダムアクセスメモリ（ＳＲＡ
Ｍ） ２４，２５ 入力／出力（Ｉ／Ｏ）チップ ３０ データプロセッサ ３１ ＣＰＵコア ３２ チップ選択回路 ３３ 外部バスインタフェース ３４ 内部バス ５０ マルチレベル保護回路 ６０ プログラム可能アクセスタイプ回路 ８０ モジュール方式チップ選択制御回路 ９０ アドレスデコード段 １００ タイミング制御段 １１０ ピン構成段 １２０ ピン構成論理回路 １３０ ピン機能レジスタ １４０ オベイ論理部 １５０ ピン機能出力部 １６０ タイミング制御段の一部 １７０ 第１の制御ユニット １８０ 第２の制御ユニット １９０ レジスタアクセス回路 ２００ チップ選択発生ユニット ２１０ アドレスデコード段 ２３０ タイミング制御段 ２４０ ピン構成段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 バジル・ジェイ・ジャクソン アメリカ合衆国テキサス州78748、オース チン、シェイド・ツリー・ドライブ 706

Claims (5)

【特許請求の範囲】
1. 【請求項１】 モジュール方式のチップ選択制御回路
   （８０）であって、 第１の複数のアドレスデコーダ（９１，９４，９７）を
   有するアドレスデコード段（９０）であって、各々のア
   ドレスデコーダはプログラム可能な領域に関連しており
   かつ入力アドレスが該プログラム可能な領域内にあれば
   少なくとも１つの対応する制御信号をアクティベイトす
   るもの、 前記アドレスデコード段（９０）に結合され、第２の複
   数の制御ユニット（１０１，１０２) を有するタイミン
   グ制御段（１００）であって、前記各々の制御ユニット
   は前記第１の複数のアドレスデコーダ（９１，９４，９
   ７）の各々から前記少なくとも１つの対応する制御信号
   を受信しかつそれに応じてメモリアクセスを制御するた
   めに対応する複数のタイミング信号を提供するもの、そ
   して前記アドレスデコード段（９０）にかつ前記タイミ
   ング制御段（１００）に結合され第３の複数のピン構成
   論理回路（１１１，１１２，１１３）を有するピン構成
   段（１１０）であって、前記各々のピン構成論理回路は
   複数のチップ選択信号の内の選択された１つを提供しか
   つ前記第２の複数の制御ユニット（１０１，１０２）の
   各々の前記対応する複数のタイミング信号の内の選択さ
   れたものに応じて前記複数のチップ選択信号の内の前記
   選択されたものを提供するようプログラム可能であるも
   の、 を具備することを特徴とするモジュール方式のチップ選
   択制御回路（８０）。
2. 【請求項２】 チップ選択信号を提供するためのプログ
   ラム可能なピン構成論理回路（１２０）であって、 複数のチップ選択ピン機能の内の選択されたチップ選択
   ピン機能を規定するビットフィールドを含むプログラム
   可能なピン機能レジスタ（１３０）、 前記プログラム可能なピン機能レジスタ（１３０）に結
   合され第１のパイプライン化サイクルの間に第１のオベ
   イ信号をかつ第２のパイプライン化サイクルの間に第２
   のオベイ信号をアクティベイトするオベイ論理手段（１
   ４０）、そして前記プログラム可能なピン機能レジスタ
   （１３０）にかつ前記オベイ論理手段（１４０）に結合
   され、前記第１のオベイ信号がアクティブであれば前記
   選択されたチップ選択ピン機能に対応する第１の複数の
   入力タイミング信号の１つに応じてチップ選択信号をア
   クティベイトし、かつ前記第２のオベイ信号がアクティ
   ブであれば前記選択されたチップ選択ピン機能に対応す
   る第２の複数の入力タイミング信号の１つに応じて前記
   チップ選択信号をアクティベイトするためのピン機能出
   力手段（１５０）、 を具備することを特徴とするプログラム可能なピン構成
   論理回路（１２０）。
3. 【請求項３】 マルチレベル保護機構を備えたデータプ
   ロセッサ（３０）であって、 プログラムに応じてアドレスおよび少なくとも１つの対
   応する制御信号を複数のメモリアクセスの各々に対して
   順次発生するための中央処理ユニット（ＣＰＵ）（３
   １）、そして 前記ＣＰＵ（３１）に結合されたマルチレベル保護回路
   （５０）であって、 前記アドレスを受けるための第１の入力、前記少なくと
   も１つの対応する制御信号を受けるための第２の入力、
   もし前記アドレスが第１のプログラム可能な領域（４
   １）内にあれば第１のアドレス整合信号を提供する第１
   の出力、およびもし前記少なくとも１つの対応する制御
   信号が第１のプログラム可能な保護属性と整合すれば第
   １の属性整合信号を提供する第２の出力を有する第１の
   デコーダ（５１）、 前記アドレスを受けるための第１の入力、前記少なくと
   も１つの対応する制御信号を受けるための第２の入力、
   もし前記アドレスが第２のプログラム可能な領域（４
   ２）内にあれば第２のアドレス整合信号を提供する第１
   の出力、およびもし前記少なくとも１つの対応する制御
   信号が第２のプログラム可能な保護属性と整合すれば第
   ２の属性整合信号を提供する第２の出力を有する第２の
   デコーダ（５４）、そして前記第１（５１）および第２
   （５４）のデコーダの各々の前記第１および第２の出力
   を受けるための入力、および外部装置（２２，２３，２
   ４，２５）をアクセスするために少なくとも１つの外部
   制御信号の発生をイネーブルするためのイネーブル信号
   を提供する出力を有する優先度実施回路（５８）、 を具備し、 前記優先度実施回路（５８）は前記第１および第２のア
   ドレス整合信号の内の１つのみがアクティブでありかつ
   前記第１および第２の属性整合信号の内の対応する１つ
   がアクティブである場合に前記イネーブル信号をアクテ
   ィベイトし、 前記優先度実施回路（５８）は前記第１および第２のア
   ドレス整合信号の双方がアクティブでありかつ前記第２
   の属性整合信号がインアクティブである場合に前記イネ
   ーブル信号をインアクティブに保ち、 ぞれによって前記プログラム可能な領域（４２）が前記
   第１のプログラム可能な領域（４１）とオーバラップで
   きるようにしたもの、 を具備することを特徴とするマルチレベル保護機構を備
   えたデータプロセッサ（３０）。
4. 【請求項４】 マルチレベル保護回路（５０）であっ
   て、 入力アドレスを受けるための第１の入力、入力属性を受
   けるための第２の入力、もし前記入力アドレスが第１の
   プログラム可能な領域（４１）内にあれば第１のアドレ
   ス整合信号を提供する第１の出力、およびもし前記入力
   属性が第１のプログラム可能な保護属性と整合すれば第
   １の属性整合信号を提供する第２の出力を有する第１の
   デコーダ（５１）、 前記入力アドレスを受けるための第１の入力、前記入力
   属性を受けるための第２の入力、もし前記入力アドレス
   が第２のプログラム可能な領域（４２）内にあれば第２
   のアドレス整合信号を提供する第１の出力、そしてもし
   前記入力属性が第２のプログラム可能な保護属性と整合
   すれば第２の属性整合信号を提供する第２の出力を有す
   る第２のデコーダ（５４）、そして前記第１（５１）お
   よび第２（５４）のデコーダの各々の前記第１および第
   ２の出力を受けるための入力、および外部装置へアクセ
   スするために少なくとも１つの外部制御信号の発生を可
   能にするイネーブル信号を提供するための出力を有する
   優先度実施回路（５８）、 を具備し、前記優先度実施回路（５８）は前記第１およ
   び第２のアドレス整合信号の内の１つのみがアクティブ
   でありかつ前記第１および第２の属性整合信号の内の対
   応する１つがアクティブであれば前記イネーブル信号を
   アクティベイトし、 前記優先度実施回路（５８）は前記第１および第２のア
   ドレス整合信号の双方がアクティブでありかつ前記第２
   の属性整合信号がインアクティブであれば前記イネーブ
   ル信号をインアクティブに保ち、 それによって前記第２のプログラム可能領域（４１）が
   前記第１のプログラム可能領域（４１）にオーバラップ
   できるようにしたことを特徴とするマルチレベル保護回
   路（５０）。
5. 【請求項５】 データプロセッサのためのマルチレベル
   保護を提供する方法であって、 第１の領域のアドレス（４１）および該第１の領域のア
   ドレスに関連する第１のプログラム可能保護属性を規定
   する段階、 第２の領域のアドレス（４２）および該第２の領域のア
   ドレスに関連する第２のプログラム可能な保護属性を規
   定する段階であって、それによって前記第２の領域のア
   ドレス（４２）が少なくとも部分的に前記第１の領域の
   アドレス（４１）とオーバラップするもの、 対応する入力属性を有する入力アドレスを受ける段階、 該入力アドレスが前記第１の領域のアドレス（４１）内
   にあれば第１のアドレス整合を検出する段階、 前記入力アドレスが前記第２の領域のアドレス（４２）
   内にあれば第２のアドレス整合を検出する段階、 入力属性が前記第１のプログラム可能な保護属性と整合
   すれば第１の属性整合を検出する段階、 前記入力属性が前記第２のプログラム可能な保護属性と
   整合すれば第２の属性整合を検出する段階、 前記第１および第２のアドレス整合の内の１つのみの検
   出および前記第１および第２の属性整合の対応する１つ
   の検出に応じてイネーブル信号をアクティベイトする段
   階、そして前記第１および第２のアドレス整合の双方の
   検出および前記第２の属性整合の不検出に応じて前記イ
   ネーブル信号をインアクティブに保つ段階、 を具備することを特徴とするデータプロセッサのための
   マルチレベル保護を提供する方法