AT505497A2 - Veränderliche mesadimensionen in graben-mosfet mit hoher zellendichte - Google Patents

Veränderliche mesadimensionen in graben-mosfet mit hoher zellendichte Download PDF

Info

Publication number
AT505497A2
AT505497A2 AT0904007A AT90402007A AT505497A2 AT 505497 A2 AT505497 A2 AT 505497A2 AT 0904007 A AT0904007 A AT 0904007A AT 90402007 A AT90402007 A AT 90402007A AT 505497 A2 AT505497 A2 AT 505497A2
Authority
AT
Austria
Prior art keywords
cells
trench
cell
width
gate
Prior art date
Application number
AT0904007A
Other languages
English (en)
Original Assignee
Fairchild Semiconductor
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor filed Critical Fairchild Semiconductor
Publication of AT505497A2 publication Critical patent/AT505497A2/de

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/64Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66Vertical DMOS [VDMOS] FETs
    • H10D30/668Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P10/00Bonding of wafers, substrates or parts of devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01Manufacture or treatment
    • H10D12/031Manufacture or treatment of IGBTs
    • H10D12/032Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411Insulated-gate bipolar transistors [IGBT]
    • H10D12/441Vertical IGBTs
    • H10D12/461Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0295Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the source electrodes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141VDMOS having built-in components
    • H10D84/148VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/20Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311Gate electrodes for field-effect devices
    • H10D64/411Gate electrodes for field-effect devices for FETs
    • H10D64/511Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/20Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311Gate electrodes for field-effect devices
    • H10D64/411Gate electrodes for field-effect devices for FETs
    • H10D64/511Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

- 1 - • · · t · · • · · · ·· « · · · · · • · · · · · ·· ·· ·· • · · · ·,P^4^ .·’ ·· ···· ··!· Λ
Veränderliche Mesadimensionen In Graben-MOSFET mit hoher Zellendichte 5
Hintergrund
Die vorliegende Erfindung bezieht sich allgemein auf Leistungs-MOSFET-Transistoren und insbesondere auf Leistungs-MOSFET-Transistoren mit einer Vielzahl von Mesadimensionen.
Die Verwendung von Leistungs-MOSFETs wird immer allgegenwärtiger und ihre Beliebtheit 10 wird in den kommenden Jahren sicher erweitert werden, da sie in einer zunehmenden Anzahl von
Anwendungen in Anspruch genommen werden. Allerdings erlegen die Anforderungen dieser Anwendungen der Leistung dieser Vorrichtungen eine Last auf. Dementsprechend werden Leistungs-MOSFET-Vorrichtungen mit verbessertem Leistungsvermögen benötigt.
Wenn ein Leistungs-MOSFET während eines typischen Betriebs leitet, zieht er Strom durch 15 eine Induktivität. Wenn der Leistungs-MOSFET ausgeschaltet wird, behält die Induktivität eine gespeicherte Energie. Diese gereicherte Energie erzeugt durch die Induktivität einen Strom, der mit der Zeit als Funktion des Qualitätsfaktors oder "Q" der Induktivität abnimmt. Der Strom wird in dem Leistungs-MOSFET abgeführt, während die Vorrichtung in die Lawinendurchbruchbetriebsart eintritt. 20 Der Lawinenstrom geht durch eine Leistungs-MOSFET -Vorrichtung über seine Körperdiode, d. h. über den Übergang zwischen seinem Drain- und seinem Wannengebiet. Für einen n-Kanal-Transistor fließt der Lawinenstrom von einem N-Drain durch eine P-Wanne zu dem Heavy-Body-Kontakt. Da der Transistor so ausgelegt ist, dass er diesen Strom bewältigt, ist diese Aktion nicht zerstörend. 25 Allerdings kann dann, wenn die Wanne-Source-Diode einschaltet, eine sekundäre, parasitäre
Bipolaraktion beginnen. Diese sekundäre Bipolaraktion kann zu einem Runaway-Strom bzw. weglaufenden Strom fuhren, der für die Vorrichtung zerstörend sein kann. Die Wanne-Source-Diode kann einschalten, falls der Wannenwiderstand übermäßig ist, d. h., falls der Pinch-Basiswiderstand zu hoch ist. 30 Dementsprechend ist es erwünscht, den Pinch-Basiswiderstand zu verringern, um die sekundäre Bipolaraktion zu verhindern. Allerdings führen viele Techniken zum Verringern dieses Widerstands zu einer größeren Zellengröße. Eine größere Zellengröße verringert die Anzahl der Zellen, die integriert werden können, und verringert die Vonichtungsstromleitfähigkeit.
Somit werden Schaltungen, Verfahren und Vorrichtungen benötigt, die Leistungs-MOSFET- -2- ·· • ♦ • · • ·· • · · • · · · · ·· ···· ··
Transistoren mit einer großen Anzahl von Zellen schaffen, während sie einen niedrigen Pinch-Basiswiderstand beibehalten.
Zusammenfassung
Dementsprechend schaffen Ausführungsformen der vorliegenden Erfindung Schaltungen, 5 Verfahren und Vorrichtungen für Leistungs-MOSFETs mit einer hohen Zellendichte für eine hohe
Stromleitfähigkeit, während sie einen niedrigen Pinch-Basiswiderstand beibehalten.
Eine beispielhafte Ausführungsform der vorliegenden Erfindung nutzt eine Anzahl von Transistorzellen mit veränderlichen Mesagrößen. Ein Mesa ist das Source-Gebiet eines Graben-Leistungs-MOSFET-Transistors, d. h., ein Mesa ist das Gebiet zwischen den Graben-Gates. Eine 10 spezifische Ausführungsform verwendet zwei Größen von Mesas für ihre Zellen, obgleich andere Ausführungsformen mehr als zwei Größen verwenden können.
Eine spezifische Ausführungsform der vorliegenden Erfindung nutzt ein Heavy-Body-Ätzen, um den Pinch-Basiswiderstand eines Trench-Gate-Leistungs-MOSFET (Trench-Gate-Leistungs-MOSFET) zu verringern. Dieses Ätzen entfernt in dem Mesagebiet Silicium, das daraufhin durch 15 Aluminium mit niedrigerer Impedanz ersetzt wird. Allerdings ist die für ein Heavy-Body-Ätzen notwendige Zellengröße größer als ideal für eine Vorrichtung mit Hochstromfähigkeit. Dementsprechend nutzt diese Ausführungsform außerdem eine Anzahl kleinerer Mesazellen, die dieses Ätzen nicht empfangen.
Die kleineren Mesazellen weisen einen höheren Pinch-Basiswiderstand auf. Um zu 20 verhindern, dass diese Vorrichtungen einen sekundären Bipolardurchbruch aufweisen, wird somit der größte Teil des Lawinenstroms der Vorrichtung zu den größeren Zellen mit niedrigerem Pinch-Basiswiderstand gerichtet. Dies kann dadurch erfolgen, dass sichergestellt wird, dass diese Zellen eine niedrigere Körperdioden-Durchbruchspannung (BVDSS-Spannung) aufweisen. Genauer wird die BVDSS der größeren Zellen hoch genug, um irgendeine geforderte Spezifikation zu erfüllen, 25 aber niedriger als die BVDSS-Durchbmchspannung der kleinen Zellen gemacht. Die BVDSS der großen Zelle kann durch Einstellen der kritischen Dimension (CD) oder der Breite der Graben-Gates beiderseits der breiteren Mesas oder durch Emstellen der Tiefe des Heavy-Body-Ätzens geändert werden.
Daraufhin wird der Leistungs-MOSFET so ausgelegt, dass er genügend der größeren Zellen 30 aufweist, um den geforderten Lawinenstrom zu bewältigen. Daraufhin kann die Anzahl zusätzlicher kleinerer Zellen hinzugefügt werden, die benötigt werden, um die geforderte Vorrichtungsstromleitfähigkeit sicherzustellen. Verschiedene Ausführungsformen der vorliegenden Erfindung können eines oder mehrere dieser oder der anderen hier beschriebenen Merkmale verwenden. -3- • ·· · ·· • ♦ • · • · · · • t ·♦ ··
Ein besseres Verständnis des Wesens und der Vorteile der vorliegenden Erfindung kann anhand der folgenden ausführlichen Beschreibung und der beigefügten Zeichnungen gewonnen werden.
Kurzbeschreibung der Zeichnungen 5 Fig. 1 ist eine Seitenansicht einer Transistorzelle mit einem Heavy-Body-Kontakt-Ätzen, das durch Ausfuhrungsformen der vorliegenden Erfindung aufgenommen werden kann;
Fig. 2 ist eine Seitenansicht eines Transistors gemäß einer Ausfiihrungsfonn der vorliegenden Erfindung;
Fig. 3 ist eine Seitenansicht benachbarter schmaler und breiter Transistorzellen gemäß einer 10 Ausfuhrungsform der vorliegenden Erfindung;
Fig. 4A veranschaulicht die Änderung der Vorrichtungsgrabentiefe als Funktion der Graben-Gate-Breite;
Fig. 4B veranschaulicht die Änderung der Durchbruchspannung als Funktion der Vorrichtungsgrabentiefe; 15 Fig. 5 ist eine Draufeicht eines Transistors gemäß einer Ausfuhrungsform der vorliegenden
Erfindung;
Fig. 6 ist ein Ablaufplan, der ein Verfahren zum Entwerfen einer Leistungs-MOSFET-Vorrichtung veranschaulicht, die einer Ausfuhrungsform der vorliegenden Erfindung entspricht; und 20 Fig. 7 ist ein weiterer Ablaufplan, der ein Verfahren zum Entwerfen einer Leistungs- MOSFET -Vorrichtung veranschaulicht, die einer Ausfuhrungsform der vorliegenden Erfindung entspricht.
Beschreibung beispielhafter Ausführungsformen 25 Fig. 1 ist eine Seitenansicht einer Transistorzelle mit einem Heavy-Body-Kontakt-Ätzen, das in Ausfuhrungsformen der vorliegenden Erfindung umfasst sein kann. Diese Vorrichtung enthält ein Körper- oder Grundmaterialgebiet bzw. Bulk-Gebiet 110, ein Drain-Gebiet 120 und ein Source-Gebiet 130.
Wenn der in Fig. 1 gezeigte Transistor eingeschaltet ist und leitet, zieht er üblicherweise 30 Strom durch eine Induktivität. Wenn der Transistor ausschaltet, erzeugt die in der Induktivität gespeicherte Energie einen Strom, der hier als Strom Io gezeigt ist, der durch die Vorrichtung fließt. Dieser Strom erzeugt in der Körperdiode bzw. Body-Diode einen Lawinendurchbmch. In Ausfüh-rungsformen der vorliegenden Erfindung ist dieser Durchbruch nicht zerstörend und der Transistor so ausgelegt, dass er diesen Strom bewältigt. -4- ······ · · · ······ « · · • ·· ·· ·· · · · ·· ·♦ ·· ♦· ···· ····
Allerdings kann die Wanne-Source-Diode in Durchlassrichtung vorgespannt werden und eine wesentliche Menge Strom zu leiten beginnen, wenn der Pinch-Basiswiderstand (pinched-base resistance) übermäßig wird. Diese Diode wirkt als ein Emitter eines Bipolartransistors. Der resultierende Strom wegen dieses sekundären Bipolareffekts ist unkontrolliert und kann groß genug 5 werden, um für die Vorrichtung zerstörend zu sein. Um zu verhindern, dass die Wanne-Source-Diode in Durchlassrichtung vorgespannt wird, wird die Vorrichtung unter Verwendung eines Heavy-Body-Kontakt-Ätzens, das den Pinch-Basiswiderstand verringert, wie in Fig. 1 gezeigt geändert.
Genauer wird ein Abschnitt des Körpers im Gebiet 110 durch ein Heavy-Body-Kontakt-10 Ätzen 140 entfernt. Diese Vorgehensweise enthält das Entfernen von Siliciummaterial aus dem Mesa und dessen Ersetzen durch ein Material mit niedrigerem spezifischem Widerstand wie etwa Aluminium.
Dieses Verfahren funktioniert gut beim Verringern des Pinch-Basiswiderstands der Vorrichtung. Allerdings erfordert ein Heavy-Body-Kontakt-Ätzen eine Vorrichtung mit breiteren 15 Mesas und verringert dadurch die Gesamtzahl der Zellen in einer gegebenen Vonichtungsgröße. Allerdings ist es erwünscht, in eine Vorrichtung eine große Anzahl von Zellen aufzunehmen, um ihre Stromleitfähigkeit zu erhöhen, d. h. ihren Ein-Widerstand zu verringern. Dementsprechend verwendet eine AusfÜhrungsfoim der vorliegenden Erfindung so viele dieser breiteren Zellen, wie notwendig sind, um den Induktivitäts-Abschaltstrom zu bewältigen, während zusätzliche, schmalere 20 Zellen verwendet werden, um die Gesamtzahl der Zellen in der Vorrichtung für einen niedrigen Ein-Widerstand, d. h. eine Hochstromleitfahigkeit beim Einschalten und Leiten, zu erhöhen.
Fig. 2 veranschaulicht eine Zellenstruktur mit zwei verschiedenen Mesagrößen, die den niedrigen Basiswiderstand des geätzten Heavy Body nutzt, während sie ebenfalls eine hohe Zellendichte bereitstellt. Diese Figur enthält eine breite Zelle 210 und eine Anzahl schmalerer Zel-25 len 220. Die Dimension des Mesas in der breiten Zelle 210 ist groß genug für ein Heavy-Body-Kontakt-Ätzen, während die Dimension des Mesas in der kleinen Zelle 220 klein genug ist, um die Grabendichte maximal zu machen. Für diese Struktur gibt es mehrere Parameter wie folgt: M: Größe des großen Mesas;
Mj: Größe des kleinen Mesas; n: die Anzahl großer Mesas pro Chip; nj: die Anzahl kleiner Mesas pro großem Mesa; CD: die Grabenöffnung für großen Mesa; und CDj: die Grabenöflnung für kleinen Mesa.
Wenn diese Vorrichtung abschaltet, ergibt sich wieder aus der gespeicherten Energie in der 30 5 -5- • · · · · · • · · · ·· • · · · · · • · · · · · ·· ·· ··
Lastinduktivität ein Lawinenstrom (Io). Für diesen Körperdiodendurchbruch gibt es zwei Szenarien.
In dem ersten Szenarium findet der Durchbruch in den Körperdioden sowohl in den breiten als auch in den schmalen Mesas oder Zellen gleichzeitig statt. Wegen der Körperdioden-Bereiche ist der Stromfluss durch den größeren Mesa M/Mj-mal größer als durch den kleinen Mesa. Um zu verhindern, dass die Wanne-Source-Diode leitet (um mehr als 0,6 Volt in Durchlassrichtung vorgespannt wird), ist die Anforderung des "Pinch-Basis"-Widerstands des kleinen Mesas R^iy:
Rg?"11 < 0,6 M vMi
+ nI n — [Gleichung 1]io 10 15
Gemäß diesem Modell verringert das Erhöhen der Anzahl großer Mesas pro Chip (n) oder der Anzahl kleiner Mesas für jeden großen Mesa (nj) oder das Erhöhen des Verhältnisses der Größe des großen Mesas zur Größe des kleinen Mesas (M/Mj) wesentlich die Anforderungen an die Heavy-
Body-Struktur im kleinen Mesa. Diese Verringerung ermöglicht eine nicht geätzte Heavy-Body-Struktur in kleinen Mesas und eine weitere Erhöhung der Grabendichte.
In dem zweiten Szenarium, das eine genauere Möglichkeit der Modellierung einer tatsächlichen Vorrichtung mit dieser Struktur ist, veranlasst eine Abschirmwirkung benachbarter Zellen, dass der Durchbruch zuerst in den Körperdioden in großen Mesabereichen auftritt. Der ungeklemmte Induktionsstrom (Iq) fließt hauptsächlich durch die großen Mesas. Der obere Grenzwert für den Pinch-Basiswiderstand ist:
Rbtig6 < °>6 — [Gleichung 2] I0
Das UlS-Verhalten, d. h. das Verhalten, wenn die Vorrichtung in einem Lawinendurchbruch 20 ist, ist hauptsächlich durch die Anzahl großer Mesas pro Chip und durch den Induktionsstrom bestimmt und hängt in geringerem Umfang von dem Pinch-Basiswiderstand der schmalen oder kleinen Mesazellen ab. Dies ermöglicht eine weitere Erhöhung der Anzahl der Zellen durch Verringern des Abstands der kleinen Mesabereiche. Die Source 230 in dem großen Mesabereich ist in Abhängigkeit sowohl von dem Durchlassstrom als auch von den UIS-Anforderungen optional. 25 Um sicherzustellen, dass der Lawinenstrom primär in den breiten Zellen fließt, sollte die Körperdioden-Durchbruchspannung der breiten Zellen kleiner als die Durchbrachspannung der kleinen Mesazellen sein, obgleich der Durchbrach der breiten Zellen weiter irgendeine anwendbare BVDSS-Spezifikation erfüllen muss. Somit ist es erwünscht, dass die BVDSS der Diode mit großem Mesa steuerbar ist 30 Die Körperdioden-Durchbruchs-BVDSS eines großen Mesas kann kleiner als die eines kleinen Mesas sein, indem entweder die Tiefe des zu dem großen Mesa benachbarten Grabens v ··«··*··*· ·· ·· ·♦ ♦· ···· ···· geändert wird oder indem die Tiefe des geätzten Heavy Body geändert wird. In der ersten Vorgehensweise kann für die großen Mesagräben unter demselben Grabenätzen eine andere Grabentiefe dadurch verwirklicht werden, dass die Grabenöffhung (CD) 310 wie in Fig. 3 gezeigt geändert wird. Außerdem ist die Source 320 in dem großen Mesa in Abhängigkeit von den 5 Anforderungen an das Vorrichtungs-UIS-Verhalten und an die Durchlassstromleitfähigkeit optional.
Fig. 4A veranschaulicht die Änderung der Vomchtungsgrabentiefe als Funktion der Graben-Gate-Breite. Dieser Graph veranschaulicht, dass der Graben umso flacher ist, je größer die Graben-CD ist. Dies ist wichtig, da die BVDSS, wie in der nächsten Figur gezeigt ist, eine Funktion der Grabentiefe ist 10 Fig. 4b veranschaulicht die Änderung der Durchbruchspannung als Funktion der Grabentiefe.
Dieser Graph gibt an, wie sich die BVDSS mit der Grabentiefe ändert. Je flacher ein Graben ist, desto höher ist die Durchbmchspannung. Unter Nutzung dieser zwei Effekte können die CDs der zu großen Mesas benachbarten Gräben verwendet werden, um die BVDSS der Körperdiode mit großem Mesa höher als eine Spezifikation, aber niedriger als die kleiner Mesazellen zu machen. 15 In der zweiten Vorgehensweise, die verwendet werden kann, um die BVDSS einzustellen, kann die Tiefe eines Heavy-Body-Kontakts an einem Mesa durch Heavy-Body-Ätzen gesteuert werden. Der Heavy Body an dem großen Mesa kann bis in eine solche Tiefe geätzt werden, dass an den Körperdioden in diesem Gebiet ein Durchschlag auftritt. Beide Vorgehensweisen können verwendet werden, um sicherzustellen, dass die breiten Zellen die Masse des Lawinenstroms 20 aufhehmen.
Ein Nachteil des Heavy-Body-Ätzens ist, dass es schwierig genau zu steuern ist. Allerdings sind in einer Vorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung Zellen mit diesem Ätzen nur ein Teil der Gesamtzahl der Zellen in der Vorrichtung. Dementsprechend wird die Änderung von Rdson wegen des Heavy-Body-Kontakt-Ätzens wesentlich verringert. Genauer weist 25 nur ein Bmchteil (etwa (1 + nj)_l) der Gräben in einem Chip einen geätzten Heavy-Body-Kontakt auf, sodass die durch den Heavy-Body-Kontakt erzeugte Schwankung um das (1 + nj)-fache verringertwird.
In einer spezifischen Ausfuhrungsform der vorliegenden Erfindung werden die Werte von M (die Größe des großen Mesas) und CD (die Grabenöffhung für großen Mesa) durch die geforderte 30 BVDSS bestimmt. Der Wert von Mj (die Größe des kleine Mesas) wird durch die Photolithographiefähigkeit und durch die Implantationsfähigkeiten bestimmt, die zum Herstellen der Source- und der Heavy-Body-Gebiete verwendet werden, die in der Praxis in die verwendeten Entwurfsregeln übersetzt werden. Der Wert von n (die Anzahl großer Mesas) wird durch die UIS-Spezifikation bestimmt, d. h., gemäß Gleichung 2 müssen genug große Mesavorrichtungen -7- • · vorhanden sein, um den geforderten Aus-Strom zu bewältigen, ohne die Source-Wannen-Diode einzuschalten. Der Wert von nj (die Anzahl kleiner Mesazellen für jede große Mesazelle) wird durch die Ein-Widerstands-Spezifikation bestimmt.
Bei der Herstellung dieser Struktur werden die geforderten veränderlichen Mesa- und 5 Grabenbemessungen unter Verwendung von Lithographie-/Ätztechniken auf die Photomaskenanordnung strukturiert und auf den Wafer übertragen. Fig. 5 zeigt ein REM-Bild eines tatsächlichen Grabenmusters mit einer abwechselnden Source- oder Mesagröße als ein Beispiel. Die Strukturierung ist durch Ätzen der Gräben fertiggestellt worden. Der geforderte geätzte Heavy-Body-Kontakt wird ebenfalls unter Verwendung von Lithographie-/Ätztechniken durch Definieren 10 des geätzten Kontakts in dem Heavy-Body-Gebiet des größeren Mesas definiert.
Fig. 6 ist ein Ablaufplan, der ein Verfahren zum Entwerfen einer Leistungs-MOSFET-Vorrichtung entsprechend einer Ausführungsform der vorliegenden Erfindung veranschaulicht. In dieser Ausführungsform werden physikalische Parameter für einen ersten und für einen zweiten Zellentyp festgestellt. Es werden die Anzahlen der Zellen jedes Typs bestimmt, die notwendig sind, 15 um eine oder mehrere elektrische Eigenschaften zu erfüllen. Aus diesen Bestimmungen kann ein Leistungs-MOSFET gemäß einer Ausführungsform der vorliegenden Erfindung angeordnet und hergestellt werden.
Genauer werden die physikalischen Parameter für einen ersten Zellentyp in Aktion 610 so bestimmt, dass eine erste elektrische Charakteristik eine geforderte Spezifikation erfüllt. In 20 verschiedenen Ausführungsformen der vorhegenden Erfindung enthalten die Parameter die Grabenbreiten CDs, Heavy-Body-Ätz-Tiefen, die Mesabreite oder einen anderen physikalischen Parameter, sind darauf aber nicht beschränkt. Die erste elektrische Charakteristik kann wie oben beschrieben die BVDSS sein oder kann eine andere elektrische Charakteristik sein.
In Aktion 620 werden die physikalischen Parameter für einen zweiten Zellentyp so bestimmt, 25 dass die erste elektrische Charakteristik die geforderte Spezifikation nicht nur erfüllt, sondern überschreitet. Zum Beispiel kann die BVDSS des zweiten Zellentyps höher als die BVDSS des ersten Zellentyps eingestellt werden, sodass der erste Zellentyp die Wucht irgendeines Abschaltstroms erträgt.
Daraufhin kann die Anzahl der Zellen des ersten Typs ermittelt werden, um eine zweite 30 Anforderung zu erfüllen. Zum Beispiel kann in Aktion 630 die Anzahl breiter Zellen ermittelt werden, die notwendig sind, um den Abschaltstrom zu bewältigen, ohne die Source-Wannen-Diode einzuschalten. In Aktion 640 kann die Anzahl der Zellen des zweiten Typs bestimmt werden, die notwendig sind, um eine dritte Anforderung zu erfüllen. Zum Beispiel kann die Anzahl schmaler Zellen ermittelt werden, die zusätzlich notwendig sind, um den geforderten Ein-Widerstand zu liefern.
Fig. 7 ist ein weiterer Ablaufplan, der ein Verfahren zum Entwerfen einer Leistungs-MOSFET-Vonichtung entsprechend einer Ausführungsform der vorliegenden Erfindung veranschaulicht. In Aktion 710 werden die Parameter für Zellen einer ersten Breite so bestimmt, 5 dass die Zellen-BVDSS über der Spezifikation liegt. Die ermittelten Parameter können die Gra-benbreiten-CDs, Heavy-Body-Ätz-Tiefen, die Mesabreite oder einen anderen physikalischen Parameter enthalten, sind darauf aber nicht beschränkt. In Aktion 720 werden Parameter für Zellen mit einer zweiten Breite ermittelt. Diese Zellen haben eine BVDSS, die höher als die BVDSS der Zellen mit der ersten Breite ist. Üblicherweise sind die meisten dieser Parameter minimale 10 Entwurfsregeln, die für die verwendete Prozesstechnologie zulässig sind.
In Aktion 730 wird die Anzahl der Zellen mit einer ersten Tiefe bestimmt, die notwendig sind, um den geforderten Abschaltstrom zu bewältigen, ohne zuzulassen, dass die Source-Wannen-Diode leitet, ln Aktion 740 wird die Anzahl zusätzlicher Zellen mit einer zweiten Breite, die notwendig sind, um die Ein-Widerstands-Anforderung zu erfüllen, bestimmt. Unter Verwendung 15 dieser Informationen kann ein Leistungs-MOSFET gemäß einer Ausführungsform der vorliegenden
Erfindung angeordnet und hergestellt werden.
Die obige Beschreibung beispielhafter Ausführungsformen der Erfindung ist zur Veranschaulichung und Beschreibung dargestellt worden. Sie soll nicht erschöpfend sein oder die Erfindung auf die genaue beschriebene Form beschränken, wobei im licht der obigen Lehre viele 20 Änderungen und Abwandlungen möglich sind. Die Ausführungsformen wurden gewählt und beschrieben, um die Prinzipien der Erfindung und ihre praktischen Anwendungen am besten zu erläutern, um dadurch zu ermöglichen, dass der Fachmann auf dem Gebiet die Erfindung in verschiedenen Ausführungsformen und mit verschiedenen Änderungen, wie sie für die besondere betrachtete Verwendung geeignet sind, am besten nutzt. Zum Beispiel ist festzustellen, dass die 25 Dotierungspolaritäten der gezeigten und beschrieben Strukturen umgekehrt werden könnten und/oder dass die Dotierungskonzentrationen der verschiedenen Elemente geändert werden könnten, ohne von der Erfindung abzuweichen. Als ein weiteres Beispiel ist die vorhegende Erfindung im Kontext einer vertikalen MOSFET-Ausführungsform gezeigt und beschrieben, wobei aber verschiedene Ausführungsformen der vorliegenden Erfindung ähnlich in anderen Trench-Gate-30 Strukturen wie etwa Trench-Gate-IGBTs, lateralen Trench-Gate-MOSFETs sowie vertikalen und lateralen Planar-Gate-MOSFETs und -IGBTs realisiert werden können. Außerdem können die verschiedenen Transistorausführungsformen unter Verwendung der gut bekannten Konfigurationen mit offenen Zellen oder geschlossenen Zellen angeordnet werden.

Claims (20)

  1. -9- • · :: : Xp43488.· . •· ·· · · ·· · ·· ·· ·· ·· ···· ··« Patentansprüche 1. Trench-Gate-Leistungs-MOSFET-Vorrichtung, umfassend: eine erste Mehrzahl von Zellen mit einem ersten Zellenabstand, wobei die erste Mehrzahl von Zellen unter Verwendung eines Heavy-Body-Ätzens ausgebildet worden ist; eine zweite Mehrzahl von Zellen mit einem zweiten Zellenabstand, wobei der zweite Zellenabstand schmaler als der erste Zellenabstand ist, wobei die zweite Mehrzahl von 10 Zellen nicht unter Verwendung des Heavy-Body-Ätzens ausgebildet worden ist.
  2. 2. Vorrichtung nach Anspruch 1, bei der das Heavy-Body-Ätzen zum Steuern einer Körperdioden-Durchbmchspannung für die erste Mehrzahl von Zellen verwendet worden ist.
  3. 3. Vorrichtung nach Anspruch 1, bei der eine Breite eines Grabens zum Steuern einer Körperdioden-Durchbmchspannung für die erste Mehrzahl von Zellen verwendet worden ist.
  4. 4. Vorrichtung nach Anspruch 1, bei der eine gewünschte Abschaltstromspezifikation verwendet worden ist, um eine Anzahl der Zellen in der ersten Mehrzahl von Zellen zu bestimmen.
  5. 5. Vorrichtung nach Anspruch 4, bei der ein gewünschter Ein-Widerstand verwendet worden ist, um eine Anzahl der Zellen in der zweiten Mehrzahl von Zellen zu bestimmen.
  6. 6. Vorrichtung nach Anspruch 1, bei der der zweite Abstand durch minimale 20 Entwurfsregeln bestimmt worden ist.
  7. 7. Trench-Gate-Leistungs-MOSFET -Vorrichtung, umfassend: ein erstes Graben-Gate; ein zweites Graben-Gate, das gegenüber dem ersten Graben-Gate um eine erste Entfernung versetzt ist; 25 ein drittes Graben-Gate, das gegenüber dem zweiten Graben-Gate um eine zweite Entfernung versetzt ist; ein erstes Körpergebiet, das eine erste Wanne umfasst und sich zwischen dem ersten Graben-Gate und dem zweiten Graben-Gate befindet; und ein zweites Körpergebiet, das eine zweite Wanne umfasst und sich zwischen dem 30 zweiten Graben-Gate und dem dritten Graben-Gate befindet; wobei das erste Körper gebiet in der Weise verarbeitet wird, dass es einen niedrigeren Pinch-Basiswiderstand und eine niedrigere Drain-Grundmaterial-Durchbrnchspannung als das zweite Körpergebiet aufweist, und wobei die erste Entfernung größer als die zweite Entfernung ist. -10- • · · · · · #· ·· · ·····« · · I ······ · · · • · · ·· · · ·· φ ·· ·· ·· ·* ··«· ····
  8. 8. Vorrichtung nach Anspruch 7, bei der das erste Körpergebiet unter Verwendung eines Heavy-Body-Ätzens verarbeitet wird.
  9. 9. Verfehlen zum Herstellen einer Trench-Gate-Leistungs-MOSFET-Vorrichtung, umfassend: 5 Verwenden einer Drain-Grundmaterial-Durchbruch-Spezifikation zum Bestimmen einer Breite einer breiten Zelle; Verwenden der Drain-Grundmaterial-Durchbmch-Spezifikation zum Bestimmen einer ersten Breite eines Graben-Gates für eine breite Zelle; Verwenden einer Lawinenstromspezifikation zum Bestimmen einer ersten Anzahl 10 breiter Zellen; Verwenden von Entwurfsregelbeschränkungen zum Bestimmen einer Breite einer schmalen Zelle; und Verwenden einer Ein-Widerstandsspezifikation zum Bestimmen einer zweiten Anzahl schmaler Zellen.
  10. 10. Verfahren nach Anspmch 9, ferner umfassend: Anordnen einer Vorrichtung mit: der ersten Anzahl breiter Zellen; und der zweiten Anzahl schmaler Zellen, wobei die breiten Zellen durch Graben-Gates mit der ersten Breite begrenzt sind.
  11. 11. Verfahren zum Entwerfen eines Trench-Gate-Leistungs-MOSFET, umfassend: Bestimmen eines ersten physikalischen Parameters für einen ersten Zellentyp in der Weise, dass eine erste elektrische Charakteristik für den ersten Zellentyp eine erste Anforderung erfüllt; Bestimmen eines zweiten physikalischen Parameters für einen zweiten Zellentyp in 25 der Weise, dass die erste elektrische Charakteristik für den zweiten Zellentyp die erste elektrische Charakteristik für den ersten Zellentyp übersteigt; Bestimmen einer ersten Anzahl der Zellen des ersten Typs, die notwendig sind, um eine zweite Anforderung zu erfüllen; und Bestimmen einer zweiten Anzahl der Zellen des zweiten Typs, die notwendig sind, 30 um eine dritte Anforderung zu erfüllen.
  12. 12. Verfahren nach Anspmch 11, bei dem der erste physikalische Parameter eine Zellenbreite ist.
  13. 13. Verfahren nach Anspmch 11, bei dem der erste physikalische Parameter eine Tiefe eines Heavy-Body-Ätzens ist • · · · · · · · · · · Π·····« · m m ········* • · · ·· ·· ·· · ·· ·« ·* ·· ···· ····
  14. 14. Verfahren nach Anspruch 11, bei dem der erste physikalische Parameter eine Grabenbreite ist.
  15. 15. Verfahren nach Ansprach 11, bei dem die erste elektrische Charakteristik eine Körperdioden-Durchbrachspannung ist.
  16. 16. Verfahren nach Anspruch 11, bei dem der zweite physikalische Parameter eine Zellenbreite ist.
  17. 17. Verfahren nach Anspruch 16, bei dem die Breite durch minimale Entwurfsregeln bestimmt wird.
  18. 18. Verfahren nach Anspruch 11, bei dem die zweite Anforderung eine gewünschte 10 Abschaltstromspezifikation ist.
  19. 19. Verfahren nach Anspruch 11, bei dem die dritte Anforderung eine Ein-Widerstands-Spezifikation ist.
  20. 20. Verfahren nach Anspruch 11, ferner umfassend: Anordnen einer Vorrichtung mit der ersten Anzahl der Zellen des ersten Typs und 15 mit der zweiten Anzahl der Zellen des zweiten Typs.
AT0904007A 2006-01-30 2007-01-23 Veränderliche mesadimensionen in graben-mosfet mit hoher zellendichte AT505497A2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US76356706P 2006-01-30 2006-01-30
US11/482,676 US7667265B2 (en) 2006-01-30 2006-07-07 Varying mesa dimensions in high cell density trench MOSFET
PCT/US2007/001846 WO2007089489A2 (en) 2006-01-30 2007-01-23 Varying mesa dimensions in high cell density trench mosfet

Publications (1)

Publication Number Publication Date
AT505497A2 true AT505497A2 (de) 2009-01-15

Family

ID=38321209

Family Applications (1)

Application Number Title Priority Date Filing Date
AT0904007A AT505497A2 (de) 2006-01-30 2007-01-23 Veränderliche mesadimensionen in graben-mosfet mit hoher zellendichte

Country Status (8)

Country Link
US (1) US7667265B2 (de)
JP (1) JP2009525597A (de)
KR (1) KR101404827B1 (de)
CN (1) CN101375401B (de)
AT (1) AT505497A2 (de)
DE (1) DE112007000270T5 (de)
TW (1) TWI443825B (de)
WO (1) WO2007089489A2 (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090096027A1 (en) * 2007-10-10 2009-04-16 Franz Hirler Power Semiconductor Device
US8604560B2 (en) * 2008-11-27 2013-12-10 Freescale Semiconductor, Inc. Power MOS transistor device
WO2010061244A1 (en) * 2008-11-27 2010-06-03 Freescale Semiconductor, Inc. Power mos transistor device and switch apparatus comprising the same
EP2467876A1 (de) * 2009-08-18 2012-06-27 Freescale Semiconductor, Inc. Transistorleistungsschalter und verfahren zur messung seiner eigenschaften
JP5656608B2 (ja) * 2010-12-17 2015-01-21 三菱電機株式会社 半導体装置
DE112013002751B4 (de) * 2012-05-30 2019-08-29 Kyushu Institute Of Technology Leistungshalbleitervorrichtung vom Typ mit hochspannungsisoliertem Gate und Verfahren zum Herstellen derselben
US10411111B2 (en) 2012-05-30 2019-09-10 Kyushu Institute Of Technology Method for fabricating high-voltage insulated gate type bipolar semiconductor device
US20140131766A1 (en) 2012-11-15 2014-05-15 Infineon Technologies Ag Inhomogenous Power Semiconductor Devices
US20240145537A1 (en) * 2022-10-31 2024-05-02 Wolfspeed, Inc. Semiconductor devices with additional mesa structures for reduced surface roughness

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
JPH06163907A (ja) * 1992-11-20 1994-06-10 Hitachi Ltd 電圧駆動型半導体装置
US5592005A (en) * 1995-03-31 1997-01-07 Siliconix Incorporated Punch-through field effect transistor
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
US6140678A (en) * 1995-06-02 2000-10-31 Siliconix Incorporated Trench-gated power MOSFET with protective diode
JP2000058823A (ja) * 1998-08-13 2000-02-25 Toshiba Corp 半導体装置およびその製造方法
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
JP4568929B2 (ja) * 1999-09-21 2010-10-27 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US20030060013A1 (en) * 1999-09-24 2003-03-27 Bruce D. Marchant Method of manufacturing trench field effect transistors with trenched heavy body
US6348712B1 (en) * 1999-10-27 2002-02-19 Siliconix Incorporated High density trench-gated power MOSFET
JP2001345445A (ja) * 2000-06-02 2001-12-14 Nec Corp 半導体装置
US6921939B2 (en) * 2000-07-20 2005-07-26 Fairchild Semiconductor Corporation Power MOSFET and method for forming same using a self-aligned body implant
US6696726B1 (en) * 2000-08-16 2004-02-24 Fairchild Semiconductor Corporation Vertical MOSFET with ultra-low resistance and low gate charge
JP2002100770A (ja) * 2000-09-22 2002-04-05 Toshiba Corp 絶縁ゲート型半導体装置
US6710403B2 (en) * 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP2003101027A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 半導体装置及びその製造方法
GB0125710D0 (en) * 2001-10-26 2001-12-19 Koninkl Philips Electronics Nv Transistor device
DE10223699B4 (de) * 2002-05-28 2007-11-22 Infineon Technologies Ag MOS-Transistoreinrichtung vom Trenchtyp
JP2004241413A (ja) * 2003-02-03 2004-08-26 Toshiba Corp 半導体装置
US7423299B2 (en) * 2003-05-13 2008-09-09 Nxp B.V. Semiconductor devices with a field shaping region
JP2006278826A (ja) * 2005-03-30 2006-10-12 Toshiba Corp 半導体素子及びその製造方法

Also Published As

Publication number Publication date
US20070176231A1 (en) 2007-08-02
TWI443825B (zh) 2014-07-01
TW200805652A (en) 2008-01-16
DE112007000270T5 (de) 2008-12-11
CN101375401B (zh) 2011-11-16
JP2009525597A (ja) 2009-07-09
KR101404827B1 (ko) 2014-06-09
WO2007089489A2 (en) 2007-08-09
WO2007089489A3 (en) 2008-06-26
KR20080098368A (ko) 2008-11-07
US7667265B2 (en) 2010-02-23
CN101375401A (zh) 2009-02-25

Similar Documents

Publication Publication Date Title
AT505497A2 (de) Veränderliche mesadimensionen in graben-mosfet mit hoher zellendichte
DE112017000079B4 (de) Halbleitervorrichtung
DE102008055689B4 (de) Siliziumkarbid-Halbleitervorrichtung und Herstellungsverfahren hierfür
DE102013112009B4 (de) Superjunction-Halbleitervorrichtungen mit einem Zellengebiet und einem Randgebiet
DE102015204636B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE112012007207B4 (de) Halbleitervorrichtung
DE10392617T5 (de) Niedrigsspannungs-Leistungsbauteil mit hoher Dichte und einem Grabengate mit gleichmäßig dotiertem Kanal und dessen Randabschlußtechnik
DE102008000660A1 (de) Siliziumkarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102019004795A1 (de) Kurzschlussleistung für siliciumcarbid-halbleitervorrichtung
DE112006003742T5 (de) Halbleitervorrichtung und Verfahren zur Herstellung dergleichen
DE112007000700T5 (de) Trench-FET mit hoher Dichte und integrierter Schottky-Diode und Herstellungsverfahren
DE112004002310T5 (de) Trench-Metalloxid-Halbleiter-Feldeffekttransisstor mit geschlossenen Zellen
DE102009002813B4 (de) Verfahren zur Herstellung eines Transistorbauelements mit einer Feldplatte
DE10393627T5 (de) Lateraler Kurzkanal-dmos, Verfahren zur Herstellung desselben und Halbleiterbauelement
DE112007001578T5 (de) Lateraler Fet mit Trench-Gate mit direktem Source-Drain-Strompfad
DE10127391B4 (de) Halbleiter-Vorrichtung
DE112019002870T5 (de) Transistoren mit zwei Gate-Leitern und zugehörige Verfahren
DE102009060072B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102021113288A1 (de) Leistungshalbleitervorrichtung und verfahren zu dessen herstellung
DE102021132174A1 (de) Sic-vorrichtungen mit abschirmstruktur
DE102007055290A1 (de) Halbleitervorrichtung
DE10012897B4 (de) Transistor und Verfahren zu seiner Herstellung bzw. Hestellung einer Halbleitervorrichtung
DE102004030848B4 (de) LDMOS-Transistor-Vorrichtung in einem integrierten Schaltkreis und Verfahren zur Herstellung eines integrierten Schaltkreises mit einem LDMOS-Transistor
DE102017217234A1 (de) Halbleitervorrichtung
DE102012113217A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben

Legal Events

Date Code Title Description
REJ Rejection

Effective date: 20160515