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Die Erfindung betrifft eine Schaltungsanordnung zum Dekodieren von digitalen Eingangssig- nalen gemäss dem Oberbegriff der Patentansprüche 1 und 2.
Die Erfindung bezieht sich somit unter Anwendung eines Binärkode-Umwandlungsverfahrens auf Vorrichtungen, die in jenen Fällen angewendet werden, in weichen ein Binärkode durch ein
Magnetband-Aufnahme und Wiedergabegerät eine Magnetscheibe od. dgl. übertragen wird.
Als Beispiel solcher Umwandlungsverfahren wird ein solches Verfahren angeführt, bei welchem ein Wort von m bits In ein Kodewort von n bits umgeformt wird. Als eines der Beispiele hiefür wird das 3 PM-System (Three Position Modulation, Dreistellungsmodulation) mit m = 3 und n = 6 ge- nannt, welches aus der US-Anmeldung Serial no, 705. 199, eingereicht 14. Juli 1976, bekannt ist. In diesem System wird die Umformung so durchgeführt, dass zumindest zwei "0" zwischen benach- barten "1" vorhanden sind, sodass der Mindestabstand oder das Mindestintervall zwischen zwei Übergangen gleich 3 ist.
Wird die Periode (Dauer) der bit-Zelle des Datenwortes mit T bestimmt, das kleinste Übergangs-Intervall mit Tmm und das grösste Übergangsintervall mit Tmax, dann wird beim 3PM-System Tu"= 1, 5T und Tmax = 6T.
Tatsachlich ist es erwünscht, dass das Mindest-Übergangsinverta ! ! Tm, n) änger ist, wenn die
Informationsdichte hoch ist, und je kürzer das maximale Übergangsintervall Tmax ist, desto leichter wird die Wiedergabe mit einem Takt an der Empfangs- oder Wiedergabeseite. Das 3PM-System hat den Vorteil, dass Tmm gross ist Im Vergleich mit jenem anderer Systeme ; es hat aber Schwierigkeiten Insoferne, als Tmax gross ist, sodass es deswegen nicht immer für eine Selbst-Taktierung anwendbar ist.
Demgemäss ist es Gegenstand der vorliegenden Erfindung ein Gerät zum Dekodieren unter Anwendung eines Binärkode-Umsetzverfahrens zu schaffen, welches die Nachteile der bisher bekannten Systeme ausschaltet bzw. bei welchem die Informationsdichte ähnlich jener des 3PMSystems ist, jedoch das grösste Übergangsintervall im Vergleich zum 3PM-System kürzer gemacht werden kann.
Ein anderer Gegenstand der Erfindung ist es, ein Gerät zum Dekodieren unter Anwendung eines Binärkode-Umsetzverfahrens vorzusehen, bei welchem das geringste Übergangsintervall 1, 5T ist und das grösste Übergangsintervall beispielsweise 4T oder 4, 5T beträgt.
Ein weiterer Gegenstand der Erfindung ist es ein Gerät zum Dekodieren unter Anwendung eines Binärkode-Umsetzverfahrens zu schaffen, bei weichem die Selbst-Taktierung einfach ist.
Gelöst wird die erfindungsgemässe Aufgabe durch die Merkmale des kennzeichnenden Teiles der Patentansprüche 1 oder 2.
Zweckmässigerweise ist gemäss einer weiteren Ausgestaltung der Erfindung zwischen dem Ausgang der logischen Schaltung und dem Ausgangsanschluss ein Verriegelungskreis geschaltet, der einen Eingang für die Ausgabetaktpulse aufweist.
Ausführungsbeispiele der Erfindung werden im folgenden anhand der Zeichnungen erläutert.
Es zeigen die Fig. 1A bis 1 K, Fig. 2A bis 2H und Fig. 3A bis 31 vereinfachte Diagramme, welche die Umsetzungsregel eines ersten Beispiels des Binärkode-Umwandlungsverfahrens gemäss der vorliegenden Erfindung veranschaulichen ; Fig. 4 ist ein Blockdiagramm, weiches ein Ausführungbeispiel des Koders zeigt, welcher die in den Fig. 1 bis 3 enthaltene Kode-Umwandlung ausführen kann ; Fig. 5 ist eine Tafel, die den Inhalt eines in den Koder gemäss Fig. 4 eingebauten ROM- (read only memory, Festwertspeicher) wiedergibt.
Fig. 6A bis 6C sind Zeitabläufe, welche eine Gegen- überstellung des Taktes und eines Impulses, wie im Koder gemäss Fig. 4 verwendet, veranschaulichen ; Fig. 7A und 7B, sind vereinfachte Diagramme, welche das Bild-Synchronisiersignal bei einem ersten Ausführungsbeispiel der Erfindung zeigen, Fig. 8 ist ein Blockdiagramm eines Aus- führungsbeispieles des Dekoders, welcher die vom Koder gemäss Fig 4 kodierten Daten in die ursprüngliche Form umwandelt ;
Fig. 9 ist ein vereinfachtes Diagramm, welches die Umwandlungregel einer zweiten Ausführungsart des erfindungsgemässen Binärkode-Umwandlungsverfahrens
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;Schaubilder, welche die Umwandlungsregel eines anderen Ausführungsbeispieles der Erfindung zeigen, das eine Verbesserung der Erfindung gemäss den Fig. 1 bis 3 und 9 bildet, Fig. 12 ist ein Biockdfagramm, welches ein Ausführungsbeispiel des Koders zeigt, der die Kodeumwandlung gemäss den Fig. 10 und 11 durchführt ;
Fig 13 ist ein vereinfachtes Diagramm, welches das BildSynchronisiersignal des Ausführungsbeispiels gemass den Fig. 10 und 13 veranschaulicht, und Fig. 14 ist das Blockdiagramm eines Ausführungsbeispiels des Dekoders, welcher die vom Koder
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gemäss Fig. 12 kodierten Daten in die ursprüngliche Form umwandelt.
Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die Zeichnungen beschrieben.
Gemäss der vorliegenden Erfindung wird, wenn der Bit einer binär kodierten Information (data) von einem zweiten Wert auf einen ersten Wert umgewandelt wird, ein Obergang an einen ersten Bezugspunkt der Bit-Zelle der Eingangsinformation bewirkt. In der folgenden Beschreibung ist angenommen, dass der erste Wert hoher Regel ist, d. h. "1", und dass der zweite Wert niedriger Regel ist, d. h. "0". Der erste Bezugspunkt der Bit-Zelle ist die Mitte derselben, der zweite Bezugspunkt der Bit-Zelle ist die Grenze zwischen den benachbarten (angrenzenden) Bit-Zellen. Auch wenn die obigen Beziehungen miteinander vertauscht werden, bleiben sie völlig gleichwertig.
Die obige Umwandlungsregel ist ähnlich jener eines NRZI ("non return to zero"). Dementsprechend ist, wie es aus der Betrachtung des Falles hervorgeht, bei welchem "1" folgt, Tm = T allein entsprechend der obigen Umwandlungsregel, und wenn "0" folgt ist Tma, nicht begrenzt. Wenn bei der Erfindung "1" folgt, ist dementsprechend die obige Umwandlungsregel insoferne abgeändert,
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oder 4T wird, beispielsweise.
Nunmehr wird ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung beschrieben.
Die Fig. 1 bis 3 veranschaulichen die Umwandlungsregel der Erfindung. Die Zeitabläufe in den ein- zelnen Figuren zeigen Eingangsinformationen, umgewandelte Übergangssignalformen und umge- wandelte Informationen (Fig. 1A, 24 und 3A). Bei der umgeformten Information ist angenommen, dass die Umwandlung oder der Übergang an der Vorderflanke der Bit-Zelle von 0, 5T im Falle von "1" erfolgt.
Wie in der Fig. 1A gezeigt ist, erfolgt der Übergang im Falle einer Eingangsinformation von "0 1 0" in der Mitte von"1", wie soeben erläutert worden ist. Wenn zweimal "1" folgt, d, h. wenn die
Eingangsinformation"0 1 1 0" ist, dann wird der Übergang in der Mitte der ersten "1" vorgenom- men und sodann wieder an der hinteren Grenze der folgenden "1". Zu diesem Zeitpunkt, ist der Übergangsabstand zwischen aufeinanderfolgenden Übergängen 1, 5T (= Tm,n). Wenn drei "1" nach- einander kommen, d. h. eine Information "0 1 1 1 0", dann erfolgt der Übergang in der Mitte der ersten "1", das Übergangsintervall 2, 5T. Das Verfahren zur Musterbildung, wenn mehr als zwei- oder dreimal "1" aufeinanderfolgen, ist als wesentlich anzusehen.
Wenn mehr als zwei oder drei "1" aufeinanderfolgen, wird die Information nach jeweils zwei oder drei Bits geteilt und die Umwandlung wird entsprechend dem oben beschriebenen Verfahren für jeden einzelnen Teil für sich durchgeführt.
Wie es in den Fig. 1 D, 1 F, 1 H und 1 J gezeigt ist kann, wenn vier oder eine grössere gerade Anzahl von "1" aufeinanderfolgen, die Information nach jeweils zwei Bits ohne Rest geteilt werden und das Übergangsintervall für die Einheit aus den zwei ersten Bits ist 1, 5T und das Übergangsintervall für alle übrigen Einheiten von jeweils zwei Bits beträgt 2T. Gemäss der Fig. 1 E wird die Information dann, wenn fünfmal "1" aufeinanderfolgen, in zwei Bits und in drei Bits zerteilt. Dementsprechend ist das Intervall zwischen den Übergängen einer 2-Bit-Einheit 1, 5T und jenes der 3-BitEin-heit wird 3T. Wie in den Fig. 1 G, 11 und 1 K gezeigt ist, wird die Information dann, wenn sieben oder eine grössere, ungerade Anzahl von "1" aufeinanderfolgt, die Information in eine oder mehrere 2-Bit-Einheiten und eine 3-Bit-Einheit geteilt.
Wie aus diesem Beispiel der Erfindung leicht zu erkennen ist, ergibt sich, wenn die Information in der Weise unterteilt wird, dass die aufeinanderfolgenden "1" ab der ersten hievon in Zwei-Bit-Einheiten geteilt werden und die letzte Einheit zwei oder drei Bits enthalten kann, eine solche Umsetzregel, dass jedes Folgemuster von diesem Beispiel der Erfindung umfasst werden kann, und der Übergang wird an der hinteren Grenze der letzten "1" jeder Einheit durchgeführt. In diesem Falle ist das Übergangsintervall der ersten Zwei-Bit-Einheit im Muster aufeinanderfolgender "1" gleich 1, 5T, wie in Fig. 1 B gezeigt ist, jenes der mittleren und der letzten Einheiten ist 2T und jenes der Drei-BitEinheiten beträgt 3T.
Abweichend von dem in Fig. 1 gezeigten Beispiel ist es möglich, dass Informationen, die aus aufeinanderfolgenden "1" bestehen, grundsätzlich nach jeweils drei Bits geteilt werden. In diesem Fall, wenn die "1" in der Information als Vielfaches von 3 auftritt, kann die Information nach jedem dritten Bit ohne Rest geteilt werden, und in den anderen Fallen werden die Informationen so geteilt, dass kein Rest von einem Bit entsteht. Folgen beispielsweise acht "1" aufeinander, so wird die
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letzte Einheit zwei Bits umfassen. Sind anderseits 4,7 und so weiter Bits vorhanden, so werden diese so zerteilt, dass die letzte Einheit und jene vor der letzten Einheit jeweils zwei Bits umfassen und die Umwandlung, ähnlich der oben Beschriebenen, wird für jede durch diese Zerteilungsart erhaltene Einheit von zwei Bits oder von drei Bits durchgeführt.
In jenem Fall, in weichen die "1" in einem Informationsmuster aufeinanderfolgen, kann ein Verfahren angewendet werden, wonach das Muster so zerteilt wird, dass Zwei-Bit-Einheiten und DreiBit-Einheiten abwechselnd aufeinander folgen. In anderen Worten, es genügt, wenn die Information, welche aufeinanderfolgende "1" aufweist, in Zwei-Bit-Einheiten oder in Drei-Bit-Einheiten zerteilt wird. Entsprechend der obigen Art kann das kleinste Übergangsintervall Tm, n mit 1, 5T festgelegt werden.
Unter Bezugnahme auf die Fig. 2 und 3 wird im folgenden eine solche Regel erklärt, die auf
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"0" aufeinanderfolgen, d. h.welchem zwei Bits vor aufeinanderfolgenden "0" von "0 1" gebildet sind, wird dieses Informationsmuster gemäss Fig. 2 umgeformt, während im Fall eines Informationsmusters, in welchem zwei Bits vor aufeinanderfolgenden "0" aus "1 1" bestehen, die Umformung nach Fig. 3 erfolgt. Wie der vorhergegangenen Erklärung zu entnehmen ist, wird ein Übergang im Fall von "0 1" in der Mitte der "1" durchgeführt, während im Falle von "1 1" der Übergang an der hinteren Grenze der letzten, "1"
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"0" vorhanden,Folgen mehr als zwei "0" aufeinander, so wird der nächste Übergang in einer solchen Weise vorgenommen, dass er vom letzteren Übergang um mehr als 3, 5T entfernt liegt beispielsweise erfolgt der Übergang an der Grenze von Bit-Zellen, die um beispielsweise 3, 5T und mehr als 1,5T von der Mitte Jener "1" entfernt sind, welche als erste auf die zuvor erwähnte "1" folgt. Zum Beispiel wird In den Fällen von 001"und"0 1 000 1", wie es In den Fig. 2B und 2C ersichtlich Ist, nachdem die obige Bedingung nicht erfüllt ist, der nächste Übergang in der Mitte jener "1" veranlasst, die nach der letzten der aufeinanderfolgenden "0" kommt.
In jenen Fällen, in denen auf "0 1" vier, fünf oder sechs "0" folgen, wird der nächste Übergang, wie in den Fig. 2D, 2E und 2F veranschaulicht ist, als nächstfolgende Übergang an einer Stelle vollzogen, die vom vorhergegangenen Übergang um 3, 5T entfernt ist. Folgen sieben "0" auf "0 1", wie in Fig. 2G gezeigt ist, dann wird der nächste (zweite) Übergang ebenfalls im Abstand von 3, 5T vom vorhergegangenen Übergang vorgenommen. Wird in diesem Fall ein weiterer (dritter) Übergang im Abstand von 3. 5T vom letzten (zweiten) Übergang durchgeführt, dann wäre der Abstand zwischen drittem und viertem Übergang nur T. Demgemäss wird der dritte Übergang im Abstand von 4, 5T vom zweiten Übergang bewirkt.
In jenem Fall, wo auf "0 1" acht "0" folgen, gemÅass der Fig. 2H, werden zwei Übergänge in der Folge der "0" vorgenommen Im obigen Fall ist demnach das grösste Übergangsinterva !) 4, 5T.
Wenn "0" auf "1 1" folgt, wird die gleiche Regel angewendet, um die Eingangsinformation zu
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sechs oder sieben "0" folgen, wie dies in den Fig. 3E, 3F und 3G gezeigt ist, wird jeweils ein Übergang im Abstand von 4T vom vorherigen Übergang durchgeführt und der weitere (dritte) Übergang wird in der Mitte der auf die letzte "0" folgenden "1" im Abstand von 1, 5T, 2, 5T bzw. 3, 5T vorgenommen. In Fall der Fig. 3H, wo acht "0" auf "1 1" folgen, wäre zwischen dem zweiten und dem dritten Übergang ein Übergangsintervall von mehr als 3, 5T.
Weil aber in diesem Fall das Intervall zwischen dem dritten Übergang und der Mitte der ersten "1" nach der letzten "0" nur T wäre, wird der dritte Übergang nicht nach einem Intervall von 3, 5T vorgenommen, und demgemäss wird hier das Übergangsintervall gleich Tmax (= 4, 5T). Weiters wird in jenem Fall, in welchem auf "1 1" neunmal "0" folgt - vgl. hiezu Fig. 31-ein zweiter Übergang vorgenommen, welcher vom ersten Übergang 4T entfernt ist, sowie ein dritter Übergang, der vom zweiten im Abstand von 4T liegt.
Wie oben beschrieben, ist, gleich welche Anzahl von"0"aufeinanderfolgt, das grösste Über-
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gangsintervall auf 4, 5T beschrankt beim Ausführungsbeispiel der Erfindung. In den Fällen gemäss den Fig. 2G, 3D und 3H wird Tax eigen erzeugt. In diesem Fall ist hervorzuheben, dass sich T max höchsten zweimal wiederholt.
Beim obigen Beispiel der Erfindung wird, um den Richtwert, nach welchem der Übergang im
Falle, wenn sich "0" wiederholt, vom Falle, in dem sich "1" wiederholt, unterscheiden zu können, dieser Wert mit 3, 5T festgelegt. Es ist aber möglich, dass dieser Richtwert länger als 3, 5T gewählt wird. In diesem Fall ist auch der Wert von Tmax zu ändern. Wird der Richtwert mit 4T oder mit 4, 5T bestimmt, dann wird Tmax gleich 5, 5T, während dann, wenn der Richtwert 5T oder 5, 5T beträgt, Tmax gleich 6T wird.
Es ist aber auch möglich, dass der Richtwert nicht auf irgendeine Grösse be- grenzt wird und geändert wird in Übereinstimmung mit einem Fall, in welchem, beispielsweise, der
Grösstwert von aufeinanderfolgenden "0" vorhergehend ausgeschaltet wird um zu vermeiden, dass das Übergangsintervall, des 4, 5T überschreitet, hauptsächlich erzeugt wird.
Im folgenden wird unter Bezugnahme auf die Fig. 4 ein erstes Beispiel des Koders beschrie- ben, weicher die Kode-Umsetzung, wie sie in den Fig. 1 bis 3 veranschaulicht ist, durchführen kann. Der Koder 1 gemäss diesem Beispiel umfasst ein Schieberegister 2, welches drei Bits a1, a2, und a3 umfasst. Dieses dreistellige Schieberegister 2 wird über einen Daten-Eingabe-Anschluss 3 gespeist mit Informationen, welche durch einen Takt CP1, der über den Eingang 4 herangeführt wird, seriell übertragen werden sollen. Im einzelnen wird ein Bit der Eingangsinformation vom Anschluss 3 mit der ansteigenden Flanke des Schiebetaktes CP1 in das Schieberegister 2 einge- schrieben ; vgl. hiezu Fig. 6A.
Der Inhalt des Schieberegisters wird solange nicht geändert, bis die ansteigende Flanke des nächster Schiebetaktimpulses CP1 an das Schieberegister 2 gelangt. Dieser Zeitabschnitt ist ein Arbeitszyklus ECC des Koders 1.
Von den im Schieberegister 2 jeweils gespeicherten Informationen ist a1 eine bereits umgeformte Information, a2 ist die umzuformende Information und a3 ist jene Information, die zum nächsten Zeitpunkt umgeformt wird. Die Informationen al, a2, und a3 von drei Bits und der Ausgang x eines logischen Schaltkreises 11, welcher später erklärt werden wird, werden einem ROM (Festwertspeicher) 5 als Adressensignal zugeführt. Im ROM 5 werden die Umwandlungsinformationen von zwei Bits in Abhängigkeit vom Adressensignal von vier Bits gespeichert und der ROM 5 erzeugt die Umwandlungs-Informattonen von zwei Bits bi und b2, entsprechend der eingegebenen Information a2 in Abhängigkeit vom Adressensignal.
Die Umwandlungs-Ausgangsinformationen vom ROM 5 werden dem Schieberegister 6 zugeführt, und zwar jeweils zwei Bits parallel, mit der ansteigenden Flanke eines Ladeimpulses LD, der über den Anschluss 7 herangeführt wird. Der zugehörige Zeitablauf ist in Fig. 6C gezeigt. Der Inhalt des Schieberegisters 6 wird der folgenden Stufe eines Schieberegisters 8 mit acht Speicherstellen mittels des Taktes CP2 zugeleitet, welcher über den Anschluss 9 kommt und die doppelte Impulsfolgefrequenz hat als der Takt CP1, wie in Fig. 6B gezeigt ist, und wird sodann seriell dem Informations-Ausgang 10 zugeführt.
Dementsprechend werden unter der Voraussetzung, dass der Inhalt des Schieberegisters 6 durch den Takt CP2 in das Schieberegister 8 übertragen worden ist und das Schieberegister 6 leer ist, die UmsetzungsInformationen b1 und b2 von zwei Bits durch den Ladeimpuls LD in das Schieberegister 6 eingeschrieben.
Die Informationen zu acht Bits A, B, C, D, E, F, G und H, die im Schieberegister 8 gespeichert sind, und der erste Bit ai aus dem Schieberegister 2 werden parallel in die logische Schaltung 11 eingegeben, weiche die Aufgabe hat einen Bit x des Adressensignals zu bestimmen oder den Ausgangs-Bit x zu erzeugen entsprechend der logischen Gleichung x= (A+B). (c+D). (E+r). (G+H). ai'+ (G+H). ai
Der soeben erläuterte Vorgang wird aufeinanderfolgend wiederholt und am Ausgangsanschluss 10 werden Ausgangsdaten (Informationen) erhalten, die der weiter oben erklärten Regel entsprechen.
Der in Fig. 4 gezeigte Koder 1 ist nur ein Beispiel ; die verschiedensten Abänderungen können vorgenommen werden. Beispielsweise kann anstelle des Festwertspeichers (ROM) 5 eine logische Schaltung verwendet werden. Die logische Schaltung müsste derart aufgebaut sein, dass sie Ausgänge b, und b2 zu liefern imstande ist, welche jeweils den Gleichungen entsprechen :
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b1 = x. a . (a2 +as) +x. ai. a ; b=ai. a .
Im Falle dass der Ausgang des oben beschriebenen Koders 1 beispielsweise auf eine Scheibe gespeichert wird, wie sie etwa als Bildspeicherplatte Verwendung findet, so wird ein Bildsynchron- signal FS zugefügt. Weil aber ein Synchronisiersignal von einem dritten Wert, der sich vom Binärwert der Informationen unterscheidet, auf die Bildspeicherplatte etwa im magnetischen Aufnahme- und Wiedergabegerät, nicht aufgebracht werden kann, muss das Bildsynchronisiersignal FS in den
Informationsfluss eingeschleust werden.
Ist das grösste Übergangsintervall Tmax (bei diesem Beispiel 4, 5T) erkannt, so ist das Herausheben der Bit-Synchronisierung an der Wiedergabeseite möglich, weil bei Tmax entsprechend 4, 5T in diesem Beispiel der vorhergegangene Übergang mit der Grenze zwischen zwei Bit-Zellen der Information und der letztere Übergang mit der Mitte einer Bit-Zelle der
Information zusammenfällt. Das Bild-Synchronisiersignal FS muss ein solches Bit-Muster haben, dass es erkannt werden kann, gerade wenn es in den Informationsfluss eingeschleust wird, oder ein derartiges Muster, dass es, wenn keine Übertragungsfehler vorliegen, niemals in der Information aufscheint.
Gemäss der obigen Kode-Umsetzregel gibt es ein Bit-Muster, in welchem sich das maximale Übergangsintervall zweimal oder mehrmals wiederholt, um der oben angeführten Bedingung zu entsprechen. Ist aber in diesem Fall der Informationsfluss kontinuierlich, so ist es notwendig, dass die Informationen, die sich vor und nach dem sich wiederholenden Bit-Muster befinden, ohne Schwierigkeiten gemäss der obigen Regel umgewandelt werden können.
Demgemäss wird dem Bildsynchronisiersignal FS eine Periode oder ein Intervall von 12T (oder 11T) zugewiesen, wie dies In der Fig 7 gezeigt ist, und innerhalb dieses Intervalls ist ein Bildsynchronisiersignal FS mit zwei aufeinanderfolgenden Übergangsintervallen von je 4, 5T vorgesehen, wie dies in der Fig. 7B zu erkennen ist Weil in diesem Fall die Lage des Übergangs im Bildsynchronisiersignal eine vorbestimmte Beziehung zur Bit-Zelle der Information hat, so ist nicht nur die Bildsynchronisation, sondern auch die Bit-Synchronisation gezeigt.
Die Fig. 8 veranschaulicht ein Ausführungsbeispiel des Dekoders 12 gemäss der Erfindung.
Dieser in Fig. 8 gezeigte Dekoder 12 ist von einem Elf-Bit-Schieberegister 14 gebildet, welches über einen Eingang 13 mit der reproduzierten Information gespeist wird, von einer logischen Schaltung 15 und einer Rast-oder Synchronisierschaltung ("latch-Kreis") 16 mit einem Ausgang 17. Die dekodierte Ausgangsinformation wird an diesen Ausgang 17 gelegt. Das Schieberegister 14 übernimmt die reproduziert Information vom Eingang 13, Bit für Bit, mittels des Schiebetaktes CP3 (welcher eine Periode um 0, 5T hat). Der Schiebetakt wird über den Anschluss 18 herangeführt. Die logische Schaltung 15 wird mit zehn Bits aus elf Stellen C1 bis C11 des Schieberegisters 14 - mit Ausnahme der Stelle 10 - gespeist und liefert einen Ausgang y entsprechend der Gleichung y = Cs +Cs' (Cg +C11. Ca) + (C4 +C3). (C7 +C9) + (C2 +C1).
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Der Latch-Kreis 16 rastet den Ausgang y von der logischen Schaltung 15 auf einen latch-impuls CP4 ein, der über einen Anschluss 19 zugeführt wird und dessen Periode (Folgefrequenz) doppelt so gross ist wie jene des Schiebetaktes CP3 und demnach gleich T ist. In diesem Fall wird der latch-Impuls im Gleichlauf mit einem solchen Zeitablauf erzeugt, dass die Grenzen zwischen den Bit-Zellen der reproduzierten Information mit den Abschnitten zwischen C2 und C3, C4 und Ce, Ce und C7, Cg, und Cg sowie C10 und C11 zusammenfallen.
Bei dem Koder 1 gemäss der Fig. 4 werden die Zwei-Bit-Ausgänge b1 und b2 vom Festwertspeicher (ROM) In Übereinstimmung mit dem Bit a2 der Eingangsinformation abgegeben. Entspricht der Dekoder 12 dem Koder 1, dann werden die zwei Bits Cs und Ce des Schieberegisters 14 zu
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kann anstelle von der logischen Schaltung 15 und dem latch-Kreis 16 Im Dekoder 12 ein Festwertspeicher (ROM) angeordnet werden.
Die vorliegende Erfindung kann In einem solchen Fall angewendet werden, wo die Anzahl der aufeinanderfolgenden "1" im Muster einer Eingangsinformation als ungerade oder als gerade Anzahl erkannt werden kann. In andern Worten, wie in Fig. 1 im Zusammenhang mit dem obigen Beispiel der Erfindung gezeigt ist, wird das Informationsmuster in einer solchen Weise ohne Rest
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geteilt, dass mehr als vier aufeinanderfolgende "1", beginnend mit der ersten "1", in Zwei-Bit-Einhei- ten unterteilt werden, sodass die letzte Einheit zwei oder drei Bits umfasst. Hat dementsprechend die letzte Einheit drei Bits, so wird das Obergangsintervall gleich 3T. Um hievon unterschieden werden zu können, wird der Richtwert für die Umwandlung des Musters, in welchen "0" aufeinanderfolgen, mit 3, 5T gewählt.
Wenn vorhergehend bestimmt werden kann, dass die Anzahl der aufeinanderfolgenden "1" un- gerade ist, so kann das Übergangsintervall 2, 5T gemacht werden, indem eine Drei-Bit-Einheit am
Anfang vorgesehen wird ; dadurch wird das Entstehen eines Übergangsintervalls von 3T verhindert.
Fig. 9 zeigt einen solchen Fall, wo die obige Idee dort angewandet ist, wo "1" elfmal aufeinander- folgt, wie es auch in Fig. 1 K veranschaulicht ist. Gemäss der Fig. 9 ist die erste Teilungseinheit als
Drei-Bit-Einheit gewählt und die verbleibenden Teilungseinheiten sind alle Zwei-Bit-Einheiten, so- dass das erste Übergangsintervall 2, 5T wird.
Wenn eine gerade Anzahl von"l"aufeinanderfolgt, so wird dies in einer Weise ähnlich Fig. 1 umgewandelt. Dabei kann der Richtwert zum Bewirken des Überganges, wenn eine "0" folgt, von
3, 5T auf 3T gekürzt werden. Durch diesen Umstand kann das maximale Übergangsintervall von
4, 5T auf 4T gekürzt werden. Zu diesem Zwecke braucht ein dafür zu verwendender Koder einen
Pufferspeicher um feststellen zu können, ob die Anzahl der aufeinanderfolgenden "1" gerade oder ungerade ist.
Tatsächlich gibt es keinen Fall, wo unendlich viele "1" aufeinanderfolgen, sondern die Anzahl nacheinander-kommender"1"ist auf eine bestimmte Anzahl beschrankt. Daher ist ein solcher Zwi- schenspeicher zu verwenden, der eine Speicherkapazität hat, die der soeben erwähnten, bestimm- ten Anzahl entspricht. Wenn es aber nicht möglich ist, die Informationen vorhergehend abzuschät- zen, dann würde ein Zwischenspeicher mit unendlicher Speicherkapazität erforderlich werden.
Um dieses Problem zu lösen ist eine zweite Ausführungsart der Erfindung so aufgebaut, dass das oben erwähnte maximale Übergangsintervall ohne Rücksicht auf die Information dargestellt wird und das Fassungsvermögen des Zwischenspeichers vergleichsweise klein ist. Dabei werden, wenn eine Reihe aufeinanderfolgender "1" oder "0" ankommt, die letzten Bits, beispielsweise die letzten fünf Bits, überprüft um festzustellen, ob die Folge geradzahlig oder ungeradzahlig ist, um danach die Stelle eines Überganges zu bestimmen.
Die Fig. 10A bis 10C zeigen einen solchen Sonderfall, in weichem ein solcher Übergang ähn- lich jenem vom ersten Beispiel herbeigeführt wird, Wenn "1" mehr als vier Bits aufeinanderfolgt, dann wird dieses Informationsmuster nach jeweils zwei Bits, an der Grenze zwischen je zwei BitZellen, zerteilt. Ergibt sich nach dieser Zerteilung des Informationsmusters ein Rest, so werden fünf
Bits vor dem ersten "0"-Bit nach dem letzten "1"-Bit der aufeinanderfolgenden "1" an der Grenze zwischen drei Bits und den folgenden zwei Bits geteilt und es wird ein Übergang an der Grenze zwischen den Bit-Zellen nach der Teilung erzeugt. Dementsprechend ergibt sich in jenem Falle, wo eine gerade Anzahl von "1" vorliegt, ein Übergang ähnlich jenem gemäss dem ersten Beispiel.
In jenem Fall, wo fünf "1" aufeinanderfolgen, wie es in Fig. 10E gezeigt ist, wird des informaionsmuster nach drei Bits geteilt sowie nach den folgenden zwei Bits, gemäss der oben erläuterten Regel, wobei das Übergangsintervall für die ersten Drei-Bit-Einheit 2, 5T und für die folgende Zwel- Bit-Einheit 2T beträgt. In jenen Fällen, wo "1" sieben-, neun- oder elfmal aufeinanderfolgen, wie dies in den Fig. 10G, 101 und 10K gezeigt ist, und wenn das Informationsmuster durch Zwei-BitEinheiten geteilt wird, verbleibt ein Rest.
Daher werden fünf Bits von dem ersten "0"-Bit nach dem letzten "1"-Bit an der Grenze zwischen drei Bits und den folgenden zwei Bits geteilt und der Übergang wird an dieser letzteren Grenze bewirkt.
Gemäss der obigen Art kann das kleinste Übergangsintervall Tm, n mit 1, 5T dargestellt werden.
Das grösste, bei aufeinanderfolgenden "1" entstehende Übergangsintervall ist 3T. In diesem Fall ist hervorzuheben, dass, weil das Übergangsintervall von 3T (oder 2,5T) in den ersten drei Bits der letzten fünf (oder aller fünf) Bits im Bit-Muster, in welchem "1" aufeinanderfolgen, erzeugt wird, das Übergangsintervall nach dem Intervall von 3T (oder 2, 5T) fehlerlos gleich 2T wird. Demgemäss kann das Übergangsintervall von 3, 5T als Richtwert für ein Muster angewendet werden, in welchem "0" aufeinanderfolgen und das grösste Übergangsintervall Tmax kann mit 4T begrenzt werden.
Wenn eine oder zwei "0" aufeinanderfolgen, wie es in den Fig. 11A, 11A'und 11B, 11B'gezeigt ist, dann wird der Übergang so wie beim ersten Beispiel der Erfindung erzeugt. In jenem Fall, in welchen mehr als drei "0" aufeinanderfolgen, wird an der Grenze von Bit-Zeiten ein Übergang
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bewirkt, welcher dem Umstand genügt, dass er vom vorhergegangenen Übergang mehr als 3T, beispielsweise auch 3T, entfernt ist und von der Mitte der ersten "1", die nach der letzten "0" kommt, mehr als 1, 5T Abstand hat
In Fig. 11 C und in den folgenden Fig. sind Ubergangsmuster gezeigt, bei welchen zwei Bits vor der folgenden "0" den Ablauf "01" haben, sowie Muster, bei denen dieselben beiden Bits "1" sind, wie durch unterbrochene Linien angedeutet ist.
Gemäss Fig. 11 C, wo dreimal "0" aufeinander folgt, ist diese obige Vorbedingung nicht erfüllt.
Daher wird ein Übergang in der Mitte der folgenden "1" erzeugt. Wenn nur eine"1"vor"0"vorhan- den ist, beträgt das Übergangsintervall 3, 5T ; folgt aber eine "1", so wird das Übergangsintervall 4T, welches damit gleich ist dem grössten Übergangsintervall T max. Dieser Wert Tmax tritt aber nur in diesem Falle auf.
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oben erklärt Bedingung erfüllt und daher wird ein Übergang in einem Abstand von 3, 5T vom vor- hergegangenen Übergang (oder im Abstand 3T in jenem Fall, der auf aufeinanderfolgende "1" folgt). Wenn mehr als sieben "0" nacheinander kommen, gemäss den Fig. 11 G, 11 Hund 111, wird nur ein Übergang mit dem Abstand von 3, 5T (oder 3T) vom ersten erzeugt und der nächste Übergang wird Im Abstand von 3T von diesem letzteren Übergang erzeugt.
In ähnlicher Weise wird, wie in Fig. 11J und 11 K zu erkennen ist, jeweils ein Übergang im Abstand von 3T erzeugt und die Einstellung wird in den wenigen letzten Bits durchgeführt.
Wie oben beschrieben, wird das grösste Übergangsintervall auf 4T begrenzt, wenn eine grössere Anzahl "0" aufeinanderfolgt. Aus der Fig. 11 ist zu erkennen, dass das Übergangsintervall 3T bei aufeinanderfolgenden "0" in gleicher Weise auftritt wie bei aufeinanderfolgenden "1". Dementsprechend ist beim Dekodieren zu beachten, dass das Aufeinanderfolgen von "0" vom Aufeinanderfolgen von "1" nicht unterschieden werden kann. Jedoch kommt im Falle des Aufeinanderfolgens von "0" ein Übergangsintervall von 2T niemals nach einem Übergangsintervall von 3T vor, jedoch treten die andern Übergangsintervalle wie 1, 5T, 2, 5T, 3T und 3, 5T auf.
Im Gegensatz hiezu tritt im Falle der Aufeinanderfolge von "1" das ÜbergangsintervaU von 2T nach einem Obergangsintervall von 3T fehlerlos auf, wie weiter oben schon erklärt worden ist. Daher kann unter Anwendung dieses Unterschiedes die Dekodierung durchgeführt werden.
Ein anderes Ausführungsbeispiel des Koders, welcher die soeben beschriebene Umsetzung durchführen kann, wird im folgenden unter Bezugnahme auf die Fig. 12 erklärt. Dieser In Fig. 12 gezeigte Koder 21 umfasst im wesentlichen ein Schieberegister 22 mit fünf Bits anstelle des DrelBit-Schieberegisters 2 im Koder 1 gemäss der Fig. 4. Dieses Schieberegister 22 erhält am Eingang 23 die Eingangsinformationen in Abhängigkeit von einem Takt CP1, der über den Eingang 24 zugeführt wird.
Die fünf Bits a1, a2, a3, a4 und a5 des Schieberegisters 22 werden, zusammen mit dem Ausgang x einer logischen Schaltung 31, parallel einer logischen Schaltung 25 eingegeben, die anstelle des Festwertspeichers 5 im Koder 1 gemäss Fig. 4 vorgesehen ist. Diese logische Schaltung 25 erzeugt Zwei-Bit-Ausgänge b1 und b2 aus den obigen sechs Bits, wobei diese beiden Ausgänge den weiter unten angegebenen Gleichungen genügen. Das bedeutet, dass der Bit a2, welcher in der
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zweib2 =al a2
Die Zwel-Bit-Ausgänge b1 und b2 werden in ein Zwel-Bit-Schieberegister 26 entsprechend einem Ladeimpuls LD eingeschneben, der über einen Eingang 27 zugeführt wird.
Der Inhalt des Schieberegisters 26 wird seriell in ein Acht-Bit-Schieberegister 28 übertragen entsprechend einem Takt CP2, der über den Eingang 29 herangefuhrt wird. Vom Schieberegister 28 wird am Ausgang 50 eine umgesetzte Information abgegeben. Der Inhalt A, B, D, E, F und G (ausgenommen der Inhalt C) des Schieberegisters 28 wird zusammen mit dem Bit a1 vom Schieberegister 22 in die logische Schaltung 31 übertragen, welche den Ausgang x entsprechend der folgenden Gleichung abgibt' x= (A+B). (D+E). (FTG). a + (F+G). ai.
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Die Eingangsinformation wird in Aufeinanderfolge entsprechend dem obigen Vorgang kodiert.
In diesem Falle sind die Takte CP1, CP2 und der Ladeimpuls LD in Zeitablauf so wie es in der Fig. 6 gezeigt ist.
Für den in Fig. 12 gezeigten Koder 21 sind verschiedene Abänderungen denkbar. So kann beispielsweise, so wie im Koder 1 gemäss Fig. 4, ein Festwertspeicher anstelle der logischen Schaltung 25 vorgesehen sein.
Ähnlich wie im ersten Ausführungsbeispiel kann auch im zweiten Ausführungsbeispiel der Erfindung ohne Übertragungsfehler ein Bit-Muster, welches in der Information niemals aufscheint, als Synchronisiersignal ausgewählt werden. Als Beispiel, welches der obigen Bedingung genügt, existiert ein solches Muster, wie in Fig. 13 gezeigt ist, in welchem das Übergangsintervall von 3, 5T auf ein solches von 4T folgt und weiters ein Übergangsintervall von 2T auf jenes von 3,5T folgt.
Wie schon früher erklärt worden ist, erscheint das grösste Übergangsintervall Tg mit 4T nur in jenem Fall, der in Fig. 11 C gezeigt ist ; es beginnt und endigt jeweils in den Mitten der Bit-Zellen Dementsprechend liegt der Übergang an der Endseite der 3, 5T an der Grenze benachbarter BitZellen und ein Übergang von 2T kann danach niemals auftreten.
Die Fig. 14 zeigt ein zweites Beispiel des Dekoders. Dieser zweite Dekoder 32 ist von einem 15-Bit-Schieberegister 35 gebildet, welches über einen Eingang 33 mit der reproduzierten Information gespeist wird, von einer logischen Schaltung 35 und einer Rast- oder Synchronisierschaltung ("latch-Kreis") 36. Am Ausgang 37, welcher vom latch-Kreis 36 kommt, wird die dekodierte Ausgangsinformation abgenommen.
Das Schieberegister 34 nimmt die reproduzierte Information, Bit für Bit, in Abhängigkeit von einem Schiebetakt CP3 auf (mit der Periode von 0, 5T), weicher über den Eingang 38 kommt, und die logische Schaltung 35 wird mit zwölf Bits C1 bis C15 ausgenommen die Bits Ciao. C12 und C14, vom Schieberegister 34 gespeist und erzeugt einen Ausgang y entsprechend der folgenden Gleichung : y=C6+C5. Cg'. Cn. C15+C9. (C3. C13+C4+C5) +C7. (Ci-C +C2+C3+C4).
Der latch-Kreis 36 rastet den von der logischen Schaltung 35 kommenden Ausgang y auf den latch-Impuls CP4 ein, welcher über den Eingang 39 herankommt. Die Periode dieses latch-Impul- ses CP4 ist gleich dem Doppelten der Periode des Schiebetaktes CP3 und damit gleich T. Der latch-Impuls CP4 wird im Gleichlauf mit einem solchen Zeitablauf erzeugt, dass die Grenzen zwischen den Bit-Zellen der reproduzierten Information mit dem Abschnitt zwischen den Bits C2 und
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CaIn dem in Fig. 12 gezeigten Koder 21 werden die Zwei-Bit-Ausgänge b1 und b2 von der logischen Schaltung 25 in Abhängigkeit von der Information a2 gebildet, die in der Eingangsinformation enthalten ist.
Entspricht also der Dekoder 32 dem Koder 21, so werden zwei Bits C5 und C6 aus dem Schieberegister 34 zu den Ausgangs-Bits b1 und b2 und der am Ausgang 37 zur gleichen Zeit auftretende Ausgang wird a2.
Selbstverständlich ist es möglich, dass am Dekoder 32 verschiedene Abänderungen vorgenommen werden können ; beispielsweise kann ein Festwertspeicher anstelle der logischen Schaltung 35 und des latch-Kreises 36 vorgesehen werden.
Wie aus der obigen Beschreibung von Ausführungsbeispielen der Erfindung hervorgeht, kann ein Binärkode in einer solchen Weise umgesetzt oder kodiert werden, dass das kleinste Übergangsintervall 1, 5T ist und das grösste Obergangsintervall 4, 5T oder 4T. Demgemäss ist die Informationsdichte im wesentlichen gleich jener beim 3PM-System und das grösste Übergangsintervall kann mit Hilfe der Erfindung kürzer als 6T gemacht werden.
Wenn ein Wert, der von der Information unterschieden werden kann, nicht als Synchronisiersignal verwendet wird, wie dies bei einer PCM-Audioplatte bei Verwendung einer Video-Platte der Fall ist, ist es erforderlich, die synchrone Reproduktion eines Informationsflusses an der Wiedergabeseite zu erreichen. Gemäss der vorliegenden Erfindung wird dies, weil das grösste Übergangsintervall gekürzt werden kann, für einen solchen Fall möglich. Es kann jedoch vorkommen, dass das grösste Übergangsintervall 6T oder mehr ist, was durch Zeitbasis-Ungenauigkeiten u. dgl. in der wiedergegebenen Information verursacht sein kann ; dadurch treten aber keine Schwierigkeiten auf.