WO2026028296A1 - 半導体記憶装置 - Google Patents

半導体記憶装置

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WO2026028296A1
WO2026028296A1 PCT/JP2024/027179 JP2024027179W WO2026028296A1 WO 2026028296 A1 WO2026028296 A1 WO 2026028296A1 JP 2024027179 W JP2024027179 W JP 2024027179W WO 2026028296 A1 WO2026028296 A1 WO 2026028296A1
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transistor
transistors
program
wiring
power supply
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智之 山田
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Socionext Inc
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links

Definitions

  • This disclosure relates to semiconductor memory devices using CFET (Complementary FET) devices, and in particular to the layout structure of non-volatile memory cells using CFETs.
  • CFET Complementary FET
  • Non-volatile memory cells Semiconductor memory devices with non-volatile memory cells are used in many applications.
  • One type of non-volatile memory cell is the OTP (One Time Programmable) memory cell. This memory is characterized by its ability to store and read "1" and "0" states by, for example, destroying the insulating film.
  • transistors which are the basic components of LSIs, have achieved increased integration density, lower operating voltages, and faster operating speeds through the reduction of gate length (scaling).
  • scaling has caused problems with off-state current and the resulting significant increase in power consumption.
  • Patent document 1 discloses the layout structure of an OTP memory using CFETs.
  • bit lines and power supply wiring are separated into the buried wiring layer and the upper wiring layer, thereby increasing the wiring width of the wiring in the upper wiring layer.
  • the wiring in the buried wiring layer cannot be placed overlapping the transistor (nanosheet), its wiring width cannot be increased, resulting in high wiring resistance. Therefore, when the wiring in the buried wiring layer is a bit line, the operating speed decreases. Furthermore, when the wiring in the buried wiring layer is a power supply wiring, the power supply voltage drops significantly when the OTP memory is repurposed as a mask ROM, resulting in a decrease in operating speed.
  • the CFETs that make up the OTP memory have the same conductivity type (N-type) for the upper and lower transistors.
  • the CFETs that make up the logic cells have different conductivity types for the upper and lower transistors.
  • the purpose of this disclosure is to provide a layout structure for OTP memories using CFETs that can suppress increases in manufacturing costs and decreases in operating speed.
  • a semiconductor memory device having nonvolatile memory cells includes first and second word lines extending in a first direction and a bit line extending in a second direction perpendicular to the first direction, and the memory cells each have a gate connected to the first word line, a first program transistor of a first conductivity type, a first program transistor disposed between the first program transistor and the bit line and a gate connected to the second word line, a first switch transistor of the first conductivity type disposed below the first program transistor and overlapping the first program transistor in a planar view, a first dummy transistor of a second conductivity type, and a second dummy transistor of the second conductivity type disposed below the first switch transistor and overlapping the first switch transistor in a planar view, and either the source or the drain of the first program transistor and the first dummy transistor are connected to each other.
  • the non-volatile memory cell includes a program transistor whose gate is connected to a first word line, and a switch transistor that is provided between the program transistor and the bit line and whose gate is connected to a second word line.
  • the memory cell is an OTP memory cell.
  • the memory cell further includes a dummy transistor that is provided below the program transistor and switch transistor and has a different conductivity type from the program transistor and switch transistor.
  • the program transistor and dummy transistor have either their source or drain connected to each other.
  • the memory cell is constructed using a CFET, and the upper program transistor and switch transistor have a different conductivity type from the lower dummy transistor. Therefore, for the semiconductor memory device, the same manufacturing method can be used for the OTP memory region and the logic cell region, thereby suppressing increases in manufacturing costs.
  • a semiconductor memory device having nonvolatile memory cells includes first and second word lines extending in a first direction, a bit line extending in a second direction perpendicular to the first direction, and a power supply wiring extending in the second direction
  • the memory cells include first and second program transistors of a first conductivity type connected in parallel and having gates connected to the first word line, and first and second switch transistors of the first conductivity type provided between the first and second program transistors and the bit line, connected in parallel, and having gates connected to the second word line, and the second program transistor
  • the bit line is provided below the first program transistor and overlaps the first program transistor in a planar view
  • the second switch transistor is provided below the first switch transistor and overlaps the first switch transistor in a planar view
  • either the bit line or the power supply wiring is formed in a first wiring layer on the back side of the first and second program transistors and the first and second switch transistors, and overlaps the first and second program transistors and the first and second switch transistors in a
  • the nonvolatile memory cell includes first and second program transistors connected in parallel and having gates connected to a first word line, and first and second switch transistors provided between the first and second program transistors and the bit line, connected in parallel, and having gates connected to a second word line.
  • the memory cell is an OTP memory cell.
  • the second program transistor is provided below the first program transistor, and the second switch transistor is provided below the first switch transistor.
  • the memory cell is constructed using a CFET.
  • Either the bit line or the power supply wiring is formed in a wiring layer on the back side of the first and second program transistors and the first and second switch transistors, and overlaps with the first and second program transistors and the first and second switch transistors in a planar view.
  • This allows the wiring width of the bit line or power supply wiring to be increased, thereby reducing wiring resistance. Therefore, when the wiring in the back wiring layer is a bit line, operating speed is improved. Additionally, if the wiring on the back wiring layer is power wiring, the power supply voltage drop is suppressed when the OTP memory is used as a mask ROM, thereby improving operating speed.
  • This disclosure provides a layout structure for OTP memories using CFETs that can suppress increases in manufacturing costs and decreases in operating speed.
  • FIG. 1 is a diagram illustrating the configuration of a memory cell array in a semiconductor memory device according to an embodiment; (a) and (b) are circuit diagrams of an OTP memory cell.
  • FIG. 1 is a plan view showing an example of a layout structure of a lower portion of a memory cell according to a first embodiment;
  • FIG. 1 is a plan view showing an example of a layout structure of an upper portion of a memory cell according to a first embodiment;
  • 5 is a cross-sectional view of the layout structure of FIGS. 3 and 4.
  • FIG. 10 is a plan view showing another example of the layout structure of the lower part of the memory cell according to the first embodiment;
  • 1A and 1B are plan views showing examples of the layout structure of an inverter cell using a CFET.
  • FIG. 1 is a plan view showing an example of a layout structure of a lower portion of a mask ROM cell
  • FIG. 10 is a plan view showing another example of the layout structure of the lower part of the mask ROM cell
  • 10A and 10B are circuit diagrams of memory cells in a semiconductor memory device according to a second embodiment, where FIG. 10A is an OTP memory, and FIG. 10B is a mask ROM diverted from the OTP memory.
  • FIG. 10 is a plan view showing an example of a layout structure of a lower portion of a memory cell according to a second embodiment
  • FIG. 10 is a plan view showing an example of a layout structure of a lower portion of a memory cell according to a second embodiment
  • FIG. 10 is a plan view showing an example of a layout structure of an upper portion of a memory cell according to a second embodiment
  • FIG. 1 is a plan view showing an example of a layout structure of a lower portion of a mask ROM cell
  • 10A and 10B are circuit diagrams of memory cells in a semiconductor memory device according to a third embodiment, where FIG. 10A is an OTP memory, and FIG. 10B is a mask ROM diverted from the OTP memory.
  • FIG. 10 is a plan view showing an example of a layout structure of a lower portion of a memory cell according to a third embodiment
  • FIG. 10 is a plan view showing an example of a layout structure of an upper portion of a memory cell according to a third embodiment;
  • FIG. 10 is a plan view showing an example of a layout structure of a lower portion of a mask ROM cell according to a third embodiment
  • FIG. 10 is a plan view showing an example of a layout structure of an upper portion of a memory cell according to a third embodiment
  • FIG. 1 is a plan view showing an example of a layout structure of a lower portion of a mask ROM cell
  • VDD and VVSS refer to the power supply voltage or the power supply itself.
  • expressions such as “same wiring width” that mean the width, etc. are considered to include the range of manufacturing variations.
  • the source region and drain region of a transistor will be referred to as the "nodes" of the transistor, as appropriate.
  • one node of a transistor refers to the source or drain of the transistor, and both nodes of a transistor refer to the source and drain of the transistor.
  • FIG. 1 and 2 are diagrams showing an example of the configuration of a semiconductor memory device including nonvolatile memory cells according to the first embodiment.
  • FIG. 1 is a diagram showing the configuration of a memory cell array
  • FIGS. 2(a) and 2(b) are circuit diagrams of the memory cells.
  • each memory cell 1 (MC1 to MC8) is connected to a corresponding first word line WLP (denoted as WLPi (i is an integer) where appropriate), a second word line WLR (denoted as WLRi (i is an integer) where appropriate), and a bit line BL (denoted as BLi (i is an integer) where appropriate).
  • the semiconductor memory device also includes peripheral circuits such as a write circuit and a read circuit, but these are not shown here.
  • FIG. 1 shows the memory cell array as consisting of (4 ⁇ 2) memory cells 1.
  • the number of memory cells 1 is not limited to this in the X direction (the direction in which the first and second word lines WLP and WLR extend in this embodiment) and the Y direction (the direction in which the bit line BL extends in this embodiment).
  • memory cell 1 is a gate oxide film breakdown type OTP (One Time Programmable) memory cell.
  • OTP One Time Programmable
  • the circuit diagrams in Figures 2(a) and (b) have the same basic configuration, but as will be described later, the patterns for conversion to mask ROM are different.
  • memory cell 1 comprises N-conductivity type (abbreviated as "N-type” where appropriate) transistors TP and TS connected in series.
  • Transistor TP is a program element, and its gate is connected to a first word line WLP.
  • the program element stores a value of "1" or "0" depending on the destroyed or non-destroyed state of its gate oxide film.
  • Transistor TS is a switch element, and its gate is connected to a second word line WLR.
  • the switch element controls access from the bit line BL to the program element.
  • the switch element and program element are composed of, for example, transistors with gate oxide film thicknesses similar to those of so-called core transistors in the internal circuitry of a semiconductor integrated circuit.
  • memory cell 1 includes P-conductivity type (abbreviated as "P-type" where appropriate) dummy transistors TD1 and TD2 connected in series.
  • the gate of dummy transistor TD1 is connected to the first word line WLP.
  • the gate of dummy transistor TD2 is connected to the second word line WLR.
  • transistor TP and dummy transistor TD1 are connected at their nodes on the opposite side of the bit line BL.
  • transistor TP and dummy transistor TD1 are connected at their nodes on the bit line BL side.
  • a dummy transistor refers to a transistor that does not contribute to the operation of a memory cell.
  • the write operation to memory cell 1 is performed as follows.
  • a high voltage VPP which serves as the write voltage, is applied to the desired first word line WLP.
  • the high voltage VPP is a voltage greater than the breakdown voltage of the gate oxide film of the program element, for example, 3V.
  • a voltage VPR is applied to the second word line WLR.
  • the voltage VPR is a voltage lower than the breakdown voltage of the gate oxide film of the switch element, and the voltage (VPP - VPR) is also lower than the breakdown voltage of the gate oxide film of the switch element, for example, 1V.
  • the read operation of memory cell 1 is performed as follows.
  • the bit line BL is precharged to 0V, for example.
  • a voltage VRR lower than the high voltage VPP is applied to the desired first and second word lines WLP and WLR.
  • the voltage VRR is a voltage that does not destroy the gate oxide film of the program element, for example 1V. If the gate oxide film of the program element is destroyed, current flows from the first word line WLP to the bit line BL via the gate of the program element, and the potential of the bit line BL rises. On the other hand, if the gate oxide film of the program element is not destroyed, the potential of the bit line BL does not change. This potential difference allows the state of memory cell 1, i.e., the value "0" or "1", to be read.
  • FIG. 3 and 4 are plan views showing examples of the layout structure of a memory cell according to the first embodiment.
  • FIG. 3 shows the lower portion, i.e., a portion including a P-type nanosheet FET (lower transistor) formed on the side closer to the substrate, and the BM0 wiring layer, which is the wiring layer on the back side thereof.
  • FIG. 4 shows the upper portion, i.e., a portion including an N-type nanosheet FET (upper transistor) formed on the side farther from the substrate, and the M1 wiring layer, which is the wiring layer on the front side thereof.
  • FIG. 5 is a cross-sectional view of the memory cell in the vertical direction in a plan view, showing the cross section taken along line Y1-Y1' in FIGS. 3 and 4.
  • the front side of the nanosheet FET refers to the side on which local wiring, metal wiring, etc. connected to the nanosheet FET are laminated.
  • the back side of the nanosheet FET refers to the side opposite to the side on which local wiring, metal wiring, etc. connected to the nanosheet FET are laminated.
  • the horizontal direction of the drawing is the X direction (corresponding to the first direction)
  • the vertical direction of the drawing is the Y direction (corresponding to the second direction)
  • the direction perpendicular to the substrate surface is the Z direction (corresponding to the depth direction).
  • the X direction is the direction in which the gate wiring and word lines extend
  • the Y direction is the direction in which the nanowires and bit lines extend.
  • FIGS. 3 and 4 correspond to a layout for (4 x 2) bits. Dashed lines indicate the frame of a memory cell for one bit. That is, FIGS. 3 and 4 show a configuration in which four memory cells are arranged in the X direction and two in the Y direction. In the Y direction, the memory cells are arranged in an inverted manner in every other column.
  • the two memory cells from the left in the top row of the drawings correspond to memory cells MC1 and MC2 in the circuit diagram of FIG. 1
  • the two memory cells from the left in the bottom row of the drawings correspond to memory cells MC5 and MC6 in the circuit diagram of FIG. 1.
  • the structure of the memory cells will be explained mainly using memory cells MC1 and MC5 as an example.
  • Each memory cell has the circuit configuration shown in Figure 2(a).
  • the lower P-type nanosheet FET serves as dummy transistors TD1 and TD2, and the upper N-type nanosheet FET serves as the program transistor TP and switch transistor TS.
  • power supply wiring 11, 12, 13, and 14 are provided in the BM0 wiring layer, extending in parallel in the Y direction.
  • Power supply wiring 11, 12, 13, and 14 supply VDD.
  • An active region 2P1 that constitutes the channel, source, and drain of the P-type nanosheet FET is formed above the power supply wiring 11.
  • the active region 2P1 overlaps the power supply wiring 11 in a planar view.
  • the active region 2P1 includes nanosheets 21a, 21b, 21c, and 21d that form the channel of the P-type nanosheet FET, and portions 22a, 22b, 22c, 22d, and 22e that form the source or drain of the P-type nanosheet FET.
  • Local wirings 41a, 41b, 41c, 41d, and 41e are formed extending in the X direction. Local wirings 41a, 41b, 41c, 41d, and 41e are in contact with portions 22a, 22b, 22c, 22d, and 22e in active region 2P1, respectively.
  • bit lines 61, 62, 63, and 64 extending in parallel in the Y direction are formed in the M1 wiring layer.
  • Bit lines 61, 62, 63, and 64 correspond to bit lines BL0, BL1, BL2, and BL3, respectively.
  • Bit lines 61, 62, 63, and 64 overlap power supply lines 11, 12, 13, and 14, respectively, in a plan view.
  • an active region 2N1 is formed, which constitutes the channel, source, and drain of the N-type nanosheet FET.
  • the active region 2N1 overlaps with the bit line 61 in a planar view.
  • the active region 2N1 includes nanosheets 23a, 23b, 23c, and 23d, which form the channel of the N-type nanosheet FET, and portions 24a, 24b, 24c, 24d, and 24e, which form the source or drain of the N-type nanosheet FET.
  • Local wirings 42a, 42b, 42c, 42d, and 42e are formed extending in the X direction. Local wirings 42a, 42b, 42c, 42d, and 42e are in contact with portions 24a, 24b, 24c, 24d, and 24e, respectively, in active region 2N1.
  • nanosheet 21a forms the channel of dummy transistor TD1
  • nanosheet 21b forms the channel of dummy transistor TD2.
  • nanosheet 23a forms the channel of program transistor TP
  • nanosheet 23b forms the channel portion of switch transistor TS.
  • nanosheet 21d forms the channel of dummy transistor TD1
  • nanosheet 21c forms the channel of dummy transistor TD2.
  • nanosheet 23d forms the channel of program transistor TP
  • nanosheet 23c forms the channel of switch transistor TS.
  • Gate wiring 31, 32, 33, and 34 extend in parallel in the X direction and in the Z direction from bottom to top.
  • Gate wiring 31 surrounds the outer peripheries of nanosheets 21a and 23a in the X and Z directions via a gate insulating film (not shown).
  • Gate wiring 32 surrounds the outer peripheries of nanosheets 21b and 23b in the X and Z directions via a gate insulating film (not shown).
  • Gate wiring 33 surrounds the outer peripheries of nanosheets 21c and 23c in the X and Z directions via a gate insulating film (not shown).
  • Gate wiring 34 surrounds the outer peripheries of nanosheets 21d and 23d in the X and Z directions via a gate insulating film (not shown).
  • Gate wiring 31, 32, 33, and 34 correspond to word lines WLP0, WLR0, WLR1, and WLP1, respectively.
  • Local wiring 41a and 41e are connected to active region 2N1 via vias.
  • Local wiring 42c is connected to bit line 61 via a via.
  • Figure 6 shows the layout structure of the lower part when each memory cell has the circuit configuration of Figure 2(b).
  • the layout structure of the upper part is the same as Figure 4.
  • local wiring 41b and 41d are connected to active region 2N1 through vias.
  • the rest of the configuration is the same as Figure 3.
  • a P-type nanosheet FET is formed at the bottom, and an N-type nanosheet FET is formed at the top. Only the upper N-type nanosheet FET is used as the transistors TP and TS of the OTP memory cell. The lower P-type nanosheet FET becomes dummy transistors TD1 and TD2.
  • Figure 7 shows an example of the layout structure of an inverter cell using CFETs.
  • the lower transistor shown in Figure 7(a) is P-type, and the upper transistor shown in Figure 7(b) is N-type.
  • An inverter cell is an example of a logic cell.
  • power supply wiring 611 extending in the X direction is formed in the BM0 wiring layer. Power supply wiring 611 supplies VDD. Power supply wiring 612 extending in the X direction is formed in the M1 wiring layer. Power supply wiring 612 supplies VSS.
  • An active region 6P1 that forms the channel, source, and drain of the P-type nanosheet FET is formed at the bottom.
  • the active region 6P1 includes a nanosheet 621 that becomes the channel of the P-type nanosheet FET, and portions 622 and 623 that become the nodes of the P-type nanosheet FET.
  • An active region 6N1 that forms the channel, source, and drain of the N-type nanosheet FET is formed at the top.
  • the active region 6N1 includes a nanosheet 624 that becomes the channel of the N-type nanosheet FET, and portions 625 and 626 that become the nodes of the N-type nanosheet FET.
  • the active regions 6P1 and 6N1 overlap with the power supply wiring 611 and 612 in a planar view.
  • the gate wiring 631 extends in the Y direction and also in the Z direction from bottom to top.
  • the gate wiring 631 surrounds the outer peripheries of the nanosheets 621 and 624 in the Y and Z directions via a gate insulating film (not shown).
  • Local wiring 651a and 651b extend in the Y direction and are connected to portions 622 and 623 of active region 6P1, respectively.
  • Local wiring 652a and 652b extend in the Y direction and are connected to portions 625 and 626 of active region 6N1, respectively.
  • Portion 622 of active region 6P1 is connected to power supply wiring 611 via a via.
  • Portion 625 of active region 6N1 is connected to power supply wiring 612 via a via and local wiring 652a.
  • Local wiring 651b and local wiring 652b are connected via a via.
  • the M1 wiring 661 which serves as the input to the inverter, is connected to the gate wiring 631.
  • the M1 wiring 662 which serves as the output of the inverter, is connected to the local wiring 652b via a via.
  • the conductivity types of the upper and lower transistors are the same in the OTP memory cell and the logic cell. This eliminates the need to use different manufacturing methods for the OTP area and the logic cell area, thereby minimizing increases in manufacturing costs.
  • FIG. 8(a) shows the OTP memory of Fig. 2(a) converted into a mask ROM
  • Fig. 8(b) is a circuit diagram of the OTP memory of Fig. 2(b) converted into a mask ROM.
  • the stored value is determined by whether or not the point where the nodes of the transistor TP and the dummy transistor TD1 are connected to each other is connected to the power supply VDD (point "D" in Fig. 8).
  • the presence or absence of the connection is realized, for example, by the presence or absence of a contact.
  • Data reading from the mask ROM cell shown in Figure 8 is performed as follows.
  • the bit line BL is precharged to a low level, and in this state, the word lines WLP and WLR are both set to a high level.
  • the bit line BL changes to a high level.
  • the bit line BL remains at a low level.
  • the state of the mask ROM cell i.e., the value "0" or "1" is read out depending on the potential difference on the bit line BL.
  • Figure 9 is a plan view showing an example of the layout structure of a mask ROM cell converted from an OTP memory cell, showing the configuration of the lower part.
  • Figure 9 corresponds to the circuit configuration of Figure 8(a).
  • the configuration of the upper part is the same as Figure 4.
  • the configuration other than the contacts that determine the memory value is the same as Figure 3. Note that in each figure showing a mask ROM, the contacts that determine the memory value are marked with the letter "D.”
  • the presence or absence of contacts 51 and 52 determines the storage value of the mask ROM cell.
  • contact 51 When contact 51 is formed, it connects portion 22a of active region 2P1 to power supply wiring 11.
  • Portion 22a serves as the node for lower dummy transistor TD1, and is connected to portion 24a of active region 2N1 via local wiring 41a and a via.
  • Portion 24a serves as the source of upper transistor TP. In other words, the presence or absence of contact 51 determines whether the source of upper transistor TP is connected to VDD.
  • contact 52 When contact 52 is formed, it connects portion 22e of active region 2P1 to power supply wiring 11.
  • Portion 22e is the node of the lower dummy transistor TD1, and is connected to portion 24e of active region 2N1 via local wiring 41e and a via.
  • Portion 24e is the source of the upper transistor TP. In other words, the presence or absence of contact 52 determines whether the source of the upper transistor TP is connected to VDD.
  • Figure 10 is a plan view showing an example of the layout structure of a mask ROM cell converted from an OTP memory cell, showing the configuration of the lower part.
  • Figure 10 corresponds to the circuit configuration of Figure 8(b).
  • the configuration of the upper part is the same as Figure 4.
  • the configuration other than the contacts that determine the memory value is the same as Figure 3.
  • the presence or absence of contacts 53 and 54 determines the storage value of the mask ROM cell.
  • contact 53 When contact 53 is formed, it connects portion 22b of active region 2P1 to power supply wiring 11.
  • Portion 22b is the node of the lower dummy transistor TD1, and is connected to portion 24b of active region 2N1 via local wiring 41b and a via.
  • Portion 24b is the drain of the upper transistor TP. In other words, the presence or absence of contact 53 determines whether the drain of the upper transistor TP is connected to VDD.
  • contact 54 connects portion 22d of active region 2P1 to power supply wiring 11.
  • Portion 22d is the node of the lower dummy transistor TD1, and is connected to portion 24d of active region 2N1 via local wiring 41d and a via.
  • Portion 24d is the drain of upper transistor TP. In other words, the presence or absence of contact 54 determines whether the drain of upper transistor TP is connected to VDD.
  • the power supply wiring 11 overlaps the active regions 2N1 and 2P1 in a planar view. This allows the wiring width of the power supply wiring to be increased. This reduces the wiring resistance of the power supply wiring, suppressing power supply voltage drops and improving the operating speed of the mask ROM.
  • the wiring in the back wiring layer is formed after the wiring in the surface wiring layer is formed. Therefore, in this embodiment, contacts 51, 52, 53, and 54 for setting the memory value of the memory cell can be formed in a later process. This shortens the manufacturing time required to change the memory value of the memory cell.
  • the method for manufacturing a semiconductor memory device involves, for example, forming word lines, bit lines, and multiple nanosheet FETs on a semiconductor substrate, and after this process, forming contacts on the back side of the multiple nanosheet FETs to connect the sources of the nanosheet FETs to power wiring in accordance with the data to be stored. Then, power wiring is formed in the wiring layer on the back side.
  • power supply wiring 11, 12, 13, and 14 that supply VDD are provided to facilitate conversion to a mask ROM cell.
  • the power supply wiring that supplies VDD may be omitted.
  • power supply wiring 11, 12, 13, and 14 are formed for each bit string, but, for example, power supply wiring may be formed integrally for multiple bit strings.
  • the storage value is determined by the presence or absence of contact between the lower active area and the power supply wiring in the BM0 wiring layer.
  • the lower active area and the power supply wiring in the BM0 wiring layer may be connected in advance, and the storage value may be determined by the presence or absence of connection between the nodes of the upper and lower transistors.
  • Second Embodiment 11A and 11B are circuit diagrams of memory cells in a semiconductor memory device according to a second embodiment, where (a) is an OTP memory and (b) is a mask ROM converted from an OTP memory.
  • the configuration of the memory cell array in this embodiment is the same as that of the memory cell array according to the first embodiment shown in FIG.
  • the program element and switch element are each composed of two transistors. That is, the program element includes N-type transistors TP1 and TP2 connected in parallel, and the switch element includes N-type transistors TS1 and TS2 connected in parallel.
  • the gates of transistors TP1 and TP2 are connected to the first word line WLP, and the gates of transistors TS1 and TS2 are connected to the second word line WLR.
  • the program element having two transistors TP1 and TP2 offers the following advantages. Even when writing to one of the transistors, i.e., when the gate oxide film is not sufficiently destroyed, the potential of the bit line BL can be changed by the other transistor, allowing the stored data to be read correctly. Furthermore, since the driving capability of the transistors is greater than in the first embodiment, read operations can be performed at high speed.
  • the OTP memory cell includes P-type dummy transistors TD11 and TD12 connected in series, and P-type dummy transistors TD21 and TD22 connected in series.
  • the gates of the dummy transistors TD11 and TD21 are connected to the first word line WLP.
  • the gates of the dummy transistors TD12 and TD22 are connected to the second word line WLR.
  • the transistor TP1 and the dummy transistor TD11 are connected at the node opposite the bit line BL, and the transistor TP2 and the dummy transistor TD21 are connected at the node opposite the bit line BL.
  • FIGS. 12 and 13 are plan views showing an example of the layout structure of an OTP memory cell according to the second embodiment, with FIG. 12 showing the bottom and FIG. 13 showing the top.
  • the layout structure in Figures 12 and 13 is basically the same as that in Figures 3 and 4. However, two memory cells lined up in the Y direction in Figures 3 and 4 are combined into a single memory cell. For example, memory cells MC1 and MC5 in Figures 3 and 4 are combined into a single memory cell MC21 in Figures 12 and 13. Furthermore, in Figures 12 and 13, word lines WLP0 and WLP1 in Figures 3 and 4 are combined into word line WLP0 to which a common signal is supplied, and word lines WLR0 and WLR1 in Figures 3 and 4 are combined into word line WLR0 to which a common signal is supplied.
  • Each memory cell has the circuit configuration shown in Figure 11(a).
  • the lower P-type nanosheets become dummy transistors TD11, TD12, TD21, and TD22, and the upper N-type nanosheets become program transistors TP1 and TP2 and switch transistors TS1 and TS2.
  • power supply wiring 111, 112, 113, and 114 extending in the Y direction are formed in the BM0 wiring layer.
  • Power supply wiring 111, 112, 113, and 114 supply VDD.
  • an active region 2P2 is formed, which constitutes the channel, source, and drain of the P-type nanosheet FET.
  • the active region 2P2 overlaps with the power supply wiring 111 in a planar view.
  • the active region 2P2 includes nanosheets 121a, 121b, 121c, and 121d, which form the channel of the P-type nanosheet FET, and portions 122a, 122b, 122c, 122d, and 122e, which form the source or drain of the P-type nanosheet FET.
  • Local wirings 141a, 141b, 141c, 141d, and 141e are formed extending in the X direction. Local wirings 141a, 141b, 141c, 141d, and 141e are in contact with portions 122a, 122b, 122c, 122d, and 122e in active region 2P2, respectively.
  • bit lines 161, 162, 163, and 164 extending in parallel in the Y direction are formed in the M1 wiring layer.
  • Bit lines 161, 162, 163, and 164 correspond to bit lines BL0, BL1, BL2, and BL3, respectively.
  • Bit lines 161, 162, 163, and 164 overlap power supply lines 111, 112, 113, and 114, respectively, in a plan view.
  • an active region 2N2 is formed, which constitutes the channel, source, and drain of the N-type nanosheet FET.
  • the active region 2N2 overlaps with the bit line 161 in a planar view.
  • the active region 2N2 includes nanosheets 123a, 123b, 123c, and 123d, which form the channel of the N-type nanosheet FET, and portions 124a, 124b, 124c, 124d, and 124e, which form the source or drain of the N-type nanosheet FET.
  • Local wirings 142a, 142b, 142c, 142d, and 142e are formed extending in the X direction. Local wirings 142a, 142b, 142c, 142d, and 142e are in contact with portions 124a, 124b, 124c, 124d, and 124e in active region 2N2, respectively.
  • nanosheet 121a forms the channel of dummy transistor TD11
  • nanosheet 121b forms the channel of dummy transistor TD12
  • nanosheet 121c forms the channel of dummy transistor TD22
  • nanosheet 121d forms the channel of dummy transistor TD21.
  • nanosheet 123a forms the channel of program transistor TP1
  • nanosheet 123b forms the channel of switch transistor TS1
  • nanosheet 123c forms the channel of switch transistor TS2
  • nanosheet 123d forms the channel of program transistor TP2.
  • Gate wiring 134 surrounds the outer peripheries of nanosheets 121d and 123d in the X and Z directions via a gate insulating film (not shown). Gate wiring 131, 132, 133, and 134 correspond to word lines WLP0, WLR0, WLR0, and WLP0, respectively.
  • (Repurposed into mask ROM) 14 is a plan view showing an example of the layout structure of a mask ROM cell converted from an OTP memory cell, showing the configuration of the lower part.
  • the configuration of the upper part is the same as that of FIG. 13.
  • the configuration other than the contacts that define the storage value is the same as that of FIG. 12.
  • the configuration of each memory cell corresponds to the circuit configuration of FIG. 11(b).
  • the presence or absence of contacts 151 and 152 determines the storage value of the mask ROM cell.
  • contact 151 connects portion 122a of active region 2P2 to power supply wiring 111.
  • Portion 122a is the node of the lower dummy transistor TD11, and is connected to portion 124a of active region 2N2 via local wiring 141a and a via.
  • Portion 124a is the source of the upper transistor TP1. In other words, the presence or absence of contact 151 determines whether the source of the upper transistor TP1 is connected to VDD.
  • contact 152 connects portion 122e of active region 2P2 to power supply wiring 111.
  • Portion 122e is the node of the lower dummy transistor TD21, and is connected to portion 124e of active region 2N2 via local wiring 141e and a via.
  • Portion 124e is the source of upper transistor TP2. In other words, the presence or absence of contact 152 determines whether the source of upper transistor TP2 is connected to VDD.
  • transistor TP1 and dummy transistor TD11 may be connected at their nodes on the bit line BL side, and transistor TP2 and dummy transistor TD21 may be connected at their nodes on the bit line BL side.
  • the layout structure of this configuration can be achieved by changing the contact positions in FIG. 12 to the positions of local wirings 141b and 141d, similar to FIG. 6.
  • the conductivity types of the upper and lower transistors in the OTP memory cell and the logic cell are the same. This eliminates the need to use different manufacturing methods for the OTP area and the logic cell area, thereby minimizing increases in manufacturing costs.
  • the power supply wiring 111 overlaps with the active regions 2N2 and 2P2 in a planar view, allowing for a larger wiring width. This reduces wiring resistance, so when the OTP memory is converted into a mask ROM, power supply voltage drops are suppressed, enabling improved operating speeds.
  • the wiring in the back wiring layer is formed after the wiring in the surface wiring layer is formed. Therefore, in this embodiment, the contacts 151, 152 for setting the memory value of the memory cell can be formed in a later process. This shortens the manufacturing time required to change the memory value of the memory cell.
  • power supply wiring 111, 112, 113, and 114 that supplies VDD are provided to facilitate conversion to a mask ROM cell.
  • the power supply wiring that supplies VDD may be omitted.
  • power supply wiring 111, 112, 113, and 114 are formed for each bit string, but for example, power supply wiring may be formed integrally for multiple bit strings.
  • FIG. 15A and 15B are circuit diagrams of memory cells in a semiconductor memory device according to the third embodiment, where (a) is an OTP memory and (b) is a mask ROM converted from an OTP memory.
  • the configuration of the memory cell array in this embodiment is the same as that of the memory cell array according to the first embodiment shown in FIG.
  • the switch element and program element are each composed of two transistors. That is, the switch element includes N-type transistors TP1 and TP2 connected in parallel, and the program element includes N-type transistors TS1 and TS2 connected in parallel.
  • the gates of transistors TP1 and TP2 are connected to the first word line WLP, and the gates of transistors TS1 and TS2 are connected to the second word line WLR.
  • the memory cell does not include a dummy transistor.
  • FIGS. 16 and 17 are plan views showing an example of the layout structure of an OTP memory cell according to the third embodiment, with FIG. 16 showing the bottom and FIG. 17 showing the top.
  • the layout structures of FIGS. 16 and 17 are similar to those of FIGS. 3 and 4. However, an N-type nanosheet FET is formed in both the bottom and top.
  • power supply wiring 211, 212, 213, and 214 extending in parallel in the Y direction are formed in the BM0 wiring layer.
  • Power supply wiring 211, 212, 213, and 214 supply VDD.
  • an active region 2N3 is formed, which constitutes the channel, source, and drain of the N-type nanosheet FET.
  • the active region 2N3 overlaps with the power supply wiring 211 in a planar view.
  • the active region 2N3 includes nanosheets 221a, 221b, 221c, and 221d, which form the channel of the N-type nanosheet FET, and portions 222a, 222b, 222c, 222d, and 222e, which form the source or drain of the N-type nanosheet FET.
  • Local wirings 241a, 241b, 241c, 241d, and 241e are formed extending in the X direction. Local wirings 241a, 241b, 241c, 241d, and 241e are in contact with portions 222a, 222b, 222c, 222d, and 222e in active region 2N3, respectively.
  • bit lines 261, 262, 263, and 264 extending in parallel in the Y direction are formed in the M1 wiring layer.
  • Bit lines 261, 262, 263, and 264 correspond to bit lines BL0, BL1, BL2, and BL3, respectively.
  • Bit lines 261, 262, 263, and 264 overlap power supply lines 211, 212, 213, and 214, respectively, in a plan view.
  • an active region 2N4 is formed, which constitutes the channel, source, and drain of the N-type nanosheet FET.
  • the active region 2N4 overlaps with the bit line 261 in a planar view.
  • the active region 2N4 includes nanosheets 223a, 223b, 223c, and 223d, which form the channel of the N-type nanosheet FET, and portions 224a, 224b, 224c, 224d, and 224e, which form the source or drain of the N-type nanosheet FET.
  • Local wirings 242a, 242b, 242c, 242d, and 242e are formed extending in the X direction. Local wirings 242a, 242b, 242c, 242d, and 242e are in contact with portions 224a, 224b, 224c, 224d, and 224e, respectively, in active region 2N4.
  • nanosheet 221a forms the channel of program transistor TP1
  • nanosheet 221b forms the channel of switch transistor TS1.
  • nanosheet 223a forms the channel of program transistor TP2
  • nanosheet 223b forms the channel of switch transistor TS2.
  • nanosheet 221d forms the channel of program transistor TP1
  • nanosheet 221c forms the channel of switch transistor TS1.
  • nanosheet 223d forms the channel of program transistor TP2
  • nanosheet 223c forms the channel of switch transistor TS2.
  • Gate wiring 231, 232, 233, and 234 extend in parallel in the X direction and in the Z direction from bottom to top.
  • Gate wiring 231 surrounds the outer peripheries of nanosheets 221a and 223a in the X and Z directions via a gate insulating film (not shown).
  • Gate wiring 232 surrounds the outer peripheries of nanosheets 221b and 223b in the X and Z directions via a gate insulating film (not shown).
  • Gate wiring 233 surrounds the outer peripheries of nanosheets 221c and 223c in the X and Z directions via a gate insulating film (not shown).
  • Gate wiring 234 surrounds the outer peripheries of nanosheets 221d and 223d in the X and Z directions via a gate insulating film (not shown). Gate wiring 231, 232, 233, and 234 correspond to word lines WLP0, WLR0, WLR1, and WLP1, respectively.
  • Local wiring 241a, 241b, 241c, 241d, and 241e are connected to active region 2N4 via vias.
  • Local wiring 242c is connected to bit line 261 via a via.
  • FIG. 18 is a plan view showing an example of the layout structure of a mask ROM cell converted from an OTP memory cell, showing the configuration of the lower part.
  • FIG. 18 corresponds to the circuit configuration of FIG. 15(b).
  • the configuration of the upper part is the same as that of FIG. 17.
  • the configuration other than the contact that defines the storage value is the same as that of FIG. 16.
  • the presence or absence of contacts 251 and 252 determines the storage value of the mask ROM cell.
  • contact 251 connects portion 222a of active region 2N3 to power supply wiring 211.
  • Portion 222a is the source of the lower program transistor TP1, and is connected to portion 224a of active region 2N4 via local wiring 241a and a via.
  • Portion 224a is the source of the upper program transistor TP2. In other words, the presence or absence of contact 251 determines whether the sources of program transistors TP1 and TP2 are connected to VDD.
  • contact 252 connects portion 222e of active region 2N3 to power supply wiring 211.
  • Portion 222e is the portion that serves as the source of the lower program transistor TP1, and is connected to portion 224e of active region 2N4 via local wiring 241e and a via.
  • Portion 224e is the portion that serves as the source of the upper program transistor TP2. In other words, the presence or absence of contact 252 determines whether the sources of program transistors TP1 and TP2 are connected to VDD.
  • the power supply wiring 211 overlaps with the active regions 2N3 and 2N4 in a planar view. This allows the wiring width of the power supply wiring to be increased. This reduces the wiring resistance of the power supply wiring, suppressing power supply voltage drops and improving the operating speed of the mask ROM.
  • the wiring in the back wiring layer is formed after the wiring in the surface wiring layer is formed. Therefore, in this embodiment, the contacts 251, 252 for setting the memory value of the memory cell can be formed in a later process. This shortens the manufacturing time required to change the memory value of the memory cell.
  • power supply wiring 211, 212, 213, and 214 that supply VDD are provided to facilitate conversion to mask ROM.
  • the power supply wiring that supplies VDD may be omitted.
  • the power supply wiring 211, 212, 213, and 214 are formed for each bit string, but for example, the power supply wiring may be formed integrally for multiple bit strings.
  • contacts for defining the storage value of the mask ROM cell may be provided in portions 222b and 222d of the active region 2N3, as in FIG. 10.
  • Modification 19 and 20 are plan views showing the layout structure of an OTP memory according to a modified example of the third embodiment, with FIG. 19 showing the bottom and FIG. 20 showing the top.
  • This modified example corresponds to the third embodiment in which the wiring layers of the bit lines and VDD power supply wiring are swapped. That is, in this modified example, the bit lines are arranged in the BM0 wiring layer, and the VDD power supply wiring is arranged in the M1 wiring layer. N-type nanosheet FETs are formed in both the bottom and top. Note that detailed descriptions of the configurations common to FIGS. 16 and 17 may be omitted here.
  • bit lines 215, 216, 217, and 218 extending in parallel in the Y direction are formed in the BM0 wiring layer.
  • Bit lines 215, 216, 217, and 218 correspond to bit lines BL0, BL1, BL2, and BL3, respectively.
  • power supply wiring 265, 266, 267, and 268 are formed in the M1 wiring layer, extending in parallel in the Y direction.
  • the power supply wiring 265, 266, 267, and 268 supply VDD.
  • the power supply wiring 265, 266, 267, and 268 overlap with the bit lines 215, 216, 217, and 218, respectively, in a plan view.
  • Active region 2N3 overlaps bit line 215 and power supply wiring 265 in a planar view. Portion 222c of active region 2N3 is connected to bit line 215 via a via.
  • Fig. 21 is a plan view showing an example of the layout structure of a mask ROM converted from an OTP memory, showing the upper configuration.
  • Fig. 21 corresponds to the circuit configuration of Fig. 15(b).
  • the lower configuration is the same as Fig. 19.
  • the configuration other than the contacts that define the storage value is the same as Fig. 20.
  • the presence or absence of contacts 253 and 254 determines the storage value of the mask ROM cell.
  • contact 253 When contact 253 is formed, it connects local wiring 242a, which is connected to portion 224a of active region 2N4, with power supply wiring 265.
  • Portion 224a is the source of upper program transistor TP2, and is connected to portion 222a of active region 2N3 via local wiring 241a and a via.
  • Portion 222a is the source of lower program transistor TP1. In other words, the presence or absence of contact 253 determines whether the sources of program transistors TP1 and TP2 are connected to VDD.
  • contact 254 connects local wiring 242e, which is connected to portion 224e of active region 2N4, with power supply wiring 265.
  • Portion 224e is the portion that serves as the source of upper program transistor TP2, and is connected to portion 222e of active region 2N3 via local wiring 241e and a via.
  • Portion 222e is the portion that serves as the source of lower program transistor TP1. In other words, the presence or absence of contact 254 determines whether the sources of program transistors TP1 and TP2 are connected to VDD.
  • the power supply wiring 265 overlaps with the active regions 2N3 and 2N4 in a planar view. This allows the wiring width of the power supply wiring to be increased. This reduces the wiring resistance of the power supply wiring, suppressing power supply voltage drops and improving the operating speed of the mask ROM.
  • power supply wiring 265, 266, 267, and 268 that supply VDD are provided to facilitate conversion to a mask ROM cell.
  • the power supply wiring that supplies VDD may be omitted.
  • power supply wiring 265, 266, 267, and 268 are formed for each bit string, but for example, power supply wiring may be formed integrally for multiple bit strings.
  • contacts for defining the storage value of the mask ROM cell may be provided on local wirings 242b and 242d connected to portions 224b and 224d of active region 2N4.
  • the number and cross-sectional shape of the nanosheets in the nanosheet FET are not limited to those shown here. That is, some or all of the nanosheets may have a single sheet structure, or two or more sheets. Furthermore, the cross-sectional shape of the nanosheet may be rectangular, square, circular, elliptical, or the like.
  • the transistor is a nanosheet FET, but this is not limited to this.
  • This disclosure can suppress increases in manufacturing costs and decreases in operating speed for OTP memories using CFETs, making it useful, for example, for reducing the cost and improving the performance of semiconductor chips.

Landscapes

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Abstract

ＣＦＥＴ（Complementary FET）を用いた不揮発性のメモリセルは、ゲートが第１ワード線（ＷＬＰ）に接続されたプログラムトランジスタ（ＴＰ）と、プログラムトランジスタ（ＴＰ）とビット線（ＢＬ）との間に設けられ、ゲートが第２ワード線（ＷＬＲ）に接続されたスイッチトランジスタ（ＴＳ）を備える。メモリセルはさらに、プログラムトランジスタ（ＴＰ）およびスイッチトランジスタ（ＴＳ）の下に設けられ、プログラムトランジスタ（ＴＰ）およびスイッチトランジスタ（ＴＳ）と導電型が異なるダミートランジスタ（ＴＤ１，ＴＤ２）を備える。プログラムトランジスタ（ＴＰ）とダミートランジスタ（ＴＤ１）は、ソースまたはドレインのいずれか一方が互いに接続されている。

Description

半導体記憶装置
　本開示は、ＣＦＥＴ（Complementary FET）デバイスを用いた半導体記憶装置に関し、特に、ＣＦＥＴを用いた不揮発性のメモリセルのレイアウト構造に関する。
　不揮発性のメモリセルを備えた半導体記憶装置は、多くのアプリケーションにおいて用いられている。不揮発性のメモリセルの１つに、ＯＴＰ（One Time Programmable）メモリセルがある。これは、絶縁膜の破壊などによって「１」「０」の状態をメモリに記憶させ、読み出すことを特徴としている。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。
　特許文献１では、CFETを用いたＯＴＰメモリのレイアウト構造が開示されている。
国際公開第２０２０／２６２２４８号
　特許文献１では、ビット線と電源配線を埋込配線層と上層の配線層に分けて設けることによって、上層の配線層に設ける配線の配線幅を大きくしている。ところが、埋込配線層の配線は、トランジスタ（ナノシート）と重畳して設けることができないため、その配線幅を大きくすることができず、このため、配線抵抗が大きくなる。したがって、埋込配線層の配線がビット線である場合は動作速度が低下する。また、埋込配線層の配線が電源配線である場合は、ＯＴＰメモリをマスクＲＯＭとして転用した際の電源電圧降下が大きくなるため、動作速度が低下する。
　また、特許文献１では、ＯＴＰメモリを構成するＣＦＥＴは、上下のトランジスタの導電型が同一（Ｎ型）である。一方、論理セルを構成するＣＦＥＴは、上下のトランジスタの導電型は異なっている。このため、半導体記憶装置について、ＯＴＰメモリの領域と論理セルの領域とでは、異なった製造方法を採る必要があり、これにより、製造コストが上昇するという課題があった。
　本開示は、ＣＦＥＴを用いたＯＴＰメモリについて、製造コストの上昇や動作速度の低下を抑制できるレイアウト構造を提供することを目的とする。
　本開示の第１態様では、不揮発性のメモリセルを備えた半導体記憶装置は、第１方向に延びる第１および第２ワード線と、前記第１方向と垂直をなす第２方向に延びるビット線とを備え、前記メモリセルは、ゲートが前記第１ワード線に接続されており、第１導電型の第１プログラムトランジスタと、前記第１プログラムトランジスタと前記ビット線との間に設けられ、ゲートが前記第２ワード線に接続されており、前記第１導電型の第１スイッチトランジスタと、前記第１プログラムトランジスタの下に設けられており、前記第１プログラムトランジスタと平面視で重なっており、第２導電型の第１ダミートランジスタと、前記第１スイッチトランジスタの下に設けられており、前記第１スイッチトランジスタと平面視で重なっており、前記第２導電型の第２ダミートランジスタとを備え、前記第１プログラムトランジスタと前記第１ダミートランジスタは、ソースまたはドレインのいずれか一方が互いに接続されている。
　この態様によると、半導体記憶装置において、不揮発性のメモリセルは、ゲートが第１ワード線に接続されたプログラムトランジスタと、プログラムトランジスタとビット線との間に設けられ、ゲートが第２ワード線に接続されたスイッチトランジスタを備える。すなわち、メモリセルはＯＴＰメモリセルである。メモリセルはさらに、プログラムトランジスタおよびスイッチトランジスタの下に設けられ、プログラムトランジスタおよびスイッチトランジスタと導電型が異なるダミートランジスタを備える。プログラムトランジスタとダミートランジスタは、ソースまたはドレインのいずれか一方が互いに接続されている。すなわち、メモリセルは、ＣＦＥＴを用いて構成され、上部のプログラムトランジスタおよびスイッチトランジスタと、下部のダミートランジスタとは導電型が異なっている。したがって、半導体記憶装置について、ＯＴＰメモリの領域と論理セルの領域とで同じ製造方法を採ることができるので、製造コストの上昇を抑えることができる。
　本開示の第２態様では、不揮発性のメモリセルを備えた半導体記憶装置は、第１方向に延びる第１および第２ワード線と、前記第１方向と垂直をなす第２方向に延びるビット線と、前記第２方向に延びる電源配線とを備え、前記メモリセルは、並列に接続され、ゲートが前記第１ワード線に接続された、第１導電型の第１および第２プログラムトランジスタと、前記第１および第２プログラムトランジスタと前記ビット線との間に設けられ、並列に接続され、ゲートが前記第２ワード線に接続された、前記第１導電型の第１および第２スイッチトランジスタとを備え、前記第２プログラムトランジスタは、前記第１プログラムトランジスタの下に設けられており、前記第１プログラムトランジスタと平面視で重なっており、前記第２スイッチトランジスタは、前記第１スイッチトランジスタの下に設けられており、前記第１スイッチトランジスタと平面視で重なっており、前記ビット線および前記電源配線のいずれかは、前記第１および第２プログラムトランジスタ、並びに、前記第１および第２スイッチトランジスタの背面側にある第１配線層に形成されており、かつ、前記第１および第２プログラムトランジスタ、並びに、前記第１および第２スイッチトランジスタと、平面視で重なっている。
　この態様によると、半導体記憶装置において、不揮発性のメモリセルは、並列に接続され、ゲートが第１ワード線に接続された第１および第２プログラムトランジスタと、第１および第２プログラムトランジスタとビット線との間に設けられ、並列に接続され、ゲートが第２ワード線に接続された第１および第２スイッチトランジスタとを備える。すなわち、メモリセルはＯＴＰメモリセルである。そして、第２プログラムトランジスタは、第１プログラムトランジスタの下に設けられており、第２スイッチトランジスタは、第１スイッチトランジスタの下に設けられている。すなわち、メモリセルは、ＣＦＥＴを用いて構成される。そして、ビット線および電源配線のいずれかは、第１および第２プログラムトランジスタ、並びに、第１および第２スイッチトランジスタの背面側にある配線層に形成されており、第１および第２プログラムトランジスタ、並びに、第１および第２スイッチトランジスタと、平面視で重なっている。これにより、ビット線または電源配線は、その配線幅を大きくすることができるので、配線抵抗が小さくなる。したがって、背面配線層の配線がビット線である場合は、動作速度が向上する。また、背面配線層の配線が電源配線である場合は、ＯＴＰメモリをマスクＲＯＭとして転用した際の電源電圧降下が抑制されるので、動作速度が向上する。
　本開示によると、ＣＦＥＴを用いたＯＴＰメモリについて、製造コストの上昇や動作速度の低下を抑制できるレイアウト構造を提供することができる。
実施形態に係る半導体記憶装置におけるメモリセルアレイの構成図 （ａ），（ｂ）はＯＴＰメモリセルの回路図 第１実施形態に係るメモリセルの下部のレイアウト構造の例を示す平面図 第１実施形態に係るメモリセルの上部のレイアウト構造の例を示す平面図 図３および図４のレイアウト構造の断面図 第１実施形態に係るメモリセルの下部のレイアウト構造の他の例を示す平面図 （ａ），（ｂ）はＣＦＥＴを用いたインバータセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）はＯＴＰメモリセルから転用されたマスクＲＯＭセルの回路図 マスクＲＯＭセルの下部のレイアウト構造の例を示す平面図 マスクＲＯＭセルの下部のレイアウト構造の他の例を示す平面図 第２実施形態に係る半導体記憶装置におけるメモリセルの回路図であり、（ａ）はＯＴＰメモリ、（ｂ）はＯＴＰメモリから転用されたマスクＲＯＭ 第２実施形態に係るメモリセルの下部のレイアウト構造の例を示す平面図 第２実施形態に係るメモリセルの上部のレイアウト構造の例を示す平面図 マスクＲＯＭセルの下部のレイアウト構造の例を示す平面図 第３実施形態に係る半導体記憶装置におけるメモリセルの回路図であり、（ａ）はＯＴＰメモリ、（ｂ）はＯＴＰメモリから転用されたマスクＲＯＭ 第３実施形態に係るメモリセルの下部のレイアウト構造の例を示す平面図 第３実施形態に係るメモリセルの上部のレイアウト構造の例を示す平面図 マスクＲＯＭセルの下部のレイアウト構造の例を示す平面図 第３実施形態に係るメモリセルの下部のレイアウト構造の例を示す平面図 第３実施形態に係るメモリセルの上部のレイアウト構造の例を示す平面図 マスクＲＯＭセルの下部のレイアウト構造の例を示す平面図
　以下、実施の形態について、図面を参照して説明する。
　本明細書では、「ＶＤＤ」「ＶＳＳ」は電源電圧または電源自体を示す。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　また、本明細書では、トランジスタのソース領域およびドレイン領域のことを、適宜、トランジスタの「ノード」と称する。例えば、トランジスタの一方のノードとは、トランジスタのソースまたはドレインのことを指し、トランジスタの両方のノードとは、トランジスタのソースおよびドレインのことを指す。
　（第１実施形態）
　図１および図２は第１実施形態に係る、不揮発性のメモリセルを備えた半導体記憶装置の構成例を示す図であり、図１はメモリセルアレイの構成図、図２（ａ），（ｂ）はメモリセルの回路図である。図１に示すように、各メモリセル１（ＭＣ１～ＭＣ８）はそれぞれ、対応する第１ワード線ＷＬＰ（適宜、ＷＬＰｉ（ｉは整数）と表記している）、第２ワード線ＷＬＲ（適宜、ＷＬＲｉ（ｉは整数）と表記している）、およびビット線ＢＬ（適宜、ＢＬｉ（ｉは整数）と表記している）と接続されている。なお、半導体記憶装置は、メモリセルアレイ以外にも、書き込み回路、読み出し回路等の周辺回路を備えているが、ここでは図示を省略している。また、図１では、図示の簡略化のために、メモリセルアレイは（４×２）個のメモリセル１からなるものとしているが、メモリセル１の個数は、Ｘ方向（本実施形態では第１および第２ワード線ＷＬＰ，ＷＬＲが延びる方向）およびＹ方向（本実施形態ではビット線ＢＬが延びる方向）において、これに限られるものではない。
　本実施形態において、メモリセル１は、ゲート酸化膜破壊型のＯＴＰ（One Time Programmable）メモリセルである。図２（ａ），（ｂ）の回路図は、基本的な構成は共通だが、後述するように、マスクＲＯＭへの転用のパターンが異なっている。
　図２（ａ），（ｂ）に示すように、メモリセル１は、直列接続されたＮ導電型（適宜、「Ｎ型」と略す）トランジスタＴＰ，ＴＳを備える。トランジスタＴＰは、プログラム素子であり、ゲートが第１ワード線ＷＬＰに接続されている。プログラム素子は、ゲート酸化膜の破壊／非破壊状態によって「１」／「０」の値を記憶する。トランジスタＴＳは、スイッチ素子であり、ゲートが第２ワード線ＷＬＲに接続されている。スイッチ素子は、ビット線ＢＬからプログラム素子へのアクセスを制御する。ここでは、スイッチ素子およびプログラム素子は、例えば、半導体集積回路の内部回路におけるいわゆるコアトランジスタと同程度のゲート酸化膜厚を有するトランジスタによって構成されている。
　加えて、メモリセル１は、直列接続されたＰ導電型（適宜、「Ｐ型」と略す）のダミートランジスタＴＤ１，ＴＤ２を備える。ダミートランジスタＴＤ１は、ゲートが第１ワード線ＷＬＰに接続されている。ダミートランジスタＴＤ２は、ゲートが第２ワード線ＷＬＲに接続されている。そして、図２（ａ）では、トランジスタＴＰとダミートランジスタＴＤ１は、ビット線ＢＬと反対側のノード同士が接続されている。図２（ｂ）では、トランジスタＴＰとダミートランジスタＴＤ１は、ビット線ＢＬの側のノード同士が接続されている。
　ここで、ダミートランジスタとは、メモリセルの動作に寄与しないトランジスタのことをいう。
　メモリセル１の書き込み動作は次のように行われる。所望の第１ワード線ＷＬＰに書き込み電圧となる高電圧ＶＰＰを印加する。高電圧ＶＰＰは、プログラム素子のゲート酸化膜の耐圧よりも大きい電圧であり、例えば３Ｖである。そして、第２ワード線ＷＬＲに電圧ＶＰＲを印加する。電圧ＶＰＲは、スイッチ素子のゲート酸化膜の耐圧よりも低く、かつ電圧（ＶＰＰ－ＶＰＲ）もスイッチ素子のゲート酸化膜の耐圧よりも低くなる電圧であり、例えば１Ｖである。そして、ゲート酸化膜の破壊を行うメモリセル１に接続されたビット線ＢＬに０Ｖを与え、ゲート酸化膜の破壊を行わないメモリセル１に接続されたビット線ＢＬに電圧ＶＰＲを印加する。これにより、ビット線ＢＬに０Ｖが与えられたメモリセル３ではスイッチ素子が導通状態になり、プログラム素子のゲート酸化膜が、高電圧ＶＰＰの印加によって破壊される。
　メモリセル１の読み出し動作は次のように行われる。ビット線ＢＬは例えば、予め０Ｖにプリチャージしておく。所望の第１および第２ワード線ＷＬＰ，ＷＬＲに、高電圧ＶＰＰよりも低い電圧ＶＲＲを印加する。電圧ＶＲＲは、プログラム素子のゲート酸化膜を破壊しない電圧であり、例えば１Ｖである。このとき、プログラム素子のゲート酸化膜が破壊されている場合は、第１ワード線ＷＬＰからプログラム素子のゲートを介してビット線ＢＬに電流が流れ、ビット線ＢＬの電位が上昇する。一方、プログラム素子のゲート酸化膜が破壊されていない場合は、ビット線ＢＬの電位は変化しない。この電位の差によって、メモリセル１の状態すなわち値「０」／「１」が読み出される。
　（レイアウト構造）
　図３および図４は第１実施形態に係るメモリセルのレイアウト構造の例を示す平面図である。図３は下部、すなわち基板に近い側に形成されたＰ型ナノシートＦＥＴ（下部トランジスタ）、および、その背面側の配線層であるＢＭ０配線層を含む部分を示す。図４は上部、すなわち基板から遠い側に形成されたＮ型ナノシートＦＥＴ（上部トランジスタ）、および、その表面側の配線層であるＭ１配線層を含む部分を示す。図５はメモリセルの平面視縦方向における断面図であり、図３および図４における線Ｙ１－Ｙ１’の断面を示す。
　ここで、ナノシートＦＥＴの表面側とは、ナノシートＦＥＴに対して、ナノシートＦＥＴに接続されるローカル配線やメタル配線等が積層される側のことをいう。ナノシートＦＥＴの背面側とは、ナノシートＦＥＴに接続されるローカル配線やメタル配線等が積層される側とは反対側のことをいう。
　なお、以下の説明では、図３等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（深さ方向に相当）としている。ただし、Ｘ方向はゲート配線およびワード線が延びる方向であり、Ｙ方向はナノワイヤおよびビット線が延びる方向である。
　図３および図４は（４×２）ビット分のレイアウトに相当する。破線は１ビット分のメモリセルの枠を示している。すなわち、図３および図４では、メモリセルが、Ｘ方向に４個、Ｙ方向に２個、並んだ構成を示している。Ｙ方向において、メモリセルは一列おきにＹ方向に反転して配置される。図３および図４において、図面上列の左から２個のメモリセルは、図１の回路図におけるメモリセルＭＣ１，ＭＣ２にそれぞれ相当し、図面下列の左から２個のメモリセルは、図１の回路図におけるメモリセルＭＣ５，ＭＣ６にそれぞれ相当する。以下、メモリセルの構造に関しては、主として、メモリセルＭＣ１，ＭＣ５を例にとって説明する。
　なお、各メモリセルは、図２（ａ）に示す回路構成を有している。下部のＰ型ナノシートＦＥＴが、ダミートランジスタＴＤ１，ＴＤ２となり、上部のＮ型ナノシートＦＥＴが、プログラムトランジスタＴＰおよびスイッチトランジスタＴＳとなる。
　図３に示すように、ＢＭ０配線層において、Ｙ方向に並列に延びる電源配線１１，１２，１３，１４が設けられている。電源配線１１，１２，１３，１４はＶＤＤを供給する。
　電源配線１１の上方に、Ｐ型ナノシートＦＥＴのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｐ１が形成されている。アクティブ領域２Ｐ１は、電源配線１１と平面視で重なっている。アクティブ領域２Ｐ１は、Ｐ型ナノシートＦＥＴのチャネルとなるナノシート２１ａ，２１ｂ，２１ｃ，２１ｄ、および、Ｐ型ナノシートＦＥＴのソースまたはドレインとなる部分２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅを含む。
　Ｘ方向に延びるローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅが形成されている。ローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅは、それぞれ、アクティブ領域２Ｐ１における部分２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅに接している。
　図４に示すように、Ｍ１配線層において、Ｙ方向に並列に延びるビット線６１，６２，６３，６４が形成されている。ビット線６１，６２，６３，６４は、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３にそれぞれ相当する。ビット線６１，６２，６３，６４は、それぞれ、電源配線１１，１２，１３，１４と平面視で重なっている。
　ビット線６１の下方に、Ｎ型ナノシートＦＥＴのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｎ１が形成されている。アクティブ領域２Ｎ１は、ビット線６１と平面視で重なっている。アクティブ領域２Ｎ１は、Ｎ型ナノシートＦＥＴのチャネルとなるナノシート２３ａ，２３ｂ，２３ｃ，２３ｄ、および、Ｎ型ナノシートＦＥＴのソースまたはドレインとなる部分２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅを含む。
　Ｘ方向に延びるローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅが形成されている。ローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅは、それぞれ、アクティブ領域２Ｎ１における部分２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅに接している。
　メモリセルＭＣ１において、ナノシート２１ａがダミートランジスタＴＤ１のチャネルを構成し、ナノシート２１ｂがダミートランジスタＴＤ２のチャネルを構成する。メモリセルＭＣ１において、ナノシート２３ａがプログラムトランジスタＴＰのチャネルを構成し、ナノシート２３ｂがスイッチトランジスタＴＳのチャネル部を構成する。
　メモリセルＭＣ５において、ナノシート２１ｄがダミートランジスタＴＤ１のチャネルを構成し、ナノシート２１ｃがダミートランジスタＴＤ２のチャネルを構成する。メモリセルＭＣ５において、ナノシート２３ｄがプログラムトランジスタＴＰのチャネルを構成し、ナノシート２３ｃがスイッチトランジスタＴＳのチャネルを構成する。
　ゲート配線３１，３２，３３，３４は、Ｘ方向に並列に延びており、かつ、下部から上部にかけてＺ方向に延びている。ゲート配線３１は、ナノシート２１ａ，２３ａのＸ方向およびＺ方向の外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３２は、ナノシート２１ｂ，２３ｂのＸ方向およびＺ方向の外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３３は、ナノシート２１ｃ，２３ｃのＸ方向およびＺ方向の外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３４は、ナノシート２１ｄ，２３ｄのＸ方向およびＺ方向の外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３１，３２，３３，３４は、ワード線ＷＬＰ０，ＷＬＲ０，ＷＬＲ１，ＷＬＰ１にそれぞれ相当する。
　ローカル配線４１ａ，４１ｅは、ビアを介して、アクティブ領域２Ｎ１と接続されている。ローカル配線４２ｃは、ビアを介して、ビット線６１と接続されている。
　図６は各メモリセルが図２（ｂ）の回路構成を有する場合の、下部のレイアウト構造である。なお、上部のレイアウト構造は、図４と同様である。図６では、ローカル配線４１ｂ，４１ｄが、ビアを介して、アクティブ領域２Ｎ１と接続されている。それ以外の構成は、図３と同様である。
　本実施形態では、下部にＰ型ナノシートＦＥＴが形成されており、上部にＮ型ナノシートＦＥＴが形成されている。ＯＴＰメモリセルのトランジスタＴＰ，ＴＳとして用いられるのは、上部のＮ型ナノシートＦＥＴのみである。下部のＰ型ナノシートＦＥＴは、ダミートランジスタＴＤ１，ＴＤ２となる。
　図７はＣＦＥＴを用いたインバータセルのレイアウト構造の例である。図７（ａ）に示す下部のトランジスタはＰ型であり、図７（ｂ）に示す上部のトランジスタはＮ型である。インバータセルは、論理セルの一例である。
　図７に示すように、ＢＭ０配線層において、Ｘ方向に延びる電源配線６１１が形成されている。電源配線６１１はＶＤＤを供給する。Ｍ１配線層において、Ｘ方向に延びる電源配線６１２が形成されている。電源配線６１２はＶＳＳを供給する。
　下部に、Ｐ型ナノシートＦＥＴのチャネル、ソースおよびドレインを構成するアクティブ領域６Ｐ１が形成されている。アクティブ領域６Ｐ１は、Ｐ型ナノシートＦＥＴのチャネルとなるナノシート６２１と、Ｐ型ナノシートＦＥＴのノードとなる部分６２２，６２３とを含む。上部に、Ｎ型ナノシートＦＥＴのチャネル、ソースおよびドレインを構成するアクティブ領域６Ｎ１が形成されている。アクティブ領域６Ｎ１は、Ｎ型ナノシートＦＥＴのチャネルとなるナノシート６２４と、Ｎ型ナノシートＦＥＴのノードとなる部分６２５，６２６とを含む。アクティブ領域６Ｐ１，６Ｎ１は、電源配線６１１，６１２と平面視で重なっている。
　ゲート配線６３１は、Ｙ方向に延びており、かつ、下部から上部にかけてＺ方向に延びている。ゲート配線６３１は、ナノシート６２１，６２４のＹ方向およびＺ方向の外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。
　ローカル配線６５１ａ，６５１ｂは、Ｙ方向に延びており、アクティブ領域６Ｐ１の部分６２２，６２３にそれぞれ接続されている。ローカル配線６５２ａ，６５２ｂは、Ｙ方向に延びており、アクティブ領域６Ｎ１の部分６２５，６２６にそれぞれ接続されている。
　アクティブ領域６Ｐ１の部分６２２は、ビアを介して、電源配線６１１と接続されている。アクティブ領域６Ｎ１の部分６２５は、ビアおよびローカル配線６５２ａを介して、電源配線６１２と接続されている。ローカル配線６５１ｂとローカル配線６５２ｂは、ビアを介して接続されている。
　インバータの入力となるＭ１配線６６１はゲート配線６３１と接続されている。インバータの出力となるＭ１配線６６２は、ビアを介して、ローカル配線６５２ｂと接続されている。
　したがって、本実施形態によると、ＯＴＰメモリセルと論理セルとにおいて、上下トランジスタの導電型は同一である。このため、ＯＴＰの領域と論理セルの領域において異なる製造方法を採る必要がないので、製造コストの上昇を抑えることができる。
　（マスクＲＯＭへの転用）
　図２のＯＴＰメモリは、マスクＲＯＭセルへの転用が容易である。図８（ａ）は図２（ａ）のＯＴＰメモリをマスクＲＯＭに転用した場合であり、図８（ｂ）は図２（ｂ）のＯＴＰメモリをマスクＲＯＭに転用した場合の回路図である。図８に示すマスクＲＯＭセルは、トランジスタＴＰおよびダミートランジスタＴＤ１のノードが互いに接続された箇所と電源ＶＤＤとの接続の有無によって、記憶値が規定される（図８の「Ｄ」の箇所）。接続の有無は、例えばコンタクトの有無によって実現される。
　図８に示すマスクＲＯＭセルのデータ読み出しは、次のように行われる。ビット線ＢＬをローレベルにプリチャージし、この状態でワード線ＷＬＰ，ＷＬＲにともにハイレベルを与える。トランジスタＴＰのノードと電源ＶＤＤとが接続されているときは、ビット線ＢＬはハイレベルに変化する。一方、トランジスタＴＰのノードと電源ＶＤＤとが接続されていないときは、ビット線ＢＬはローレベルのままである。ビット線ＢＬの電位の差によって、マスクＲＯＭセルの状態すなわち値「０」／「１」が読み出される。
　図９はＯＴＰメモリセルから転用されたマスクＲＯＭセルのレイアウト構造の例を示す平面図であり、下部の構成を示す。図９は図８（ａ）の回路構成に対応している。上部の構成は、図４と同様である。図９において、記憶値を規定するコンタクト以外の構成は、図３と同様である。なお、マスクＲＯＭを示す各図では、記憶値を規定するコンタクトに“Ｄ”の文字を付している。
　コンタクト５１，５２は、その有無によって、マスクＲＯＭセルの記憶値を規定する。
　コンタクト５１は、形成されたとき、アクティブ領域２Ｐ１の部分２２ａと電源配線１１とを接続する。部分２２ａは、下部のダミートランジスタＴＤ１のノードとなる部分であり、ローカル配線４１ａおよびビアを介して、アクティブ領域２Ｎ１の部分２４ａと接続されている。部分２４ａは、上部のトランジスタＴＰのソースとなる部分である。すなわち、コンタクト５１の有無によって、上部のトランジスタＴＰのソースとＶＤＤとの接続／非接続が設定される。
　コンタクト５２は、形成されたとき、アクティブ領域２Ｐ１の部分２２ｅと電源配線１１とを接続する。部分２２ｅは、下部のダミートランジスタＴＤ１のノードとなる部分であり、ローカル配線４１ｅおよびビアを介して、アクティブ領域２Ｎ１の部分２４ｅと接続されている。部分２４ｅは、上部のトランジスタＴＰのソースとなる部分である。すなわち、コンタクト５２の有無によって、上部のトランジスタＴＰのソースとＶＤＤとの接続／非接続が設定される。
　図１０はＯＴＰメモリセルから転用されたマスクＲＯＭセルのレイアウト構造の例を示す平面図であり、下部の構成を示す。図１０は図８（ｂ）の回路構成に対応している。上部の構成は、図４と同様である。図１０において、記憶値を規定するコンタクト以外の構成は、図３と同様である。
　コンタクト５３，５４は、その有無によって、マスクＲＯＭセルの記憶値を規定する。
　コンタクト５３は、形成されたとき、アクティブ領域２Ｐ１の部分２２ｂと電源配線１１とを接続する。部分２２ｂは、下部のダミートランジスタＴＤ１のノードとなる部分であり、ローカル配線４１ｂおよびビアを介して、アクティブ領域２Ｎ１の部分２４ｂと接続されている。部分２４ｂは、上部のトランジスタＴＰのドレインとなる部分である。すなわち、コンタクト５３の有無によって、上部のトランジスタＴＰのドレインとＶＤＤとの接続／非接続が設定される。
　コンタクト５４は、形成されたとき、アクティブ領域２Ｐ１の部分２２ｄと電源配線１１とを接続する。部分２２ｄは、下部のダミートランジスタＴＤ１のノードとなる部分であり、ローカル配線４１ｄおよびビアを介して、アクティブ領域２Ｎ１の部分２４ｄと接続されている。部分２４ｄは、上部のトランジスタＴＰのドレインとなる部分である。すなわち、コンタクト５４の有無によって、上部のトランジスタＴＰのドレインとＶＤＤとの接続／非接続が設定される。
　図９および図１０の構成では、電源配線１１は、アクティブ領域２Ｎ１，２Ｐ１と平面視で重なっている。このため、電源配線の配線幅を大きくすることができる。したがって、電源配線の配線抵抗が小さくなるので、電源電圧降下が抑制され、マスクＲＯＭの動作速度を向上させることができる。
　また、半導体記憶装置の製造工程において、背面配線層における配線の形成は、表面配線層における配線の形成後に行われる。したがって、本実施形態では、メモリセルの記憶値を設定するためのコンタクト５１，５２，５３，５４を、より後の工程において、形成することができる。このため、メモリセルの記憶値を変更するための製造期間を短縮することができる。
　すなわち、本開示に係る半導体記憶装置を製造する方法では、例えば、半導体基板に、ワード線、ビット線、および、複数のナノシートＦＥＴを形成する工程を行い、この工程の後に、複数のナノシートＦＥＴの背面側に、記憶するデータに従って、ナノシートＦＥＴのソースと電源配線とを接続するためのコンタクトを形成する。その後、背面側にある配線層に、電源配線を形成する。
　なお、本実施形態に係るＯＴＰメモリセルでは、マスクＲＯＭセルへの転用を容易にするために、ＶＤＤを供給する電源配線１１，１２，１３，１４が設けられている。ただし、マスクＲＯＭセルへの転用を考慮しない場合は、ＶＤＤを供給する電源配線は省いてもよい。
　また、本実施形態では、電源配線１１，１２，１３，１４は、ビット列毎に形成されているが、例えば、複数のビット列について、電源配線が一体化して形成されていてもよい。
　なお、上述のマスクＲＯＭへの転用の例では、下部のアクティブ領域とＢＭ０配線層の電源配線との間のコンタクトの有無によって、記憶値を規定するものとした。これに代えて、例えば、ＯＴＰメモリにおいて、下部のアクティブ領域とＢＭ０配線層の電源配線とを予め接続しておき、上下トランジスタのノードの接続の有無によって、記憶値を規定するものとしてもよい。
　（第２実施形態）
　図１１は第２実施形態に係る半導体記憶装置におけるメモリセルの回路図であり、（ａ）はＯＴＰメモリ、（ｂ）はＯＴＰメモリから転用されたマスクＲＯＭである。本実施形態におけるメモリセルアレイの構成は、図１に示す第１実施形態に係るメモリセルアレイと同様である。
　図１１から分かるように、本実施形態では、プログラム素子およびスイッチ素子がそれぞれ、２個のトランジスタによって構成されている。すなわち、プログラム素子は、並列に接続されたＮ型トランジスタＴＰ１，ＴＰ２を備え、スイッチ素子は、並列に接続されたＮ型トランジスタＴＳ１，ＴＳ２を備える。トランジスタＴＰ１，ＴＰ２のゲートは第１ワード線ＷＬＰに接続されており、トランジスタＴＳ１，ＴＳ２のゲートは第２ワード線ＷＬＲに接続されている。
　プログラム素子が２個のトランジスタＴＰ１，ＴＰ２を備えることによって、次のようなメリットが得られる。一方のトランジスタについて書き込み、すなわちゲート酸化膜の破壊が十分なされていない場合であっても、他方のトランジスタによって、ビット線ＢＬの電位を変化させることができるので、記憶データを正しく読み出すことができる。また、第１実施形態と比べてトランジスタのドライブ能力が大きいので、読み出し動作を高速に行うことができる。
　加えて、ＯＴＰメモリセルは、直列接続されたＰ型のダミートランジスタＴＤ１１，ＴＤ１２、および、直列接続されたＰ型のダミートランジスタＴＤ２１，ＴＤ２２を備える。ダミートランジスタＴＤ１１，ＴＤ２１は、ゲートが第１ワード線ＷＬＰに接続されている。ダミートランジスタＴＤ１２，ＴＤ２２は、ゲートが第２ワード線ＷＬＲに接続されている。そして、トランジスタＴＰ１とダミートランジスタＴＤ１１は、ビット線ＢＬと反対側のノードが接続されており、トランジスタＴＰ２とダミートランジスタＴＤ２１は、ビット線ＢＬと反対側のノードが接続されている。
　図１２および図１３は第２実施形態に係るＯＴＰメモリセルのレイアウト構造の例を示す平面図であり、図１２は下部、図１３は上部である。
　図１２および図１３のレイアウト構造は、図３および図４と基本的に同一である。ただし、図３および図４においてＹ方向に並ぶ２個のメモリセルが、単一のメモリセルになっている。例えば、図３および図４における，メモリセルＭＣ１，ＭＣ５は、図１２および図１３では単一のメモリセルＭＣ２１になっている。そして、図１２および図１３では、図３および図４におけるワード線ＷＬＰ０，ＷＬＰ１が、共通の信号が供給されるワード線ＷＬＰ０になっており、図３および図４におけるワード線ＷＬＲ０，ＷＬＲ１が、共通の信号が供給されるワード線ＷＬＲ０になっている。
　各メモリセルは、図１１（ａ）に示す回路構成を有している。下部のＰ型ナノシートが、ダミートランジスタＴＤ１１，ＴＤ１２，ＴＤ２１，ＴＤ２２となり、上部のＮ型ナノシートが、プログラムトランジスタＴＰ１，ＴＰ２およびスイッチトランジスタＴＳ１，ＴＳ２となる。
　以下、メモリセルの構造に関して、主として、メモリセルＭＣ２１を例にとって説明する。なお、図３および図４のレイアウト構造から容易に類推できる構成に関しては、ここではその詳細な説明を省略する場合がある。
　図１２に示すように、ＢＭ０配線層において、Ｙ方向に延びる電源配線１１１，１１２，１１３，１１４が形成されている。電源配線１１１，１１２，１１３，１１４はＶＤＤを供給する。
　電源配線１１１の上方に、Ｐ型ナノシートＦＥＴのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｐ２が形成されている。アクティブ領域２Ｐ２は、電源配線１１１と平面視で重なっている。アクティブ領域２Ｐ２は、Ｐ型ナノシートＦＥＴのチャネルとなるナノシート１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ、および、Ｐ型ナノシートＦＥＴのソースまたはドレインとなる部分１２２ａ，１２２ｂ，１２２ｃ，１２２ｄ，１２２ｅを含む。
　Ｘ方向に延びるローカル配線１４１ａ，１４１ｂ，１４１ｃ，１４１ｄ，１４１ｅが形成されている。ローカル配線１４１ａ，１４１ｂ，１４１ｃ，１４１ｄ，１４１ｅは、それぞれ、アクティブ領域２Ｐ２における部分１２２ａ，１２２ｂ，１２２ｃ，１２２ｄ，１２２ｅに接している。
　図１３に示すように、Ｍ１配線層において、Ｙ方向に並列に延びるビット線１６１，１６２，１６３，１６４が形成されている。ビット線１６１，１６２，１６３，１６４は、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３にそれぞれ相当する。ビット線１６１，１６２，１６３，１６４は、それぞれ、電源配線１１１，１１２，１１３，１１４と平面視で重なっている。
　ビット線１６１の下方に、Ｎ型ナノシートＦＥＴのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｎ２が形成されている。アクティブ領域２Ｎ２は、ビット線１６１と平面視で重なっている。アクティブ領域２Ｎ２は、Ｎ型ナノシートＦＥＴのチャネルとなるナノシート１２３ａ，１２３ｂ，１２３ｃ，１２３ｄ、および、Ｎ型ナノシートＦＥＴのソースまたはドレインとなる部分１２４ａ，１２４ｂ，１２４ｃ，１２４ｄ，１２４ｅを含む。
　Ｘ方向に延びるローカル配線１４２ａ，１４２ｂ，１４２ｃ，１４２ｄ，１４２ｅが形成されている。ローカル配線１４２ａ，１４２ｂ，１４２ｃ，１４２ｄ，１４２ｅは、それぞれ、アクティブ領域２Ｎ２における部分１２４ａ，１２４ｂ，１２４ｃ，１２４ｄ，１２４ｅに接している。
　メモリセルＭＣ２１において、ナノシート１２１ａがダミートランジスタＴＤ１１のチャネルを構成し、ナノシート１２１ｂがダミートランジスタＴＤ１２のチャネルを構成し、ナノシート１２１ｃがダミートランジスタＴＤ２２のチャネルを構成し、ナノシート１２１ｄがダミートランジスタＴＤ２１のチャネルを構成する。また、メモリセルＭＣ２１において、ナノシート１２３ａがプログラムトランジスタＴＰ１のチャネルを構成し、ナノシート１２３ｂがスイッチトランジスタＴＳ１のチャネルを構成し、ナノシート１２３ｃがスイッチトランジスタＴＳ２のチャネルを構成し、ナノシート１２３ｄがプログラムトランジスタＴＰ２のチャネルを構成する。
　ゲート配線１３１，１３２，１３３，１３４は、Ｘ方向に並列に延びており、かつ、下部から上部にかけてＺ方向に延びている。ゲート配線１３１は、ナノシート１２１ａ，１２３ａのＸ方向およびＺ方向の外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１３２は、ナノシート１２１ｂ，１２３ｂのＸ方向およびＺ方向の外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１３３は、ナノシート１２１ｃ，１２３ｃのＸ方向およびＺ方向の外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１３４は、ナノシート１２１ｄ，１２３ｄのＸ方向およびＺ方向の外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１３１，１３２，１３３，１３４は、ワード線ＷＬＰ０，ＷＬＲ０，ＷＬＲ０，ＷＬＰ０にそれぞれ相当する。
　ローカル配線１４１ａ，１４１ｅは、ビアを介して、アクティブ領域２Ｎ２と接続されている。ローカル配線１４２ｃは、ビアを介して、ビット線１６１と接続されている。
　（マスクＲＯＭへの転用）
　図１４はＯＴＰメモリセルから転用されたマスクＲＯＭセルのレイアウト構造の例を示す平面図であり、下部の構成を示す。上部の構成は、図１３と同様である。図１４において、記憶値を規定するコンタクト以外の構成は、図１２と同様である。各メモリセルの構成は、図１１（ｂ）の回路構成に対応している。
　コンタクト１５１，１５２は、その有無によって、マスクＲＯＭセルの記憶値を規定する。
　コンタクト１５１は、形成されたとき、アクティブ領域２Ｐ２の部分１２２ａと電源配線１１１とを接続する。部分１２２ａは、下部のダミートランジスタＴＤ１１のノードとなる部分であり、ローカル配線１４１ａおよびビアを介して、アクティブ領域２Ｎ２の部分１２４ａと接続されている。部分１２４ａは、上部のトランジスタＴＰ１のソースとなる部分である。すなわち、コンタクト１５１の有無によって、上部のトランジスタＴＰ１のソースとＶＤＤとの接続／非接続が設定される。
　コンタクト１５２は、形成されたとき、アクティブ領域２Ｐ２の部分１２２ｅと電源配線１１１とを接続する。部分１２２ｅは、下部のダミートランジスタＴＤ２１のノードとなる部分であり、ローカル配線１４１ｅおよびビアを介して、アクティブ領域２Ｎ２の部分１２４ｅと接続されている。部分１２４ｅは、上部のトランジスタＴＰ２のソースとなる部分である。すなわち、コンタクト１５２の有無によって、上部のトランジスタＴＰ２のソースとＶＤＤとの接続／非接続が設定される。
　なお、本実施形態において、図２（ｂ）と同様に、トランジスタＴＰ１とダミートランジスタＴＤ１１は、ビット線ＢＬの側のノードが接続されており、トランジスタＴＰ２とダミートランジスタＴＤ２１は、ビット線ＢＬの側のノードが接続されている構成としてもよい。この構成のレイアウト構造は、図６と同様に、図１２に対してコンタクトの位置を、ローカル配線１４１ｂ，１４１ｄの位置に変更すればよい。
　本実施形態によると、ＯＴＰメモリセルと論理セルとにおいて、上下トランジスタの導電型は同一である。このため、ＯＴＰの領域と論理セルの領域において異なる製造方法を採る必要がないので、製造コストの上昇を抑えることができる。
　また、電源配線１１１は、アクティブ領域２Ｎ２，２Ｐ２と平面視で重なっており、このため、配線幅を大きくすることができる。したがって、配線抵抗が小さくなるので、ＯＴＰメモリをマスクＲＯＭに転用した場合、電源電圧降下が抑制され、動作速度を向上させることができる。
　また、半導体記憶装置の製造工程において、背面配線層における配線の形成は、表面配線層における配線の形成後に行われる。したがって、本実施形態では、メモリセルの記憶値を設定するためのコンタクト１５１，１５２を、より後の工程において、形成することができる。このため、メモリセルの記憶値を変更するための製造期間を短縮することができる。
　なお、本実施形態に係るＯＴＰメモリセルでは、マスクＲＯＭセルへの転用を容易にするために、ＶＤＤを供給する電源配線１１１，１１２，１１３，１１４が設けられている。ただし、マスクＲＯＭセルへの転用を考慮しない場合は、ＶＤＤを供給する電源配線は省いてもよい。
　また、本実施形態では、電源配線１１１，１１２，１１３，１１４は、ビット列毎に形成されているが、例えば、複数のビット列について、電源配線が一体化して形成されていてもよい。
　（第３実施形態）
　図１５は第３実施形態に係る半導体記憶装置におけるメモリセルの回路図であり、（ａ）はＯＴＰメモリ、（ｂ）はＯＴＰメモリから転用されたマスクＲＯＭである。本実施形態におけるメモリセルアレイの構成は、図１に示す第１実施形態に係るメモリセルアレイと同様である。
　図１５から分かるように、本実施形態では、第２実施形態と同様に、スイッチ素子およびプログラム素子がそれぞれ、２個のトランジスタによって構成されている。すなわち、スイッチ素子は、並列に接続されたＮ型トランジスタＴＰ１，ＴＰ２を備え、プログラム素子は、並列に接続されたＮ型トランジスタＴＳ１，ＴＳ２を備える。トランジスタＴＰ１，ＴＰ２のゲートは第１ワード線ＷＬＰに接続されており、トランジスタＴＳ１，ＴＳ２のゲートは第２ワード線ＷＬＲに接続されている。ただし、本実施形態では、メモリセルはダミートランジスタを備えていない。
　図１６および図１７は第３実施形態に係るＯＴＰメモリセルのレイアウト構造の例を示す平面図であり、図１６は下部、図１７は上部である。図１６および図１７のレイアウト構造は、図３および図４と似通っている。ただし、下部および上部のいずれも、Ｎ型ナノシートＦＥＴが形成されている。
　図１６に示すように、ＢＭ０配線層において、Ｙ方向に並列に延びる電源配線２１１，２１２，２１３，２１４が形成されている。電源配線２１１，２１２，２１３，２１４はＶＤＤを供給する。
　電源配線２１１の上方に、Ｎ型ナノシートＦＥＴのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｎ３が形成されている。アクティブ領域２Ｎ３は、電源配線２１１と平面視で重なっている。アクティブ領域２Ｎ３は、Ｎ型ナノシートＦＥＴのチャネルとなるナノシート２２１ａ，２２１ｂ，２２１ｃ，２２１ｄ、および、Ｎ型ナノシートＦＥＴのソースまたはドレインとなる部分２２２ａ，２２２ｂ，２２２ｃ，２２２ｄ，２２２ｅを含む。
　Ｘ方向に延びるローカル配線２４１ａ，２４１ｂ，２４１ｃ，２４１ｄ，２４１ｅが形成されている。ローカル配線２４１ａ，２４１ｂ，２４１ｃ，２４１ｄ，２４１ｅは、それぞれ、アクティブ領域２Ｎ３における部分２２２ａ，２２２ｂ，２２２ｃ，２２２ｄ，２２２ｅに接している。
　図１７に示すように、Ｍ１配線層において、Ｙ方向に並列に延びるビット線２６１，２６２，２６３，２６４が形成されている。ビット線２６１，２６２，２６３，２６４は、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３にそれぞれ相当する。ビット線２６１，２６２，２６３，２６４は、それぞれ、電源配線２１１，２１２，２１３，２１４と平面視で重なっている。
　ビット線２６１の下方に、Ｎ型ナノシートＦＥＴのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｎ４が形成されている。アクティブ領域２Ｎ４は、ビット線２６１と平面視で重なっている。アクティブ領域２Ｎ４は、Ｎ型ナノシートＦＥＴのチャネルとなるナノシート２２３ａ，２２３ｂ，２２３ｃ，２２３ｄ、および、Ｎ型ナノシートＦＥＴのソースまたはドレインとなる部分２２４ａ，２２４ｂ，２２４ｃ，２２４ｄ，２２４ｅを含む。
　Ｘ方向に延びるローカル配線２４２ａ，２４２ｂ，２４２ｃ，２４２ｄ，２４２ｅが形成されている。ローカル配線２４２ａ，２４２ｂ，２４２ｃ，２４２ｄ，２４２ｅは、それぞれ、アクティブ領域２Ｎ４における部分２２４ａ，２２４ｂ，２２４ｃ，２２４ｄ，２２４ｅに接している。
　メモリセルＭＣ１において、ナノシート２２１ａがプログラムトランジスタＴＰ１のチャネルを構成し、ナノシート２２１ｂがスイッチトランジスタＴＳ１のチャネルを構成する。メモリセルＭＣ１において、ナノシート２２３ａがプログラムトランジスタＴＰ２のチャネルを構成し、ナノシート２２３ｂがスイッチトランジスタＴＳ２のチャネルを構成する。
　メモリセルＭＣ５において、ナノシート２２１ｄがプログラムトランジスタＴＰ１のチャネルを構成し、ナノシート２２１ｃがスイッチトランジスタＴＳ１のチャネルを構成する。メモリセルＭＣ５において、ナノシート２２３ｄがプログラムトランジスタＴＰ２のチャネルを構成し、ナノシート２２３ｃがスイッチトランジスタＴＳ２のチャネルを構成する。
　ゲート配線２３１，２３２，２３３，２３４は、Ｘ方向に並列に延びており、かつ、下部から上部にかけてＺ方向に延びている。ゲート配線２３１は、ナノシート２２１ａ，２２３ａのＸ方向およびＺ方向の外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線２３２は、ナノシート２２１ｂ，２２３ｂのＸ方向およびＺ方向の外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線２３３は、ナノシート２２１ｃ，２２３ｃのＸ方向およびＺ方向の外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線２３４は、ナノシート２２１ｄ，２２３ｄのＸ方向およびＺ方向の外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線２３１，２３２，２３３，２３４は、ワード線ＷＬＰ０，ＷＬＲ０，ＷＬＲ１，ＷＬＰ１にそれぞれ相当する。
　ローカル配線２４１ａ，２４１ｂ，２４１ｃ，２４１ｄ，２４１ｅは、ビアを介して、アクティブ領域２Ｎ４と接続されている。ローカル配線２４２ｃは、ビアを介して、ビット線２６１と接続されている。
　（マスクＲＯＭへの転用）
　図１８はＯＴＰメモリセルから転用されたマスクＲＯＭセルのレイアウト構造の例を示す平面図であり、下部の構成を示す。図１８は図１５（ｂ）の回路構成に対応している。上部の構成は、図１７と同様である。図１８において、記憶値を規定するコンタクト以外の構成は、図１６と同様である。
　コンタクト２５１，２５２は、その有無によって、マスクＲＯＭセルの記憶値を規定する。
　コンタクト２５１は、形成されたとき、アクティブ領域２Ｎ３の部分２２２ａと電源配線２１１とを接続する。部分２２２ａは、下部のプログラムトランジスタＴＰ１のソースとなる部分であり、ローカル配線２４１ａおよびビアを介して、アクティブ領域２Ｎ４の部分２２４ａと接続されている。部分２２４ａは、上部のプログラムトランジスタＴＰ２のソースとなる部分である。すなわち、コンタクト２５１の有無によって、プログラムトランジスタＴＰ１，ＴＰ２のソースとＶＤＤとの接続／非接続が設定される。
　コンタクト２５２は、形成されたとき、アクティブ領域２Ｎ３の部分２２２ｅと電源配線２１１とを接続する。部分２２２ｅは、下部のプログラムトランジスタＴＰ１のソースとなる部分であり、ローカル配線２４１ｅおよびビアを介して、アクティブ領域２Ｎ４の部分２２４ｅと接続されている。部分２２４ｅは、上部のプログラムトランジスタＴＰ２のソースとなる部分である。すなわち、コンタクト２５２の有無によって、プログラムトランジスタＴＰ１，ＴＰ２のソースとＶＤＤとの接続／非接続が設定される。
　図１８の構成では、電源配線２１１は、アクティブ領域２Ｎ３，２Ｎ４と平面視で重なっている。このため、電源配線の配線幅を大きくすることができる。したがって、電源配線の配線抵抗が小さくなるので、電源電圧降下が抑制され、マスクＲＯＭの動作速度を向上させることができる。
　また、半導体記憶装置の製造工程において、背面配線層における配線の形成は、表面配線層における配線の形成後に行われる。したがって、本実施形態では、メモリセルの記憶値を設定するためのコンタクト２５１，２５２を、より後の工程において、形成することができる。このため、メモリセルの記憶値を変更するための製造期間を短縮することができる。
　なお、本実施形態に係るＯＴＰメモリでは、マスクＲＯＭへの転用を容易にするために、ＶＤＤを供給する電源配線２１１，２１２，２１３，２１４が設けられている。ただし、マスクＲＯＭセルへの転用を考慮しない場合は、ＶＤＤを供給する電源配線は省いてもよい。
　また、本実施形態では、電源配線２１１，２１２，２１３，２１４は、ビット列毎に形成されているが、例えば、複数のビット列について、電源配線が一体化して形成されていてもよい。
　なお、本実施形態において、マスクＲＯＭセルの記憶値を規定するためのコンタクトを、図１０と同様に、アクティブ領域２Ｎ３の部分２２２ｂ，２２２ｄに設けるようにしてもよい。
　（変形例）
　図１９および図２０は第３実施形態の変形例に係るＯＴＰメモリのレイアウト構造を示す平面図であり、図１９は下部、図２０は上部である。本変形例は、第３実施形態において、ビット線とＶＤＤ電源配線の配線層を入れ替えたものに相当する。すなわち、本変形例では、ＢＭ０配線層にビット線が配置されており、Ｍ１配線層にＶＤＤ電源配線が配置されている。下部および上部のいずれも、Ｎ型ナノシートＦＥＴが形成されている。なお、図１６および図１７と共通の構成に関しては、ここではその詳細な説明を省略する場合がある。
　図１９に示すように、ＢＭ０配線層において、Ｙ方向に並列に延びるビット線２１５，２１６，２１７，２１８が形成されている。ビット線２１５，２１６，２１７，２１８は、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３にそれぞれ相当する。
　また、図２０に示すように、Ｍ１配線層において、Ｙ方向に並列に延びる電源配線２６５，２６６，２６７，２６８が形成されている。電源配線２６５，２６６，２６７，２６８はＶＤＤを供給する。電源配線２６５，２６６，２６７，２６８は、それぞれ、ビット線２１５，２１６，２１７，２１８と平面視で重なっている。
　アクティブ領域２Ｎ３は、ビット線２１５および電源配線２６５と平面視で重なっている。アクティブ領域２Ｎ３の部分２２２ｃは、ビアを介して、ビット線２１５と接続されている。
　（マスクＲＯＭへの転用）
　図２１はＯＴＰメモリから転用されたマスクＲＯＭのレイアウト構造の例を示す平面図であり、上部の構成を示す。図２１は図１５（ｂ）の回路構成に対応している。下部の構成は、図１９と同様である。図２１において、記憶値を規定するコンタクト以外の構成は、図２０と同様である。
　コンタクト２５３，２５４は、その有無によって、マスクＲＯＭセルの記憶値を規定する。
　コンタクト２５３は、形成されたとき、アクティブ領域２Ｎ４の部分２２４ａと接続されたローカル配線２４２ａと、電源配線２６５とを接続する。部分２２４ａは、上部のプログラムトランジスタＴＰ２のソースとなる部分であり、ローカル配線２４１ａおよびビアを介して、アクティブ領域２Ｎ３の部分２２２ａと接続されている。部分２２２ａは、下部のプログラムトランジスタＴＰ１のソースとなる部分である。すなわち、コンタクト２５３の有無によって、プログラムトランジスタＴＰ１，ＴＰ２のソースとＶＤＤとの接続／非接続が設定される。
　コンタクト２５４は、形成されたとき、アクティブ領域２Ｎ４の部分２２４ｅと接続されたローカル配線２４２ｅと、電源配線２６５とを接続する。部分２２４ｅは、上部のプログラムトランジスタＴＰ２のソースとなる部分であり、ローカル配線２４１ｅおよびビアを介して、アクティブ領域２Ｎ３の部分２２２ｅと接続されている。部分２２２ｅは、下部のプログラムトランジスタＴＰ１のソースとなる部分である。すなわち、コンタクト２５４の有無によって、プログラムトランジスタＴＰ１，ＴＰ２のソースとＶＤＤとの接続／非接続が設定される。
　図２１の構成では、電源配線２６５は、アクティブ領域２Ｎ３，２Ｎ４と平面視で重なっている。このため、電源配線の配線幅を大きくすることができる。したがって、電源配線の配線抵抗が小さくなるので、電源電圧降下が抑制され、マスクＲＯＭの動作速度を向上させることができる。
　なお、本変形例に係るＯＴＰメモリセルでは、マスクＲＯＭセルへの転用を容易にするために、ＶＤＤを供給する電源配線２６５，２６６，２６７，２６８が設けられている。ただし、マスクＲＯＭセルへの転用を考慮しない場合は、ＶＤＤを供給する電源配線は省いてもよい。
　また、本変形例は、電源配線２６５，２６６，２６７，２６８は、ビット列毎に形成されているが、例えば、複数のビット列について、電源配線が一体化して形成されていてもよい。
　なお、本変形例において、マスクＲＯＭセルの記憶値を規定するためのコンタクトを、アクティブ領域２Ｎ４の部分２２４ｂ，２２４ｄと接続されたローカル配線２４２ｂ，２４２ｄに設けるようにしてもよい。
　（他の例）
　上述の各実施形態において、ナノシートＦＥＴが有するナノシートの枚数および断面形状は、ここで示したものに限られるものではない。すなわち、ナノシートの一部または全部は、１枚，または２枚以上のシート構造を備えていてもよい。また、ナノシートの断面形状は、長方形、正方形、円形、楕円形等であってもよい。
　上述の各実施形態において、トランジスタはナノシートＦＥＴであるものとしたが、これに限られるものではない。
　本開示では、ＣＦＥＴを用いたＯＴＰメモリについて、製造コストの上昇や動作速度の低下を抑制できるので、例えば、半導体チップのコストダウンや性能向上に有用である。
１　メモリセル
２Ｐ１，２Ｐ２，２Ｎ１，２Ｎ２，２Ｎ３，２Ｎ４　アクティブ領域
１１，１２，１３，１４　電源配線
２１ａ，２１ｂ，２１ｃ，２１ｄ，２３ａ，２３ｂ，２３ｃ，２３ｄ　ナノシート
３１，３２，３３，３４　ゲート配線（ワード線）
５１，５２，５３，５４　コンタクト
６１，６２，６３，６４　ビット線
１１１，１１２，１１３，１１４　電源配線
１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２３ａ，１２３ｂ，１２３ｃ，１２３ｄ　ナノシート
１３１，１３２，１３３，１３４　ゲート配線（ワード線）
１５１，１５２　コンタクト
１６１，１６２，１６３，１６４　ビット線
２１１，２２２，２１３，２１４　電源配線
２１５，２１６，２１７，２１８　ビット線
２２１ａ，２２１ｂ，２２１ｃ，２２１ｄ，２２３ａ，２２３ｂ，２２３ｃ，２２３ｄ　ナノシート
２３１，２３２，２３３，２３４　ゲート配線（ワード線）
２５１，２５２，２５３，２５４　コンタクト
２６１，２６２，２６３，２６４　ビット線
２６５，２６６，２６７，２６８　電源配線
ＭＣ１～ＭＣ８，ＭＣ２１　メモリセル
ＷＬＰ，ＷＬＲ　ワード線
ＢＬ　ビット線
ＴＰ，ＴＰ１，ＴＰ２　プログラムトランジスタ
ＴＳ，ＴＳ１，ＴＳ２　スイッチトランジスタ
ＴＤ１，ＴＤ２，ＴＤ１１，ＴＤ１２，ＴＤ２１，ＴＤ２２　ダミートランジスタ

Claims (9)

  1. 　不揮発性のメモリセルを備えた半導体記憶装置であって、
    　第１方向に延びる第１および第２ワード線と、
    　前記第１方向と垂直をなす第２方向に延びるビット線とを備え、
    　前記メモリセルは、
    　ゲートが前記第１ワード線に接続されており、第１導電型の第１プログラムトランジスタと、
    　前記第１プログラムトランジスタと前記ビット線との間に設けられ、ゲートが前記第２ワード線に接続されており、前記第１導電型の第１スイッチトランジスタと、
    　前記第１プログラムトランジスタの下に設けられており、前記第１プログラムトランジスタと平面視で重なっており、第２導電型の第１ダミートランジスタと、
    　前記第１スイッチトランジスタの下に設けられており、前記第１スイッチトランジスタと平面視で重なっており、前記第２導電型の第２ダミートランジスタとを備え、
    　前記第１プログラムトランジスタと前記第１ダミートランジスタは、ソースまたはドレインのいずれか一方が互いに接続されている
    半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記第２方向に延びる電源配線を備え、
    　前記ビット線は、前記第１プログラムトランジスタ、前記第１スイッチトランジスタ、並びに、前記第１および第２ダミートランジスタの表面側にある配線層に形成されており、
    　前記電源配線は、前記第１プログラムトランジスタ、前記第１スイッチトランジスタ、並びに、前記第１および第２ダミートランジスタの背面側にある配線層に形成されている
    半導体記憶装置。
  3. 　請求項２記載の半導体記憶装置において、
    　前記電源配線および前記ビット線は、前記第１プログラムトランジスタ、前記第１スイッチトランジスタ、並びに、前記第１および第２ダミートランジスタと、平面視で重なっている
    半導体記憶装置。
  4. 　請求項１記載の半導体記憶装置において、
    　前記第１方向に延びる第３および第４ワード線を備え、
    　前記第１および第４ワード線は、共通の第１ワード線信号が与えられ、
    　前記第２および第３ワード線は、共通の第２ワード線信号が与えられ、
    　前記メモリセルは、
    　ゲートが前記第４ワード線に接続されており、前記第１導電型の第２プログラムトランジスタと、
    　前記第２プログラムトランジスタと前記ビット線との間に設けられ、ゲートが前記第３ワード線に接続されており、前記第１導電型の第２スイッチトランジスタと、
    　前記第２プログラムトランジスタの下に設けられており、前記第２プログラムトランジスタと平面視で重なっており、前記第２導電型の第３ダミートランジスタと、
    　前記第２スイッチトランジスタの下に設けられており、前記第２スイッチトランジスタと平面視で重なっており、前記第２導電型の第４ダミートランジスタとを備え、
    　前記第２プログラムトランジスタと前記第３ダミートランジスタは、ソースまたはドレインのいずれか一方が互いに接続されている
    半導体記憶装置。
  5. 　請求項４記載の半導体記憶装置において、
    　前記第２方向に延びる電源配線を備え、
    　前記ビット線は、前記第１および第２プログラムトランジスタ、前記第１および第２スイッチトランジスタ、並びに、前記第１～第４ダミートランジスタの表面側にある配線層に形成されており、
    　前記電源配線は、前記第１および第２プログラムトランジスタ、前記第１および第２スイッチトランジスタ、並びに、前記第１～第４ダミートランジスタの背面側にある配線層に形成されている
    半導体記憶装置。
  6. 　請求項５記載の半導体記憶装置において、
    　前記電源配線および前記ビット線は、前記第１および第２プログラムトランジスタ、前記第１および第２スイッチトランジスタ、並びに、前記第１～第４ダミートランジスタと、平面視で重なっている
    半導体記憶装置。
  7. 　不揮発性のメモリセルを備えた半導体記憶装置であって、
    　第１方向に延びる第１および第２ワード線と、
    　前記第１方向と垂直をなす第２方向に延びるビット線と、
    　前記第２方向に延びる電源配線とを備え、
    　前記メモリセルは、
    　並列に接続され、ゲートが前記第１ワード線に接続された、第１導電型の第１および第２プログラムトランジスタと、
    　前記第１および第２プログラムトランジスタと前記ビット線との間に設けられ、並列に接続され、ゲートが前記第２ワード線に接続された、前記第１導電型の第１および第２スイッチトランジスタとを備え、
    　前記第２プログラムトランジスタは、前記第１プログラムトランジスタの下に設けられており、前記第１プログラムトランジスタと平面視で重なっており、
    　前記第２スイッチトランジスタは、前記第１スイッチトランジスタの下に設けられており、前記第１スイッチトランジスタと平面視で重なっており、
    　前記ビット線および前記電源配線のいずれかは、前記第１および第２プログラムトランジスタ、並びに、前記第１および第２スイッチトランジスタの背面側にある第１配線層に形成されており、かつ、前記第１および第２プログラムトランジスタ、並びに、前記第１および第２スイッチトランジスタと、平面視で重なっている
    半導体記憶装置。
  8. 　請求項７記載の半導体記憶装置において、
    　前記ビット線は、前記第１および第２プログラムトランジスタ、並びに、前記第１および第２スイッチトランジスタの表面側にある配線層に形成されており、
    　前記電源配線は、前記第１配線層に形成されている
    半導体記憶装置。
  9. 　請求項７記載の半導体記憶装置において、
    　前記ビット線は、前記第１配線層に形成されており、
    　前記電源配線は、前記第１および第２プログラムトランジスタ、並びに、前記第１および第２スイッチトランジスタの表面側にある配線層に形成されている
    半導体記憶装置。
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WO2024018875A1 (ja) * 2022-07-21 2024-01-25 株式会社ソシオネクスト 半導体記憶装置

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