WO2026014763A1 - 발광 소자, 및 이를 포함한 표시 장치와 전자 장치 - Google Patents

발광 소자, 및 이를 포함한 표시 장치와 전자 장치

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WO2026014763A1
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박후근
허종무
안문정
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Samsung Display Co Ltd
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Samsung Display Co Ltd
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Definitions

  • Embodiments of the present invention relate to light-emitting elements, and display devices and electronic devices including the same.
  • the light-emitting display device may include light-emitting elements, such as organic light-emitting diodes (OLEDs), ultra-small light-emitting elements, such as micro light-emitting diodes (micro LEDs) or nano light-emitting diodes (nano LEDs).
  • OLEDs organic light-emitting diodes
  • ultra-small light-emitting elements such as micro light-emitting diodes (micro LEDs) or nano light-emitting diodes (nano LEDs).
  • ultra-small light-emitting elements are made of inorganic materials, and thus have the advantage of having a longer lifespan and less deterioration issues compared to organic light-emitting elements.
  • the problem to be solved by the present invention is to provide a light-emitting element with improved light emission characteristics, and a display device and electronic device including the same.
  • a display device includes a substrate; pixel electrodes disposed on the substrate; and light-emitting elements disposed on the pixel electrodes, each of the light-emitting elements including a semiconductor stack including a first semiconductor layer, an active layer on the first semiconductor layer, and a second semiconductor layer on the active layer; light-extracting patterns disposed on a light-emitting surface of the semiconductor stack and including groove portions spaced apart from an end of the light-extracting surface and protrusion portions surrounding the groove portions; and a protective film covering a side surface of the semiconductor stack, wherein the light-emitting elements may include light-extracting patterns having the same shape.
  • the light extraction patterns may be arranged in the same structure on the light-emitting surface of each of the light-emitting elements.
  • the light emitting elements may include the same number of light extraction patterns.
  • the light extraction pattern disposed at the outermost edge of the light-emitting surface of each of the light-emitting elements may be disposed on the inner side of the light-emitting surface, spaced apart from an end of the light-emitting surface.
  • the light extraction patterns may be arranged in a plurality of columns, including a first column and a second column, on the light-emitting surface of each of the light-emitting elements.
  • the light extraction pattern closest to the first end of the light-emitting surface among the light extraction patterns arranged in the first row and the light extraction pattern closest to the first end of the light-emitting surface among the light extraction patterns arranged in the second row may be spaced apart from the first end of the light-emitting surface by the same distance.
  • the light extraction pattern closest to the first end of the light-emitting surface among the light extraction patterns arranged in the first row and the light extraction pattern closest to the first end of the light-emitting surface among the light extraction patterns arranged in the second row may be spaced apart from the first end of the light-emitting surface by different distances.
  • At least one of the light extraction patterns may be in contact with an end of the light-emitting surface.
  • the at least one light extraction pattern may be in contact with an end of the light-emitting surface at the protrusion portion and may be covered with the protective film.
  • the light extraction patterns can be formed on the upper surface of the second semiconductor layer.
  • a light-emitting device may include a semiconductor stack including a first semiconductor layer, an active layer on the first semiconductor layer, and a second semiconductor layer on the active layer; a protective film surrounding a side surface of the semiconductor stack; and light extraction patterns disposed on a light-emitting surface of the semiconductor stack, the light-extracting patterns including groove portions spaced apart from an end of the light-extracting surface and protrusion portions surrounding the groove portions.
  • the light extraction pattern disposed at the outermost end of the light extraction patterns may be disposed on the inner side of the light extraction surface, spaced apart from the end of the light extraction surface.
  • the light extraction patterns can be arranged in a plurality of columns including a first column and a second column in the first direction.
  • the light extraction pattern closest to the first end of the light-emitting surface among the light extraction patterns arranged in the first row and the light extraction pattern closest to the first end of the light-emitting surface among the light extraction patterns arranged in the second row may be spaced apart from the first end of the light-emitting surface by the same distance.
  • the light extraction pattern closest to the first end of the light-emitting surface among the light extraction patterns arranged in the first row and the light extraction pattern closest to the first end of the light-emitting surface among the light extraction patterns arranged in the second row may be spaced apart from the first end of the light-emitting surface by different distances.
  • At least one of the light extraction patterns may be in contact with an end of the light-emitting surface.
  • An electronic device for providing an image includes a display device, the display device including: a substrate; pixel electrodes disposed on the substrate; and light-emitting elements disposed on the pixel electrodes, each of the light-emitting elements including: a semiconductor stack including a first semiconductor layer, an active layer on the first semiconductor layer, and a second semiconductor layer on the active layer; light-extracting patterns disposed on a light-emitting surface of the semiconductor stack and including groove portions spaced apart from an end of the light-extracting surface and protrusion portions surrounding the groove portions; and a protective film covering a side surface of the semiconductor stack, wherein the light-emitting elements may include light-extracting patterns having the same shape.
  • light extraction patterns can be uniformly arranged on the light-emitting surface of the light-emitting device, and the side surface of the semiconductor stack can be stably covered with a protective film.
  • the light-emitting characteristics of the light-emitting device can be uniformized, the light-emitting ratio can be improved, and the electrical stability of the light-emitting device can be secured.
  • Figure 1 is a perspective view showing a display device according to one embodiment.
  • FIG. 2 is a layout diagram showing a display device according to one embodiment.
  • FIG. 3 is a block diagram showing a display device according to one embodiment.
  • Fig. 4 is an equivalent circuit diagram showing a sub-pixel according to one embodiment.
  • FIG. 5 is a layout diagram showing pixels of a display area according to one embodiment.
  • FIG. 6 is a layout diagram showing pixels of a display area according to one embodiment.
  • Fig. 7 is a cross-sectional view showing an example of a cross-section of a display panel corresponding to line I1-I1' of Fig. 6.
  • Figure 8 is a cross-sectional view showing in detail one embodiment of area A1 of Figure 7.
  • FIG. 9 is a cross-sectional view showing in detail one embodiment of area A1 of FIG. 7.
  • Fig. 10 is a cross-sectional view showing in detail one embodiment of area A1 of Fig. 7.
  • Fig. 11 is a cross-sectional view showing in detail one embodiment of area A1 of Fig. 7.
  • Fig. 12 is a cross-sectional view showing in detail one embodiment of area A1 of Fig. 7.
  • Fig. 13 is a cross-sectional view showing in detail one embodiment of area A1 of Fig. 7.
  • Fig. 14 is a cross-sectional view showing an example of a cross-section of a display panel corresponding to line I1-I1' of Fig. 6.
  • Figure 15 is a cross-sectional view showing in detail one embodiment of area A2 of Figure 14.
  • Fig. 16 is a layout diagram showing pixels of a display area according to one embodiment.
  • Fig. 17 is a cross-sectional view showing an example of a cross-section of a display panel corresponding to line I2-I2' of Fig. 16.
  • Fig. 18 is a cross-sectional view showing in detail one embodiment of area B1 of Fig. 17.
  • Fig. 19 is a cross-sectional view showing an example of a cross-section of a display panel corresponding to line I2-I2' of Fig. 16.
  • Fig. 20 is a cross-sectional view showing in detail one embodiment of area B2 of Fig. 19.
  • Fig. 21 is a plan view showing a light emitting element according to one embodiment.
  • Fig. 22 is a plan view showing a light emitting element according to one embodiment.
  • Fig. 23 is a plan view showing a light emitting element according to one embodiment.
  • Fig. 24 is a plan view showing a light emitting element according to one embodiment.
  • Fig. 25 is a plan view showing a light emitting element according to one embodiment.
  • Fig. 26 is a plan view showing a light emitting element according to one embodiment.
  • Fig. 27 is a plan view showing a light emitting element according to one embodiment.
  • Fig. 28 is a plan view showing a light emitting element according to one embodiment.
  • Fig. 29 is a flowchart showing a method for manufacturing a display device according to one embodiment.
  • Figures 30 to 34 are cross-sectional views showing a method for manufacturing light-emitting elements according to one embodiment.
  • Fig. 35 is a cross-sectional view showing a method of arranging light-emitting elements according to one embodiment.
  • FIG. 36 is a plan view showing a patterned semiconductor substrate according to one embodiment.
  • Fig. 37 is a plan view showing a semiconductor substrate on which a light-emitting element is formed according to one embodiment.
  • Figures 38 to 42 are cross-sectional views showing a method for manufacturing a light-emitting element according to one embodiment.
  • FIG. 43 is an exemplary drawing showing a smartwatch including a display device according to one embodiment.
  • FIGS. 44 and 45 are exemplary drawings showing a virtual reality device including a display device according to one embodiment.
  • FIG. 46 is an exemplary drawing showing a virtual reality device including a display device according to another embodiment.
  • FIG. 47 is an exemplary drawing showing an automobile instrument panel and center fascia including display devices according to one embodiment.
  • FIG. 48 is an exemplary drawing showing a transparent display device including a display device according to one embodiment.
  • Figure 1 is a perspective view showing a display device according to one embodiment.
  • the display device (10) is a device that displays a moving image or a still image, and is included in various electronic devices (e.g., an electronic device for providing an image) such as a mobile phone, a smart phone, a tablet personal computer (PC), a smart watch, a watch phone, a mobile communication terminal, an electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation device, an Ultra Mobile PC (UMPC), etc., as well as a television, a laptop, a monitor, a billboard, an Internet of Things (IOT), etc., and can be used as a display screen of the electronic devices.
  • electronic devices e.g., an electronic device for providing an image
  • electronic devices e.g., an electronic device for providing an image
  • a mobile phone e.g., a mobile phone, a smart phone, a tablet personal computer (PC), a smart watch, a watch phone, a mobile communication terminal, an electronic notebook, an electronic book, a portable multimedia player (PMP),
  • the display device (10) may be a light-emitting display device such as an organic light-emitting display device using an organic light-emitting diode, a quantum dot light-emitting display device including a quantum dot light-emitting layer, an inorganic light-emitting display device including an inorganic semiconductor, and an ultra-small light-emitting display device using an ultra-small light-emitting diode (for example, a micro light-emitting diode or a nano light-emitting diode).
  • the display device (10) is described mainly as an ultra-small light-emitting display device, but the present invention is not limited thereto. Meanwhile, for the convenience of explanation, an ultra-small light-emitting diode is described as a light-emitting element below.
  • the display device (10) includes a display panel (100), a display driving circuit (250), a circuit board (300), and a power supply unit (500).
  • the display panel (100) may be formed as a rectangular plane having a short side in a first direction (DR1) and a long side in a second direction (DR2) intersecting the first direction (DR1).
  • the corner where the short side in the first direction (DR1) and the long side in the second direction (DR2) meet may be formed to be rounded to have a predetermined curvature or formed at a right angle.
  • the plane shape of the display panel (100) is not limited to a square, and may be formed in another polygonal, circular, or oval shape.
  • the display panel (100) may be formed flat, but is not limited thereto.
  • the display panel (100) may include a curved portion formed at the left and right ends and having a constant curvature or a varying curvature.
  • the display panel (100) may be formed flexibly so as to be bent, curved, folded, or rolled.
  • the display panel (100) may include a main area (MA) and a sub area (SBA).
  • the main area (MA) may include a display area (DA) that displays an image and a non-display area (NDA) that is a surrounding area of the display area (DA).
  • the display area (DA) may include a plurality of pixels that display an image.
  • Each of the pixels may include a plurality of sub-pixels.
  • each of the pixels may include a first sub-pixel that emits a first light, a second sub-pixel that emits a second light, and a third sub-pixel that emits a third light, but the embodiments of the present specification are not limited thereto.
  • the sub-area (SBA) may protrude in a second direction (DR2) from one side of the main area (MA).
  • DR2 second direction
  • the sub-area (SBA) is illustrated as being unfolded, but the sub-area (SBA) may be bent, in which case it may be disposed on the lower surface of the display panel (100).
  • the sub-area (SBA) is bent, it may overlap with the main area (MA) in the third direction (DR3), which is the thickness direction of the display panel (100).
  • a display driving circuit (250) may be disposed in the sub-area (SBA).
  • the display driving circuit (250) can generate signals and voltages for driving the display panel (100).
  • the display driving circuit (250) can be formed as an integrated circuit (IC) and attached to the display panel (100) using a COG (chip on glass) method, a COP (chip on plastic) method, or an ultrasonic bonding method, but is not limited thereto.
  • the display driving circuit (250) can be attached to the circuit board (300) using a COF (chip on film) method.
  • the circuit board (300) may be attached to one end of the sub-area (SBA) of the display panel (100). As a result, the circuit board (300) may be electrically connected to the display panel (100) and the display driving circuit (250). The display panel (100) and the display driving circuit (250) may receive digital video data, timing signals, and driving voltages through the circuit board (300).
  • the circuit board (300) may be a flexible printed circuit board, a printed circuit board, or a flexible film such as a chip on film.
  • the power supply unit (500) can generate multiple panel driving voltages according to the power voltage supplied from the outside.
  • the power supply unit (500) can be formed as an integrated circuit (IC) and attached to a circuit board (300) using a COF method.
  • Fig. 2 is a layout diagram showing a display device according to one embodiment.
  • Fig. 2 illustrates that the sub-area (SBA) is unfolded rather than bent.
  • the display panel (100) may include a main area (MA) and a sub area (SBA).
  • the main area (MA) may include a display area (DA) that displays an image and a non-display area (NDA) surrounding the display area (DA).
  • the display area (DA) may occupy most of the area of the main area (MA).
  • the display area (DA) may be positioned at the center of the main area (MA).
  • the display area (DA) includes a plurality of pixels (PX) for displaying an image, and each of the plurality of pixels (PX) may include a plurality of sub-pixels (SPX).
  • a pixel (PX) may be defined as a sub-pixel group that is the smallest unit capable of expressing white gradation.
  • a non-display area may be positioned adjacent to a display area (DA).
  • the non-display area may be an area outside the display area (DA).
  • the non-display area may be positioned to surround the display area (DA).
  • the non-display area may be an edge area of the display panel (100).
  • the first scan driver (SDC1) and the second scan driver (SDC2) may be disposed in a non-display area (NDA).
  • the first scan driver (SDC1) may be disposed on one side (for example, the left side) of the display panel (100), and the second scan driver (SDC2) may be disposed on the other side (for example, the right side) of the display panel, but is not limited thereto.
  • Each of the first scan driver (SDC1) and the second scan driver (SDC2) may be electrically connected to the display driver circuit (250) via scan fan out lines.
  • Each of the first scan driver (SDC1) and the second scan driver (SDC2) may receive a scan control signal from the display driver circuit (250), generate scan signals according to the scan control signal, and output the scan signals to the scan lines.
  • the sub-area (SBA) may protrude from one side of the main area (MA) in a second direction (DR2).
  • the length of the sub-area (SBA) in the second direction (DR2) may be shorter than the length of the main area (MA) in the second direction (DR2).
  • the length of the sub-area (SBA) in the first direction (DR1) may be shorter than the length of the main area (MA) in the first direction (DR1) or may be substantially the same as the length of the main area (MA) in the first direction (DR1).
  • the sub-area (SBA) may be curved and may be disposed at a lower portion of the display panel (100). In this case, the sub-area (SBA) may overlap the main area (MA) in the third direction (DR3).
  • the sub-area (SBA) may include a connection area (CA), a pad area (PA), and a bending area (BA).
  • CA connection area
  • PA pad area
  • BA bending area
  • connection area (CA) is an area that protrudes in the second direction (DR2) from one side of the main area (MA).
  • One side of the connection area (CA) may be in contact with the non-display area (NDA) of the main area (MA), and the other side of the connection area (CA) may be in contact with the bending area (BA).
  • the pad area (PA) is an area where pads (PD) and a display driving circuit (250) are arranged.
  • the display driving circuit (250) can be attached to the driving pads of the pad area (PA) using a conductive adhesive such as an anisotropic conductive film.
  • the circuit board (300) can be attached to the pads (PD) of the pad area (PA) using a conductive adhesive such as an anisotropic conductive film.
  • One side of the pad area (PA) can be in contact with the bending area (BA).
  • the bending area (BA) is a bending area.
  • the pad area (PA) can be positioned below the connection area (CA) and below the main area (MA).
  • the bending area (BA) can be positioned between the connection area (CA) and the pad area (PA).
  • One side of the bending area (BA) can be in contact with the connection area (CA), and the other side of the bending area (BA) can be in contact with the pad area (PA).
  • FIG. 3 is a block diagram showing a display device according to one embodiment.
  • the display area (DA) includes a plurality of pixels (PX), a plurality of scan lines (SL), a plurality of emission control lines (EL), and a plurality of data lines (DL).
  • a plurality of pixels can be arranged in a matrix form in a first direction (DR1) and a second direction (DR2).
  • a plurality of scan lines (SL) and a plurality of emission control lines (EL) can extend in the first direction (DR1) and be arranged in the second direction (DR2).
  • a plurality of data lines (DL) can extend in the second direction (DR2) and be arranged in the first direction (DR1).
  • the plurality of scan lines (SL) include a plurality of write scan lines (GWL), a plurality of initialization scan lines (GIL), and a plurality of bias scan lines (GBL).
  • Each of the plurality of sub-pixels may be connected to one of the plurality of write scan lines (GWL), one of the plurality of initialization scan lines (GIL), one of the plurality of bias scan lines (GBL), one of the plurality of emission control lines (EL), and one of the plurality of data lines (DL).
  • connection may include a direct connection or an indirect connection, and may include the meaning of an electrical and/or physical connection.
  • Each of the plurality of sub-pixels (SPX) may be supplied with a data voltage of a data line (DL) according to a write scan signal of a write scan line (GWL), and may emit light through a light-emitting element according to the data voltage.
  • the non-display area includes a first scan driver (SDC1), a second scan driver (SDC2), and a display driver circuit (250).
  • Each of the first scan driving unit (SDC1) and the second scan driving unit (SDC2) may include a write scan signal output unit (611), an initialization scan signal output unit (612), a bias scan signal output unit (613), and an emission control signal output unit (614).
  • Each of the write scan signal output unit (611), the initialization scan signal output unit (612), the bias scan signal output unit (613), and the emission control signal output unit (614) may receive a scan timing control signal (SCS) from the timing control unit (251).
  • the write scan signal output unit (611) can generate write scan signals according to the scan timing control signal (SCS) of the timing control unit (251) and sequentially output them to the write scan lines (GWL).
  • SCS scan timing control signal
  • GWL write scan lines
  • the initialization scan signal output unit (612) can generate initialization scan signals according to a scan timing control signal (SCS) and sequentially output them to initialization scan lines (GIL).
  • SCS scan timing control signal
  • GIL initialization scan lines
  • the bias scan signal output unit (613) can generate bias scan signals according to a scan timing control signal (SCS) and sequentially output them to bias scan lines (GBL).
  • SCS scan timing control signal
  • GBL bias scan lines
  • the light emission control signal output unit (614) can generate light emission control signals according to a scan timing control signal (SCS) and sequentially output them to light emission control lines (EL).
  • SCS scan timing control signal
  • EL light emission control lines
  • the display driving circuit (250) includes a timing control unit (251) and a data driving unit (252).
  • the data driving unit (252) can receive digital video data (DATA) and a data timing control signal (DCS) from the timing control unit (251).
  • the data driving unit (252) converts the digital video data (DATA) into analog data voltages according to the data timing control signal (DCS) and outputs the converted data voltages to the data lines (DL).
  • the sub-pixels (SPX) are selected by the write scan signals of the first scan driving unit (SDC1) and the second scan driving unit (SDC2), and the data voltages can be supplied to the selected sub-pixels (SPX).
  • the timing control unit (251) can receive digital video data (DATA) and timing signals from the outside.
  • the timing control unit (251) can generate a scan timing control signal (SCS) and a data timing control signal (DCS) for controlling the display panel (100) according to the timing signals.
  • the timing control unit (251) can output the scan timing control signal (SCS) to the first scan driving unit (SDC1) and the second scan driving unit (SDC2).
  • the timing control unit (251) can output digital video data (DATA) and a data timing control signal (DCS) to the data driving unit (252).
  • the power supply unit (500) can generate a plurality of panel driving voltages according to a power voltage supplied from an external source. For example, the power supply unit (500) can generate a first driving voltage (VDD), a second driving voltage (VSS), a third driving voltage (VINT), and a fourth driving voltage (VAINT) and supply them to the display panel (100).
  • VDD first driving voltage
  • VSS second driving voltage
  • VINT third driving voltage
  • VAINT fourth driving voltage
  • Fig. 4 is an equivalent circuit diagram showing a sub-pixel according to one embodiment.
  • a sub-pixel (SPX) may be connected to scan lines (GWL, GIL, GBL), an emission control line (EL), and a data line (DL).
  • the sub-pixel (SPX) may be connected to a write scan line (GWL), an initialization scan line (GIL), a bias scan line (GBL), an emission control line (EL), and a data line (DL).
  • a sub-pixel (SPX) includes a driving transistor (DT), switch elements, a capacitor (C1), and a light-emitting element (LE).
  • the switch elements include first to sixth transistors (ST1, ST2, ST3, ST4, ST5, ST6).
  • a driving transistor (DT) includes a gate electrode, a first electrode, and a second electrode.
  • the driving transistor (DT) controls a drain-source current (Ids, hereinafter referred to as “driving current”) flowing between the first electrode and the second electrode of the driving transistor (DT) according to a data voltage applied to the gate electrode of the driving transistor (DT).
  • driving current a drain-source current flowing between the first electrode and the second electrode of the driving transistor (DT) according to a data voltage applied to the gate electrode of the driving transistor (DT).
  • the light emitting element (LE) may be a micro light emitting diode.
  • the light emitting element (LE) emits light according to the driving current (Ids).
  • the amount of light emitted by the light emitting element (LE) may be proportional to the driving current (Ids).
  • the anode electrode of the light emitting element (LE) may be connected to the first electrode of the fourth transistor (ST4) and the second electrode of the sixth transistor (ST6), and the cathode electrode may be connected to the second power line (VSL) to which the second driving voltage is applied.
  • a capacitor (C1) is formed between the gate electrode of the driving transistor (DT) and a first power line (VDL) to which a first driving voltage is applied.
  • the first driving voltage may be a voltage of a higher level than the second driving voltage.
  • One electrode of the capacitor (C1) may be connected to the gate electrode of the driving transistor (DT), and the other electrode may be connected to the first power line (VDL).
  • the first to sixth transistors (ST1, ST2, ST3, ST4, ST5, ST6) and the driving transistor (DT) can all be formed as p-type MOSFETs.
  • the active layers of each of the first to sixth transistors (ST1, ST2, ST3, ST4, ST5, ST6) and the driving transistor (DT) can be formed of polysilicon.
  • the gate electrode of the first transistor (ST1) and the gate electrode of the second transistor (ST2) may be connected to a write scan line (GWL)
  • the gate electrode of the third transistor (ST3) may be connected to an initialization scan line (GIL)
  • the gate electrode of the fourth transistor (ST4) may be connected to a bias scan line (GBL).
  • the gate electrode of the fifth transistor (ST5) and the gate electrode of the sixth transistor (ST6) may be connected to an emission control line (EL).
  • the first to sixth transistors are formed of p-type MOSFETs, they may be turned on when a scan signal of a gate low voltage and an emission control signal of a gate low voltage are applied to the initialization scan line (GIL), the write scan line (GWL), the bias scan line (GBL), and the emission control line (EL), respectively.
  • One electrode of the third transistor (ST3) may be connected to a first initialization voltage line (VIL) to which a third driving voltage (VINT of FIG. 3) is applied
  • one electrode of the fourth transistor (ST4) may be connected to a second initialization voltage line (VAIL) to which a fourth driving voltage (VAINT of FIG. 3) is applied.
  • the first transistor (ST1) and the third transistor (ST3) are formed as n-type MOSFETs
  • the first transistor (ST1) may be turned on when a scan signal of a gate high voltage is applied
  • the third transistor (ST3) may be turned on when an initialization scan signal of a gate high voltage is applied
  • the second transistor (ST2), the fourth transistor (ST4), the fifth transistor (ST5), and the sixth transistor (ST6) are formed as p-type MOSFETs, and thus can be turned on when a scan signal of gate low voltage and a light emission control signal of gate low voltage are applied.
  • the first to sixth transistors (ST1, ST2, ST3, ST4, ST5, ST6) and the driving transistor (DT) may all be formed as n-type MOSFETs.
  • the active layers of each of the first to sixth transistors (ST1, ST2, ST3, ST4, ST5, ST6) and the driving transistor (DT) are formed of an oxide semiconductor and can be turned on when a scan signal of a gate high voltage and a light emission control signal are applied.
  • FIG. 5 is a layout diagram showing pixels of a display area according to one embodiment.
  • each of the plurality of pixels (PX) of the display area (DA) may include three sub-pixels (SPX1, SPX2, SPX3), but the embodiment of the present specification is not limited thereto and may include four sub-pixels.
  • each of the plurality of pixels (PX) includes three sub-pixels (SPX1, SPX2, SPX3), it may include a first sub-pixel (SPX1), a second sub-pixel (SPX2), and a third sub-pixel (SPX3).
  • a plurality of pixels can be arranged in a matrix form.
  • a first sub-pixel SPX1
  • a second sub-pixel SPX2
  • a third sub-pixel SPX3
  • DR1 first direction
  • each of the plurality of pixels (PX) includes three sub-pixels (SPX1, SPX2, SPX3)
  • the first sub-pixel (SPX1) can emit first light
  • the second sub-pixel (SPX2) can emit second light
  • the third sub-pixel (SPX3) can emit third light.
  • the first light may be light in a red wavelength band
  • the second light may be light in a green wavelength band
  • the third light may be light in a blue wavelength band.
  • the red wavelength band may refer to a wavelength band in which the main peak wavelength of the light is included in a wavelength band of approximately 600 nm to 750 nm
  • the green wavelength band may refer to a wavelength band in which the main peak wavelength of the light is included in a wavelength band of approximately 480 nm to 560 nm
  • the blue wavelength band may refer to a wavelength band in which the main peak wavelength of the light is included in a wavelength band of approximately 370 nm to 460 nm.
  • the first sub-pixel may emit a first light
  • the second and fourth sub-pixels may emit a second light
  • the third sub-pixel may emit a third light
  • the first sub-pixel may emit a first light
  • the second sub-pixel may emit a second light
  • the third sub-pixel may emit a third light
  • the fourth sub-pixel may emit a fourth light.
  • the fourth light may be white light.
  • the first sub-pixel (SPX1) includes a first pixel electrode (PXE1), a plurality of light-emitting elements (LE), and a first light conversion layer (QDL1).
  • the second sub-pixel (SPX2) includes a second pixel electrode (PXE2), a plurality of light-emitting elements (LE), and a second light conversion layer (QDL2).
  • the third sub-pixel (SPX3) includes a third pixel electrode (PXE3), a plurality of light-emitting elements (LE), and a light-transmitting layer (or third light conversion layer) (TPL).
  • Each of the first pixel electrode (PXE1), the second pixel electrode (PXE2), and the third pixel electrode (PXE3) may have a rectangular planar shape having a short side in the first direction (DR1) and a long side in the second direction (DR2).
  • the area of the first sub-pixel (SPX1), the area of the second sub-pixel (SPX2), and the area of the third sub-pixel (SPX3) may be set according to the light conversion efficiency of the first light conversion layer (QDL1) and the light conversion efficiency of the second light conversion layer (QDL2). For example, the lower the light conversion efficiency, the larger the area of the sub-pixel.
  • the area of the second pixel electrode (PXE2) may be larger than the area of the first pixel electrode (PXE1).
  • the first light conversion layer (QDL1) must convert the light, so the area of the first pixel electrode (PXE1) may be larger than the area of the third pixel electrode (PXE3).
  • Each of the pixel electrodes can be electrically connected to at least one transistor through a pixel connection hole (CT1/CT2/CT3).
  • CT1/CT2/CT3 pixel connection hole
  • each of the pixel electrodes (PXE1, PXE2, PXE3) can be electrically connected to a first electrode of a fourth transistor (ST4 of FIG. 4) and a second electrode of a sixth transistor (ST6 of FIG. 4) of the corresponding sub-pixel.
  • a plurality of light emitting elements may be disposed on each of the pixel electrodes (PXE1, PXE2, PXE3).
  • the same number of light emitting elements (LE) may be disposed on each of the pixel electrodes (PXE1, PXE2, PXE3).
  • two light emitting elements (LE) may be disposed on each of the pixel electrodes (PXE1, PXE2, PXE3).
  • the plurality of light emitting elements (LE) may emit a third light, for example, light in a blue wavelength band, but the embodiment of the present specification is not limited thereto.
  • the light emitting element (LE) of the first sub-pixel (SPX1) emits a first light
  • the light emitting element (LE) of the second sub-pixel (SPX2) emits a second light
  • the light emitting element (LE) of the third sub-pixel (SPX3) emits a third light
  • the light conversion layers (QDL1, QDL2) and the light transmitting layer (TPL) may be omitted.
  • the first light conversion layer (QDL1) can completely overlap the first pixel electrode (PXE1) and the plurality of light emitting elements (LE) of the first sub-pixel (SPX1).
  • the area of the first light conversion layer (QDL1) can be larger than the area of the first pixel electrode (PXE1).
  • the first light conversion layer (QDL1) can convert or shift the peak wavelength of incident light into light of another specific peak wavelength and emit the light.
  • the first light conversion layer (QDL1) can convert or shift third light emitted from the plurality of light emitting elements (LE) of the first sub-pixel (SPX1) into first light.
  • the second light conversion layer (QDL2) can completely overlap the second pixel electrode (PXE2) and the plurality of light emitting elements (LE) of the second sub-pixel (SPX2).
  • the area of the second light conversion layer (QDL2) can be larger than the area of the second pixel electrode (PXE2).
  • the second light conversion layer (QDL2) can convert or shift the peak wavelength of incident light into light of another specific peak wavelength and emit the light.
  • the second light conversion layer (QDL2) can convert or shift third light emitted from the plurality of light emitting elements (LE) of the second sub-pixel (SPX2) into second light.
  • the light transmitting layer (TPL) can completely overlap the third pixel electrode (PXE3) and the plurality of light emitting elements (LE) of the third sub-pixel (SPX3).
  • the light transmitting layer (TPL) can directly transmit incident light.
  • the light transmitting layer (TPL) can directly transmit the third light emitted from the plurality of light emitting elements (LE) of the third sub-pixel (SPX3).
  • Fig. 6 is a layout diagram showing pixels of a display area according to one embodiment.
  • Fig. 6 shows an embodiment that is different from the embodiment of Fig. 4 with respect to light-emitting elements (LE) arranged in sub-pixels (SPX1, SPX2, SPX3).
  • LE light-emitting elements
  • the sub-pixel (SPX) may include a single light-emitting element (LE) disposed on each pixel electrode (PXE1/PXE2/PXE3).
  • the light-emitting element (LE) may have a shape corresponding to the shape of each pixel electrode (PXE1/PXE2/PXE3), for example, a rectangular planar shape.
  • the light-emitting element (LE) may have a rectangular planar shape in which a length in a direction in which the long sides of the pixel electrodes (PXE1, PXE2, PXE3) extend, for example, a second direction (DR2), is longer than a length in the first direction (DR1).
  • the shape of the light emitting element (LE) is not limited thereto.
  • the light emitting element (LE) may have a circular planar shape as illustrated in Fig. 5, or may have a planar shape of a shape other than a circular or rectangular shape.
  • the light emitting element (LE) may have a size that can be appropriately or stably placed inside each pixel electrode (PXE1/PXE2/PXE3) or the light emitting area in which the pixel electrode (PXE1/PXE2/PXE3) is placed.
  • the light emitting area of each of the sub-pixels (SPX1, SPX2, SPX3) is an area in which the pixel electrode (PXE1/PXE2/PXE3) and the light emitting element (LE) of each of the sub-pixels (SPX1, SPX2, SPX3) are placed, and may be a light-transmitting area in which light generated from the light emitting element (LE) is emitted.
  • each of the sub-pixels (SPX1, SPX2, SPX3) may include light emitting elements (LE) of various types, numbers, shapes, and/or sizes according to embodiments.
  • the sub-pixels (SPX1, SPX2, SPX3) may include the same or different numbers of light emitting elements (LE).
  • Fig. 7 is a cross-sectional view showing an example of a cross-section of a display panel corresponding to line I1-I1' of Fig. 6.
  • Fig. 8 is a cross-sectional view showing in detail an embodiment of area A1 of Fig. 7.
  • the display panel (100) may include a thin film transistor layer (TFTL), pixel electrodes (PXE1, PXE2, PXE3) disposed on the thin film transistor layer (TFTL), light emitting elements (LE) disposed on the pixel electrodes (PXE1, PXE2, PXE3), and light conversion layers (QDL1, QDL2), a light transmitting layer (TPL), and color filters (CF1, CF2, CF3) disposed on the light emitting elements (LE).
  • TFTL thin film transistor layer
  • pixel electrodes PXE1, PXE2, PXE3
  • LE light emitting elements
  • QDL1, QDL2 light conversion layers
  • TPL light transmitting layer
  • CF1, CF2, CF3 color filters
  • a thin film transistor layer may include a substrate (SUB) and circuit elements and wirings arranged on the substrate (SUB).
  • the substrate (SUB) is considered as a component included in the thin film transistor layer (TFTL), but the embodiments are not limited thereto.
  • the substrate (SUB) and the thin film transistor layer (TFTL) may be considered as separate elements, and the thin film transistor layer (TFTL) may be viewed as being arranged on the substrate (SUB).
  • Fig. 7 the substrate (SUB) and the thin film transistor layer (TFTL) may be considered as separate elements, and the thin film transistor layer (TFTL) may be viewed as being arranged on the substrate (SUB).
  • TFT1 included in each sub-pixel is illustrated as representing the circuit elements of the thin film transistor layer (TFTL) (for example, circuit elements of the pixel circuit included in each of the sub-pixels (SPX1, SPX2, SPX3)).
  • the substrate (SUB) may be made of an insulating material such as glass or polymer resin. If the substrate (SUB) is made of polymer resin, it may be a flexible substrate that can be stretched.
  • the polymer resin may be acrylic resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin.
  • a barrier film (BR) may be disposed on the substrate (SUB).
  • the barrier film (BR) is a film that protects the transistors of the thin film transistor layer (TFTL) and the light emitting elements (LE) disposed on the thin film transistor layer (TFTL) from moisture penetrating through the substrate (SUB) that is vulnerable to moisture permeation.
  • the barrier film (BR) may be formed of a plurality of inorganic films that are alternately laminated.
  • a thin film transistor (TFT1) may be arranged on the barrier film (BR).
  • the thin film transistor (TFT1) illustrated in FIG. 7 may be either the fourth transistor (ST4) or the sixth transistor (ST6) illustrated in FIG. 4.
  • the thin film transistor (TFT1) may include a first active layer (ACT1) and a first gate electrode (G1).
  • a first active layer (ACT1) of a thin film transistor (TFT1) may be disposed on the barrier film (BR).
  • the first active layer (ACT1) of the thin film transistor (TFT1) may include polycrystalline silicon, single-crystalline silicon, low-temperature polycrystalline silicon, or amorphous silicon.
  • the first active layer (ACT1) of the thin film transistor (TFT1) may be formed of an oxide semiconductor including IGZO (indium (In), gallium (Ga), zinc (Zn), and oxygen (O)), IGZTO (indium (In), gallium (Ga), zinc (Zn), tin (Sn), and oxygen (O)), or IGTO (indium (In), gallium (Ga), tin (Sn), and oxygen (O)).
  • the first active layer (ACT1) may include a first channel region (CHA1), a first source region (S1), and a first drain region (D1).
  • the first channel region (CHA1) may be a region overlapping the first gate electrode (G1) in a third direction (DR3) that is a thickness direction of the substrate (SUB).
  • the first source region (S1) may be disposed on one side of the first channel region (CHA1), and the first drain region (D1) may be disposed on the other side of the first channel region (CHA1).
  • the first source region (S1) and the first drain region (D1) may be regions that do not overlap the first gate electrode (G1) in the third direction (DR3).
  • the first source region (S1) and the first drain region (D1) may be regions in which ions are doped into a semiconductor material to have conductivity.
  • a first gate insulating film (131) may be disposed on the first channel region (CHA1), the first source region (S1), and the first drain region (D1) of the thin film transistor (TFT1).
  • a first gate metal layer may be disposed on the first gate insulating film (131).
  • the first gate metal layer may include a first gate electrode (G1) of a thin film transistor (TFT1) and a first capacitor electrode (CAE1).
  • the first gate electrode (G1) may overlap the first active layer (ACT1) in the third direction (DR3).
  • FIG. 6 illustrates that the first gate electrode (G1) and the first capacitor electrode (CAE1) are disposed apart from each other, when the thin film transistor (TFT1) is the driving transistor (DT) of FIG. 4, the first gate electrode (G1) and the first capacitor electrode (CAE1) may be electrically or physically connected to each other.
  • the thin film transistor (TFT1) is any one of the first to sixth transistors (ST1 to ST6) of FIG. 4, the first gate electrode (G1) and the first capacitor electrode (CAE1) may not be electrically or physically connected to each other.
  • a second gate insulating film (132) may be disposed on the first gate electrode (G1) and the first capacitor electrode (CAE1) of the thin film transistor (TFT1).
  • a second gate metal layer may be disposed on the second gate insulating film (132).
  • the second gate metal layer may include a second capacitor electrode (CAE2).
  • the second capacitor electrode (CAE2) may overlap the first capacitor electrode (CAE1) of the thin film transistor (TFT1) in the third direction (DR3). Since the second gate insulating film (132) has a predetermined dielectric constant, a capacitor (C1 in FIG. 4) may be formed by the first capacitor electrode (CAE1), the second capacitor electrode (CAE2), and the second gate insulating film (132) disposed therebetween.
  • a first interlayer insulating film (141) may be placed on the second capacitor electrode (CAE2).
  • a first data metal layer may be disposed on an interlayer insulating film (141).
  • the first data metal layer may include a first source connection electrode (PCE1).
  • the first source connection electrode (PCE1) may be connected to a first drain region (D) of a first active layer (ACT1) through a first source contact hole (PCT1) penetrating the first gate insulating film (131), the second gate insulating film (132), and the interlayer insulating film (141).
  • a first planarization film (160) may be placed on the first source connection electrode (PCE1) to planarize the step caused by the thin film transistor (TFT1).
  • a second data metal layer may be disposed on the first planarization film (160).
  • the second data metal layer may include a second source connection electrode (PCE2).
  • the second source connection electrode (PCE2) may be connected to the first source connection electrode (PCE1) through a second pixel contact hole (PCT2) penetrating the first planarization film (160).
  • a second planarization film (180) may be placed on the second source connection electrode (PCE2).
  • the barrier film (BR), the first gate insulating film (131), the second gate insulating film (132), and the interlayer insulating film (141) may be formed of an inorganic film, for example, silicon nitride (SiN x ), silicon nitride oxide (SiON), silicon oxide (SiO x ), titanium oxide (TiO x ), or aluminum oxide (AlO x ).
  • the first gate metal layer, the second gate metal layer, the first data metal layer, and the second data metal layer may be formed as a single layer or multiple layers made of one or an alloy of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu).
  • Mo molybdenum
  • Al aluminum
  • Cr chromium
  • Au gold
  • Ti titanium
  • Ni nickel
  • Nd neodymium
  • Cu copper
  • the first flattening film (160) and the second flattening film (180) can be formed of an organic film such as an acrylic resin, an epoxy resin, a phenolic resin, a polyamide resin, or a polyimide resin.
  • a light-emitting element layer may be arranged on the second planarization film (180).
  • the light-emitting element layer may include pixel electrodes (PXE1, PXE2, PXE3), light-emitting elements (LE), a common electrode (CE), and an organic film (210, 211, 212).
  • a pixel electrode layer may be disposed on the second planarization film (180).
  • the pixel electrode layer may include a first pixel electrode (PXE1), a second pixel electrode (PXE2), and a third pixel electrode (PXE3).
  • Each of the pixel electrodes (PXE1, PXE2, PXE3) may be connected to a second source connection electrode (PCE2) through a pixel connection hole (CT1/CT2/CT3 of FIG. 5) penetrating the second planarization film (180).
  • Each of the pixel electrodes may be connected to a first source region (S1) or a first drain region (D1) of a thin film transistor (TFT1) through the first source connection electrode (PCE1) and the second source connection electrode (PCE2). Therefore, a voltage controlled by the thin film transistor (TFT1) may be applied to each of the pixel electrodes (PXE1, PXE2, PXE3).
  • the pixel electrode layer may be formed as a single layer or multiple layers made of one or an alloy of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu).
  • Mo molybdenum
  • Al aluminum
  • Cr chromium
  • Au gold
  • Ti titanium
  • Ni nickel
  • Nd neodymium
  • Cu copper
  • the pixel electrode layer may be made of copper (Cu) having a low surface resistance.
  • a first organic film (210) may be disposed on each of the pixel electrodes (PXE1, PXE2, PXE3).
  • the first organic film (210) serves to temporarily fix or adhere the plurality of light emitting elements (LE) to prevent the plurality of light emitting elements (LE) from tilting and falling over or tipping over during the process of transferring the plurality of light emitting elements (LE) to the display panel (100). That is, the first organic film (210) may be a film for temporarily adhering the plurality of light emitting elements (LE) to each of the pixel electrodes (PXE1, PXE2, PXE3). To facilitate the temporary adhering, the thickness of the first organic film (210) may be greater than the thickness of each of the pixel electrodes (PXE1, PXE2, PXE3) and may be greater than the thickness of the contact electrode (CTE).
  • the first organic film (210) may be a photosensitive organic film such as a photoresist.
  • the first organic film (210) may be formed of an acrylic resin, an epoxy resin, a phenolic resin, a polyamide resin, a polyimide resin, or the like.
  • a plurality of light emitting elements may be arranged on the first organic film (210).
  • each of the plurality of light emitting elements (LE) is a vertical type micro LED extending in a third direction (DR3).
  • the vertical type micro LED refers to an LED having a structure in which a first semiconductor layer (SEM1), an active layer (MQW), and a second semiconductor layer (SEM2) are sequentially arranged in the third direction (DR3), which is a vertical direction.
  • Each of the plurality of light emitting elements (LE) may have a cross-sectional shape of a reverse taper.
  • each of the plurality of light emitting elements (LE) may have a cross-sectional shape of a trapezoid in which the width of the upper surface is wider than the width of the lower surface.
  • Each of the plurality of light-emitting elements (LE) may be formed of an inorganic material such as gallium nitride (GaN).
  • Each of the plurality of light-emitting elements (LE) may have a length in a first direction (DR1), a length in a second direction (DR2), and a length in a third direction (DR3) of several to several hundred ⁇ m, respectively.
  • each of the plurality of light-emitting elements (LE) may have a length in the first direction (DR1), a length in the second direction (DR2), and a length in the third direction (DR3) of approximately 100 ⁇ m or less, respectively.
  • the size of each of the plurality of light-emitting elements (LE) may vary depending on the embodiments.
  • Each of the plurality of light emitting elements (LE) may be grown and formed on a semiconductor substrate such as a silicon substrate or a sapphire substrate.
  • the plurality of light emitting elements (LE) may be transferred onto the pixel electrodes (PXE1, PXE2, PXE3) of the display panel (100) directly from the semiconductor substrate or via a transfer substrate.
  • the plurality of light emitting elements (LE) may be transferred onto the pixel electrodes (PXE1, PXE2, PXE3) of the display panel (100) through an electrostatic method using an electrostatic head or a stamp method using an elastic polymer material such as PDMS or silicon as a transfer substrate.
  • the light emitting element (LE) may include at least a semiconductor stack (STC).
  • the light emitting element (LE) may include a conductive layer (E1), a semiconductor stack (STC), a contact electrode (CTE), and a passivation layer (INS).
  • the semiconductor stack (STC) may include a first semiconductor layer (SEM1), an active layer (MQW), and a second semiconductor layer (SEM2) sequentially arranged in a third direction (DR3).
  • the conductive layer (E1) may be disposed on the lower surface of the first semiconductor layer (SEM1).
  • the conductive layer (E1) covers the entire lower surface of the first semiconductor layer (SEM1), but the embodiment of the present specification is not limited thereto.
  • the conductive layer (E1) may be disposed on a portion of the lower surface of the first semiconductor layer (SEM1).
  • the conductive layer (E1) may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu).
  • the first semiconductor layer (SEM1) may be disposed on the conductive layer (E1).
  • the first semiconductor layer (SEM1) may be formed of a semiconductor material layer doped with a first conductive dopant such as magnesium (Mg), zinc (Zn), calcium (Ca), strontium (Sr), barium (Ba), or the like, for example, gallium nitride (GaN).
  • a first conductive dopant such as magnesium (Mg), zinc (Zn), calcium (Ca), strontium (Sr), barium (Ba), or the like, for example, gallium nitride (GaN).
  • the active layer (MQW) may be disposed on the first semiconductor layer (SEM1).
  • the active layer (MQW) may include the same semiconductor material layer as the first semiconductor layer (SEM1) and the second semiconductor layer (SEM2).
  • the active layer (MQW) may also include gallium nitride (GaN).
  • the active layer (MQW) may include at least one of gallium nitride (GaN), indium gallium nitride (InGaN), and aluminum gallium nitride (AlGaN).
  • the active layer (MQW) may emit light by the combination of electron-hole pairs in response to an electric signal applied through the first semiconductor layer (SEM1) and the second semiconductor layer (SEM2).
  • the active layer (MQW) may include a material having a single or multiple quantum well structure.
  • the active layer (MQW) may have a structure in which a plurality of well layers and barrier layers are alternately stacked.
  • the well layers may be formed of InGaN
  • the barrier layers may be formed of GaN or AlGaN, but are not limited thereto.
  • the active layer (MQW) may have a structure in which semiconductor materials having a large band gap energy and semiconductor materials having a small band gap energy are alternately stacked, and may include other group III to group V semiconductor materials depending on the wavelength of the emitted light.
  • the color of the emitted light may vary depending on the content of indium (In). For example, as the content of indium (In) increases, the wavelength band of the light emitted by the active layer may shift toward a red wavelength band, and as the content of indium (In) decreases, the wavelength band of the light emitted by the active layer may shift toward a blue wavelength band.
  • the content of indium (In) in the active layer (MQW) of the light-emitting element (LE) that emits the third light (light in the blue wavelength band) may be approximately 10 wt% to 20 wt%.
  • a second semiconductor layer (SEM2) may be disposed on the active layer (MQW).
  • the second semiconductor layer (SEM2) may be a semiconductor material layer doped with a second conductive dopant, such as silicon (Si), germanium (Ge), or tin (Sn), for example, gallium nitride (GaN).
  • An electron blocking layer may be positioned between the first semiconductor layer (SEM1) and the active layer (MQW).
  • the electron blocking layer may be a layer that suppresses or prevents excessive electrons from flowing into the active layer (MQW).
  • the electron blocking layer may be AlGaN or p-AlGaN doped with p-type Mg.
  • the electron blocking layer may be omitted.
  • the superlattice layer may be positioned between the active layer (MQW) and the second semiconductor layer (SEM2).
  • the superlattice layer may be a layer for relieving stress between the second semiconductor layer (SEM2) and the active layer (MQW).
  • the superlattice layer may be formed of InGaN or GaN.
  • the superlattice layer may be omitted.
  • the passivation layer (INS) can surround the side surface of the semiconductor stack (STC).
  • the passivation layer (INS) can be disposed on the side surface of the first semiconductor layer (SEM1), the side surface of the active layer (MQW), and the side surface of the second semiconductor layer (SEM2).
  • the passivation layer (INS) can be a film for protecting the side surface of the light emitting element (LE).
  • the passivation layer (INS) can be formed of an inorganic film, for example, silicon nitride (SiN x ), silicon nitride oxide (SiON), silicon oxide (SiO x ), titanium oxide (TiO x ), or aluminum oxide (AlO x ).
  • the passivation layer (INS) can also be disposed on the lower surface and the side surface of the conductive layer (E1).
  • the contact electrode (CTE) may be disposed on the protective film (INS).
  • the contact electrode (CTE) may be disposed between the first organic film (210) and the protective film (INS).
  • the contact electrode (CTE) may be in contact with the first organic film (210).
  • a plurality of contact electrodes may be disposed on a passivation layer (INS).
  • Each of the plurality of contact electrodes (CTE) may be disposed between a first organic film (210) and the passivation layer (INS).
  • Each of the plurality of contact electrodes (CTE) may be in contact with the first organic film (210).
  • FIGS. 7 and 8 illustrate that the contact electrode (CTE) of each of the light-emitting elements (LE) is disposed on the first organic film (210), the embodiments of the present specification are not limited thereto.
  • the first organic film (210) may be disposed on the lower surface and a portion of the side surface of the contact electrode (CTE) of each of the light-emitting elements (LE).
  • the first organic film (210) may be disposed on the side surface of the conductive layer (E1) of each of the light-emitting elements (LE).
  • the first organic film (210) may be disposed on the side surface of the first semiconductor layer (SEM1), the side surface of the active layer (MQW), and the side surface of the second semiconductor layer (SEM2) of each of the light-emitting elements (LE).
  • the first organic film (210) may be disposed on a portion of the side surface of the second semiconductor layer (SEM2).
  • the contact electrode (CTE) can be connected to the exposed conductive layer (E1) without being covered by the protective film (INS). As a result, even if one of the contact electrodes (CTE) is not connected to the conductive layer (E1) due to a process error, the other contact electrode (CTE) is connected to the conductive layer (E1), thereby preventing a defect in which the light emitting element (LE) does not light up.
  • the contact electrode (CTE) When the contact electrode (CTE) is formed of a metal with high reflectivity, light emitted from the active layer (MQW) of the light emitting element (LE) that propagates in the lateral direction of the light emitting element (LE) can be reflected by the contact electrode (CTE) and emitted to the upper surface of the light emitting element (LE). Therefore, since light loss of the light emitting element (LE) can be reduced, the light efficiency of the light emitting element (LE) can be increased. Therefore, in order to increase the light efficiency of the light emitting element (LE), it is preferable that the contact electrode (CTE) be arranged to cover most of the lateral surface of the semiconductor stack (STC).
  • STC semiconductor stack
  • the contact electrode (CTE) may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu).
  • the contact electrode (CTE) may be formed as a two-layer structure of chromium (Cr) and gold (Au), a three-layer structure of titanium (Ti), aluminum (Al), and titanium (Ti), or a three-layer structure of indium tin oxide (ITO), silver (Ag), and indium tin oxide (ITO) to increase reflectivity.
  • connection electrode (BE) connects the contact electrode (CTE) of the light-emitting element (LE) and one of the pixel electrodes (PXE1, PXE2, PXE3).
  • the connection electrode (BE) can be connected to one of the pixel electrodes (PXE1, PXE2, PXE3) exposed through a connection hole (BH) penetrating the first organic film (210).
  • the connection electrode (BE) can be disposed on the upper surface of the first organic film (210) and the side surface of the contact electrode (CTE).
  • the connection electrode (BE) can be disposed on a part of the side surface of the light-emitting element (LE).
  • the connection electrode (BE) can be disposed on a part of the passivation layer (INS) of the light-emitting element (LE).
  • the connecting electrode (BE) may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu).
  • the connecting electrode (BE) may be made of a transparent conductive material (TCO), such as indium tin oxide (ITO) and indium zinc oxide (IZO), which can transmit light.
  • TCO transparent conductive material
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • the connecting electrode (BE) is made of a highly reflective metal material such as aluminum (Al)
  • light emitted from the active layer (MQW) of the light emitting element (LE) that propagates in the lateral direction of the light emitting element (LE) can be reflected by the connecting electrode (BE) and propagate upwardly toward the light emitting element (LE). Accordingly, light loss from the light emitting element (LE) can be reduced, and thus the light efficiency of the light emitting element (LE) can be increased.
  • the light emitting element (LE) may include a patterned light-emitting surface.
  • the light emitting element (LE) may include light extraction patterns (LEP) arranged on the light-emitting surface of the semiconductor stack (STC), as illustrated in FIG. 8.
  • the light-emitting surface of the semiconductor stack may be the upper surface of the semiconductor stack (STC), for example, the upper surface of the second semiconductor layer (SEM2).
  • the light extraction patterns may be formed on the upper surface of the second semiconductor layer (SEM2).
  • the light extraction patterns (LEP) are formed by etching the semiconductor stack (STC) and may be formed integrally with the semiconductor stack (STC). In this case, the light extraction patterns (LEP) may be considered a part of the semiconductor stack (STC). For example, when the light extraction patterns (LEP) are formed by etching the second semiconductor layer (SEM2), the light extraction patterns (LEP) may be considered a part of the second semiconductor layer (SEM2).
  • Light extraction patterns may be patterns for increasing the emission efficiency of light passing through the light-emitting surface of the light-emitting element (LE).
  • the light extraction patterns (LEP) are micro-patterns formed to have a convex or concave shape on the light-emitting surface of the light-emitting element (LE), and may be formed in the form of a micro-lens array, a diffuse reflection structure, a diffuse refractive surface, etc.
  • the shape, structure, size, etc. of the light extraction patterns (LEP) are not particularly limited.
  • the light extraction patterns (LEP) may be formed on the light-emitting surface of the light-emitting element (LE) to include regular or irregular curves or unevenness, and may have various shapes and/or sizes according to embodiments.
  • the light extraction patterns (LEP) may include groove portions (GP) (e.g., portions including valleys of each of the light extraction patterns (LEP)) that are repeated along at least one of the first direction (DR1) and the second direction (DR2) and protrusion portions (PP) (e.g., portions including peaks of each of the light extraction patterns (LEP)) arranged around or around the groove portions (GP).
  • the protrusion portions (PP) of each of the light extraction patterns (LEP) may surround the groove portions (GP).
  • the groove portions (GP) and the protrusion portions (PP) of the light extraction patterns (LEP) may be regularly and/or periodically repeated in at least one direction, but are not limited thereto.
  • the light extraction patterns may include a plurality of groove portions (GP) having a hemispherical or semi-elliptical shape and protrusion portions (PP) arranged around the groove portions (GP).
  • the light extraction patterns (LEP) may include a plurality of groove portions (GP) having a semicircular or semi-elliptical cross-sectional shape and protrusion portions (PP) arranged around the groove portions (GP).
  • the maximum length (Lmax) of the light extraction patterns (LEP) in the third direction (DR3) may be approximately several microns or less.
  • the light extraction patterns (LEP) may be formed at a distance that can be sufficiently spaced from the active layer (MQW).
  • the maximum length (Lmax) of the light extraction patterns (LEP) in the third direction (DR3) may be less than or equal to half of the thickness of the second semiconductor layer (SEM2) (for example, the length of the second semiconductor layer (SEM2) in the third direction (DR3), but is not limited thereto).
  • the size, shape, number, or arrangement interval of the light extraction patterns (LEP) may be appropriately set or changed in consideration of the size, shape, structure, light output efficiency, or stability of the light emitting element (LE).
  • the light emitting element (LE) includes light extraction patterns (LEP) formed on the light-emitting surface, the light-emitting efficiency of the light emitting element (LE) and the sub-pixel (SPX) including the LE can be improved.
  • a semiconductor substrate for manufacturing a light emitting element may be patterned to form patterns corresponding to light extraction patterns (LEP) on a surface of the semiconductor substrate, and semiconductor material layers for forming a second semiconductor layer (SEM2), an active layer (MQW), and a first semiconductor layer (SEM1) may be sequentially formed (for example, grown) on the patterned semiconductor substrate, and then etched to manufacture the light emitting element (LE).
  • the light emitting element (LE) may include light extraction patterns (LEP) on one surface on which the second semiconductor layer (SEM2) is disposed.
  • the light emitting element (LE) may be disposed on each pixel electrode (PXE1/PXE2/PXE3) such that the light-emitting surface of the light emitting element (LE) on which the light extraction patterns (LEP) are disposed faces upward.
  • the shape, size, or process method or step for forming the light extraction patterns (LEP) included in the light emitting element (LE) may be varied in various ways depending on the embodiments.
  • a patterning process for forming the light extraction patterns (LEP) may be additionally performed after manufacturing the light emitting element (LE) to form the light extraction patterns (LEP) on the light-emitting surface (e.g., the upper surface) of the light emitting element (LE).
  • the light emitting elements (LE) of the sub-pixels (SPX1, SPX2, SPX3) may include light extraction patterns (LEP) having the same shape.
  • the light extraction patterns (LEP) of the light emitting elements (LE) disposed on the pixel electrodes (PXE1, PXE2, PXE3) may be arranged with the same structure on the light-emitting surface of each of the light emitting elements (LE).
  • the light emitting elements (LE) may include the same number of light extraction patterns (LEP). Accordingly, the light emission characteristics of the light emitting elements (LE) and the sub-pixels (SPX1, SPX2, SPX3) including the light emitting elements (LE) may be uniformized.
  • the second organic film (211) may be arranged to cover a portion of the side surface of the plurality of light-emitting elements (LE).
  • the second organic film (211) may be arranged to cover the connection electrode (BE), but at least a portion of the connection electrode (BE) may be exposed without being covered by the second organic film (211).
  • the third organic film (212) may be disposed on the second organic film (211).
  • the third organic film (212) may be disposed to cover a portion of a side surface of each of the plurality of light-emitting elements (LE).
  • the third organic film (212) may be disposed on at least a portion of the connection electrode (BE) that is exposed and not covered by the second organic film (211).
  • the upper surface of each of the plurality of light-emitting elements (LE) may be exposed and not covered by the third organic film (212).
  • the second organic film (211) and the third organic film (212) can be formed of an organic film such as an acrylic resin, an epoxy resin, a phenolic resin, a polyamide resin, or a polyimide resin.
  • the second organic film (211) and the third organic film (212) are layers for leveling the steps caused by the plurality of light-emitting elements (LE). If the height of the second organic film (211) is arranged to cover most of the side surfaces of each of the plurality of light-emitting elements (LE), the third organic film (212) may be omitted.
  • a common electrode (CE) may be disposed on the upper surface of each of the plurality of light emitting elements (LE) and the upper surface of the third organic film (212).
  • the common electrode (CE) may be a common layer formed in common on the first sub-pixel (SPX1), the second sub-pixel (SPX2), and the third sub-pixel (SPX3).
  • the common electrode (CE) may be made of a transparent metal material (TCO, Transparent Conductive Material), such as ITO (Indium Tin Oxide) and IZO (Indium Zinc Oxide), which can transmit light.
  • the pixel electrodes may be referred to as anode electrodes or first electrodes
  • the common electrode CE may be referred to as cathode electrodes or second electrodes.
  • the first capping layer (CAP1) can be disposed on the common electrode (CE).
  • a light-shielding layer (BM), a first light conversion layer (QDL1), a second light conversion layer (QDL2), and a light-transmitting layer (TPL) may be disposed on the first capping layer (CAP1).
  • the first light conversion layer (QDL1), the second light conversion layer (QDL2), and the light-transmitting layer (TPL) may be formed by the partitioning of the light-shielding layer (BM).
  • the first light conversion layer (QDL1) may be disposed on the first capping layer (CAP1)
  • the second light conversion layer (QDL2) may be disposed on the first capping layer (CAP1)
  • the light-transmitting layer (TPL) may be disposed on the first capping layer (CAP1).
  • the light-shielding layer (BM) may overlap the second organic film (211) and the third organic film (212) in the third direction (DR3), and may not overlap the plurality of light-emitting elements (LE).
  • the first light conversion layer (QDL1) can convert a portion of the third light (light in the blue wavelength band) incident from the light emitting element (LE) into first light (light in the red wavelength band).
  • the first light conversion layer (QDL1) can include a first base resin (BRS1) and a first wavelength conversion particle (WCP1).
  • the first base resin (BRS1) can include a light-transmitting organic material.
  • the first wavelength conversion particle (WCP1) can convert a portion of the third light (light in the blue wavelength band) incident from the light emitting element (LE) into first light (light in the red wavelength band).
  • the second light conversion layer (QDL2) can convert a portion of the third light (light in the blue wavelength band) incident from the light emitting element (LE) into second light (light in the green wavelength band).
  • the second light conversion layer (QDL2) can include a second base resin (BRS2) and second wavelength conversion particles (WCP2).
  • the second base resin (BRS2) can include a light-transmitting organic material.
  • the second wavelength conversion particles (WCP2) can convert a portion of the third light (light in the blue wavelength band) incident from the light emitting element (LE) into second light (light in the green wavelength band).
  • the optically transparent layer (TPL) may include a light-transmitting organic material.
  • the first base resin (BRS1), the second base resin (BRS2), and the light transmitting layer (TPL) may include an epoxy resin, an acrylic resin, a cardo resin, or an imide resin.
  • the first and second wavelength conversion particles (WCP1, WCP2) may be quantum dots (QDs), quantum rods, fluorescent materials, or phosphorescent materials.
  • the light-blocking layer (BM) may include a first light-blocking layer (BM1) and a second light-blocking layer (BM2) that are sequentially laminated.
  • the length of the first light-blocking layer (BM1) in the first direction (DR1) or the length of the second direction (DR2) may be wider than the length of the second light-blocking layer (BM2) in the first direction (DR1) or the length of the second light-blocking layer (BM2) in the second direction (DR2).
  • the first light-blocking layer (BM1) and the second light-blocking layer (BM2) may be formed of an organic film such as an acrylic resin, an epoxy resin, a phenolic resin, a polyamide resin, or a polyimide resin.
  • the first light-blocking layer (BM1) and the second light-blocking layer (BM2) may include a light-blocking material to prevent light from a light-emitting element (LE) of a sub-pixel from propagating to an adjacent sub-pixel.
  • the first shading layer (BM1) and the second shading layer (BM2) may include an inorganic black pigment such as carbon black or an organic black pigment.
  • the second capping layer (CAP2) may be disposed on the first capping layer (CAP1) and the light-shielding layer (BM).
  • the second capping layer (CAP2) may be disposed on the side surface and the upper surface of the light-shielding layer (BM).
  • the second capping layer (CAP2) may be disposed on the side surface of the first light-shielding layer (BM1) and the side surface and the upper surface of the second light-shielding layer (BM2).
  • a reflective film (RF) may be disposed between a light-shielding layer (BM) and a first light conversion layer (QDL1), between a light-shielding layer (BM) and a second light conversion layer (QDL2), and between a light-shielding layer (BM) and a light-transmitting layer (TPL).
  • the reflective film (RF) may be disposed on a second capping layer (CAP2) disposed on a side surface of the first light-shielding layer (BM1) and a side surface of the second light-shielding layer (BM2).
  • the reflective film (RF) serves to reflect light that propagates in a lateral direction in the first light-conversion layer (QDL1), the second light-conversion layer (QDL2), and the light-transmitting layer (TPL).
  • the reflective film (RF) may include a highly reflective metal material, such as aluminum (Al).
  • the thickness of the reflective film (RF) may be approximately 0.1 ⁇ m.
  • the reflective film may include M pairs of first and second layers having different refractive indices (M is an integer greater than or equal to 2) to function as Distributed Bragg Reflectors (DBR).
  • M is an integer greater than or equal to 2
  • DBR Distributed Bragg Reflectors
  • the M first layers and the M second layers may be arranged alternately.
  • the first and second layers may be formed of an inorganic film, for example, silicon nitride (SiN x ), silicon nitride oxide (SiON), silicon oxide (SiO x ), titanium oxide (TiO x ), or aluminum oxide (AlO x ).
  • the third capping layer (CAP3) can be disposed on the second capping layer (CAP2), the first light conversion layer (QDL1), the second light conversion layer (QDL2), and the light transmitting layer (TPL).
  • the first capping layer (CAP1), the second capping layer (CAP2), and the third capping layer (CAP3) may be formed of an inorganic film, for example, silicon nitride (SiN x ), silicon nitride oxide (SiON), silicon oxide (SiO x ), titanium oxide (TiO x ), or aluminum oxide (AlO x ).
  • the first light conversion layer (QDL1), the second light conversion layer (QDL2), and the light transmitting layer (TPL) may be encapsulated by the first capping layer (CAP1), the second capping layer (CAP2), and the third capping layer (CAP3).
  • a fourth organic film (213) may be disposed on the third capping layer (CAP3).
  • a plurality of color filters (CF1, CF2, CF3) may be disposed on the fourth organic film (213).
  • the plurality of color filters (CF1, CF2, CF3) may include first color filters (CF1), second color filters (CF2), and third color filters (CF3).
  • the first color filter (CF1) arranged in the first sub-pixel (SPX1) can transmit the first light (light in the red wavelength band) and absorb or block the third light (light in the blue wavelength band). Therefore, the first color filter (CF1) can transmit the first light (light in the red wavelength band) converted by the first light conversion layer (QDL1) among the third light (light in the blue wavelength band) emitted from the light-emitting element (LE), and absorb or block the third light (light in the blue wavelength band) not converted by the first light conversion layer (QDL1). Therefore, the first sub-pixel (SPX1) can emit the first light (light in the red wavelength band).
  • the second color filter (CF2) arranged in the second sub-pixel (SPX2) can transmit the second light (light in the green wavelength band) and absorb or block the third light (light in the blue wavelength band). Therefore, the second color filter (CF2) can transmit the second light (light in the green wavelength band) converted by the second light conversion layer (QDL2) among the third light (light in the blue wavelength band) emitted from the light-emitting element (LE), and absorb or block the third light (light in the blue wavelength band) not converted by the second light conversion layer (QDL2). Therefore, the second sub-pixel (SPX2) can emit the second light (light in the green wavelength band).
  • the third color filter (CF3) arranged in the third sub-pixel (SPX3) can transmit the third light (light in the blue wavelength band). Therefore, the third color filter (CF3) can transmit the third light (light in the blue wavelength band) emitted from the light-emitting element (LE) passing through the light-transmitting layer (TPL). Therefore, the third sub-pixel (SPX3) can emit the third light (light in the blue wavelength band).
  • the first color filter (CF1), the second color filter (CF2), and the third color filter (CF3) overlapping in the third direction (DR3) can overlap the light-blocking layer (BM) in the third direction (DR3).
  • a fifth organic film (214) for planarization may be placed on multiple color filters (CF1, CF2, CF3).
  • the fourth organic film (213) and the fifth organic film (214) can be formed of acrylic resin, epoxy resin, phenolic resin, polyamide resin, polyimide resin, etc.
  • Fig. 9 is a cross-sectional view showing in detail one embodiment of area A1 of Fig. 7.
  • Fig. 10 is a cross-sectional view showing in detail one embodiment of area A1 of Fig. 7.
  • FIGS. 9 and 10 show embodiments different from the embodiment of FIG. 8 with respect to the contact electrode (CTE) of the light emitting element (LE). In addition, FIGS. 9 and 10 show embodiments different from each other with respect to the connection structure of the contact electrode (CTE) of the light emitting element (LE) and the conductive layer (E1). In describing the embodiments below, any description overlapping with at least one embodiment described above will be omitted, and differences between the embodiments will be primarily described.
  • the light emitting element may include a single contact electrode (CTE) rather than multiple contact electrodes (CTE).
  • the contact electrode (CTE) may be connected to the conductive layer (E1) in one or more regions of the conductive layer (E1). For example, as illustrated in FIG. 9, multiple regions of the conductive layer (E1) may be exposed without being covered by the protective film (INS).
  • the contact electrode (CTE) may be connected to the conductive layer (E1) in each of the multiple regions of the conductive layer (E1).
  • the contact electrode (CTE) is not connected to the conductive layer (E1) in one of the multiple regions due to a process error, the occurrence of a defect in which the light-emitting element (LE) does not light up can be prevented by connecting the contact electrode (CTE) to the conductive layer (E1) in another region.
  • the protective film (INS) may include a single opening region on the lower surface of the conductive layer (E1), as illustrated in FIG. 10. A portion of the conductive layer (E1) exposed by the opening region of the protective film (INS) may be connected to the contact electrode (CTE).
  • Fig. 11 is a cross-sectional view showing in detail one embodiment of the A1 region of Fig. 7.
  • Fig. 11 shows an embodiment different from the embodiment of Fig. 10 with respect to light extraction patterns (LEP) of a light emitting element (LE).
  • LEP light extraction patterns
  • FIG. 11 discloses a modified embodiment of the embodiment of FIG. 10, the light extraction patterns according to the embodiment of FIG. 11 may also be applied to the light emitting element (LE) according to the embodiment of FIG. 8 or FIG. 9.
  • LE light emitting element
  • each embodiment disclosed herein may be applied or implemented alone or in combination with at least one other embodiment, and all possible combinations of the embodiments may fall within the scope of the present invention.
  • the light extraction patterns (LEP) may include groove portions (GP) having a substantially "V” shaped cross-sectional shape and protrusion portions (PP) arranged around the groove portions (GP).
  • the groove portions (GP) of the light extraction patterns (LEP) may have a shape such as a cone with its apex pointing downward.
  • the light extraction patterns may be repeatedly arranged on the light-emitting surface of the light-emitting element (LE) with a gap (SP) as illustrated in FIG. 10, or may be repeatedly arranged on the light-emitting surface of the light-emitting element (LE) in a form that is in contact with each other as illustrated in FIG. 11.
  • the outermost light extraction pattern (LEP) among the light extraction patterns (LEP) arranged on the light-emitting surface of the light-emitting element (LE) may be in contact with an end portion of the light-emitting surface (for example, a portion where the top surface and the side surface of the light-emitting element (LE) meet).
  • the groove portions (GP) of the light extraction patterns (LEP) may not directly be in contact with the end portion of the light-emitting surface.
  • the outermost light extraction pattern (LEP) may meet the side end portion of the light-emitting element (LE) at the protrusion portion (PP).
  • the protrusion portion (PP) of each of the light extraction patterns (LEP) may include a peak located at the highest height in each of the light extraction patterns (LEP), and the groove portion (GP) of each of the light extraction patterns (LEP) may include a valley located at the lowest height in each of the light extraction patterns (LEP). More broadly, the protrusion portion (PP) of each of the light extraction patterns (LEP) may refer to an upper portion of each of the light extraction patterns (LEP), and the groove portion (GP) of each of the light extraction patterns (LEP) may refer to a lower portion of each of the light extraction patterns (LEP).
  • the protrusion portion (PP) of each of the light extraction patterns (LEP) may include a portion located at a height greater than half of the highest height of each of the light extraction patterns (LEP), and the groove portion (GP) of each of the light extraction patterns (LEP) may include a portion located at a height less than half of the highest height of each of the light extraction patterns (LEP).
  • the protective film (INS) may not come into contact with the groove portions (GP) of the light extraction patterns (LEP). Accordingly, the protective film (INS) can stably wrap the side surface of the semiconductor stack (STC) to a height corresponding to the height of the protrusion portions (PP) of the light extraction patterns (LEP).
  • a gap between electrodes e.g., a contact electrode (CTE) and/or a connection electrode (BE)
  • INS protective film
  • STC semiconductor stack
  • Fig. 12 is a cross-sectional view showing in detail one embodiment of area A1 of Fig. 7.
  • Fig. 13 is a cross-sectional view showing in detail one embodiment of area A1 of Fig. 7.
  • Figs. 12 and 13 show embodiments different from the embodiments of Figs. 10 and 11, respectively, with respect to light extraction patterns of light emitting elements (LEs).
  • LEs light emitting elements
  • the light extraction patterns (LEP) are positioned on the inner side of the light-emitting surface of the light-emitting element (LE) when viewed in plan view, and may be spaced apart from the side surface of the semiconductor stack (STC).
  • the outermost light extraction pattern (LEP) may be spaced apart from an end of the light-emitting surface (for example, a portion where the upper surface and the side surface of the semiconductor stack (STC) meet) by a distance.
  • the light extraction patterns (LEP) are arranged on the inner side of the light-emitting surface of the light-emitting element (LE), the physical and/or electrical stability of the light-emitting element (LE) can be further improved.
  • Fig. 14 is a cross-sectional view showing an example of a cross-section of a display panel corresponding to line I1-I1' of Fig. 6.
  • Fig. 15 is a cross-sectional view showing in detail one embodiment of area A2 of Fig. 14.
  • FIGS. 14 and 15 show an embodiment different from the embodiment of FIGS. 7 and 8 with respect to a light emitting element layer including light emitting elements (LE).
  • FIGS. 14 and 15 show an embodiment of a display panel (100) in which light emitting elements (LE) are directly disposed on pixel electrodes (PXE1, PXE2, PXE3).
  • each of the light emitting elements may include a main body (CBD) and a bonding electrode (BDE) (also referred to as an “electrode” or a “bonding layer”) disposed on a lower surface of the main body (CBD).
  • the light emitting elements (LE) may be disposed on each of the pixel electrodes (PXE1, PXE2, PXE3) (or bonding pads connected to the pixel electrodes (PXE1, PXE2, PXE3)) by the respective bonding electrodes (BDE).
  • the light emitting elements (LE) may be stably disposed or bonded on the pixel electrodes (PXE1, PXE2, PXE3) by a bonding method such as eutectic bonding.
  • the display panel (100) may not include the first organic film (210) and the connection electrodes (BE) of FIG. 7.
  • the pixel electrodes (PXE1, PXE2, PXE3) may be formed of multiple layers including a metal layer for appropriate connection with the light-emitting elements (LE), but are not limited thereto.
  • the main body (CBD) may be an LED chip body including a semiconductor stack (STC).
  • the main body (CBD) may include a first semiconductor layer (SEM1), an active layer (MQW), and a second semiconductor layer (SEM2) sequentially arranged or laminated along one direction (for example, a third direction (DR3)).
  • the main body (CBD) may further include a conductive layer (E1) arranged on one surface (for example, a lower surface) of the first semiconductor layer (SEM1), and a protective film (INS) covering at least a side surface of the semiconductor stack (STC).
  • the conductive layer (E1) may have a shape and/or size corresponding to the first semiconductor layer (SEM1), the active layer (MQW), and the second semiconductor layer (SEM2).
  • the conductive layer (E1) may be etched and patterned together with the first semiconductor layer (SEM1), the active layer (MQW), and the second semiconductor layer (SEM2) on a manufacturing substrate (e.g., a semiconductor substrate for growing semiconductor layers) for manufacturing light emitting elements (LE).
  • the conductive layer (E1) may have a planar shape and size corresponding to the planar shape and size (e.g., area) of the first semiconductor layer (SEM1), the active layer (MQW), and the second semiconductor layer (SEM2).
  • the shape or size of the conductive layer (E1) may vary depending on the embodiments.
  • the protective film (INS) can further surround the conductive layer (E1).
  • the protective film (INS) can surround the side surfaces of the conductive layer (E1), the first semiconductor layer (SEM1), the active layer (MQW), and the second semiconductor layer (SEM2).
  • the protective film (INS) may partially cover the lower surface of the conductive layer (E1).
  • the protective film (INS) may cover the edge portion of the lower surface of the conductive layer (E1) and may include an opening exposing the central portion of the conductive layer (E1).
  • the embodiments are not limited thereto.
  • the protective film (INS) may only cover the side surfaces of the conductive layer (E1) or may not cover the conductive layer (E1).
  • the main body (CBD) may have a rectangular cross-sectional shape, such as a square, rectangular, or trapezoidal shape.
  • the main body (CBD) may be a vertical micro LED chip having a square or rectangular cross-sectional shape.
  • the main body (CBD) may have a trapezoidal cross-sectional shape.
  • the type, shape, or size of the main body (CBD) may vary depending on the embodiments.
  • the bonding electrode (BDE) may include a conductive material suitable for bonding (e.g., a bonding metal).
  • the bonding electrode (BDE) may be disposed on a lower surface of a passivation layer (INS) and may be electrically connected to a conductive layer (E1) exposed by an opening in the passivation layer (INS).
  • the bonding electrode (BDE) may be bonded onto each pixel electrode (e.g., a first pixel electrode (PXE1), a second pixel electrode (PXE2), or a third pixel electrode (PXE3)) and may be electrically connected to the pixel electrodes.
  • the bonding electrode (BDE) may be formed of a multilayer including a bonding metal layer and a capping layer disposed on at least one surface of the bonding metal layer.
  • the bonding electrode (BDE) may further include a reflective layer disposed between the bonding metal layer and the main body (CBD).
  • the reflective layer may be formed of a metal layer including a metal having high light reflectivity, or may be formed of a distributed Bragg reflector.
  • the light emitting element may further include a side reflector disposed on a side of the protective film (INS).
  • the side reflector may be formed of a metal layer including a metal having high light reflectivity, or may be formed of a distributed Bragg reflector.
  • the light emitting element (LE) may include light extraction patterns (LEP) formed on a light-emitting surface.
  • the light emitting element (LE) may include light extraction patterns (LEP) formed on an upper surface of a semiconductor stack (STC).
  • Fig. 16 is a layout diagram showing pixels of a display area according to one embodiment.
  • the embodiment of Fig. 16 differs from the embodiment of Fig. 6 in that the light emitting elements (LEs) are arranged on pixel electrodes (PXE1/PXE2/PXE3) and common electrodes (CE1/CE2/CE3) in each of the first sub-pixel (SPX1), the second sub-pixel (SPX2), and the third sub-pixel (SPX3).
  • the light emitting elements LEs
  • PXE1/PXE2/PXE3 pixel electrodes
  • CE1/CE2/CE3 common electrodes
  • pixel electrodes (PXE1/PXE2/PXE3) and common electrodes (CE1/CE2/CE3) may be arranged in the second direction (DR2) in each of the first sub-pixel (SPX1), the second sub-pixel (SPX2), and the third sub-pixel (SPX3).
  • Each of the pixel electrodes (PXE1, PXE2, PXE3) and the common electrodes (CE1, CE2, CE3) may have a rectangular planar shape, but the embodiment of the present specification is not limited thereto.
  • the area of the first pixel electrode (PXE1) may be the same as the area of the first common electrode (CE1)
  • the area of the second pixel electrode (PXE2) may be the same as the area of the second common electrode (CE2)
  • the area of the third pixel electrode (PXE3) may be the same as the area of the third common electrode (CE3), but the embodiment of the present specification is not limited thereto.
  • the area of the second pixel electrode (PXE2) may be larger than the area of the first pixel electrode (PXE1), and the area of the second common electrode (CE2) may be larger than the area of the first common electrode (CE1).
  • the light transmitting layer (TPL) directly transmits the light of the light emitting element (LE)
  • the first light conversion layer (QDL1) must convert the light, and therefore, the area of the first pixel electrode (PXE1) may be larger than the area of the third pixel electrode (PXE3), and the area of the first common electrode (CE1) may be larger than the area of the third common electrode (CE3).
  • the first common electrode (CE1) can be connected to a second power line (VSL) to which a second driving voltage (VSS) is applied through a first common connection hole (CT4).
  • the second common electrode (CE2) can be connected to the second power line (VSL) through a second common connection hole (CT5).
  • the third common electrode (CE3) can be connected to the second power line (VSL) through a third common connection hole (CT6). Therefore, the second driving voltage (VSS) can be applied to each of the common electrodes (CE1, CE2, and CE3).
  • the light-emitting element (LE) may be disposed on the pixel electrode (PXE1/PXE2/PXE3) and the common electrode (CE1/CE2/CE3).
  • a part of the light-emitting element (LE) may be disposed on the pixel electrode (PXE1/PXE2/PXE3), and another part of the light-emitting element (LE) may be disposed on the common electrode (CE1/CE2/CE3).
  • the length of the light-emitting element (LE) in the second direction (DR2) may be longer than the length in the first direction (DR1).
  • Fig. 17 is a cross-sectional view showing an example of a cross-section of a display panel corresponding to line I2-I2' of Fig. 16.
  • Fig. 18 is a cross-sectional view showing in detail one embodiment of area B1 of Fig. 17.
  • the embodiments of Figs. 17 and 18 differ from the embodiments of Figs. 7 and 8 in that the light-emitting element (LE) is a flip-type micro LED.
  • a pixel electrode layer including pixel electrodes (PXE1, PXE2, PXE3) and common electrodes (CE1, CE2, CE3) can be placed on a second planarization film (180).
  • the light emitting element (LE) may be a flip-type micro LED.
  • a flip-type micro LED refers to an LED in which contact electrodes (CTE1, CTE2) are formed on one surface (e.g., the lower surface) of the light emitting element (LE).
  • the second semiconductor layer (SEM2) may include a heavily doped layer (SEM21) and a lightly doped layer (SEM22) having different doping concentrations.
  • the heavily doped layer (SEM21) may be a portion of the second semiconductor layer (SEM2) in which the n-type dopant is greater than a predetermined threshold value and may be adjacent to the active layer (MQW).
  • the lightly doped layer (SEM22) may be another portion of the second semiconductor layer (SEM2) in which the n-type dopant is less than a predetermined threshold value and may include or be adjacent to the light-emitting surface.
  • the lightly doped layer (SEM22) may include indium aluminum gallium nitride (InAlGaN), gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), aluminum nitride (AlN), or indium nitride (InN) having an n-type dopant lower than a predetermined threshold value.
  • the lightly doped layer (SEM22) is described as a part of the second semiconductor layer (SEM2), but the embodiments are not limited thereto.
  • the heavily doped layer (SEM21) may be referred to as the second semiconductor layer (SEM2), and the lightly doped layer (SEM22) may be referred to as an undoped semiconductor layer.
  • the lightly doped layer (SEM22) may be disposed on the heavily doped layer (SEM21).
  • light extraction patterns (LEP) can be formed on the upper surface of the low-concentration doping layer (SEM22).
  • the n-type dopant may be present at a predetermined threshold value or higher throughout the entire second semiconductor layer (SEM2).
  • the entire second semiconductor layer (SEM2) may be a high-concentration doping layer, and light extraction patterns (LEPs) may be formed on the upper surface of the high-concentration doping layer.
  • a hole (LEH) can be formed that penetrates the conductive layer (E1), the first semiconductor layer (SEM1), and the active layer (MQW) of the light emitting element (LE) to expose the second semiconductor layer (SEM2).
  • the hole (LEH) may have a circular planar shape, but the embodiments of the present specification are not limited thereto.
  • the hole (LEH) may have a polygonal planar shape, such as an ellipse or a square.
  • the protective film (INS) may be disposed on the sidewall of the conductive layer (E1) exposed in the hole (LEH), the sidewall of the first semiconductor layer (SEM1), and the sidewall of the active layer (MQW).
  • the protective film (INS) may not cover the second semiconductor layer (SEM2) in the hole (LEH). Therefore, the second semiconductor layer (SEM2) may be exposed in the hole (LEH) without being covered by the protective film (INS).
  • the first contact electrode (CTE1) may be disposed on at least one side of the semiconductor stack (STC) and on at least one side and the lower surface of the conductive layer (E1).
  • the first contact electrode (CTE1) may be disposed on the lower surface of the conductive layer (E1) that is exposed and not covered by the protective film (INS). Therefore, the first contact electrode (CTE1) may be electrically connected to the conductive layer (E1).
  • the second contact electrode (CTE2) can be disposed on the passivation layer (INS) disposed in the hole (LEH) and the second semiconductor layer (SEM2) exposed in the hole (LEH) without being covered by the passivation layer (INS). Therefore, the second contact electrode (CTE2) can be electrically connected to the second semiconductor layer (SEM2) in the hole (LEH).
  • the first organic film (210) may be disposed on the side surfaces of the first semiconductor layer (SEM1), the side surfaces of the active layer (MQW), and the side surfaces of the second semiconductor layer (SEM2) of each of the light-emitting elements (LE).
  • the first organic film (210) may be disposed on a portion of each of the side surfaces of the second semiconductor layer (SEM2).
  • a separation distance (or height difference) between the upper surface of the semiconductor stack (STC) and the first contact electrode (CTE1) in the third direction (DR3) may be approximately 100 nm or more.
  • the separation distance (or height difference) between the upper surface of the semiconductor stack (STC) and the first contact electrode (CTE1) in the third direction (DR3) may be greater than a maximum length (Lmax) of the light extraction pattern in the third direction (DR3).
  • Each of the first contact electrode (CTE1) and the second contact electrode (CTE2) may be disposed on three sides of the semiconductor stack (STC).
  • the semiconductor stack (STC) includes first to fourth sides
  • the first contact electrode (CTE1) may be disposed on the first side, the second side, and the third side
  • the second contact electrode (CTE2) may be disposed on the second side, the third side, and the fourth side.
  • the second connection electrode (BE2) connects the second contact electrode (CTE2) of the light emitting element (LE) and each common electrode (CE1/CE2/CE3).
  • the second connection electrode (BE2) may be connected to the common electrode (CE1/CE2/CE3) exposed through the second connection hole (BH2) penetrating the first organic film (210).
  • the second connection electrode (BE2) may be disposed on the upper surface of the first organic film (210) and the second contact electrode (CTE2).
  • the first connecting electrode (BE1) and the second connecting electrode (BE2) may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu).
  • the first connecting electrode (BE1) and the second connecting electrode (BE2) may be made of a transparent conductive material (TCO), such as indium tin oxide (ITO) and indium zinc oxide (IZO).
  • an area adjacent to the upper surface of the semiconductor stack (STC) may be exposed without being covered by the first connection electrode (BE1) or the second connection electrode (BE2).
  • a distance (or height difference) between the upper surface of the semiconductor stack (STC) and the first connection electrode (BE1) in the third direction (DR3), and a distance (or height difference) between the upper surface of the semiconductor stack (STC) and the first connection electrode (BE1) in the third direction (DR3) may each be greater than 100 nm.
  • the first connection electrode (BE1) and the second connection electrode (BE2) are spaced apart from the upper surface of the semiconductor stack (STC), the first connection electrode (BE1) and the second connection electrode (BE2) can be prevented from being peeled off by a chemical solution or the like during the manufacturing process.
  • FIG. 18 discloses an embodiment in which the first connection electrode (BE1) and the second connection electrode (BE2) are formed at a lower height than the first contact electrode (CTE1) and the second contact electrode (CTE2) to expose the upper surfaces of the first contact electrode (CTE1) and the second contact electrode (CTE2)
  • the embodiments are not limited thereto.
  • the first connection electrode (BE1) and the second connection electrode (BE2) may be formed at a lower height than the first contact electrode (CTE1) and the second contact electrode (CTE2), or may be formed at a height higher than the height of the first contact electrode (CTE1) and the second contact electrode (CTE2).
  • Fig. 19 is a cross-sectional view showing an example of a cross-section of a display panel corresponding to line I2-I2' of Fig. 16.
  • Fig. 20 is a cross-sectional view showing in detail an embodiment of area B2 of Fig. 19.
  • the embodiments of Figs. 19 and 20 differ from the embodiments of Figs. 14 and 15 in that the light-emitting elements (LEs) are flip-type micro LEDs.
  • the embodiments of Figs. 19 and 20 differ from the embodiments of Figs. 17 and 18 in that the light-emitting elements (LEs) are directly disposed on each pixel electrode (PXE1/PXE2/PXE3) and each common electrode (CE1/CE2/CE3).
  • the light emitting element (LE) may include a first bonding electrode (BDE1) (also referred to as a “first electrode” or a “first bonding layer”) instead of the first contact electrode (CTE1) and the first connection electrode (BE1) of FIGS. 17 and 18.
  • the light emitting element (LE) may include a second bonding electrode (BDE2) (also referred to as a “second electrode” or a “second bonding layer”) instead of the second contact electrode (CTE2) and the second connection electrode (BE2) of FIGS. 17 and 18.
  • the display panel (100) may not include the first organic film (210) of FIGS. 17 and 18.
  • the first bonding electrode (BDE1) may be directly disposed or bonded on the pixel electrode (PXE1/PXE2/PXE3) and electrically connected to the pixel electrode (PXE1/PXE2/PXE3).
  • the first bonding electrode (BDE1) may be disposed on the lower surface of the conductive layer (E1) that is exposed and not covered by the protective film (INS) and may be electrically connected to the conductive layer (E1). Therefore, the pixel electrode (PXE1/PXE2/PXE3) and the conductive layer (E1) of the light-emitting element (LE) may be electrically connected through the first bonding electrode (BDE1).
  • Fig. 21 is a plan view showing a light emitting element according to one embodiment.
  • Fig. 22 is a plan view showing a light emitting element according to one embodiment.
  • Figs. 21 and 22 show different embodiments with respect to light extraction patterns (LEP) that can be arranged on a light-emitting surface (SF1) of a light emitting element (LE).
  • LEP light extraction patterns
  • FIGS. 21 and 22 illustrate a rough planar shape of a light emitting element (LE) based on a light-emitting surface (SF1) of the light emitting element (LE).
  • the light-emitting surface (SF1) of the light emitting element (LE) illustrated in FIGS. 21 and 22 may be an upper surface of a semiconductor stack (STC).
  • STC semiconductor stack
  • FIGS. 21 and 22 disclose embodiments in which the light-emitting surface (SF1) of the light emitting element (LE) has a rectangular planar shape, the planar shape of the light emitting element (LE) may vary depending on the embodiments.
  • the light emitting element may include light extraction patterns (LEP) arranged or formed on the light-emitting surface (SF1).
  • the light extraction patterns (LEP) may have a planar shape that is approximately circular, but is not limited thereto.
  • the light extraction patterns (LEP) may have a planar shape that is oval, polygonal, or other shapes.
  • the light extraction patterns (LEP) may be repeatedly arranged on the light-emitting surface (SF1) of the light-emitting element (LE) along at least one direction.
  • the light extraction patterns (LEP) may be arranged in a plurality of columns in the first direction (DR1) and the second direction (DR2).
  • the light extraction patterns (LEP) may be arranged in a smaller number of columns in a short-side direction of the light-emitting element (LE), for example, in the first direction (DR1), and in a larger number of columns in a long-side direction of the light-emitting element (LE), for example, in the second direction (DR2).
  • the light extraction patterns (LEP) may be arranged in two or three columns in the first direction (DR1), and in four or more columns in the second direction (DR2).
  • the number, shape, size, arrangement interval, and/or arrangement structure of the light extraction patterns (LEP) may vary depending on embodiments. For example, depending on the length (e.g., the short side length) of the light-emitting surface (SF1) of the light-emitting element (LE) in the first direction (DR1) and the length (e.g., the diameter) of the light extraction patterns (LEP) in the first direction (DR1), the light extraction patterns (LEP) may be arranged in one column or two or more columns in the first direction (DR1).
  • the light extraction patterns (LEP) may be arranged in a greater number of columns in the first direction (DR1).
  • the light extraction patterns (LEP) may be arranged at larger intervals in the first direction (DR1).
  • FIGS. 21 and 22 disclose embodiments in which the light extraction patterns (LEPs) are arranged spaced apart from each other, the embodiments are not limited thereto.
  • the light extraction patterns (LEPs) may be arranged to contact each other in at least one of the first direction (DR1) and the second direction (DR2).
  • the light extraction patterns (LEP) may be arranged at positions spaced apart from a first end (EDG1) and a second end (EDG2) of the light exit surface (SF1) by a first distance (d1) and a second distance (d2), respectively.
  • the first end (EDG1) and the second end (EDG2) of the light emitting element (LE) may be ends that extend in the first direction (DR1) and are located at opposite ends of the light exit surface (SF1) in the second direction (DR2).
  • the first distance (d1) and the second distance (d2) may be the same as or different from each other.
  • the end portion of the light-emitting element (LE), for example, at the interface between the semiconductor stack (STC) and the passivation layer (INS) can be prevented from being damaged, causing changes in characteristics or defects in the light-emitting element (LE). Accordingly, it is possible to prevent or reduce the luminance dispersion of the light emitting element (LE) and improve the image quality of the display device (10) including the light emitting elements (LE).
  • the light extraction patterns (LEP) can be spaced apart from at least one end (EDG) of the light emitting element (LE) by the same distance.
  • the light extraction pattern (LEP) closest to the first end (EDG1) of the light exit surface (SF1) among the light extraction patterns (LEP) arranged in the first row of the light exit surface (SF1) and the light extraction pattern (LEP) closest to the first end (EDG1) of the light exit surface (SF1) among the light extraction patterns (LEP) arranged in the second row of the light exit surface (SF1) can be spaced apart from the first end (EDG1) of the light exit surface (SF1) by the same distance (for example, the first distance (d1)). Since the light extraction patterns (LEP) are arranged at equal distances from at least one end (EDG) of the light emitting element (LE), the light emission characteristics at the end (EDG) of the light emitting element (LE) can be made more uniform.
  • Fig. 23 is a plan view showing a light emitting element according to one embodiment.
  • Fig. 24 is a plan view showing a light emitting element according to one embodiment.
  • Fig. 25 is a plan view showing a light emitting element according to one embodiment.
  • Figs. 23 to 25 show embodiments that are different from the embodiments of Figs. 21 and 22 in relation to light extraction patterns (LEP) that can be arranged on a light-emitting surface (SF1) of a light emitting element (LE).
  • LEP light extraction patterns
  • the light extraction patterns (LEP) arranged in different columns in at least one direction may be spaced apart from at least one end (EDG) of the light exit surface (SF1) by different distances.
  • the distance (d12, d11') between the light extraction patterns (LEP) arranged in odd columns in the first direction (DR1) and the first end (EDG1) of the light exit surface (SF1) may be different from the distance (d11, d12') between the light extraction patterns (LEP) arranged in even columns in the first direction (DR1) and the first end (EDG1) of the light exit surface (SF1).
  • FIG. 23 illustrates the distance between the light extraction patterns (LEP) arranged in odd columns in the first direction (DR1) and the first end (EDG1) of the light exit surface (SF1).
  • the distance (d41) between the light extraction patterns (LEP) arranged in odd columns in the second direction (DR2) and the fourth end (EDG4) of the light exit surface (SF1) may be different from the distance (d42) between the light extraction patterns (LEP) arranged in even columns in the second direction (DR2) and the fourth end (EDG4) of the light exit surface (SF1).
  • the space utilization of the light-emitting surface (SF1) can be increased. Accordingly, when necessary, the light extraction patterns (LEP) can be arranged more densely to increase the light emission rate of the light-emitting element (LE).
  • FIGS. 23 to 25 disclose embodiments in which the distance between the light extraction patterns (LEP) and at least one end (EDG) of the light-emitting surface (SF1) of the light-emitting element (LE) is differentiated in a periodic manner of two columns in at least one of the first direction (DR1) and the second direction (DR2), the embodiments are not limited thereto.
  • the arrangement shape or period of the light extraction patterns (LEP) may be varied in various ways depending on the embodiments.
  • Fig. 26 is a plan view showing a light emitting element according to one embodiment.
  • Fig. 27 is a plan view showing a light emitting element according to one embodiment.
  • Fig. 28 is a plan view showing a light emitting element according to one embodiment.
  • Figs. 26 to 28 show embodiments that are different from the embodiments of Figs. 21 to 25 in relation to light extraction patterns (LEP) that can be arranged on a light-emitting surface (SF1) of a light emitting element (LE).
  • LEP light extraction patterns
  • At least one of the light extraction patterns (LEP) may be in contact with an end portion (EDG) of the light exit surface (SF1).
  • EDG end portion of the light exit surface
  • the light extraction patterns (LEP) located at the outermost end portion in at least one of the first direction (DR1) and the second direction (DR2) among the light extraction patterns (LEP) may be in contact with an adjacent end portion (EDG) of the light exit surface (SF1).
  • the area where the light extraction patterns (LEP) are arranged may be expanded, so that the light extraction patterns (LEP) may be arranged more efficiently on the light exit surface (SF1) of the light emitting element (LE).
  • the light extraction patterns (LEP) up to the end portion of the light exit surface (SF1)
  • a greater number of light extraction patterns (LEP) may be arranged on the light exit surface (SF1) of the light emitting element (LE). Accordingly, the light emission characteristics (e.g., light emission rate and/or light emission uniformity) of the light emitting element (LE) can be further improved.
  • each of the light extraction patterns (LEP) in contact with the end portion (EDG) of the light exit surface (SF1) may be in contact with the end portion (EDG) of the light exit surface (SF1) at a protrusion portion (PP). Accordingly, even when the light extraction patterns (LEP) are in contact with the end portion (EDG) of the light exit surface (SF1), the groove portions (GP) of the light extraction patterns (LEP) may be located inward of the end portion (EDG) of the light exit surface (SF1).
  • the protrusion portions (PP) of the light extraction patterns (LEP) may be covered with a protective film (INS). Accordingly, damage, defects, or changes in characteristics of the light emitting element (LE) may be prevented.
  • the size, number, and/or spacing of the light extraction patterns (LEP) arranged on the light exit surface (SF1) of the light emitting element (LE) may vary depending on the size of the light emitting element (LE) and/or the size of the light extraction patterns (LEP). For example, when the light emitting element (LE) includes a light exit surface (SF1) of a specific size, as the size of each of the light extraction patterns (LEP) decreases, the number and/or density of the light extraction patterns (LEP) that can be arranged on the light exit surface (SF1) may increase.
  • each of the light extraction patterns (LEP) has a specific size
  • the number and/or density of the light extraction patterns (LEP) that can be arranged on the light exit surface (SF1) of the light emitting element (LE) may decrease.
  • the light extraction patterns (LEP) can be efficiently arranged on the light exit surface (SF1). Accordingly, the light emission characteristics of the light emitting element (LE) can be appropriately controlled or optimized.
  • the light extraction patterns (LEP) can be densely arranged on the light exit surface (SF1) so as to reduce or minimize the area of the entire area of the light exit surface (SF1) where the light extraction patterns (LEP) are not arranged. Accordingly, the light emission rate of the light emitting element (LE) can be improved.
  • Fig. 29 is a flowchart illustrating a method for manufacturing a display device according to one embodiment.
  • Fig. 29 schematically illustrates manufacturing steps of a display device (10) including light-emitting elements (LE) including light extraction patterns (LEP) as in the embodiments described above.
  • LE light-emitting elements
  • LEP light extraction patterns
  • a method for manufacturing a display device (10) may include a step (S110) of forming light-emitting elements (LE) including light extraction patterns (LEP), a step (S120) of arranging the light-emitting elements (LE) on a display substrate, and a step (S130) of performing a subsequent pixel process.
  • the step (S110) of forming light-emitting elements (LE) including light extraction patterns (LEP) may include a step of forming light-emitting elements (LE) on a semiconductor substrate including patterns corresponding to the light extraction patterns (LEP).
  • the step (S110) of forming light-emitting elements (LE) including light extraction patterns (LEP) may include a step of forming light-emitting elements (LE) on a light-emitting surface (SF1) of each of the light-emitting elements (LE) after transferring the light-emitting elements (LE) formed on the semiconductor substrate onto a transfer substrate.
  • SF1 light-emitting surface
  • the step (S120) of arranging light-emitting elements (LE) on the display substrate may include a step of preparing a display substrate including pixel electrodes (PXE1, PXE2, PXE3) and arranging the light-emitting elements (LE) on the pixel electrodes (PXE1, PXE2, PXE3).
  • the step of preparing the display substrate may include a step of forming a thin film transistor layer (TFTL) including a substrate (SUB) and a thin film transistor (TFT1), as illustrated in FIG. 7, FIG. 14, FIG. 17, or FIG. 19, and forming at least one of the pixel electrodes (PXE1, PXE2, PXE3) and common electrodes (for example, CE1, CE2, CE3 of FIG.
  • the first organic film (210) can be formed on a pixel electrode layer including at least one of the pixel electrodes (PXE1, PXE2, PXE3) and the common electrodes (CE1, CE2, CE3).
  • the step (S130) of performing a subsequent pixel process may include a step of forming elements disposed on and/or around the light emitting elements (LE) after the light emitting elements (LE) are disposed in the display panel (100).
  • the step (S130) of performing a subsequent pixel process may include a step of forming the second organic film (211) and the third organic film (212) illustrated in FIG. 7, FIG. 14, FIG. 17, or FIG. 19 around the light emitting elements (LE), and forming a first capping layer (CAP1) on the light emitting elements (LE) and the third organic film (212).
  • the common electrode (CE) and the first capping layer (CAP1) may be sequentially formed on the third organic film (212).
  • the step (S130) of performing a subsequent pixel process may further include a step of forming a light control layer on the first capping layer (CAP1).
  • a light-shielding layer (BM), light conversion layers (QDL1, QDL2), a light-transmitting layer (TPL), etc. may be formed on the first capping layer (CAP1), and a color filter layer including color filters (CF1, CF2, CF3) may be formed.
  • FIGS. 30 to 34 are cross-sectional views showing a method for manufacturing light-emitting elements according to one embodiment.
  • FIGS. 30 to 34 sequentially show a method for manufacturing light-emitting elements (LE) including light extraction patterns (LEP) according to one embodiment.
  • the manufacturing steps of FIGS. 30 to 34 may be included in step S110 of FIG. 29.
  • Fig. 35 is a cross-sectional view showing a method of arranging light-emitting elements according to one embodiment.
  • Fig. 35 schematically shows a method of arranging light-emitting elements (LE) including light extraction patterns (LEP) on pixel electrodes (PXE) of a display substrate (DSB).
  • LE light-emitting elements
  • PXE pixel electrodes
  • DSB display substrate
  • Fig. 36 is a plan view showing a patterned semiconductor substrate according to one embodiment.
  • Fig. 36 is a plan view showing a semiconductor substrate (SSB) including the patterns (PTN) of Fig. 31.
  • Fig. 37 is a plan view showing a semiconductor substrate on which light-emitting elements are formed according to one embodiment.
  • Fig. 37 is a plan view showing a semiconductor substrate (SSB) on which light-emitting elements (LE) of Fig. 33 are formed.
  • SSB semiconductor substrate
  • LE light-emitting elements
  • the semiconductor substrate (SSB) may be a manufacturing substrate for manufacturing a light-emitting element (LE).
  • the semiconductor substrate (SSB) may be a growth substrate suitable for epitaxial growth.
  • the semiconductor substrate (SSB) may include a material such as GaAs, silicon (Si), sapphire, SiC, GaN, or ZnO.
  • the semiconductor substrate (SSB) may be a silicon wafer or a sapphire substrate.
  • a semiconductor material layer e.g., a semiconductor material layer (SEML) of FIG. 32
  • the type or material of the semiconductor substrate (SSB) is not particularly limited.
  • the semiconductor substrate (SSB) is a sapphire substrate will be described as an example.
  • a plurality of light-emitting elements may be formed simultaneously on a single semiconductor substrate (SSB).
  • the semiconductor substrate (SSB) may include a plurality of light-emitting element areas (LEAs) for forming a plurality of light-emitting elements (LEs).
  • FIGS. 30 to 37 illustrate a portion of a semiconductor substrate (SSB) including two light-emitting element areas (LEAs).
  • a semiconductor substrate (SSB) may be patterned to form patterns (PTN) on the upper surface of the semiconductor substrate (SSB).
  • the patterns (PTN) may be formed in the light-emitting element areas (LEA).
  • the patterns (PTN) may be formed only inside the light-emitting element areas (LEA) and not in other areas.
  • the patterns (PTN) are for forming light extraction patterns (LEP) of the light emitting elements (LE), and may be formed in each light emitting element area (LEA) to match the size, shape, and/or arrangement structure of the light extraction patterns (LEP) to be formed on the light-emitting surface (SF1) of each of the light emitting elements (LE).
  • the patterns (PTN) may be formed in each light emitting element area (LEA) to match a predetermined size, shape, and/or arrangement structure.
  • the patterns (PTN) may be formed by a patterning process including a photolithography process.
  • the patterns (PTN) may be formed by etching the semiconductor substrate (SSB) after arranging a mask pattern on the semiconductor substrate (SSB) through a photolithography process.
  • the method of forming the patterns (PTN) is not limited thereto, and the patterns (PTN) may be formed in another manner.
  • the patterns (PTN) can be aligned with the light emitting element areas (LEAs). For example, by aligning the mask pattern for forming the patterns (PTN) with the respective light emitting element areas (LEAs) using an alignment key, patterns (PTN) having a uniform shape can be formed inside the light emitting element areas (LEAs). For example, patterns (PTN) having the same shape, size, number, and/or arrangement can be formed in the light emitting element areas (LEAs). Accordingly, the light emitting elements (LE) formed in each of the light emitting element areas (LEAs) in a subsequent process can include light extraction patterns (LEP) having substantially the same shape.
  • the patterned semiconductor substrate (SSB) can be a patterned sapphire substrate (PSS) patterned to include patterns (PTN) according to embodiments.
  • a semiconductor material layer can be formed on a semiconductor substrate (SSB) including patterns (PTN).
  • the semiconductor material layer (SEML) is for forming a semiconductor stack (STC) of each of the light emitting elements (LE), and may be formed of multiple layers for forming each layer of the semiconductor stack (STC).
  • the semiconductor material layer (SEML) may include a first semiconductor material layer (SEM2L) for forming a second semiconductor layer (SEM2) of the semiconductor stack (STC), a second semiconductor material layer (MQWL) for forming an active layer (MQW) of the semiconductor stack (STC), and a third semiconductor material layer (SEM1L) for forming the first semiconductor layer (SEM1) of the semiconductor stack (STC).
  • a first semiconductor material layer (SEM2L), a second semiconductor material layer (MQWL), and a third semiconductor material layer (SEM1L) may be sequentially formed on a semiconductor substrate (SSB).
  • the first semiconductor material layer (SEM2L), the second semiconductor material layer (MQWL), and the third semiconductor material layer (SEM1L) may each include semiconductor materials for forming a second semiconductor layer (SEM2), an active layer (MQW), and a first semiconductor layer (SEM1) of a semiconductor stack (STC), respectively.
  • the semiconductor material layer may have a shape corresponding to the patterns (PTN) of the semiconductor substrate (SSB).
  • the lower surface of the first semiconductor material layer may have a curvature corresponding to the patterns (PTN) of the semiconductor substrate (SSB).
  • the semiconductor material layer (SEML) can be formed by an epitaxial growth method using each semiconductor material.
  • the method for forming the semiconductor material layer (SEML) may be, but is not limited to, electron beam deposition, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), dual-type thermal evaporation, sputtering, or metal-organic chemical vapor deposition (MOCVD).
  • a conductive material layer (E1L) may be further formed on the semiconductor material layer (SEML).
  • the conductive material layer (E1L) may include a conductive material for forming the conductive layer (E1).
  • the conductive material layer (E1L) may be formed by depositing a conductive material on the semiconductor material layer (SEML).
  • each light emitting element area LSA
  • the light emitting elements (LE) may be formed only in each light emitting element area (LEA) including the patterns (PTN), and may not be formed in other areas.
  • light emitting elements can be formed by etching a semiconductor material layer (SEML) and a conductive material layer (E1L) by a patterning process including a photolithography process, but the method of forming the light emitting elements (LE) is not limited thereto.
  • the light emitting elements (LE) can include light extraction patterns (LEP) having a shape corresponding to the patterns (PTN) of the semiconductor substrate (SSB).
  • the light emitting elements (LE) can include light extraction patterns (LEP) having substantially the same size, shape, and arrangement structure.
  • the light emitting elements (LE) may have various shapes and/or structures according to embodiments.
  • the light emitting elements (LE) further include a protective layer (INS) and at least one electrode (for example, at least one contact electrode (CTE) or bonding electrode (BDE)) according to the embodiments described above, an additional process for forming the protective layer (INS) and the electrode may be performed after etching the semiconductor material layer (SEML) and the conductive material layer (E1L).
  • INS protective layer
  • CETE contact electrode
  • BDE bonding electrode
  • the light emitting elements (LE) can be transferred onto a first transfer substrate (TSB1), and the light emitting elements (LE) can be separated from the semiconductor substrate (SSB).
  • the first transfer substrate (TSB1) can include an adhesive layer formed on an upper surface, and the light emitting elements (LE) can be transferred onto the adhesive layer on the first transfer substrate (TSB1) to stably place the light emitting elements (LE) on the first transfer substrate (TSB1).
  • the light emitting elements (LE) can be separated from the semiconductor substrate (SSB) by a laser lift-off (LLO) process that irradiates a laser onto the semiconductor substrate (SSB), but the method of separating the light emitting elements (LE) and the semiconductor substrate (SSB) is not limited thereto.
  • LLO laser lift-off
  • the second transfer substrate (TSB2) can include a laser separation layer formed on an upper surface, and after the light emitting elements (LE) are transferred onto the laser separation layer on the second transfer substrate (TSB2), the second transfer substrate (TSB2) can be placed on the display substrate (DSB) so that the light emitting elements (LE) face the display substrate (DSB).
  • Each of the light emitting elements (LE) can be placed so that its lower surface, which is opposite to the upper surface on which the light extraction patterns (LEP) are placed, faces the display substrate (DSB).
  • the second transfer substrate (TSB2) may be formed of a transparent material that allows light to pass through.
  • the second transfer substrate (TSB2) may include a transparent polymer such as polyimide, polyester, polyacrylic, polyepoxy, polyethylene, polystyrene, polyethylene terephthalate, etc.
  • the laser separation layer is a layer that can be separated by laser irradiation and may include, for example, a transparent polymer such as polyimide.
  • each of the light emitting elements (LE) While the light emitting elements (LE) are arranged on the first transfer substrate (TSB1), one surface of each of the light emitting elements (LE) can be brought into contact with the laser separation layer of the second transfer substrate (TSB2) and heat can be applied. Accordingly, each of the light emitting elements (LE) can be adhered or fixed to the laser separation layer, and as the adhesive strength of the adhesive layer is weakened, each of the plurality of light emitting elements (LE) can be separated from the adhesive layer of the first transfer substrate (TSB1).
  • the display substrate (DSB) may include pixel electrodes (PXE).
  • the display substrate (DSB) may include pixel electrodes (PXE) disposed on a thin film transistor layer (TFTL).
  • each of the pixel electrodes (PXE) may be one of the first pixel electrode (PXE1), the second pixel electrode (PXE2), and the third pixel electrode (PXE3) described above.
  • the display substrate (DSB) may have various shapes according to embodiments. Accordingly, only a schematic form of the display substrate (DSB) is illustrated in FIG. 35.
  • the light emitting elements (LE) may be directly placed or connected on the pixel electrodes (PXE) by a eutectic bonding method, or the light emitting elements (LE) may be placed or connected on the pixel electrodes (PXE) by utilizing at least one connecting electrode (for example, the connecting electrode (BE) of FIG. 8, or the first connecting electrode (BE1) and the second connecting electrode (BE2) of FIG. 18).
  • the method of placing or connecting the light emitting elements (LE) on the pixel electrodes (PXE1, PXE2, PXE3), or the connection structure between the light emitting elements (LE) and the pixel electrodes (PXE1, PXE2, PXE3) may vary depending on the embodiments.
  • a subsequent pixel process can be performed to manufacture the display device (10).
  • a display panel (100) of the display device (10) can be manufactured by performing a subsequent pixel process including a process of forming a second organic film (211) and a third organic film (212) that surround the light-emitting elements (LE), and a first capping layer (CAP1) that covers the light-emitting elements (LE).
  • CAP1 first capping layer
  • light extraction patterns (LEP) can be uniformly formed on the light-emitting surfaces (SF1) of the light-emitting elements (LE).
  • the light-emitting elements (LE) manufactured according to the embodiment can include light extraction patterns (LEP) having substantially the same size, shape, and/or number. Accordingly, the light-emitting characteristics of the light-emitting elements (LE) and the sub-pixels (SPX) including the same can be improved.
  • the light-emitting elements (LE) including light extraction patterns (LEP) of a uniform shape in the sub-pixels (SPX) can be increased while the light-emitting characteristics can be made uniform.
  • the viewing angle of the display device (10) can become uniform. For example, it is possible to prevent or reduce a viewing angle deviation between a plurality of display devices (10) including light-emitting elements (LE) according to embodiments, and to improve or uniformize the operating characteristics of the display devices (10).
  • FIGS. 38 to 42 are cross-sectional views showing a method for manufacturing a light-emitting element according to one embodiment.
  • FIGS. 38 to 42 sequentially show a method for manufacturing a light-emitting element (LE) including light extraction patterns (LEP) according to one embodiment. It may be included in step S110 of FIG. 29 of FIGS. 38 to 42.
  • LE light-emitting element
  • LEP light extraction patterns
  • FIGS. 38 to 42 show embodiments that differ from the embodiments of FIGS. 30 to 35 in terms of the formation steps or methods of light extraction patterns (LEPs).
  • LEPs light extraction patterns
  • a semiconductor substrate (SSB) including light emitting element areas (LEAs) may be prepared, and a semiconductor material layer (SEML) may be formed on the semiconductor substrate (SSB).
  • a conductive material layer (E1L) may further be formed on the semiconductor material layer (SEML).
  • the patterning process of the semiconductor substrate (SSB) for forming the patterns (PTN) of FIG. 31 may be omitted.
  • the upper surface of the semiconductor substrate (SSB) may not include the patterns (PTN) of FIG. 31 and may be substantially flat.
  • light-emitting elements can be formed by etching a semiconductor material layer (SEML) and a conductive material layer (E1L).
  • SEML semiconductor material layer
  • E1L conductive material layer
  • the light-emitting elements (LE) can be arranged in respective light-emitting element areas (LEA).
  • the light emitting elements (LE) can be separated from the semiconductor substrate (SSB), and thus light extraction patterns (LEP) can be formed on the light-emitting surface (SF1) of each of the exposed light emitting elements (LE).
  • the light emitting elements (LE) can be transferred onto the first transfer substrate (TSB1) of FIG. 40, and the semiconductor substrate (SSB) can be separated from the light emitting elements (LE). Accordingly, the light emitting elements (LE) and the polymer layer (PL) can be disposed on the first transfer substrate (TSB1).
  • the polymer layer (PL) may include polyimide (PI) or glue, but the material of the polymer layer (PL) is not limited thereto.
  • the first transfer substrate (TSB1) may include an adhesive layer formed on its upper surface, thereby stably positioning the light-emitting elements (LE) on the first transfer substrate (TSB1). Thereafter, as illustrated in FIG. 41, a mask (MK) may be positioned on the light-emitting elements (LE) and the polymer layer (PL).
  • the mask (MK) is used to form light extraction patterns (LEP) of the light emitting elements (LE), and may be formed in a shape that matches the size, shape, and/or arrangement structure of the light extraction patterns (LEP) to be formed on the light-emitting surface (SF1) of each of the light emitting elements (LE).
  • the mask (MK) may include openings that expose an area where light extraction patterns (LEP) having a fine size (for example, having a diameter of several nanometers to several hundred nanometers) are to be formed on the light-emitting surface (SF1) of each of the light emitting elements (LE), and may have a shape that covers other areas.
  • the mask (MK) may include a photoresist material, but is not limited thereto.
  • the mask (MK) can be aligned to match the alignment of the light emitting elements (LE).
  • the mask (MK) can have a uniformly shaped pattern corresponding to the light-emitting surfaces (SF1) of the light emitting elements (LE).
  • the mask (MK) can be appropriately aligned on the light emitting elements (LE) so that light extraction patterns (LEP) of uniform size, shape, and number are formed on the light emitting surfaces (SF1) of the light emitting elements (LE).
  • light extraction patterns (LEP) can be formed on the light-emitting surface (SF1) of each of the light emitting elements (LE), as illustrated in FIG. 42.
  • the mask (MK) and the polymer layer (PL) can be removed.
  • the light extraction patterns (LEP) can be formed by a photolithography process, a nano-imprint process, or another type of patterning process.
  • the patterning method of the light emitting elements (LE) is not particularly limited as long as the light extraction patterns (LEP) of a desired shape and size can be formed.
  • the light emitting elements (LE) can be transferred to the second transfer substrate (TSB2) and placed on the display substrate (DSB), and the light emitting elements (LE) can be placed on each pixel electrode (PXE).
  • the light emitting elements (LE) can be appropriately connected to each pixel electrode (PXE).
  • a subsequent pixel process can be performed to manufacture the display panel (100) of the display device (10).
  • light extraction patterns (LEP) can be uniformly formed on the light-emitting surfaces (SF1) of the light-emitting elements (LE).
  • the light-emitting elements (LE) can include light extraction patterns (LEP) having the same size, shape, and number.
  • the light-emitting efficiency of the light-emitting elements (LE) can be improved by the light extraction patterns (LEP), and the light-emitting characteristics of the light-emitting elements (LE) and the sub-pixels (SPX) including the same can be uniformized. Accordingly, the light-emitting characteristics of the sub-pixels (SPX) and the display device (10) including the same can be improved, and the viewing angle can be uniformized.
  • the groove portions (GP) of the light extraction patterns (LEP) may be arranged on the inner side of the light-emitting surface (SF1) spaced apart from the passivation film (INS).
  • the light extraction patterns (LEP) may be arranged on the inner side of the light-emitting surface (SF1) of each of the light-emitting elements (LE) so as not to come into contact with the passivation film (INS), or the outermost light extraction pattern (LEP) may come into contact with the passivation film (INS) at the protrusion portion (PP).
  • the side surface of the semiconductor stack (STC) is more stably wrapped by the passivation film (INS), and a distance between the electrode around the passivation film (INS) and the second semiconductor layer (SEM2) is appropriately secured, thereby effectively preventing a short-circuit defect of the light-emitting element (LE) and improving the efficiency of the light-emitting element (LE).
  • the light emitting elements (LE) are irradiated with a laser during the process of separating the light emitting elements (LE) from the semiconductor substrate (SSB) or the transfer substrate (for example, the first transfer substrate (TSB1) or the second transfer substrate (TSB2)), damage to the light emitting elements (LE) at the interface between the semiconductor stack (STC) and the protective film (INS) of each of the light emitting elements (LE) can be prevented or reduced. Accordingly, the luminance dispersion of the light emitting elements (LE) can be reduced or prevented, and the image quality and reliability of the display device (10) including the light emitting elements (LE) can be improved.
  • the light emitting elements (LE) when the light emitting elements (LE) are bonded onto the pixel electrodes (PXE1, PXE2, PXE3) by irradiating the light emitting elements (LE) with a laser using a bonding method, the light emitting elements (LE) include light extraction patterns (LEP) of a uniform shape, thereby increasing the incidence uniformity of the laser, and stably bonding the light emitting elements (LE) onto the pixel electrodes (PXE1, PXE2, PXE3).
  • LEP light extraction patterns
  • FIG. 43 is an exemplary drawing showing a smart watch including a display device according to one embodiment.
  • the display device (10_1) according to one embodiment can be applied to a smart watch (1000_1), which is one of smart devices.
  • FIGS. 44 and 45 are exemplary drawings showing a virtual reality device including a display device according to one embodiment.
  • the first optical member (1510) may be positioned between the first display device (10_2) and the first eyepiece lens (1210).
  • the second optical member (1520) may be positioned between the second display device (10_3) and the second eyepiece lens (1220).
  • Each of the first optical member (1510) and the second optical member (1520) may include at least one convex lens.
  • the middle frame (1400) is disposed between the first display device (10_2) and the control circuit board (1600), and may be disposed between the second display device (10_3) and the control circuit board (1600).
  • the middle frame (1400) serves to support and fix the first display device (10_2), the second display device (10_3), and the control circuit board (1600).
  • the control circuit board (1600) can transmit digital video data (DATA) corresponding to a left-eye image optimized for the user's left eye to the first display device (10_2) and digital video data (DATA) corresponding to a right-eye image optimized for the user's right eye to the second display device (10_3).
  • the control circuit board (1600) can transmit the same digital video data (DATA) to the first display device (10_2) and the second display device (10_3).
  • the display device storage unit (1100) serves to store the first display device (10_2), the second display device (10_3), the middle frame (1400), the first optical member (1510), the second optical member (1520), and the control circuit board (1600).
  • the storage unit cover (1200) is arranged to cover an open surface of the display device storage unit (1100).
  • the storage unit cover (1200) may include a first eyepiece (1210) for the user's left eye and a second eyepiece (1220) for the user's right eye.
  • the first eyepiece (1210) and the second eyepiece (1220) are exemplified as being arranged separately, but the embodiments of the present specification are not limited thereto.
  • the first eyepiece (1210) and the second eyepiece (1220) may be combined into one.
  • the first eyepiece (1210) can be aligned with the first display device (10_2) and the first optical member (1510)
  • the second eyepiece (1220) can be aligned with the second display device (10_3) and the second optical member (1520). Accordingly, the user can view the image of the first display device (10_2) enlarged into a virtual image by the first optical member (1510) through the first eyepiece (1210), and can view the image of the second display device (10_3) enlarged into a virtual image by the second optical member (1520) through the second eyepiece (1220).
  • the head-mounted band (1300) serves to secure the display device storage unit (1100) to the user's head so that the first eyepiece (1210) and the second eyepiece (1220) of the storage unit cover (1200) can be positioned respectively for the user's left and right eyes. If the display device storage unit (1100) is implemented in a lightweight and compact form, the head-mounted display device (1000_2) may be equipped with a glasses frame as shown in FIG. 46 instead of the head-mounted band (1300).
  • the head-mounted display device (1000_2) may further include a battery for supplying power, an external memory slot for storing external memory, and an external connection port and wireless communication module for receiving a video source.
  • the external connection port may be a USB (universe serial bus) terminal, a display port, or an HDMI (high-definition multimedia interface) terminal
  • the wireless communication module may be a 5G communication module, a 4G communication module, a Wi-Fi module, or a Bluetooth module.
  • a virtual reality device (1000_3) may be a device in the form of glasses.
  • the virtual reality device (1000_3) may include a display device (10_4), a left-eye lens (10a), a right-eye lens (10b), a support frame (20), eyeglass frame legs (30a, 30b), a reflective member (40), and a display device storage unit (50).
  • the virtual reality device (1000_3) is a glasses-type display device including glasses frame legs (30a, 30b). That is, the virtual reality device (1000_3) according to one embodiment is not limited to that illustrated in Fig. 46, and can be applied in various forms in various other electronic devices.
  • the display device housing (50) may include a display device (10_4) and a reflective member (40). An image displayed on the display device (10_4) may be reflected by the reflective member (40) and provided to the user's right eye through the right eye lens (10b). As a result, the user may view a virtual reality image displayed on the display device (10_4) through the right eye.
  • the display device housing (50) is exemplified as being arranged at the right end of the support frame (20), but the embodiment of the present specification is not limited thereto.
  • the display device housing (50) may be arranged at the left end of the support frame (20), in which case the image displayed on the display device (10_4) may be reflected by the reflective member (40) and provided to the user's left eye through the left eye lens (10a).
  • the user may view the virtual reality image displayed on the display device (10_4) through the left eye.
  • the display device housing (50) may be arranged at both the left end and the right end of the support frame (20), in which case the user may view the virtual reality image displayed on the display device (10_4) through both the left eye and the right eye.
  • Fig. 47 is an exemplary drawing showing an automobile instrument panel and center fascia including display devices according to one embodiment.
  • Fig. 47 shows an automobile to which display devices (10_a, 10_b, 10_c, 10_d, 10_e) according to one embodiment are applied.
  • display devices (10_a, 10_b, 10_c) may be applied to a dashboard of a vehicle, a center fascia of a vehicle, or a CID (Center Information Display) placed on a dashboard of a vehicle.
  • display devices (10_d, 10_e) may be applied to a room mirror display that replaces a side mirror of a vehicle.
  • FIG. 48 is an exemplary drawing showing a transparent display device including a display device according to one embodiment.
  • a display device (10_5) can be applied to a transparent display device.
  • the transparent display device can display an image (IM) and transmit light at the same time. Therefore, a user positioned at the front of the transparent display device can not only view the image (IM) displayed on the display device (10_5), but also view an object (RS) or background positioned at the back of the transparent display device.
  • the substrate of the display device (10_5) can include a light-transmitting portion that can transmit light or can be formed of a material that can transmit light.

Landscapes

  • Electroluminescent Light Sources (AREA)

Abstract

일 실시예에 따른 표시 장치는, 기판; 상기 기판 상에 배치된 화소 전극들; 및 상기 화소 전극들 상에 배치된 발광 소자들을 포함하며, 상기 발광 소자들 각각은, 제1 반도체층, 상기 제1 반도체층 상의 활성층 및 상기 활성층 상의 제2 반도체층을 포함한 반도체 스택; 상기 반도체 스택의 출광면에 배치되며, 상기 출광면의 단부로부터 이격된 홈 부분들과 상기 홈 부분들을 둘러싸는 돌기 부분들을 포함한 광 추출 패턴들; 및 상기 반도체 스택의 측면을 감싸는 보호막을 포함하고, 상기 발광 소자들은 서로 동일한 형태의 광 추출 패턴들을 포함한다.

Description

발광 소자, 및 이를 포함한 표시 장치와 전자 장치
본 발명의 실시예들은 발광 소자, 및 이를 포함한 표시 장치와 전자 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 부응하여 발광 표시 장치를 비롯한 다양한 형태의 표시 장치가 개발되고 있다.
발광 표시 장치는, 유기 발광 다이오드(organic light emitting diode, OLED)와 같은 유기 발광 소자, 마이크로 발광 다이오드(micro light emitting diode, micro LED)나 나노 발광 다이오드(nano light emitting diode, nano LED)와 같은 초소형 발광 소자 등을 비롯한 발광 소자를 포함할 수 있다. 초소형 발광 소자는 무기물로 이루어지므로, 유기 발광 소자에 비해 열화 이슈가 적어 수명이 긴 장점이 있다.
본 발명이 해결하고자 하는 과제는 출광 특성이 개선된 발광 소자, 및 이를 포함한 표시 장치와 전자 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
일 실시예에 따른 표시 장치는, 기판; 상기 기판 상에 배치된 화소 전극들; 및 상기 화소 전극들 상에 배치된 발광 소자들을 포함하며, 상기 발광 소자들 각각은, 제1 반도체층, 상기 제1 반도체층 상의 활성층 및 상기 활성층 상의 제2 반도체층을 포함한 반도체 스택; 상기 반도체 스택의 출광면에 배치되며, 상기 출광면의 단부로부터 이격된 홈 부분들과 상기 홈 부분들을 둘러싸는 돌기 부분들을 포함한 광 추출 패턴들; 및 상기 반도체 스택의 측면을 감싸는 보호막을 포함하고, 상기 발광 소자들은 서로 동일한 형태의 광 추출 패턴들을 포함할 수 있다.
일 실시예에서, 상기 광 추출 패턴들은, 상기 발광 소자들 각각의 출광면에서 서로 동일한 구조로 배열될 수 있다.
일 실시예에서, 상기 발광 소자들은, 서로 동일한 개수의 광 추출 패턴들을 포함할 수 있다.
일 실시예에서, 상기 발광 소자들 각각의 출광면에서 최외곽에 배치된 광 추출 패턴은, 상기 출광면의 단부로부터 이격되어 상기 출광면의 내측에 배치될 수 있다.
일 실시예에서, 상기 광 추출 패턴들은, 상기 발광 소자들 각각의 출광면에서 제1 열과 제2 열을 포함한 복수의 열들에 배치될 수 있다.
일 실시예에서, 상기 제1 열에 배치된 광 추출 패턴들 중 상기 출광면의 제1 단부에 가장 인접한 광 추출 패턴과, 상기 제2 열에 배치된 광 추출 패턴들 중 상기 출광면의 제1 단부에 가장 인접한 광 추출 패턴은, 상기 출광면의 제1 단부로부터 동일한 거리만큼 이격될 수 있다.
일 실시예에서, 상기 제1 열에 배치된 광 추출 패턴들 중 상기 출광면의 제1 단부에 가장 인접한 광 추출 패턴과, 상기 제2 열에 배치된 광 추출 패턴들 중 상기 출광면의 제1 단부에 가장 인접한 광 추출 패턴은, 상기 출광면의 제1 단부로부터 서로 다른 거리만큼 이격될 수 있다.
일 실시예에서, 상기 광 추출 패턴들 중 적어도 하나의 광 추출 패턴은, 상기 출광면의 단부와 맞닿을 수 있다.
일 실시예에서, 상기 적어도 하나의 광 추출 패턴은, 돌기 부분에서 상기 출광면의 단부와 맞닿고, 상기 보호막으로 감싸질 수 있다.
일 실시예에서, 상기 광 추출 패턴들은 상기 제2 반도체층의 상면에 형성될 수 있다.
일 실시예에 따른 발광 소자는, 제1 반도체층, 상기 제1 반도체층 상의 활성층 및 상기 활성층 상의 제2 반도체층을 포함한 반도체 스택; 상기 반도체 스택의 측면을 감싸는 보호막; 및 상기 반도체 스택의 출광면에 배치되며, 상기 출광면의 단부로부터 이격된 홈 부분들과 상기 홈 부분들을 둘러싸는 돌기 부분들을 포함한 광 추출 패턴들을 포함할 수 있다.
일 실시예에서, 상기 광 추출 패턴들 중 최외곽에 배치된 광 추출 패턴은, 상기 출광면의 단부로부터 이격되어 상기 출광면의 내측에 배치될 수 있다.
일 실시예에서, 상기 광 추출 패턴들은 제1 방향에서 제1 열과 제2 열을 포함한 복수의 열들에 배치될 수 있다.
일 실시예에서, 상기 제1 열에 배치된 광 추출 패턴들 중 상기 출광면의 제1 단부에 가장 인접한 광 추출 패턴과, 상기 제2 열에 배치된 광 추출 패턴들 중 상기 출광면의 제1 단부에 가장 인접한 광 추출 패턴은, 상기 출광면의 제1 단부로부터 동일한 거리만큼 이격될 수 있다.
일 실시예에서, 상기 제1 열에 배치된 광 추출 패턴들 중 상기 출광면의 제1 단부에 가장 인접한 광 추출 패턴과, 상기 제2 열에 배치된 광 추출 패턴들 중 상기 출광면의 제1 단부에 가장 인접한 광 추출 패턴은, 상기 출광면의 제1 단부로부터 서로 다른 거리만큼 이격될 수 있다.
일 실시예에서, 상기 광 추출 패턴들 중 적어도 하나는, 상기 출광면의 단부와 맞닿을 수 있다.
일 실시예에 따른 영상을 제공하기 위한 전자 장치는, 표시 장치를 포함하며, 상기 표시 장치는, 기판; 상기 기판 상에 배치된 화소 전극들; 및 상기 화소 전극들 상에 배치된 발광 소자들을 포함하고, 상기 발광 소자들 각각은, 제1 반도체층, 상기 제1 반도체층 상의 활성층 및 상기 활성층 상의 제2 반도체층을 포함한 반도체 스택; 상기 반도체 스택의 출광면에 배치되며, 상기 출광면의 단부로부터 이격된 홈 부분들과 상기 홈 부분들을 둘러싸는 돌기 부분들을 포함한 광 추출 패턴들; 및 상기 반도체 스택의 측면을 감싸는 보호막을 포함하며, 상기 발광 소자들은 서로 동일한 형태의 광 추출 패턴들을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 발광 소자, 및 이를 포함한 표시 장치와 전자 장치에 따르면, 발광 소자의 출광면에 광 추출 패턴들을 균일하게 배치하고, 반도체 스택의 측면을 보호막으로 안정적으로 감쌀 수 있다. 이에 의해, 발광 소자의 출광 특성을 균일화하고 출광율을 개선함과 동시에 발광 소자의 전기적 안정성을 확보할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 레이아웃 도이다.
도 3은 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 4는 일 실시예에 따른 서브 화소를 보여주는 등가 회로도이다.
도 5는 일 실시예에 따른 표시 영역의 화소들을 보여주는 레이아웃 도이다.
도 6은 일 실시예에 따른 표시 영역의 화소들을 보여주는 레이아웃 도이다.
도 7은 도 6의 I1-I1'선에 대응하는 표시 패널의 단면의 일 예를 보여주는 단면도이다.
도 8은 도 7의 A1 영역의 일 실시예를 상세히 보여주는 단면도이다.
도 9는 도 7의 A1 영역의 일 실시예를 상세히 보여주는 단면도이다.
도 10은 도 7의 A1 영역의 일 실시예를 상세히 보여주는 단면도이다.
도 11은 도 7의 A1 영역의 일 실시예를 상세히 보여주는 단면도이다.
도 12는 도 7의 A1 영역의 일 실시예를 상세히 보여주는 단면도이다.
도 13은 도 7의 A1 영역의 일 실시예를 상세히 보여주는 단면도이다.
도 14는 도 6의 I1-I1'선에 대응하는 표시 패널의 단면의 일 예를 보여주는 단면도이다.
도 15는 도 14의 A2 영역의 일 실시예를 상세히 보여주는 단면도이다.
도 16은 일 실시예에 따른 표시 영역의 화소들을 보여주는 레이아웃 도이다.
도 17은 도 16의 I2-I2'선에 대응하는 표시 패널의 단면의 일 예를 보여주는 단면도이다.
도 18은 도 17의 B1 영역의 일 실시예를 상세히 보여주는 단면도이다.
도 19는 도 16의 I2-I2'선에 대응하는 표시 패널의 단면의 일 예를 보여주는 단면도이다.
도 20은 도 19의 B2 영역의 일 실시예를 상세히 보여주는 단면도이다.
도 21은 일 실시예에 따른 발광 소자를 보여주는 평면도이다.
도 22는 일 실시예에 따른 발광 소자를 보여주는 평면도이다.
도 23은 일 실시예에 따른 발광 소자를 보여주는 평면도이다.
도 24는 일 실시예에 따른 발광 소자를 보여주는 평면도이다.
도 25는 일 실시예에 따른 발광 소자를 보여주는 평면도이다.
도 26은 일 실시예에 따른 발광 소자를 보여주는 평면도이다.
도 27은 일 실시예에 따른 발광 소자를 보여주는 평면도이다.
도 28은 일 실시예에 따른 발광 소자를 보여주는 평면도이다.
도 29는 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다.
도 30 내지 도 34는 일 실시예에 따른 발광 소자들의 제조 방법을 보여주는 단면도들이다.
도 35는 일 실시예에 따른 발광 소자들의 배치 방법을 보여주는 단면도이다.
도 36은 일 실시예에 따라 패턴화된 반도체 기판을 보여주는 평면도이다.
도 37은 일 실시예에 따라 발광 소자가 형성된 반도체 기판을 보여주는 평면도이다.
도 38 내지 도 42는 일 실시예에 따른 발광 소자의 제조 방법을 보여주는 단면도들이다.
도 43은 일 실시예에 따른 표시 장치를 포함한 스마트 워치를 보여주는 예시 도면이다.
도 44와 도 45는 일 실시예에 따른 표시 장치를 포함한 가상 현실 장치를 보여주는 예시 도면이다.
도 46은 또 다른 실시예에 따른 표시 장치를 포함한 가상 현실 장치를 보여주는 예시 도면이다.
도 47은 일 실시예에 따른 표시 장치들을 포함한 자동차 계기판과 센터페시아를 보여주는 예시 도면이다.
도 48은 일 실시예에 따른 표시 장치를 포함한 투명 표시 장치를 보여주는 예시 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능할 수 있다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 장치뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 전자 장치(일 예로, 영상을 제공하기 위한 전자 장치)에 포함되어, 상기 전자 장치의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(일 예로, 마이크로 발광 다이오드 또는 나노 발광 다이오드)를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(10)가 초소형 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 한편, 이하에서는 설명의 편의를 위해, 초소형 발광 다이오드를 발광 소자로 기재하였다.
표시 장치(10)는 표시 패널(100), 표시 구동 회로(250), 회로 보드(300), 및 전원 공급부(500)를 포함한다.
표시 패널(100)은 제1 방향(DR1)의 단변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 메인 영역(MA)과 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화상을 표시하는 복수의 화소들을 포함할 수 있다. 화소들 각각은 복수의 서브 화소들을 포함할 수 있다. 예를 들어, 화소들 각각은 제1 광을 발광하는 제1 서브 화소, 제2 광을 발광하는 제2 서브 화소, 및 제3 광을 발광하는 제3 서브 화소를 포함할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
서브 영역(SBA)은 메인 영역(MA)의 일 측으로부터 제2 방향(DR2)으로 돌출될 수 있다. 도 1에서는 서브 영역(SBA)이 펼쳐진 것을 예시하였으나, 서브 영역(SBA)은 구부러질 수 있으며, 이 경우 표시 패널(100)의 하면 상에 배치될 수 있다. 서브 영역(SBA)이 구부러지는 경우, 표시 패널(100)의 두께 방향인 제3 방향(DR3)에서 메인 영역(MA)과 중첩할 수 있다. 서브 영역(SBA)에는 표시 구동 회로(250)가 배치될 수 있다.
표시 구동 회로(250)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 생성할 수 있다. 표시 구동 회로(250)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 부착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(250)는 COF(chip on film) 방식으로 회로 보드(300) 상에 부착될 수 있다.
회로 보드(300)는 표시 패널(100)의 서브 영역(SBA)의 일 단에 부착될 수 있다. 이로 인해, 회로 보드(300)는 표시 패널(100) 및 표시 구동 회로(250)와 전기적으로 연결될 수 있다. 표시 패널(100)과 표시 구동 회로(250)는 회로 보드(300)를 통해 디지털 비디오 데이터와, 타이밍 신호들, 및 구동 전압들을 입력 받을 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
전원 공급부(500)는 외부로부터 공급되는 전원 전압에 따라 복수의 패널 구동 전압들을 생성할 수 있다. 전원 공급부(500)는 집적회로(IC)로 형성되어 COF 방식으로 회로 보드(300) 상에 부착될 수 있다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 레이아웃 도이다. 도 2에서는 서브 영역(SBA)이 구부러지지 않고 펼쳐진 것을 예시하였다.
도 2를 참조하면, 표시 패널(100)은 메인 영역(MA)과 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 중앙에 배치될 수 있다.
표시 영역(DA)은 화상을 표시하기 위한 복수의 화소들(PX)을 포함하고, 복수의 화소들(PX) 각각은 복수의 서브 화소들(SPX)을 포함할 수 있다. 화소(PX)는 화이트 계조를 표현할 수 있는 최소 단위의 서브 화소 그룹으로 정의될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 이웃하여 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 가장자리 영역일 수 있다.
제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2)는 비표시 영역(NDA)에 배치될 수 있다. 제1 스캔 구동부(SDC1)는 표시 패널(100)의 일 측(예를 들어, 좌측)에 배치되고, 제2 스캔 구동부(SDC2)는 표시 패널의 타 측(예를 들어, 우측)에 배치될 수 있으나, 이에 한정되지 않는다. 제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2) 각각은 스캔 팬 아웃 라인들을 통해 표시 구동 회로(250)에 전기적으로 연결될 수 있다. 제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2) 각각은 표시 구동 회로(250)로부터 스캔 제어 신호를 입력 받고, 스캔 제어 신호에 따라 스캔 신호들을 생성하여 스캔 라인들에 출력할 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일 측으로부터 제2 방향(DR2)으로 돌출될 수 있다. 서브 영역(SBA)의 제2 방향(DR2)의 길이는 메인 영역(MA)의 제2 방향(DR2)의 길이보다 작을 수 있다. 서브 영역(SBA)의 제1 방향(DR1)의 길이는 메인 영역(MA)의 제1 방향(DR1)의 길이보다 작거나 메인 영역(MA)의 제1 방향(DR1)의 길이와 실질적으로 동일할 수 있다. 서브 영역(SBA)은 구부러질 수 있으며, 표시 패널(100)의 하부에 배치될 수 있다. 이 경우, 서브 영역(SBA)은 제3 방향(DR3)에서 메인 영역(MA)과 중첩할 수 있다.
서브 영역(SBA)은 연결 영역(CA), 패드 영역(PA), 및 벤딩 영역(BA)을 포함할 수 있다.
연결 영역(CA)은 메인 영역(MA)의 일 측으로부터 제2 방향(DR2)으로 돌출된 영역이다. 연결 영역(CA)의 일 측은 메인 영역(MA)의 비표시 영역(NDA)과 접하며, 연결 영역(CA)의 타 측은 벤딩 영역(BA)에 접할 수 있다.
패드 영역(PA)은 패드들(PD)과 표시 구동 회로(250)가 배치되는 영역이다. 표시 구동 회로(250)는 이방성 도전 필름(anisotropic conductive film)과 같은 도전성 접착 부재를 이용하여 패드 영역(PA)의 구동 패드들에 부착될 수 있다. 회로 보드(300)는 이방성 도전 필름과 같은 도전성 접착 부재를 이용하여 패드 영역(PA)의 패드들(PD)에 부착될 수 있다. 패드 영역(PA)의 일 측은 벤딩 영역(BA)과 접할 수 있다.
벤딩 영역(BA)은 구부러지는 영역이다. 벤딩 영역(BA)이 구부러지는 경우, 패드 영역(PA)은 연결 영역(CA)의 하부와 메인 영역(MA)의 하부에 배치될 수 있다. 벤딩 영역(BA)은 연결 영역(CA)과 패드 영역(PA) 사이에 배치될 수 있다. 벤딩 영역(BA)의 일 측은 연결 영역(CA)과 접하며, 벤딩 영역(BA)의 타 측은 패드 영역(PA)과 접할 수 있다.
도 3은 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 3을 참조하면, 표시 영역(DA)은 복수의 화소들(PX), 복수의 스캔 라인들(SL), 복수의 발광 제어 라인들(EL), 및 복수의 데이터 라인들(DL)을 포함한다.
복수의 화소들(PX)은 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열될 수 있다. 복수의 스캔 라인들(SL)과 복수의 발광 제어 라인들(EL)은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 배치될 수 있다. 복수의 데이터 라인들(DL)은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 배치될 수 있다. 복수의 스캔 라인들(SL)은 복수의 기입 스캔 라인들(GWL), 복수의 초기화 스캔 라인들(GIL), 및 복수의 바이어스 스캔 라인들(GBL)을 포함한다.
복수의 서브 화소들(SPX) 각각은 복수의 기입 스캔 라인들(GWL) 중에서 어느 한 기입 스캔 라인(GWL), 복수의 초기화 스캔 라인들(GIL) 중에서 어느 한 초기화 스캔 라인(GIL), 복수의 바이어스 스캔 라인들(GBL) 중에서 어느 한 바이어스 스캔 라인(GBL), 및 복수의 발광 제어 라인들(EL) 중에서 어느 한 발광 제어 라인(EL), 복수의 데이터 라인들(DL) 중에서 어느 한 데이터 라인(DL)에 연결될 수 있다. 실시예들을 설명함에 있어서, "연결"이라 함은 직접적인 연결 또는 간접적인 연결을 포함할 수 있고, 전기적 및/또는 물리적 연결의 의미를 포함할 수 있다. 복수의 서브 화소들(SPX) 각각은 기입 스캔 라인(GWL)의 기입 스캔 신호에 따라 데이터 라인(DL)의 데이터 전압을 공급받고, 상기 데이터 전압에 따라 발광 소자를 발광할 수 있다.
비표시 영역(NDA)은 제1 스캔 구동부(SDC1), 제2 스캔 구동부(SDC2), 및 표시 구동 회로(250)를 포함한다.
제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2) 각각은 기입 스캔 신호 출력부(611), 초기화 스캔 신호 출력부(612), 바이어스 스캔 신호 출력부(613), 및 발광 제어 신호 출력부(614)를 포함할 수 있다. 기입 스캔 신호 출력부(611), 초기화 스캔 신호 출력부(612), 바이어스 스캔 신호 출력부(613), 및 발광 제어 신호 출력부(614) 각각은 타이밍 제어부(251)로부터 스캔 타이밍 제어 신호(SCS)를 입력 받을 수 있다.
기입 스캔 신호 출력부(611)는 타이밍 제어부(251)의 스캔 타이밍 제어 신호(SCS)에 따라 기입 스캔 신호들을 생성하여 기입 스캔 라인들(GWL)에 순차적으로 출력할 수 있다.
초기화 스캔 신호 출력부(612)는 스캔 타이밍 제어 신호(SCS)에 따라 초기화 스캔 신호들을 생성하여 초기화 스캔 라인들(GIL)에 순차적으로 출력할 수 있다.
바이어스 스캔 신호 출력부(613)는 스캔 타이밍 제어 신호(SCS)에 따라 바이어스 스캔 신호들을 생성하여 바이어스 스캔 라인들(GBL)에 순차적으로 출력할 수 있다.
발광 제어 신호 출력부(614)는 스캔 타이밍 제어 신호(SCS)에 따라 발광 제어 신호들을 생성하여 발광 제어 라인들(EL)에 순차적으로 출력할 수 있다.
표시 구동 회로(250)는 타이밍 제어부(251)와 데이터 구동부(252)를 포함한다.
데이터 구동부(252)는 타이밍 제어부(251)로부터 디지털 비디오 데이터(DATA)와 데이터 타이밍 제어 신호(DCS)를 입력 받을 수 있다. 데이터 구동부(252)는 데이터 타이밍 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 데이터 라인들(DL)에 출력한다. 이 경우, 제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2)의 기입 스캔 신호에 의해 서브 화소들(SPX)이 선택되며, 선택된 서브 화소들(SPX)에 데이터 전압들이 공급될 수 있다.
타이밍 제어부(251)는 외부로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받을 수 있다. 타이밍 제어부(251)는 타이밍 신호들에 따라 표시 패널(100)을 제어하기 위한 스캔 타이밍 제어 신호(SCS)와 데이터 타이밍 제어 신호(DCS)를 생성할 수 있다. 타이밍 제어부(251)는 스캔 타이밍 제어 신호(SCS)를 제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2)로 출력할 수 있다. 타이밍 제어부(251)는 디지털 비디오 데이터(DATA)와 데이터 타이밍 제어 신호(DCS)를 데이터 구동부(252)로 출력할 수 있다.
전원 공급부(500)는 외부로부터 공급되는 전원 전압에 따라 복수의 패널 구동 전압들을 생성할 수 있다. 예를 들어, 전원 공급부(500)는 제1 구동 전압(VDD), 제2 구동 전압(VSS), 제3 구동 전압(VINT), 및 제4 구동 전압(VAINT)을 생성하여 표시 패널(100)에 공급할 수 있다.
도 4는 일 실시예에 따른 서브 화소를 보여주는 등가 회로도이다.
도 4를 참조하면, 일 실시예에 따른 서브 화소(SPX)는 스캔 라인들(GWL, GIL, GBL), 발광 제어 라인(EL), 및 데이터 라인(DL)에 연결될 수 있다. 예를 들어, 서브 화소(SPX)는 기입 스캔 라인(GWL), 초기화 스캔 라인(GIL), 바이어스 스캔 라인(GBL), 발광 제어 라인(EL), 및 데이터 라인(DL)에 연결될 수 있다.
일 실시예에 따른 서브 화소(SPX)는 구동 트랜지스터(driving transistor)(DT), 스위치 소자들, 커패시터(C1), 및 발광 소자(LE)를 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함한다.
구동 트랜지스터(DT)는 게이트 전극, 제1 전극, 및 제2 전극을 포함한다. 구동 트랜지스터(DT)는 상기 구동 트랜지스터(DT)의 게이트 전극에 인가되는 데이터 전압에 따라 상기 구동 트랜지스터(DT)의 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)를 제어한다.
발광 소자(LE)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.
발광 소자(LE)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(LE)의 발광량은 구동 전류(Ids)에 비례할 수 있다. 발광 소자(LE)의 애노드 전극은 제4 트랜지스터(ST4)의 제1 전극과 제6 트랜지스터(ST6)의 제2 전극에 연결되며, 캐소드 전극은 제2 구동 전압이 인가되는 제2 전원 라인(VSL)에 연결될 수 있다.
커패시터(C1)는 구동 트랜지스터(DT)의 게이트 전극과 제1 구동 전압이 인가되는 제1 전원 라인(VDL) 사이에 형성된다. 제1 구동 전압은 제2 구동 전압보다 높은 레벨의 전압일 수 있다. 커패시터(C1)의 일 전극은 구동 트랜지스터(DT)의 게이트 전극에 연결되고, 타 전극은 제1 전원 라인(VDL)에 연결될 수 있다.
도 4와 같이, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)는 모두 p 타입 MOSFET으로 형성될 수 있다. 이 경우, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 액티브층은 폴리 실리콘으로 형성될 수 있다.
제1 트랜지스터(ST1)의 게이트 전극과 제2 트랜지스터(ST2)의 게이트 전극은 기입 스캔 라인(GWL)에 연결되고, 제3 트랜지스터(ST3)의 게이트 전극은 초기화 스캔 라인(GIL)에 연결되며, 제4 트랜지스터(ST4)의 게이트 전극은 바이어스 스캔 라인(GBL)에 연결될 수 있다. 제5 트랜지스터(ST5)의 게이트 전극과 제6 트랜지스터(ST6)의 게이트 전극은 발광 제어 라인(EL)에 연결될 수 있다. 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)은 p 타입 MOSFET으로 형성되므로, 초기화 스캔 라인(GIL), 기입 스캔 라인(GWL), 바이어스 스캔 라인(GBL), 및 발광 제어 라인(EL)에 각각 게이트 로우 전압의 스캔 신호와 게이트 로우 전압의 발광 제어 신호가 인가되는 경우 턴-온될 수 있다. 제3 트랜지스터(ST3)의 일 전극은 제3 구동 전압(도 3의 VINT)이 인가되는 제1 초기화 전압 라인(VIL)에 연결되고, 제4 트랜지스터(ST4)의 일 전극은 제4 구동 전압(도 3의 VAINT)이 인가되는 제2 초기화 전압 라인(VAIL)에 연결될 수 있다. 제3 구동 전압(도 3의 VINT)과 제4 구동 전압(도 3의 VAINT)은 서로 다른 전압일 수 있다. 또한, 제3 구동 전압(도 3의 VINT)과 제4 구동 전압(도 3의 VAINT)은 제1 구동 전압(VDD)보다 낮은 레벨의 전압이고, 제2 구동 전압(VSS)보다 높은 레벨의 전압일 수 있다.
또는, 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)가 p 타입 MOSFET으로 형성되고, 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)가 n 타입 MOSFET으로 형성될 수 있다. 이 경우, p 타입 MOSFET으로 형성되는 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6) 각각의 액티브층은 폴리 실리콘으로 형성되고, n 타입 MOSFET으로 형성되는 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3) 각각의 액티브층은 산화물 반도체로 형성될 수 있다. 또한, 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)는 n 타입 MOSFET으로 형성되므로, 제1 트랜지스터(ST1)는 게이트 하이 전압의 스캔 신호가 인가되는 경우 턴-온되고, 제3 트랜지스터(ST3)는 게이트 하이 전압의 초기화 스캔 신호가 인가되는 경우 턴-온될 수 있다. 이에 비해, 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)는 p 타입 MOSFET으로 형성되므로, 게이트 로우 전압의 스캔 신호와 게이트 로우 전압의 발광 제어 신호가 인가되는 경우 턴-온될 수 있다.
또는, 제4 트랜지스터(ST4)는 n 타입 MOSFET으로 형성되며, 나머지 트랜지스터들(DT, ST1, ST2, ST3, ST5, ST6)이 p 타입 MOSFET으로 형성되는 경우, 제4 트랜지스터(ST4)의 액티브층은 산화물 반도체로 형성되고, 나머지 트랜지스터들(DT, ST1, ST2, ST3, ST5, ST6) 각각의 액티브층은 폴리 실리콘으로 형성될 수 있다. 또한, 제4 트랜지스터(ST4)는 게이트 하이 전압의 스캔 신호가 인가되는 경우 턴-온되는데 비해, 나머지 트랜지스터들(DT, ST1, ST2, ST3, ST5, ST6)은 게이트 로우 전압의 스캔 신호와 게이트 로우 전압의 발광 제어 신호가 인가되는 경우 턴-온될 수 있다.
또는, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)는 모두 n 타입 MOSFET으로 형성될 수도 있다. 이 경우, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 액티브층은 산화물 반도체로 형성되며, 게이트 하이 전압의 스캔 신호와 발광 제어 신호가 인가되는 경우 턴-온될 수 있다.
도 5는 일 실시예에 따른 표시 영역의 화소들을 보여주는 레이아웃 도이다.
도 5를 참조하면, 표시 영역(DA)의 복수의 화소들(PX) 각각은 3 개의 서브 화소들(SPX1, SPX2, SPX3)을 포함할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않으며, 4 개의 서브 화소들을 포함할 수 있다. 복수의 화소들(PX) 각각은 3 개의 서브 화소들(SPX1, SPX2, SPX3)을 포함하는 경우, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포함할 수 있다.
복수의 화소들(PX)은 매트릭스 형태로 배열될 수 있다. 복수의 화소들(PX) 각각에서 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 제1 방향(DR1)으로 배열될 수 있다.
복수의 화소들(PX) 각각은 3 개의 서브 화소들(SPX1, SPX2, SPX3)을 포함하는 경우, 제1 서브 화소(SPX1)는 제1 광을 출광하고, 제2 서브 화소(SPX2)는 제2 광을 출광하며, 제3 서브 화소(SPX3)는 제3 광을 출광할 수 있다. 여기서, 제1 광은 적색 파장 대역의 광이고, 제2 광은 녹색 파장 대역의 광이며, 제3 광은 청색 파장 대역의 광일 수 있다. 예를 들어, 적색 파장 대역은 광의 메인 피크 파장이 대략 600㎚ 내지 750㎚에 파장 대역에 포함된 것을 가리키고, 녹색 파장 대역은 광의 메인 피크 파장은 대략 480㎚ 내지 560㎚의 파장 대역에 포함된 것을 가리키며, 청색 파장 대역은 광의 메인 피크 파장이 대략 370㎚ 내지 460㎚의 파장 대역에 포함된 것을 가리킬 수 있다.
또는, 복수의 화소들(PX) 각각은 4 개의 서브 화소들을 포함하는 경우, 제1 서브 화소는 제1 광을 출광하고, 제2 서브 화소와 제4 서브 화소는 제2 광을 출광하며, 제3 서브 화소는 제3 광을 출광할 수 있다. 또는, 제1 서브 화소는 제1 광을 출광하고, 제2 서브 화소는 제2 광을 출광하며, 제3 서브 화소는 제3 광을 출광하고, 제4 서브 화소는 제4 광을 출광할 수 있다. 이때, 제4 광은 화이트 광일 수 있다.
제1 서브 화소(SPX1)는 제1 화소 전극(PXE1), 복수의 발광 소자들(LE), 및 제1 광 변환층(QDL1)을 포함한다. 제2 서브 화소(SPX2)는 제2 화소 전극(PXE2), 복수의 발광 소자들(LE), 및 제2 광 변환층(QDL2)을 포함한다. 제3 서브 화소(SPX3)는 제3 화소 전극(PXE3), 복수의 발광 소자들(LE), 및 광 투과층(또는 제3 광 변환층)(TPL)을 포함한다.
제1 화소 전극(PXE1), 제2 화소 전극(PXE2), 및 제3 화소 전극(PXE3) 각각은 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 광 변환층(QDL1)의 광 변환 효율과 제2 광 변환층(QDL2)의 광 변환 효율에 따라 제1 서브 화소(SPX1)의 면적, 제2 서브 화소(SPX2)의 면적, 및 제3 서브 화소(SPX3)의 면적이 설정될 수 있다. 일 예로, 광 변환 효율이 낮을수록 서브 화소의 면적은 커질 수 있다.
예를 들어, 도 5와 같이, 제2 광 변환층(QDL2)의 광 변환 효율이 제1 광 변환층(QDL1)의 광 변환 효율보다 낮은 경우, 제2 화소 전극(PXE2)의 면적은 제1 화소 전극(PXE1)의 면적보다 클 수 있다. 또한, 광 투과층(TPL)이 발광 소자(LE)의 광을 그대로 투과시키는 것과 달리, 제1 광 변환층(QDL1)은 광을 변환시켜야 하므로, 제1 화소 전극(PXE1)의 면적은 제3 화소 전극(PXE3)의 면적보다 클 수 있다.
화소 전극들(PXE1, PXE2, PXE3) 각각은 화소 연결 홀(CT1/CT2/CT3)을 통해 적어도 하나의 트랜지스터에 전기적으로 연결될 수 있다. 예를 들어, 화소 전극들(PXE1, PXE2, PXE3) 각각은 해당 서브 화소의 제4 트랜지스터(도 4의 ST4)의 제1 전극 및 제6 트랜지스터(도 4의 ST6)의 제2 전극에 전기적으로 연결될 수 있다.
복수의 발광 소자들(LE)은 화소 전극들(PXE1, PXE2, PXE3) 각각 상에 배치될 수 있다. 화소 전극들(PXE1, PXE2, PXE3) 각각 상에는 동일한 개수의 발광 소자들(LE)이 배치될 수 있다. 예를 들어, 화소 전극들(PXE1, PXE2, PXE3) 각각 상에는 2 개의 발광 소자들(LE)이 배치될 수 있다. 복수의 발광 소자들(LE)은 제3 광, 일 예로 청색 파장 대역의 광을 발광할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 서브 화소(SPX1)의 발광 소자(LE)가 제1 광을 발광하고, 제2 서브 화소(SPX2)의 발광 소자(LE)가 제2 광을 발광하며, 제3 서브 화소(SPX3)의 발광 소자(LE)가 제3 광을 발광하는 경우, 광 변환층들(QDL1, QDL2)과 광 투과층(TPL)은 생략될 수 있다.
제1 광 변환층(QDL1)은 제1 화소 전극(PXE1) 및 제1 서브 화소(SPX1)의 복수의 발광 소자들(LE)과 완전히 중첩할 수 있다. 제1 광 변환층(QDL1)의 면적은 제1 화소 전극(PXE1)의 면적보다 넓을 수 있다. 제1 광 변환층(QDL1)은 입사 광의 피크 파장을 다른 특정 피크 파장의 광으로 변환 또는 시프트시켜 출사할 수 있다. 예를 들어, 제1 광 변환층(QDL1)은 제1 서브 화소(SPX1)의 복수의 발광 소자들(LE)로부터 발광된 제3 광을 제1 광으로 변환 또는 시프트시킬 수 있다.
제2 광 변환층(QDL2)은 제2 화소 전극(PXE2) 및 제2 서브 화소(SPX2)의 복수의 발광 소자들(LE)과 완전히 중첩할 수 있다. 제2 광 변환층(QDL2)의 면적은 제2 화소 전극(PXE2)의 면적보다 넓을 수 있다. 제2 광 변환층(QDL2)은 입사 광의 피크 파장을 다른 특정 피크 파장의 광으로 변환 또는 시프트시켜 출사할 수 있다. 예를 들어, 제2 광 변환층(QDL2)은 제2 서브 화소(SPX2)의 복수의 발광 소자들(LE)로부터 발광된 제3 광을 제2 광으로 변환 또는 시프트시킬 수 있다.
광 투과층(TPL)은 제3 화소 전극(PXE3) 및 제3 서브 화소(SPX3)의 복수의 발광 소자들(LE)과 완전히 중첩할 수 있다. 광 투과층(TPL)은 입사광을 그대로 투과시킬 수 있다. 예를 들어, 광 투과층(TPL)은 제3 서브 화소(SPX3)의 복수의 발광 소자들(LE)로부터 발광된 제3 광을 그대로 투과시킬 수 있다.
도 6은 일 실시예에 따른 표시 영역의 화소들을 보여주는 레이아웃 도이다. 도 6은 서브 화소들(SPX1, SPX2, SPX3)에 배치되는 발광 소자들(LE)과 관련하여, 도 4의 실시예와 상이한 실시예를 보여준다.
도 6을 참조하면, 서브 화소(SPX)는 각각의 화소 전극(PXE1/PXE2/PXE3) 상에 배치된 단일의 발광 소자(LE)를 포함할 수 있다. 일 실시예에서, 발광 소자(LE)는 각각의 화소 전극(PXE1/PXE2/PXE3)의 형상에 대응하는 형상, 일 예로, 사각형상의 평면 형태를 가질 수 있다. 예를 들어, 발광 소자(LE)는 화소 전극들(PXE1, PXE2, PXE3)의 장변이 연장되는 방향, 일 예로, 제2 방향(DR2)의 길이가 제1 방향(DR1)에서의 길이보다 긴 직사각형상의 평면 형태를 가질 수 있다.
다만, 발광 소자(LE)의 형상이 이에 한정되지는 않는다. 예를 들어, 발광 소자(LE)는 도 5에 도시된 바와 같이 원형상의 평면 형태를 가지거나, 원형상 및 사각형상 이외의 다른 형상의 평면 형태를 가질 수 있다.
발광 소자(LE)는 각각의 화소 전극(PXE1/PXE2/PXE3) 또는 상기 화소 전극(PXE1/PXE2/PXE3)이 배치된 발광 영역의 내부에 적절히 또는 안정적으로 배치될 수 있는 크기를 가질 수 있다. 서브 화소들(SPX1, SPX2, SPX3) 각각의 발광 영역은, 서브 화소들(SPX1, SPX2, SPX3) 각각의 화소 전극(PXE1/PXE2/PXE3) 및 발광 소자(LE) 등이 배치되는 영역으로서, 발광 소자(LE)에서 생성된 광이 방출되는 투광 영역일 수 있다.
서브 화소들(SPX1, SPX2, SPX3) 각각에 배치될 수 있는 발광 소자(LE)의 종류, 개수, 형상, 또는 크기 등이 도 5와 도 6의 실시예들에 한정되지는 않는다. 예를 들어, 서브 화소들(SPX1, SPX2, SPX3) 각각은 실시예들에 따라 다양한 종류, 개수, 형상 및/또는 크기의 발광 소자(LE)를 포함할 수 있다. 또한, 서브 화소들(SPX1, SPX2, SPX3)은 서로 동일하거나 상이한 개수의 발광 소자들(LE)을 포함할 수 있다.
도 7은 도 6의 I1-I1'선에 대응하는 표시 패널의 단면의 일 예를 보여주는 단면도이다. 도 8은 도 7의 A1 영역의 일 실시예를 상세히 보여주는 단면도이다.
도 7과 도 8을 참조하면, 표시 패널(100)은, 박막 트랜지스터층(TFTL), 상기 박막 트랜지스터층(TFTL) 상에 배치된 화소 전극들(PXE1, PXE2, PXE3), 상기 화소 전극들(PXE1, PXE2, PXE3) 상에 배치된 발광 소자들(LE), 및 상기 발광 소자들(LE) 상에 배치된 광 변환층들(QDL1, QDL2), 광 투과층(TPL) 및 컬러 필터들(CF1, CF2, CF3)을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 기판(SUB)과 상기 기판(SUB) 상에 배치된 회로 소자들과 배선들을 포함할 수 있다. 도 7에서는 기판(SUB)을 박막 트랜지스터층(TFTL)에 포함되는 구성으로 간주하였지만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 기판(SUB)과 박막 트랜지스터층(TFTL)을 별개의 요소로 간주하고, 기판(SUB) 상에 박막 트랜지스터층(TFTL)이 배치되는 것으로 볼 수도 있다. 도 7에서는 박막 트랜지스터층(TFTL)의 회로 소자들(일 예로, 서브 화소들(SPX1, SPX2, SPX3) 각각에 포함되는 화소 회로의 회로 소자들)을 대표하여, 각각의 서브 화소(SPX)에 포함되는 하나의 박막 트랜지스터(TFT1)를 도시하였다.
기판(SUB)은 유리, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB)이 고분자 수지로 이루어지는 경우, 연신 가능한 플렉서블(flexible) 기판일 수 있다. 고분자 수지는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin)일 수 있다.
기판(SUB) 상에는 배리어막(BR)이 배치될 수 있다. 배리어막(BR)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터층(TFTL)의 트랜지스터들과 박막 트랜지스터층(TFTL) 상에 배치된 발광 소자들(LE)을 보호하기 위한 막이다. 배리어막(BR)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다.
배리어막(BR) 상에는 박막 트랜지스터(TFT1)가 배치될 수 있다. 도 7에 도시된 박막 트랜지스터(TFT1)는 도 4에 도시된 제4 트랜지스터(ST4)와 제6 트랜지스터(ST6) 중 어느 하나일 수 있다. 박막 트랜지스터(TFT1)는 제1 액티브층(ACT1)과 제1 게이트 전극(G1)을 포함할 수 있다.
배리어막(BR) 상에는 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1)이 배치될 수 있다. 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 또는, 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1)은 IGZO(인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)), IGZTO(인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)), 또는, IGTO(인듐(In), 갈륨(Ga), 주석(Sn) 및 산소(O))를 포함하는 산화물 반도체로 이루어질 수 있다.
제1 액티브층(ACT1)은 제1 채널 영역(CHA1), 제1 소스 영역(S1), 및 제1 드레인 영역(D1)을 포함할 수 있다. 제1 채널 영역(CHA1)은 기판(SUB)의 두께 방향인 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩하는 영역일 수 있다. 제1 소스 영역(S1)은 제1 채널 영역(CHA1)의 일 측에 배치되고, 제1 드레인 영역(D1)은 제1 채널 영역(CHA1)의 타 측에 배치될 수 있다. 제1 소스 영역(S1)과 제1 드레인 영역(D1)은 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩하지 않는 영역일 수 있다. 제1 소스 영역(S1)과 제1 드레인 영역(D1)은 반도체 물질에 이온이 도핑되어 도전성을 갖는 영역일 수 있다.
박막 트랜지스터(TFT1)의 제1 채널 영역(CHA1), 제1 소스 영역(S1), 및 제1 드레인 영역(D1) 상에는 제1 게이트 절연막(131)이 배치될 수 있다.
제1 게이트 절연막(131) 상에는 제1 게이트 금속층이 배치될 수 있다. 제1 게이트 금속층은 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)을 포함할 수 있다. 제1 게이트 전극(G1)은 제3 방향(DR3)에서 제1 액티브층(ACT1)과 중첩할 수 있다. 도 6에서는 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)이 서로 떨어져 배치된 것으로 도시하였지만, 박막 트랜지스터(TFT1)가 도 4의 구동 트랜지스터(DT)인 경우, 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)은 서로 전기적 또는 물리적으로 연결될 수 있다. 또는, 박막 트랜지스터(TFT1)가 도 4의 제1 내지 제6 트랜지스터들(ST1~ST6) 중에서 어느 한 트랜지스터인 경우, 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)은 서로 전기적 또는 물리적으로 연결되지 않을 수 있다.
박막 트랜지스터(TFT1)의 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1) 상에는 제2 게이트 절연막(132)이 배치될 수 있다.
제2 게이트 절연막(132) 상에는 제2 게이트 금속층이 배치될 수 있다. 제2 게이트 금속층은 제2 커패시터 전극(CAE2)을 포함할 수 있다. 제2 커패시터 전극(CAE2)은 제3 방향(DR3)에서 박막 트랜지스터(TFT1)의 제1 커패시터 전극(CAE1)과 중첩할 수 있다. 제2 게이트 절연막(132)이 소정의 유전율을 가지므로, 제1 커패시터 전극(CAE1), 제2 커패시터 전극(CAE2), 및 그들 사이에 배치된 제2 게이트 절연막(132)에 의해 커패시터(도 4의 C1)가 형성될 수 있다.
제2 커패시터 전극(CAE2) 상에는 제1 층간 절연막(141)이 배치될 수 있다.
층간 절연막(141) 상에는 제1 데이터 금속층이 배치될 수 있다. 제1 데이터 금속층은 제1 소스 연결 전극(PCE1)을 포함할 수 있다. 제1 소스 연결 전극(PCE1)은 제1 게이트 절연막(131), 제2 게이트 절연막(132), 및 층간 절연막(141)을 관통하는 제1 소스 콘택홀(PCT1)을 통해 제1 액티브층(ACT1)의 제1 드레인 영역(D)에 연결될 수 있다.
제1 소스 연결 전극(PCE1) 상에는 박막 트랜지스터(TFT1)로 인한 단차를 평탄화하기 위한 제1 평탄화막(160)이 배치될 수 있다.
제1 평탄화막(160) 상에는 제2 데이터 금속층이 배치될 수 있다. 제2 데이터 금속층은 제2 소스 연결 전극(PCE2)을 포함할 수 있다. 제2 소스 연결 전극(PCE2)은 제1 평탄화막(160)을 관통하는 제2 화소 콘택홀(PCT2)을 통해 제1 소스 연결 전극(PCE1)에 연결될 수 있다.
제2 소스 연결 전극(PCE2) 상에는 제2 평탄화막(180)이 배치될 수 있다.
배리어막(BR), 제1 게이트 절연막(131), 제2 게이트 절연막(132), 및 층간 절연막(141)은 무기막, 예를 들어 질화 실리콘(SiNx), 질화 산화 실리콘(SiON), 산화 실리콘(SiOx), 산화 티타늄(TiOx), 또는 산화 알루미늄(AlOx)으로 형성될 수 있다.
제1 게이트 금속층, 제2 게이트 금속층, 제1 데이터 금속층, 및 제2 데이터 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 평탄화막(160)과 제2 평탄화막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 평탄화막(180) 상에는 발광 소자층이 배치될 수 있다. 발광 소자층은 화소 전극들(PXE1, PXE2, PXE3), 발광 소자들(LE), 공통 전극(CE), 및 유기막(210, 211, 212)을 포함할 수 있다.
제2 평탄화막(180) 상에는 화소 전극층이 배치될 수 있다. 화소 전극층은 제1 화소 전극(PXE1), 제2 화소 전극(PXE2), 및 제3 화소 전극(PXE3)을 포함할 수 있다. 화소 전극들(PXE1, PXE2, PXE3) 각각은 제2 평탄화막(180)을 관통하는 화소 연결 홀(도 5의 CT1/CT2/CT3)을 통해 제2 소스 연결 전극(PCE2)에 연결될 수 있다. 화소 전극들(PXE1, PXE2, PXE3) 각각은 제1 소스 연결 전극(PCE1)과 제2 소스 연결 전극(PCE2)을 통해 박막 트랜지스터(TFT1)의 제1 소스 영역(S1) 또는 제1 드레인 영역(D1)에 연결될 수 있다. 그러므로, 박막 트랜지스터(TFT1)에 의해 제어되는 전압이 화소 전극들(PXE1, PXE2, PXE3) 각각에 인가될 수 있다.
화소 전극층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 화소 전극들(PXE1, PXE2, PXE3) 각각의 저항을 낮추기 위해, 화소 전극층은 면 저항이 낮은 구리(Cu)로 이루어질 수 있다.
화소 전극들(PXE1, PXE2, PXE3) 각각 상에는 제1 유기막(210)이 배치될 수 있다. 제1 유기막(210)은 복수의 발광 소자들(LE)을 표시 패널(100)에 옮기는 공정에서 복수의 발광 소자들(LE)이 기울어져 넘어지거나 쓰러지는 것을 방지하기 위해 복수의 발광 소자들(LE)을 임시로 고정 또는 점착하는 역할을 한다. 즉, 제1 유기막(210)은 화소 전극들(PXE1, PXE2, PXE3) 각각 상에 복수의 발광 소자들(LE)을 가점착(假粘着)하기 위한 막일 수 있다. 가점착이 용이하도록, 제1 유기막(210)의 두께는 화소 전극들(PXE1, PXE2, PXE3) 각각의 두께보다 크고, 접촉 전극(CTE)의 두께보다 클 수 있다.
제1 유기막(210)은 포토 레지스트와 같은 감광성 유기막일 수 있다. 또는, 제1 유기막(210)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등으로 형성될 수 있다.
복수의 발광 소자들(LE)은 제1 유기막(210) 상에 배치될 수 있다. 도 6에서는 복수의 발광 소자들(LE) 각각이 제3 방향(DR3)으로 연장된 수직형(vertical type) 마이크로 LED인 것을 예시하였다. 수직형 마이크로 LED는 제1 반도체층(SEM1), 활성층(MQW), 및 제2 반도체층(SEM2)이 수직 방향인 제3 방향(DR3)에서 순차적으로 배치된 구조를 갖는 LED를 가리킨다.
복수의 발광 소자들(LE) 각각은 역테이퍼의 단면 형태를 가질 수 있다. 일 예로, 복수의 발광 소자들(LE) 각각은 상면의 너비가 하면의 너비보다 넓은 사다리꼴의 단면 형태를 가질 수 있다.
복수의 발광 소자들(LE) 각각은 질화갈륨(GaN)과 같은 무기 물질로 형성될 수 있다. 복수의 발광 소자들(LE) 각각은 제1 방향(DR1)의 길이, 제2 방향(DR2)의 길이, 및 제3 방향(DR3)의 길이가 각각 수 내지 수백 μm일 수 있다. 예를 들어, 복수의 발광 소자들(LE) 각각은 제1 방향(DR1)의 길이, 제2 방향(DR2)의 길이, 및 제3 방향(DR3)의 길이가 각각 대략 100μm 이하일 수 있다. 다만, 복수의 발광 소자들(LE) 각각의 크기는 실시예들에 따라 달라질 수 있다.
복수의 발광 소자들(LE) 각각은 실리콘 기판 또는 사파이어 기판과 같은 반도체 기판에서 성장되어 형성될 수 있다. 복수의 발광 소자들(LE)은 반도체 기판에서 바로 또는 중계 기판을 거쳐 표시 패널(100)의 화소 전극들(PXE1, PXE2, PXE3) 상에 옮겨질 수 있다. 또는, 복수의 발광 소자들(LE)은 정전 헤드(Electrostatic Head)를 사용하는 정전기 방식 또는 PDMS나 실리콘 등의 탄성이 있는 고분자 물질을 전사 기판으로 사용하는 스탬프 방식을 통해 표시 패널(100)의 화소 전극들(PXE1, PXE2, PXE3) 상에 옮겨질 수 있다.
발광 소자(LE)는 적어도 반도체 스택(STC)을 포함할 수 있다. 예를 들어, 발광 소자(LE)는 도전층(E1), 반도체 스택(STC), 접촉 전극(CTE), 및 보호막(INS)을 포함할 수 있다. 반도체 스택(STC)은 제3 방향(DR3)에서 순차적으로 배치되는 제1 반도체층(SEM1), 활성층(MQW), 및 제2 반도체층(SEM2)을 포함할 수 있다.
도전층(E1)은 제1 반도체층(SEM1)의 하면 상에 배치될 수 있다. 도 8에서는 도전층(E1)이 제1 반도체층(SEM1)의 하면 전체를 덮는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 일 예로, 도전층(E1)은 제1 반도체층(SEM1)의 하면의 일부 상에 배치될 수 있다. 도전층(E1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나를 포함할 수 있다.
제1 반도체층(SEM1)은 도전층(E1) 상에 배치될 수 있다. 제1 반도체층(SEM1)은 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba) 등과 같은 제1 도전형 도펀트가 도핑된 반도체 물질층, 일 예로 질화갈륨(GaN)으로 이루어질 수 있다.
활성층(MQW)은 제1 반도체층(SEM1) 상에 배치될 수 있다. 활성층(MQW)은 제1 반도체층(SEM1) 및 제2 반도체층(SEM2)과 동일한 반도체 물질층을 포함할 수 있다. 예를 들어, 제1 반도체층(SEM1) 및 제2 반도체층(SEM2)이 질화갈륨(GaN)을 포함하는 경우, 활성층(MQW) 역시 질화갈륨(GaN)을 포함할 수 있다. 예를 들어, 활성층(MQW)은 질화갈륨(GaN), 질화인듐갈륨(InGaN), 및 질화알루미늄갈륨(AlGaN) 중에서 적어도 어느 하나를 포함할 수 있다. 활성층(MQW)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다.
활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 Ⅲ족 내지 Ⅴ족 반도체 물질들을 포함할 수도 있다.
활성층(MQW)이 질화인듐갈륨(InGaN)을 포함하는 경우, 인듐(In)의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐(In)의 함량이 증가할수록 활성층이 방출하는 광의 파장 대역이 적색 파장 대역으로 이동하고, 인듐(In)의 함량이 감소할수록 활성층이 방출하는 광의 파장 대역이 청색 파장 대역으로 이동할 수 있다. 예를 들어, 제3 광(청색 파장 대역의 광)을 발광하는 발광 소자(LE)의 활성층(MQW)의 인듐(In)의 함량은 대략 10wt% 내지 20wt%일 수 있다.
제2 반도체층(SEM2)은 활성층(MQW) 상에 배치될 수 있다. 제2 반도체층(SEM2)은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등과 같은 제2 도전형 도펀트가 도핑된 반도체 물질층, 일 예로 질화갈륨(GaN)일 수 있다.
전자 저지층은 제1 반도체층(SEM1)과 활성층(MQW) 사이에 배치될 수 있다. 전자 저지층은 너무 많은 전자가 활성층(MQW)으로 흐르는 것을 억제 또는 방지하기 위한 층일 수 있다. 예를 들어, 전자 저지층은 AlGaN 또는 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층은 생략될 수 있다.
초격자층은 활성층(MQW)과 제2 반도체층(SEM2) 사이에 배치될 수 있다. 초격자층은 제2 반도체층(SEM2)과 활성층(MQW) 사이의 응력을 완화하기 위한 층일 수 있다. 예를 들어, 초격자층은 InGaN 또는 GaN로 형성될 수 있다. 초격자층은 생략될 수 있다.
보호막(INS)은 반도체 스택(STC)의 측면을 감쌀 수 있다. 예를 들어, 보호막(INS)은 제1 반도체층(SEM1)의 측면, 활성층(MQW)의 측면, 및 제2 반도체층(SEM2)의 측면 상에 배치될 수 있다. 보호막(INS)은 발광 소자(LE)의 측면을 보호하기 위한 막일 수 있다. 보호막(INS)은 무기막, 예를 들어 질화 실리콘(SiNx), 질화 산화 실리콘(SiON), 산화 실리콘(SiOx), 산화 티타늄(TiOx), 또는 산화 알루미늄(AlOx)으로 형성될 수 있다. 일 실시예에서, 보호막(INS)은 도전층(E1)의 하면과 측면 상에도 배치될 수 있다.
접촉 전극(CTE)은 보호막(INS) 상에 배치될 수 있다. 접촉 전극(CTE)은 제1 유기막(210)과 보호막(INS) 사이에 배치될 수 있다. 접촉 전극(CTE)은 제1 유기막(210)과 접촉할 수 있다.
일 실시예에서, 복수의 접촉 전극들(CTE)은 보호막(INS) 상에 배치될 수 있다. 복수의 접촉 전극들(CTE) 각각은 제1 유기막(210)과 보호막(INS) 사이에 배치될 수 있다. 복수의 접촉 전극들(CTE) 각각은 제1 유기막(210)과 접촉할 수 있다.
도 7과 도 8에서는 발광 소자들(LE) 각각의 접촉 전극(CTE)이 제1 유기막(210) 상에 배치되는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 일 예로, 제1 유기막(210)은 발광 소자들(LE) 각각의 접촉 전극(CTE)의 하면과 측면의 일부 상에 배치될 수 있다. 또는, 제1 유기막(210)은 발광 소자들(LE) 각각의 도전층(E1)의 측면 상에 배치될 수 있다. 또는, 제1 유기막(210)은 발광 소자들(LE) 각각의 제1 반도체층(SEM1)의 측면, 활성층(MQW)의 측면, 및 제2 반도체층(SEM2)의 측면 상에 배치될 수 있다. 이 경우, 제1 유기막(210)은 제2 반도체층(SEM2)의 측면의 일부 상에 배치될 수 있다.
접촉 전극(CTE)은 보호막(INS)에 의해 덮이지 않고 노출된 도전층(E1)에 연결될 수 있다. 이로 인해, 접촉 전극들(CTE) 중에서 어느 한 접촉 전극(CTE)이 공정 오차에 의해 도전층(E1)에 연결되지 않더라도, 다른 접촉 전극(CTE)이 도전층(E1)에 연결됨으로써, 발광 소자(LE)가 점등하지 않는 불량이 발생하는 것을 방지할 수 있다.
접촉 전극(CTE)이 반사율이 높은 금속으로 형성되는 경우, 발광 소자(LE)의 활성층(MQW)으로부터 발광된 광 중에서 발광 소자(LE)의 측면 방향으로 진행하는 광이 접촉 전극(CTE)에 의해 반사되어 발광 소자(LE)의 상면으로 출광될 수 있다. 그러므로, 발광 소자(LE)의 광이 손실되는 것을 줄일 수 있으므로, 발광 소자(LE)의 광 효율이 높아질 수 있다. 따라서, 발광 소자(LE)의 광 효율을 높이기 위해서는, 접촉 전극(CTE)이 반도체 스택(STC)의 측면의 대부분을 덮도록 배치되는 것이 바람직하다.
접촉 전극(CTE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나를 포함할 수 있다. 구체적으로, 접촉 전극(CTE)은 반사율을 높이기 위해, 크롬(Cr)과 금(Au)의 2층 구조, 티타늄(Ti), 알루미늄(Al), 및 티타늄(Ti)의 3층 구조, 또는 ITO(Indium Tin Oxide), 은(Ag), 및 ITO(Indium Tin Oxide)의 3층 구조로 형성될 수 있다.
연결 전극(BE)은 발광 소자(LE)의 접촉 전극(CTE)과 화소 전극들(PXE1, PXE2, PXE3) 중 어느 한 화소 전극을 연결한다. 연결 전극(BE)은 제1 유기막(210)을 관통하는 연결 홀(BH)을 통해 노출된 화소 전극들(PXE1, PXE2, PXE3) 중 어느 한 화소 전극에 연결될 수 있다. 또한, 연결 전극(BE)은 제1 유기막(210)의 상면과 접촉 전극(CTE)의 측면 상에 배치될 수 있다. 또한, 연결 전극(BE)은 발광 소자(LE)의 측면의 일부분 상에 배치될 수 있다. 예를 들어, 연결 전극(BE)은 발광 소자(LE)의 보호막(INS)의 일부분 상에 배치될 수 있다.
연결 전극(BE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나를 포함할 수 있다. 또는, 연결 전극(BE)은 광을 투과시킬 수 있는 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)와 같은 투명한 금속 물질(TCO, Transparent Conductive Material)로 이루어질 수도 있다.
연결 전극(BE)이 알루미늄(Al)과 같은 반사율이 높은 금속 물질로 이루어지는 경우, 발광 소자(LE)의 활성층(MQW)으로부터 발광된 광 중에서 발광 소자(LE)의 측면 방향으로 진행하는 광이 연결 전극(BE)에서 반사되어 발광 소자(LE)의 상부 방향으로 진행될 수 있다. 이에 따라, 발광 소자(LE)의 광이 손실되는 것을 줄일 수 있으므로, 발광 소자(LE)의 광 효율이 높아질 수 있다.
실시예들에서, 발광 소자(LE)는 패턴화된 출광면을 포함할 수 있다. 예를 들어, 발광 소자(LE)는 도 8에 도시된 바와 같이 반도체 스택(STC)의 출광면에 배치된 광 추출 패턴들(LEP)을 포함할 수 있다.
일 실시예에서, 반도체 스택(STC)의 출광면은, 반도체 스택(STC)의 상면, 일 예로, 제2 반도체층(SEM2)의 상면일 수 있다. 예를 들어, 광 추출 패턴들(LEP)은 제2 반도체층(SEM2)의 상면에 형성될 수 있다.
일 실시예에서, 광 추출 패턴들(LEP)은 반도체 스택(STC)을 식각하여 형성되는 것으로서, 반도체 스택(STC)과 일체로 형성될 수 있다. 이 경우, 광 추출 패턴들(LEP)은 반도체 스택(STC)의 일 부분으로 간주될 수도 있다. 예를 들어, 제2 반도체층(SEM2)을 식각하여 광 추출 패턴들(LEP)을 형성할 경우, 광 추출 패턴들(LEP)은 제2 반도체층(SEM2)의 일 부분으로 간주될 수도 있다.
광 추출 패턴들(LEP)은 발광 소자(LE)의 출광면을 투과하는 광의 방출 효율을 높이기 위한 패턴들일 수 있다. 예를 들어, 광 추출 패턴들(LEP)은 발광 소자(LE)의 출광면에 올록볼록한 형태를 가지도록 형성된 미세 패턴들로서, 마이크로 렌즈 배열, 난반사 구조, 또는 난굴절면 등의 형태로 형성될 수 있다. 발광 소자(LE)의 출광 효율을 개선할 수 있는 형태나 구조를 가질 수 있다면, 광 추출 패턴들(LEP)의 형태, 구조, 크기 등이 특별히 한정되지는 않는다. 예를 들어, 광 추출 패턴들(LEP)은 규칙적 또는 불규칙적인 형태의 굴곡 또는 요철을 포함하도록 발광 소자(LE)의 출광면에 형성될 수 있고, 실시예들에 따라 다양한 형태 및/또는 크기를 가질 수 있다.
일 실시예에서, 광 추출 패턴들(LEP)은, 제1 방향(DR1)과 제2 방향(DR2) 중 적어도 하나를 따라 반복되는 홈 부분들(GP)(일 예로, 광 추출 패턴들(LEP) 각각의 밸리(valley)를 포함한 부분)과 상기 홈 부분들(GP)의 둘레 또는 주변에 배치된 돌기 부분들(PP)(일 예로, 광 추출 패턴들(LEP) 각각의 피크(peak)를 포함한 부분)을 포함할 수 있다. 광 추출 패턴들(LEP) 각각의 돌기 부분(PP)은 홈 부분(GP)을 둘러쌀 수 있다. 광 추출 패턴들(LEP)의 홈 부분들(GP)과 돌기 부분들(PP)은 적어도 일 방향에서 규칙적 및/또는 주기적으로 반복될 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 광 추출 패턴들(LEP)은 반구 또는 반타원구의 형태를가지는 복수의 홈 부분들(GP)과 상기 홈 부분들(GP)의 주변에 배치된 돌기 부분들(PP)을 포함할 수 있다. 예를 들어, 광 추출 패턴들(LEP)은 반원 또는 반타원의 단면 형상을 갖는 복수의 홈 부분들(GP)과 상기 홈 부분들(GP)의 둘레에 배치된 돌기 부분들(PP)을 포함할 수 있다.
일 실시예에서, 광 추출 패턴들(LEP)의 제3 방향(DR3)의 최대 길이(Lmax)는 대략 수 마이크로 이하일 수 있다. 또한, 광 추출 패턴들(LEP)은 활성층(MQW)과 충분히 이격될 수 있는 거리에 형성될 수 있다. 예를 들어, 광 추출 패턴들(LEP)의 제3 방향(DR3)의 최대 길이(Lmax)는 제2 반도체층(SEM2)의 두께(일 예로, 제2 반도체층(SEM2)의 제3 방향(DR3)의 길이)의 절반 이하일 수 있으나, 이에 한정되지는 않는다. 광 추출 패턴들(LEP)의 크기, 모양, 개수, 또는 배열 간격 등은 발광 소자(LE)의 크기, 모양, 구조, 출광 효율, 또는 안정성 등을 고려하여 적절히 설정 또는 변경될 수 있다.
발광 소자(LE)가 출광면에 형성된 광 추출 패턴들(LEP)을 포함함에 따라, 발광 소자(LE) 및 이를 포함한 서브 화소(SPX)의 출광 효율을 개선할 수 있다.
일 실시예에서, 발광 소자(LE)를 제조하기 위한 반도체 기판을 패터닝하여 상기 반도체 기판의 표면에 광 추출 패턴들(LEP)에 대응하는 패턴들을 형성하고, 패턴화된 반도체 기판 상에서 각각 제2 반도체층(SEM2), 활성층(MQW) 및 제1 반도체층(SEM1)을 형성하기 위한 반도체 물질층들을 순차적으로 형성(일 예로, 성장)한 후 식각하여 발광 소자(LE)를 제조할 수 있다. 이에 따라, 발광 소자(LE)는 제2 반도체층(SEM2)이 배치된 일면에서 광 추출 패턴들(LEP)을 포함할 수 있다. 또한, 광 추출 패턴들(LEP)이 배치된 발광 소자(LE)의 출광면이 상부를 향하도록 각각의 화소 전극(PXE1/PXE2/PXE3) 상에 발광 소자(LE)를 배치할 수 있다.
발광 소자(LE)에 포함된 광 추출 패턴들(LEP)의 형상, 크기 또는 이를 형성하기 위한 공정 방식이나 단계 등은 실시예들에 따라 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 발광 소자(LE)의 제조 이후에 광 추출 패턴들(LEP)을 형성하기 위한 패터닝 공정을 추가적으로 실시하여 발광 소자(LE)의 출광면(일 예로, 상면)에 광 추출 패턴들(LEP)을 형성할 수도 있다.
실시예들에서, 서브 화소들(SPX1, SPX2, SPX3)의 발광 소자들(LE)은 서로 동일한 형태의 광 추출 패턴들(LEP)을 포함할 수 있다. 예를 들어, 화소 전극들(PXE1, PXE2, PXE3) 상에 배치된 발광 소자들(LE)의 광 추출 패턴들(LEP)은, 발광 소자들(LE) 각각의 출광면에서 서로 동일한 구조로 배열될 수 있다. 또한, 발광 소자들(LE)은 서로 동일한 개수의 광 추출 패턴들(LEP)을 포함할 수 있다. 이에 따라, 발광 소자들(LE) 및 이를 포함한 서브 화소들(SPX1, SPX2, SPX3)의 출광 특성을 균일화할 수 있다.
제2 유기막(211)은 복수의 발광 소자들(LE)의 측면 일부를 덮도록 배치될 수 있다. 또한, 제2 유기막(211)은 연결 전극(BE)을 덮도록 배치되나, 연결 전극(BE)의 적어도 일부분은 제2 유기막(211)에 의해 덮이지 않고 노출될 수 있다.
제3 유기막(212)은 제2 유기막(211) 상에 배치될 수 있다. 제3 유기막(212)은 복수의 발광 소자들(LE) 각각의 측면의 일부분을 덮도록 배치될 수 있다. 제3 유기막(212)은 제2 유기막(211)에 의해 덮이지 않고 노출된 연결 전극(BE)의 적어도 일부분 상에 배치될 수 있다. 복수의 발광 소자들(LE) 각각의 상면은 제3 유기막(212)에 의해 덮이지 않고 노출될 수 있다.
제2 유기막(211)과 제3 유기막(212)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 유기막(211)과 제3 유기막(212)은 복수의 발광 소자들(LE)로 인한 단차를 평탄화하기 위한 층이다. 제2 유기막(211)의 높이가 복수의 발광 소자들(LE) 각각의 측면 대부분을 덮도록 배치되는 경우, 제3 유기막(212)은 생략될 수 있다.
공통 전극(CE)은 복수의 발광 소자들(LE) 각각의 상면과 제3 유기막(212)의 상면 상에 배치될 수 있다. 공통 전극(CE)은 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)에 공통적으로 형성되는 공통층일 수 있다. 공통 전극(CE)은 광을 투과시킬 수 있는 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)와 같은 투명한 금속 물질(TCO, Transparent Conductive Material)로 이루어질 수 있다.
화소 전극들(PXE1, PXE2, PXE3)은 애노드 전극 또는 제1 전극으로 지칭되고, 공통 전극(CE)은 캐소드 전극 또는 제2 전극으로 지칭될 수 있다.
제1 캡핑층(CAP1)은 공통 전극(CE) 상에 배치될 수 있다.
제1 캡핑층(CAP1) 상에는 차광층(BM), 제1 광 변환층(QDL1), 제2 광 변환층(QDL2), 및 광 투과층(TPL)이 배치될 수 있다. 제1 광 변환층(QDL1), 제2 광 변환층(QDL2), 및 광 투과층(TPL)은 차광층(BM)의 구획에 의해 형성될 수 있다. 그러므로, 제1 서브 화소(SPX1)에서 제1 캡핑층(CAP1) 상에는 제1 광 변환층(QDL1)이 배치되고, 제2 서브 화소(SPX2)에서 제1 캡핑층(CAP1) 상에는 제2 광 변환층(QDL2)이 배치되며, 제3 서브 화소(SPX3)에서 제1 캡핑층(CAP1) 상에는 광 투과층(TPL)이 배치될 수 있다. 차광층(BM)은 제3 방향(DR3)에서 제2 유기막(211) 및 제3 유기막(212)과 중첩하고, 복수의 발광 소자들(LE)과 중첩하지 않을 수 있다.
제1 광 변환층(QDL1)은 발광 소자(LE)로부터 입사된 제3 광(청색 파장 대역의 광)의 일부를 제1 광(적색 파장 대역의 광)으로 변환할 수 있다. 제1 광 변환층(QDL1)은 제1 베이스 수지(BRS1)와 제1 파장 변환 입자(WCP1)를 포함할 수 있다. 제1 베이스 수지(BRS1)는 투광성 유기 물질을 포함할 수 있다. 제1 파장 변환 입자(WCP1)는 발광 소자(LE)로부터 입사된 제3 광(청색 파장 대역의 광)의 일부를 제1 광(적색 파장 대역의 광)으로 변환할 수 있다.
제2 광 변환층(QDL2)은 발광 소자(LE)로부터 입사된 제3 광(청색 파장 대역의 광)의 일부를 제2 광(녹색 파장 대역의 광)으로 변환할 수 있다. 제2 광 변환층(QDL2)은 제2 베이스 수지(BRS2)와 제2 파장 변환 입자(WCP2)를 포함할 수 있다. 제2 베이스 수지(BRS2)는 투광성 유기 물질을 포함할 수 있다. 제2 파장 변환 입자(WCP2)는 발광 소자(LE)로부터 입사된 제3 광(청색 파장 대역의 광)의 일부를 제2 광(녹색 파장 대역의 광)으로 변환할 수 있다.
광 투과층(TPL)은 투광성 유기 물질을 포함할 수 있다.
예를 들어, 제1 베이스 수지(BRS1), 제2 베이스 수지(BRS2), 및 광 투과층(TPL)은 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다. 제1 및 제2 파장 변환 입자들(WCP1, WCP2)은 양자점(QD, quantum dot), 양자 막대, 형광 물질 또는 인광 물질일 수 있다.
차광층(BM)은 순차적으로 적층된 제1 차광층(BM1)과 제2 차광층(BM2)을 포함할 수 있다. 제1 차광층(BM1)의 제1 방향(DR1)의 길이 또는 제2 방향(DR2)의 길이는 제2 차광층(BM2)의 제1 방향(DR1)의 길이 또는 제2 방향(DR2)의 길이보다 넓을 수 있다. 제1 차광층(BM1)과 제2 차광층(BM2)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 제1 차광층(BM1)과 제2 차광층(BM2)은 어느 한 서브 화소의 발광 소자(LE)의 광이 그에 이웃하는 서브 화소로 진행하는 것을 방지하기 위해 차광 물질을 포함할 수 있다. 예를 들어, 제1 차광층(BM1)과 제2 차광층(BM2)은 카본 블랙 등의 무기 흑색 안료나 유기 흑색 안료(organic black pigment)를 포함할 수 있다.
제2 캡핑층(CAP2)은 제1 캡핑층(CAP1)과 차광층(BM) 상에 배치될 수 있다. 제2 캡핑층(CAP2)은 차광층(BM)의 측면과 상면 상에 배치될 수 있다. 일 예로, 제2 캡핑층(CAP2)은 제1 차광층(BM1)의 측면, 제2 차광층(BM2)의 측면과 상면 상에 배치될 수 있다.
반사막(RF)은 차광층(BM)과 제1 광 변환층(QDL1) 사이, 차광층(BM)과 제2 광 변환층(QDL2) 사이, 및 차광층(BM)과 광 투과층(TPL) 사이에 배치될 수 있다. 반사막(RF)은 제1 차광층(BM1)의 측면과 제2 차광층(BM2)의 측면 상에 배치된 제2 캡핍층(CAP2) 상에 배치될 수 있다. 반사막(RF)은 제1 광 변환층(QDL1), 제2 광 변환층(QDL2), 및 광 투과층(TPL)에서 측면 방향으로 진행하는 광을 반사하는 역할을 한다.
반사막(RF)은 알루미늄(Al)과 같은 반사율이 높은 금속 물질을 포함할 수 있다. 반사막(RF)의 두께는 대략 0.1㎛일 수 있다.
또는, 반사막(RF)은 분산 브래그 반사경(Distributed Bragg Reflectors, DBR)으로 역할을 하기 위해, 서로 다른 굴절률을 갖는 M(M은 2 이상의 정수) 쌍의 제1 층과 제2 층을 포함할 수 있다. 이 경우, M 개의 제1 층들과 M 개의 제2 층들은 교번하여 배치될 수 있다. 제1 층과 제2 층은 무기막, 예를 들어 질화 실리콘(SiNx), 질화 산화 실리콘(SiON), 산화 실리콘(SiOx), 산화 티타늄(TiOx), 또는 산화 알루미늄(AlOx)으로 형성될 수 있다.
제3 캡핑층(CAP3)은 제2 캡핑층(CAP2), 제1 광 변환층(QDL1), 제2 광 변환층(QDL2), 및 광 투과층(TPL) 상에 배치될 수 있다.
제1 캡핑층(CAP1), 제2 캡핑층(CAP2), 및 제3 캡핑층(CAP3)은 무기막, 예를 들어 질화 실리콘(SiNx), 질화 산화 실리콘(SiON), 산화 실리콘(SiOx), 산화 티타늄(TiOx), 또는 산화 알루미늄(AlOx)으로 형성될 수 있다. 제1 광 변환층(QDL1), 제2 광 변환층(QDL2), 및 광 투과층(TPL)은 제1 캡핍층(CAP1), 제2 캡핑층(CAP2), 및 제3 캡핑층(CAP3)에 의해 봉지될 수 있다.
제3 캡핑층(CAP3) 상에는 제4 유기막(213)이 배치될 수 있다. 제4 유기막(213) 상에는 복수의 컬러 필터들(CF1, CF2, CF3)이 배치될 수 있다. 복수의 컬러 필터들(CF1, CF2, CF3)은 제1 컬러 필터들(CF1), 제2 컬러 필터들(CF2), 및 제3 컬러 필터들(CF3)을 포함할 수 있다.
제1 서브 화소(SPX1)에 배치되는 제1 컬러 필터(CF1)는 제1 광(적색 파장 대역의 광)을 투과시키고, 제3 광(청색 파장 대역의 광)을 흡수 또는 차단할 수 있다. 그러므로, 제1 컬러 필터(CF1)는 발광 소자(LE)로부터 발광된 제3 광(청색 파장 대역의 광) 중에서 제1 광 변환층(QDL1)에 의해 변환된 제1 광(적색 파장 대역의 광)을 투과시키고, 제1 광 변환층(QDL1)에 의해 변환되지 않은 제3 광(청색 파장 대역의 광)을 흡수 또는 차단할 수 있다. 따라서, 제1 서브 화소(SPX1)는 제1 광(적색 파장 대역의 광)을 출광할 수 있다.
제2 서브 화소(SPX2)에 배치되는 제2 컬러 필터(CF2)는 제2 광(녹색 파장 대역의 광)을 투과시키고, 제3 광(청색 파장 대역의 광)을 흡수 또는 차단할 수 있다. 그러므로, 제2 컬러 필터(CF2)는 발광 소자(LE)로부터 발광된 제3 광(청색 파장 대역의 광) 중에서 제2 광 변환층(QDL2)에 의해 변환된 제2 광(녹색 파장 대역의 광)을 투과시키고, 제2 광 변환층(QDL2)에 의해 변환되지 않은 제3 광(청색 파장 대역의 광)을 흡수 또는 차단할 수 있다. 따라서, 제2 서브 화소(SPX2)는 제2 광(녹색 파장 대역의 광)을 출광할 수 있다.
제3 서브 화소(SPX3)에 배치되는 제3 컬러 필터(CF3)는 제3 광(청색 파장 대역의 광)을 투과시킬 수 있다. 그러므로, 제3 컬러 필터(CF3)는 광 투과층(TPL)을 통과하는 발광 소자(LE)로부터 발광된 제3 광(청색 파장 대역의 광)을 투과시킬 수 있다. 따라서, 제3 서브 화소(SPX3)는 제3 광(청색 파장 대역의 광)을 방출할 수 있다.
제3 방향(DR3)에서 중첩하는 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3)는 제3 방향(DR3)에서 차광층(BM)과 중첩할 수 있다.
복수의 컬러 필터들(CF1, CF2, CF3) 상에는 평탄화를 위한 제5 유기막(214)이 배치될 수 있다.
제4 유기막(213)과 제5 유기막(214)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등으로 형성될 수 있다.
도 9는 도 7의 A1 영역의 일 실시예를 상세히 보여주는 단면도이다. 도 10은 도 7의 A1 영역의 일 실시예를 상세히 보여주는 단면도이다.
도 9와 도 10은 발광 소자(LE)의 접촉 전극(CTE)과 관련하여 도 8의 실시예와 다른 실시예들을 보여준다. 또한, 도 9와 도 10은 발광 소자(LE)의 접촉 전극(CTE)과 도전층(E1)의 연결 구조와 관련하여 서로 다른 실시예들을 보여준다. 이하의 실시예들을 설명함에 있어서, 앞서 설명한 적어도 하나의 실시예와 중복되는 설명은 생략하고, 실시예들 간의 차이점을 위주로 설명한다.
도 9와 도 10을 참조하면, 발광 소자(LE)는 복수의 접촉 전극들(CTE)이 아닌 단일의 접촉 전극(CTE)을 포함할 수도 있다.
일 실시예에서, 접촉 전극(CTE)은 도전층(E1)의 한 영역 또는 복수의 영역들에서 도전층(E1)에 연결될 수 있다. 예를 들어, 도 9에 도시된 바와 같이 도전층(E1)의 복수의 영역들이 보호막(INS)에 의해 덮이지 않고 노출될 수 있다. 접촉 전극(CTE)은 도전층(E1)의 복수의 영역들 각각에서 도전층(E1)에 연결될 수 있다. 이로 인해, 접촉 전극(CTE)이 공정 오차에 의해 복수의 영역들 중에서 어느 한 영역에서 도전층(E1)에 연결되지 않더라도, 다른 영역에서 도전층(E1)에 연결됨으로써, 발광 소자(LE)가 점등하지 않는 불량이 발생하는 것을 방지할 수 있다.
다른 실시예에서, 보호막(INS)은 도 10에 도시된 바와 같이 도전층(E1)의 하면 상에서 단일의 개구 영역을 포함할 수 있다. 상기 보호막(INS)의 개구 영역에 의해 노출된 도전층(E1)이 일 부분이 접촉 전극(CTE)에 연결될 수 있다.
도 11은 도 7의 A1 영역의 일 실시예를 상세히 보여주는 단면도이다. 도 11은 발광 소자(LE)의 광 추출 패턴들(LEP)과 관련하여 도 10의 실시예와 다른 실시예를 보여준다.
도 11에서는 도 10의 실시예에 대한 변경 실시예를 개시하였지만, 도 11의 실시예에 따른 광 추출 패턴들은 도 8 또는 도 9의 실시예에 따른 발광 소자(LE)에 적용될 수도 있다. 예를 들어, 본 명세서에서 개시되는 각각의 실시예는 단독으로 적용 또는 실시되거나, 적어도 하나의 다른 실시예와 함께 적용 또는 실시될 수 있는 것으로서, 실시예들의 가능한 조합이 모두 본 발명의 범위에 속할 수 있다.
도 11을 참조하면, 광 추출 패턴들(LEP)은, 실질적으로"V"자 형태의 단면 형상을 갖는 홈 부분들(GP)과 상기 홈 부분들(GP)의 주변에 배치된 돌기 부분들(PP)을 포함할 수 있다. 일 예로, 광 추출 패턴들(LEP)의 홈 부분들(GP)은 꼭지점이 하부를 향하는 원뿔 등의 형태를 가질 수 있다.
일 실시예에서, 광 추출 패턴들(LEP)은, 도 10에 도시된 바와 같이 간격(SP)을 두고 발광 소자(LE)의 출광면에 반복적으로 배열되거나, 도 11에 도시된 바와 같이 서로 맞닿는 형태로 발광 소자(LE)의 출광면에 반복적으로 배열될 수 있다.
일 실시예에서, 발광 소자(LE)의 출광면에 배치된 광 추출 패턴들(LEP) 중 최외곽에 배치된 광 추출 패턴(LEP)은 출광면의 단부(일 예로, 발광 소자(LE)의 상면과 측면이 만나는 부분)와 맞닿아 있을 수 있다. 또한, 광 추출 패턴들(LEP)의 홈 부분들(GP)은 출광면의 단부와 직접 맞닿지 않을 수 있다. 예를 들어, 최외곽의 광 추출 패턴(LEP)은 돌기 부분(PP)에서 발광 소자(LE)의 측면 단부와 만날 수 있다.
실시예들을 설명함에 있어서, 광 추출 패턴들(LEP) 각각의 돌기 부분(PP)은, 광 추출 패턴들(LEP) 각각에서 최고 높이에 위치한 피크(peak)를 포함하고, 광 추출 패턴들(LEP) 각각의 홈 부분(GP)은, 광 추출 패턴들(LEP) 각각에서 최저 높이에 위치한 밸리(valley)를 포함할 수 있다. 보다 넓게는, 광 추출 패턴들(LEP) 각각의 돌기 부분(PP)은 광 추출 패턴들(LEP) 각각의 상층부를 의미하고, 광 추출 패턴들(LEP) 각각의 홈 부분(GP)은 광 추출 패턴들(LEP) 각각의 하층부를 의미할 수 있다. 일 예로, 광 추출 패턴들(LEP) 각각의 돌기 부분(PP)은, 광 추출 패턴들(LEP) 각각의 최고 높이의 절반 이상의 높이에 위치한 부분을 포함하고, 광 추출 패턴들(LEP) 각각의 홈 부분(GP)은, 광 추출 패턴들(LEP) 각각의 최고 높이의 절반 이하의 높이에 위치한 부분을 포함할 수 있다.
최외곽의 광 추출 패턴(LEP)이 돌기 부분(PP)이 형성된 부분에서 발광 소자(LE)의 측면과 맞닿음에 따라, 발광 소자(LE)의 안정성을 확보할 수 있다. 예를 들어, 보호막(INS)은 광 추출 패턴들(LEP)의 홈 부분들(GP)과는 접촉하지 않을 수 있다. 이에 따라, 보호막(INS)은 광 추출 패턴들(LEP)의 돌기 부분들(PP)의 높이에 해당하는 높이까지 반도체 스택(STC)의 측면을 안정적으로 감쌀 수 있다. 이에 의해, 보호막(INS)의 외측에 배치되는 전극들(일 예로, 접촉 전극(CTE) 및/또는 연결 전극(BE))과 반도체 스택(STC) 간의 이격 거리를 적절히 확보하고, 발광 소자(LE)의 쇼트 결함을 방지할 수 있다. 또한, 보호막(INS)에 의해 반도체 스택(STC)의 측면을 안정적으로 감쌈으로써, 반도체 기판 상에서 제조된 발광 소자(LE)를 각각의 화소 전극(PXE1/PXE2/PXE3) 상에 배치하기 위한 공정 등에서 레이저를 사용하여 발광 소자(LE)를 전사 기판 또는 표시 기판 상에 배치하더라도, 반도체 스택(STC)과 보호막(INS)의 계면 등에서 발광 소자(LE)가 손상되는 것을 방지 또는 최소화할 수 있다.
도 12는 도 7의 A1 영역의 일 실시예를 상세히 보여주는 단면도이다. 도 13은 도 7의 A1 영역의 일 실시예를 상세히 보여주는 단면도이다. 도 12 및 도 13은 발광 소자(LE)의 광 추출 패턴들과 관련하여 각각 도 10 및 도 11의 실시예들과 다른 실시예들을 보여준다.
도 12 및 도 13을 참조하면, 광 추출 패턴들(LEP)은 평면 상에서 보았을 때, 발광 소자(LE)의 출광면의 내측에 위치하며, 반도체 스택(STC)의 측면으로부터 이격될 수 있다. 예를 들어, 발광 소자(LE)의 출광면에 배치된 광 추출 패턴들(LEP) 중 최외곽의 광 추출 패턴(LEP)은 거리를 두고 출광면의 단부(일 예로, 반도체 스택(STC)의 상면과 측면이 만나는 부분)로부터 이격되어 있을 수 있다. 광 추출 패턴들(LEP)이 발광 소자(LE)의 출광면의 내측에 배치됨에 따라, 발광 소자(LE)의 물리적 및/또는 전기적 안정성을 더욱 높일 수 있다.
도 14는 도 6의 I1-I1'선에 대응하는 표시 패널의 단면의 일 예를 보여주는 단면도이다. 도 15는 도 14의 A2 영역의 일 실시예를 상세히 보여주는 단면도이다.
도 14 및 도 15는 발광 소자들(LE)을 포함한 발광 소자층과 관련하여 도 7 및 도 8의 실시예와 다른 실시예를 보여준다. 예를 들어, 도 14 및 도 15는 화소 전극들(PXE1, PXE2, PXE3) 상에 발광 소자들(LE)을 직접 배치한 표시 패널(100)의 일 실시예를 보여준다.
도 14 및 도 15를 참조하면, 발광 소자들(LE) 각각은, 본체부(CBD)와 상기 본체부(CBD)의 하부면 상에 배치된 본딩 전극(BDE)("전극" 또는"본딩층"이라고도 함)을 포함할 수 있다. 발광 소자들(LE)은, 각각의 본딩 전극들(BDE)에 의해 각각의 화소 전극들(PXE1, PXE2, PXE3)(또는 상기 화소 전극들(PXE1, PXE2, PXE3)에 연결된 본딩 패드들) 상에 배치될 수 있다. 예를 들어, 유텍틱 본딩 등과 같은 본딩 방식에 의해 화소 전극들(PXE1, PXE2, PXE3) 상에 발광 소자들(LE)을 안정적으로 배치 또는 본딩할 수 있다.
발광 소자들(LE)이 화소 전극들(PXE1, PXE2, PXE3) 상에 직접 배치 또는 본딩될 경우, 표시 패널(100)은 도 7의 제1 유기막(210) 및 연결 전극들(BE)을 포함하지 않을 수 있다. 일 실시예에서, 화소 전극들(PXE1, PXE2, PXE3)은 발광 소자들(LE)과의 적절한 연결을 위한 금속층을 포함한 다중층으로 이루어질 수 있으나, 이에 한정되지는 않는다.
본체부(CBD)는 반도체 스택(STC)을 포함한 LED칩 본체일 수 있다. 예를 들어, 본체부(CBD)는 일 방향(일 예로, 제3 방향(DR3))을 따라 순차적으로 배치 또는 적층된 제1 반도체층(SEM1), 활성층(MQW) 및 제2 반도체층(SEM2)을 포함할 수 있다. 일 실시예에서, 본체부(CBD)는, 제1 반도체층(SEM1)의 일면(일 예로, 하부면) 상에 배치된 도전층(E1)과, 적어도 반도체 스택(STC)의 측면을 감싸는 보호막(INS)을 더 포함할 수 있다.
일 실시예에서, 도전층(E1)은 제1 반도체층(SEM1), 활성층(MQW) 및 제2 반도체층(SEM2)에 대응하는 형상 및/또는 크기를 가질 수 있다. 일 예로, 도전층(E1)은 발광 소자들(LE)을 제조하기 위한 제조 기판(일 예로, 반도체층들의 성장을 위한 반도체 기판) 상에서, 제1 반도체층(SEM1), 활성층(MQW) 및 제2 반도체층(SEM2)과 함께 식각되어 패터닝될 수 있다. 이에 따라, 도전층(E1)은 제1 반도체층(SEM1), 활성층(MQW) 및 제2 반도체층(SEM2)의 평면 형상 및 크기(일 예로, 면적)에 대응하는 평면 형상 및 크기를 가질 수 있다. 다만, 도전층(E1)의 형상이나 크기 등은 실시예들에 따라 달라질 수 있다.
일 실시예에서, 보호막(INS)은 도전층(E1)을 더 감쌀 수 있다. 예를 들어, 보호막(INS)은 도전층(E1), 제1 반도체층(SEM1), 활성층(MQW) 및 제2 반도체층(SEM2)의 측면을 감쌀 수 있다.
일 실시예에서, 보호막(INS)은 도전층(E1)의 하부면을 부분적으로 덮을 수 있다. 일 예로, 보호막(INS)은 도전층(E1)의 하부면의 가장자리 부분을 덮을 수 있고, 도전층(E1)의 중앙 부분을 노출하는 개구부를 포함할 수 있다. 다만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 보호막(INS)은 도전층(E1)의 측면만을 감싸거나, 도전층(E1)을 감싸지 않을 수도 있다.
일 실시예에서, 본체부(CBD)는 정사각형상, 직사각형상, 또는 사다리꼴형상 등과 같은 사각형상의 단면 형태를 가질 수 있다. 일 예로, 본체부(CBD)는, 정사각형상 또는 직사각형상 등의 단면 형태를 가진 수직형 마이크로 LED칩일 수 있다. 또는, 본체부(CBD)는 사다리꼴 형상의 단면 형태를 가질 수도 있다. 본체부(CBD)의 종류, 형상 또는 크기 등은 실시예들에 따라 달라질 수 있다.
본딩 전극(BDE)은 본딩에 적합한 도전 물질(일 예로, 본딩 금속)을 포함할 수 있다. 일 실시예에서, 본딩 전극(BDE)은 보호막(INS)의 하부면 상에 배치될 수 있고, 보호막(INS)의 개구부에 의해 노출된 도전층(E1)에 전기적으로 연결될 수 있다. 본딩 전극(BDE)은 각각의 화소 전극(일 예로, 제1 화소 전극(PXE1), 제2 화소 전극(PXE2) 또는 제3 화소 전극(PXE3)) 상에 본딩되어, 상기 화소 전극에 전기적으로 연결될 수 있다. 일 실시예에서, 본딩 전극(BDE)은 본딩 금속층과 상기 본딩 금속층의 적어도 일면 상에 배치된 캡핑층을 포함한 다중층으로 이루어질 수 있다. 일 실시예에서, 본딩 전극(BDE)은 본딩 금속층과 본체부(CBD)의 사이에 배치된 반사층을 더 포함할 수 있다. 반사층은 광 반사율이 높은 금속을 포함한 금속층으로 이루어지거나, 분산 브래그 반사경으로 이루어질 수 있다.
일 실시예에서, 발광 소자(LE)는 보호막(INS)의 측면에 배치된 측면 반사막을 더 포함할 수도 있다. 일 실시예에서, 측면 반사막은 광 반사율이 높은 금속을 포함한 금속층으로 이루어지거나, 분산 브래그 반사경으로 이루어질 수 있다.
발광 소자(LE)는 출광면에 형성된 광 추출 패턴들(LEP)을 포함할 수 있다. 예를 들어, 발광 소자(LE)는 반도체 스택(STC)의 상부면에 형성된 광 추출 패턴들(LEP)을 포함할 수 있다.
도 16은 일 실시예에 따른 표시 영역의 화소들을 보여주는 레이아웃 도이다. 도 16의 실시예는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3) 각각에서 발광 소자(LE)가 화소 전극(PXE1/PXE2/PXE3)과 공통 전극(CE1/CE2/CE3) 상에 배치되는 것에서 도 6의 실시예와 차이가 있다.
도 16을 참조하면, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3) 각각에서 화소 전극(PXE1/PXE2/PXE3)과 공통 전극(CE1/CE2/CE3)이 제2 방향(DR2)에서 배열될 수 있다. 화소 전극들(PXE1, PXE2, PXE3)과 공통 전극들(CE1, CE2, CE3) 각각은 직사각형의 평면 형태를 가질 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 화소 전극(PXE1)의 면적은 제1 공통 전극(CE1)의 면적과 동일하고, 제2 화소 전극(PXE2)의 면적은 제2 공통 전극(CE2)의 면적과 동일하며, 제3 화소 전극(PXE3)의 면적은 제3 공통 전극(CE3)의 면적과 동일할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제2 광 변환층(QDL2)의 광 변환 효율이 제1 광 변환층(QDL1)의 광 변환 효율보다 낮은 경우, 제2 화소 전극(PXE2)의 면적은 제1 화소 전극(PXE1)의 면적보다 크고, 제2 공통 전극(CE2)의 면적은 제1 공통 전극(CE1)의 면적보다 클 수 있다. 또한, 광 투과층(TPL)은 발광 소자(LE)의 광을 그대로 투과시키는데 비해, 제1 광 변환층(QDL1)은 광을 변환시켜야 하므로, 제1 화소 전극(PXE1)의 면적은 제3 화소 전극(PXE3)의 면적보다 크고, 제1 공통 전극(CE1)의 면적은 제3 공통 전극(CE3)의 면적보다 클 수 있다.
제1 공통 전극(CE1)은 제1 공통 연결 홀(CT4)을 통해 제2 구동 전압(VSS)이 인가되는 제2 전원 라인(VSL)에 연결될 수 있다. 제2 공통 전극(CE2)은 제2 공통 연결 홀(CT5)을 통해 제2 전원 라인(VSL)에 연결될 수 있다. 제3 공통 전극(CE3)은 제3 공통 연결 홀(CT6)을 통해 제2 전원 라인(VSL)에 연결될 수 있다. 그러므로, 제2 구동 전압(VSS)이 공통 전극들(CE1, CE2, CE3) 각각에 인가될 수 있다.
제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3) 각각에서 발광 소자(LE)는 화소 전극(PXE1/PXE2/PXE3)과 공통 전극(CE1/CE2/CE3) 상에 배치될 수 있다. 예를 들어, 발광 소자(LE)의 일 부분은 화소 전극(PXE1/PXE2/PXE3) 상에 배치되고, 발광 소자(LE)의 다른 부분은 공통 전극(CE1/CE2/CE3) 상에 배치될 수 있다. 발광 소자(LE)의 제2 방향(DR2)의 길이는 제1 방향(DR1)의 길이보다 길 수 있다.
도 17은 도 16의 I2-I2'선에 대응하는 표시 패널의 단면의 일 예를 보여주는 단면도이다. 도 18은 도 17의 B1 영역의 일 실시예를 상세히 보여주는 단면도이다. 도 17과 도 18의 실시예는 발광 소자(LE)가 플립형(flip type) 마이크로 LED인 것에서 도 7과 도 8의 실시예와 차이가 있다.
도 17과 도 18을 참조하면, 화소 전극들(PXE1, PXE2, PXE3)과 공통 전극들(CE1, CE2, CE3)을 포함하는 화소 전극층은 제2 평탄화막(180) 상에 배치될 수 있다.
발광 소자(LE)는 플립형 마이크로 LED일 수 있다. 플립형 마이크로 LED는 발광 소자(LE)의 일면(예를 들어, 하면) 상에 접촉 전극들(CTE1, CTE2)을 형성한 LED를 가리킨다.
일 실시예에서, 제2 반도체층(SEM2)은 도핑 농도가 상이한 고농도 도핑층(SEM21)과 저농도 도핑층(SEM22)을 포함할 수 있다. 고농도 도핑층(SEM21)은 n형 도펀트가 소정의 임계 값 이상인 제2 반도체층(SEM2)의 일 부분으로서, 활성층(MQW)에 인접할 수 있다. 저농도 도핑층(SEM22)은 n형 도펀트가 소정의 임계 값보다 낮은 제2 반도체층(SEM2)의 다른 부분으로서, 출광면을 포함하거나 출광면에 인접할 수 있다. 일 예로, 저농도 도핑층(SEM22)은 n형 도펀트가 소정의 임계 값보다 낮은 질화인듐알루미늄갈륨(InAlGaN), 질화갈륨(GaN), 질화알루미늄갈륨(AlGaN), 질화인듐갈륨(InGaN), 질화알루미늄(AlN), 또는 질화인듐(InN)을 포함할 수 있다. 도 18에서는 저농도 도핑층(SEM22)을 제2 반도체층(SEM2)의 일 부분으로 설명하였지만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 고농도 도핑층(SEM21)을 제2 반도체층(SEM2)으로 지칭하고, 저농도 도핑층(SEM22)은 비도핑(un-doped) 반도체층으로 지칭할 수도 있다. 저농도 도핑층(SEM22)은 고농도 도핑층(SEM21) 상에 배치될 수 있다. 이 경우, 광 추출 패턴들(LEP)은 저농도 도핑층(SEM22)의 상부면에 형성될 수 있다.
다만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 제2 반도체층(SEM2)의 전체에서, n형 도펀트가 소정의 임계 값 이상일 수도 있다. 이 경우, 제2 반도체층(SEM2) 전체가 고농도 도핑층일 수 있고, 상기 고농도 도핑층의 상부면에 광 추출 패턴들(LEP)이 형성될 수 있다.
발광 소자(LE)의 도전층(E1), 제1 반도체층(SEM1), 및 활성층(MQW)을 관통하여 제2 반도체층(SEM2)을 노출하는 홀(LEH)이 형성될 수 있다. 홀(LEH)은 원형의 평면 형태를 가질 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 일 예로, 홀(LEH)은 타원형, 또는 사각형과 같은 다각형의 평면 형태를 가질 수 있다.
또한, 보호막(INS)은 홀(LEH)에서 노출된 도전층(E1)의 측벽, 제1 반도체층(SEM1)의 측벽, 및 활성층(MQW)의 측벽 상에 배치될 수 있다. 보호막(INS)은 홀(LEH)에서 제2 반도체층(SEM2)을 덮지 않을 수 있다. 그러므로, 제2 반도체층(SEM2)은 홀(LEH)에서 보호막(INS)에 의해 덮이지 않고 노출될 수 있다.
제1 접촉 전극(CTE1)은 반도체 스택(STC)의 적어도 일 측면, 및 도전층(E1)의 적어도 일 측면과 하면 상에 배치될 수 있다. 제1 접촉 전극(CTE1)은 보호막(INS)에 의해 덮이지 않고 노출된 도전층(E1)의 하면 상에 배치될 수 있다. 그러므로, 제1 접촉 전극(CTE1)은 도전층(E1)에 전기적으로 연결될 수 있다.
제2 접촉 전극(CTE2)은 반도체 스택(STC)의 적어도 일 측면, 및 도전층(E1)의 적어도 일 측면과 하면 상에 배치될 수 있다. 이때, 제1 접촉 전극(CTE1)은 반도체 스택(STC)의 제1 측면과 도전층(E1)의 제1 측면 상에 배치되는 반면에, 제2 접촉 전극(CTE2)은 반도체 스택(STC)의 제2 측면과 도전층(E1)의 제2 측면 상에 배치될 수 있다.
제2 접촉 전극(CTE2)은 홀(LEH)에 배치된 보호막(INS)과 홀(LEH)에서 보호막(INS)에 의해 덮이지 않고 노출된 제2 반도체층(SEM2) 상에 배치될 수 있다. 그러므로, 제2 접촉 전극(CTE2)은 홀(LEH)에서 제2 반도체층(SEM2)에 전기적으로 연결될 수 있다.
도 17과 도 18에서는 발광 소자들(LE) 각각의 제1 접촉 전극(CTE1)과 제2 접촉 전극(CTE2)이 제1 유기막(210) 상에 배치되는 실시예를 개시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 일 예로, 제1 유기막(210)은 발광 소자들(LE) 각각의 제1 접촉 전극(CTE1)의 하면과 측면의 일부와 제2 접촉 전극(CTE2)의 하면과 측면의 일부 상에 배치될 수 있다. 또는, 제1 유기막(210)은 발광 소자들(LE) 각각의 도전층(E1)의 측면들 상에 배치될 수 있다. 또는, 제1 유기막(210)은 발광 소자들(LE) 각각의 제1 반도체층(SEM1)의 측면들, 활성층(MQW)의 측면들, 및 제2 반도체층(SEM2)의 측면들 상에 배치될 수 있다. 이 경우, 제1 유기막(210)은 제2 반도체층(SEM2)의 측면들 각각의 일부 상에 배치될 수 있다.
반도체 스택(STC)의 측면들 각각에서 반도체 스택(STC)의 상면에 인접한 영역은, 보호막(INS)에 의해 덮이나, 제1 접촉 전극(CTE1) 또는 제2 접촉 전극(CTE2)에 의해 덮이지 않고 노출될 수 있다. 예를 들어, 제3 방향(DR3)에서 반도체 스택(STC)의 상면과 제1 접촉 전극(CTE1) 간의 이격 거리(또는 높이 차)는 대략 100㎚ 이상일 수 있다. 일 실시예에서, 제3 방향(DR3)에서 반도체 스택(STC)의 상면과 제1 접촉 전극(CTE1) 간의 이격 거리(또는 높이 차)는 제3 방향(DR3)에서 광 추출 패턴의 최대 길이(Lmax)보다 클 수 있다. 이와 같이, 제1 접촉 전극(CTE1)이 반도체 스택(STC)의 상면으로부터 이격되는 경우, 제조 공정에서 제1 접촉 전극(CTE1)이 약액 등에 의해 벗겨지는(peeling) 것을 방지할 수 있다. 또한, 제3 방향(DR3)에서 반도체 스택(STC)의 상면과 제2 접촉 전극(CTE2) 간의 이격 거리(또는 높이 차)는 대략 100㎚ 이상일 수 있다. 또한, 제3 방향(DR3)에서 반도체 스택(STC)의 상면과 제2 접촉 전극(CTE2) 간의 이격 거리(또는 높이 차)는 제3 방향(DR3)에서 광 추출 패턴의 최대 길이(Lmax)보다 클 수 있다. 이와 같이, 제2 접촉 전극(CTE2)이 반도체 스택(STC)의 상면으로부터 이격되는 경우, 제조 공정에서 제2 접촉 전극(CTE2)이 약액 등에 의해 벗겨지는 것을 방지할 수 있다.
제1 접촉 전극(CTE1)과 제2 접촉 전극(CTE2) 각각은 반도체 스택(STC)의 3 개의 측면들 상에 배치될 수 있다. 예를 들어, 반도체 스택(STC)이 제1 내지 제4 측면들을 포함하는 경우, 제1 접촉 전극(CTE1)은 제1 측면, 제2 측면, 및 제3 측면 상에 배치되고, 제2 접촉 전극(CTE2)은 제2 측면, 제3 측면, 및 제4 측면 상에 배치될 수 있다.
제1 연결 전극(BE1)은 발광 소자(LE)의 제1 접촉 전극(CTE1)과 각각의 화소 전극(PXE1/PXE2/PXE3)을 연결한다. 제1 연결 전극(BE1)은 제1 유기막(210)을 관통하는 제1 연결 홀(BH1)을 통해 노출된 화소 전극(PXE1/PXE2/PXE3)에 연결될 수 있다. 또한, 제1 연결 전극(BE1)은 제1 유기막(210)의 상면과 제1 접촉 전극(CTE1) 상에 배치될 수 있다.
제2 연결 전극(BE2)은 발광 소자(LE)의 제2 접촉 전극(CTE2)과 각각의 공통 전극(CE1/CE2/CE3)을 연결한다. 제2 연결 전극(BE2)은 제1 유기막(210)을 관통하는 제2 연결 홀(BH2)을 통해 노출된 공통 전극(CE1/CE2/CE3)에 연결될 수 있다. 또한, 제2 연결 전극(BE2)은 제1 유기막(210)의 상면과 제2 접촉 전극(CTE2) 상에 배치될 수 있다.
제1 연결 전극(BE1)과 제2 연결 전극(BE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나를 포함할 수 있다. 또는, 제1 연결 전극(BE1)과 제2 연결 전극(BE2)은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)와 같은 투명한 금속 물질(TCO, Transparent Conductive Material)로 이루어질 수도 있다.
발광 소자(LE)의 도전층(E1)은 제1 접촉 전극(CTE1)과 제1 연결 전극(BE1)을 통해 화소 전극(PXE1/PXE2/PXE3)에 연결될 수 있다. 또한, 발광 소자(LE)의 제2 반도체층(SEM2)은 제2 접촉 전극(CTE2)과 제2 연결 전극(BE2)을 통해 공통 전극(CE1/CE2/CE3)에 연결될 수 있다.
또한, 반도체 스택(STC)의 측면들 각각에서 반도체 스택(STC)의 상면에 인접한 영역은 제1 연결 전극(BE1) 또는 제2 연결 전극(BE2)에 의해 덮이지 않고 노출될 수 있다. 예를 들어, 제3 방향(DR3)에서 반도체 스택(STC)의 상면과 제1 연결 전극(BE1) 간의 이격 거리(또는 높이 차), 및 제3 방향(DR3)에서 반도체 스택(STC)의 상면과 제1 연결 전극(BE1) 간의 이격 거리(또는 높이 차)는 각각 100㎚보다 클 수 있다. 이와 같이, 제1 연결 전극(BE1)과 제2 연결 전극(BE2)이 반도체 스택(STC)의 상면으로부터 이격되는 경우, 제조 공정에서 제1 연결 전극(BE1)과 제2 연결 전극(BE2)이 약액 등에 의해 벗겨지는 것을 방지할 수 있다.
도 18에서는 제1 연결 전극(BE1)과 제2 연결 전극(BE2)이 제1 접촉 전극(CTE1)과 제2 접촉 전극(CTE2)보다 낮은 높이로 형성되어 제1 접촉 전극(CTE1)과 제2 접촉 전극(CTE2)의 상부면을 노출하는 실시예를 개시하였지만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 제1 연결 전극(BE1)과 제2 연결 전극(BE2)은 제1 접촉 전극(CTE1)과 제2 접촉 전극(CTE2)의 높이보다 낮은 높이로 형성되거나, 제1 접촉 전극(CTE1)과 제2 접촉 전극(CTE2)의 높이 이상의 높이로 형성될 수 있다.
도 19는 도 16의 I2-I2'선에 대응하는 표시 패널의 단면의 일 예를 보여주는 단면도이다. 도 20은 도 19의 B2 영역의 일 실시예를 상세히 보여주는 단면도이다. 도 19와 도 20의 실시예는 발광 소자(LE)가 플립형 마이크로 LED인 점에서 도 14와 도 15의 실시예와 차이가 있다. 또한, 도 19와 도 20의 실시예는 발광 소자(LE)가 각각의 화소 전극(PXE1/PXE2/PXE3)과 각각의 공통 전극(CE1/CE2/CE3) 상에 직접 배치된다는 점에서 도 17과 도 18의 실시예와 차이가 있다.
도 19와 도 20을 참조하면, 발광 소자(LE)는, 도 17과 도 18의 제1 접촉 전극(CTE1)과 제1 연결 전극(BE1)을 대신하여 제1 본딩 전극(BDE1) ("제1 전극" 또는"제1 본딩층"이라고도 함)을 포함할 수 있다. 또한, 발광 소자(LE)는 도 17과 도 18의 제2 접촉 전극(CTE2)과 제2 연결 전극(BE2)을 대신하여 제2 본딩 전극(BDE2)("제2 전극" 또는"제2 본딩층"이라고도 함)을 포함할 수 있다. 도 19와 도 20의 실시예에서, 표시 패널(100)은 도 17과 도 18의 제1 유기막(210)을 포함하지 않을 수 있다.
제1 본딩 전극(BDE1)은 화소 전극(PXE1/PXE2/PXE3) 상에 직접 배치 또는 본딩되어, 화소 전극(PXE1/PXE2/PXE3)에 전기적으로 연결될 수 있다. 제1 본딩 전극(BDE1)은 보호막(INS)에 의해 덮이지 않고 노출된 도전층(E1)의 하면 상에 배치되어, 도전층(E1)에 전기적으로 연결될 수 있다. 그러므로, 제1 본딩 전극(BDE1)을 통해 화소 전극(PXE1/PXE2/PXE3)과 발광 소자(LE)의 도전층(E1)이 전기적으로 연결될 수 있다.
제2 본딩 전극(BDE2)은 공통 전극(CE1/CE2/CE3) 상에 직접 배치 또는 본딩되어, 공통 전극(CE1/CE2/CE3)에 전기적으로 연결될 수 있다. 제2 본딩 전극(BDE2) 홀(LEH)에서 보호막(INS)에 의해 덮이지 않고 노출된 제2 반도체층(SEM2) 상에 배치되어, 제2 반도체층(SEM2)에 전기적으로 연결될 수 있다. 그러므로, 제2 본딩 전극(BDE2)을 통해 공통 전극(CE1/CE2/CE3)과 발광 소자(LE)의 제2 반도체층(SEM2)이 전기적으로 연결될 수 있다.
도 21은 일 실시예에 따른 발광 소자를 보여주는 평면도이다. 도 22는 일 실시예에 따른 발광 소자를 보여주는 평면도이다. 예를 들어, 도 21과 도 22는 발광 소자(LE)의 출광면(SF1)에 배치될 수 있는 광 추출 패턴들(LEP)과 관련하여 서로 다른 실시예들을 보여준다.
도 21과 도 22에서는 발광 소자(LE)의 출광면(SF1)을 기준으로 발광 소자(LE)의 대략적인 평면 형태를 도시하였다. 도 21과 도 22에 도시된 발광 소자(LE)의 출광면(SF1)은 반도체 스택(STC)의 상면일 수 있다. 도 21과 도 22에서는 발광 소자(LE)의 출광면(SF1)이 직사각형상의 평면 형태를 가지는 실시예들을 개시하였지만, 발광 소자(LE)의 평면 형태는 실시예들에 따라 달라질 수 있다.
도 21과 도 22를 참조하면, 발광 소자(LE)는 출광면(SF1)에 배치 또는 형성된 광 추출 패턴들(LEP)을 포함할 수 있다. 일 실시예에서, 광 추출 패턴들(LEP)은 대략 원형의 평면 형태를 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 광 추출 패턴들(LEP)은 타원형상, 다각형상, 또는 이외의 다른 형상의 평면 형태를 가질 수도 있다.
광 추출 패턴들(LEP)은 적어도 일 방향을 따라 발광 소자(LE)의 출광면(SF1)에 반복하여 배치될 수 있다. 예를 들어, 광 추출 패턴들(LEP)은 제1 방향(DR1)과 제2 방향(DR2)에서 복수의 열들에 배열될 수 있다. 일 실시예에서, 광 추출 패턴들(LEP)은, 발광 소자(LE)의 단변 방향, 일 예로, 제1 방향(DR1)에서 보다 적은 개수의 열들에 배열되고, 발광 소자(LE)의 장변 방향, 일 예로, 제2 방향(DR2)에서 보다 많은 개수의 열들에 배열될 수 있다. 예를 들어, 광 추출 패턴들(LEP)은, 제1 방향(DR1)에서 2개 또는 3개의 열들에 배열되고, 제2 방향(DR2)에서 4개 이상의 열들에 배열될 수 있다.
광 추출 패턴들(LEP)의 개수, 형태, 크기, 배열 간격 및/또는 배열 구조는 실시예들에 따라 다양하게 변경될 수 있다. 예를 들어, 제1 방향(DR1)에서의 발광 소자(LE)의 출광면(SF1)의 길이(일 예로, 단변 길이)와 제1 방향(DR1)에서의 광 추출 패턴들(LEP)의 길이(일 예로, 직경) 등에 따라 광 추출 패턴들(LEP)은 제1 방향(DR1)에서 1개의 열에 배열되거나 2개 이상의 열들에 배열될 수 있다. 일 예로, 발광 소자(LE)의 출광면(SF1)의 단변 길이에 대한 광 추출 패턴들(LEP) 각각의 제1 방향(DR1)의 길이가 감소할수록 제1 방향(DR1)에서 보다 많은 개수의 열들에 광 추출 패턴들(LEP)이 배열될 수 있다. 또는, 발광 소자(LE)의 출광면(SF1)의 단변 길이에 대한 광 추출 패턴들(LEP) 각각의 제1 방향(DR1)의 길이가 감소할수록 제1 방향(DR1)에서 광 추출 패턴들(LEP)이 보다 큰 간격을 두고 배열될 수도 있다. 유사하게, 제2 방향(DR2)에서의 발광 소자(LE)의 출광면(SF1)의 길이(일 예로, 장변 길이)와 제2 방향(DR2)에서의 광 추출 패턴들(LEP)의 길이(일 예로, 직경) 등에 따라 광 추출 패턴들(LEP)은 제2 방향(DR2)에서 1개의 열에 배열되거나 2개 이상의 열들에 배열될 수 있다.
일 실시예에서, 광 추출 패턴들(LEP)은 제1 방향(DR1)과 제2 방향(DR2) 중 적어도 하나에서 서로 이격되어 배열될 수 있다. 일 예로, 광 추출 패턴들(LEP)은 제1 방향(DR1)에서 제1 간격(SP1)을 두고 배열되고, 제2 방향(DR2)에서 제2 간격(SP2)을 두고 배열될 수 있다. 제1 간격(SP1)과 제2 간격(SP2)의 길이(또는 거리)는 동일하거나 상이할 수 있다. 일 실시예에서, 광 추출 패턴들(LEP)은 제1 방향(DR1)과 제2 방향(DR2) 중 적어도 하나에서 균일한 간격으로 배열될 수 있으나, 실시예들이 이에 한정되지는 않는다. 광 추출 패턴들(LEP)을 균일한 간격으로 배열할 경우, 발광 소자(LE)의 출광 특성을 보다 균일화할 수 있다.
도 21과 도 22에서는 광 추출 패턴들(LEP)이 서로 이격되어 배열되는 실시예들을 개시하였으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 광 추출 패턴들(LEP)은 제1 방향(DR1)과 제2 방향(DR2) 중 적어도 하나에서 서로 접하도록 배열될 수도 있다.
일 실시예에서, 광 추출 패턴들(LEP)은 발광 소자(LE)의 출광면(SF1)의 단부(EDG)로부터 이격되어 상기 단부(EDG)의 내측에 배열될 수 있다. 예를 들어, 광 추출 패턴들(LEP)은 출광면(SF1)의 단부(EDG)에는 배치되지 않을 수 있다.
일 실시예에서, 광 추출 패턴들(LEP)은 출광면(SF1)의 제1 단부(EDG1)와 제2 단부(EDG2)로부터 각각 제1 거리(d1)와 제2 거리(d2) 이상 이격된 위치에 배열될 수 있다. 발광 소자(LE)의 제1 단부(EDG1)와 제2 단부(EDG2)는 각각 제1 방향(DR1)으로 연장되며 제2 방향(DR2)에서 출광면(SF1)의 양단에 위치한 단부들일 수 있다. 제1 거리(d1)와 제2 거리(d2)는 서로 동일하거나 상이할 수 있다. 또한, 광 추출 패턴들(LEP)은 출광면(SF1)의 제3 단부(EDG3)와 제4 단부(EDG4)로부터 각각 제3 거리(d3)와 제4 거리(d4) 이상 이격된 위치에 배열될 수 있다. 발광 소자(LE)의 제3 단부(EDG3)와 제4 단부(EDG4)는 각각 제2 방향(DR2)으로 연장되며 제1 방향(DR1)에서 출광면(SF1)의 양단에 위치한 단부들일 수 있다. 제3 거리(d3)와 제4 거리(d4)는 서로 동일하거나 상이할 수 있다.
광 추출 패턴들(LEP)이 발광 소자(LE)의 출광면(SF1)의 단부(EDG)로부터 이격되어 배치됨에 따라, 발광 소자(LE)의 안정성을 확보 또는 개선할 수 있다. 예를 들어, 상대적으로 낮은 높이를 가지는 광 추출 패턴들(LEP)의 홈 부분들(GP)이 출광면(SF1)의 단부(EDG)로부터 이격됨에 따라, 반도체 스택(STC)의 측면이 보호막(INS)에 의해 안정적으로 감싸질 수 있다. 이에 따라, 발광 소자(LE)의 쇼트 불량을 방지하고, 전기적 안정성을 높일 수 있다. 또한, 발광 소자(LE)의 전사 공정 등에서 발광 소자(LE)에 레이저가 조사되더라도 발광 소자(LE)의 단부, 일 예로, 반도체 스택(STC)과 보호막(INS)의 계면에서 발광 소자(LE)가 손상되어 특성이 변화되거나 불량이 발생하는 것을 방지할 수 있다. 이에 따라, 발광 소자(LE)의 휘도 산포를 방지 또는 저감하고, 발광 소자들(LE)을 포함한 표시 장치(10)의 화질을 개선할 수 있다.
일 실시예에서, 광 추출 패턴들(LEP)은 발광 소자(LE)의 적어도 한 단부(EDG)로부터 동일한 거리만큼 이격될 수 있다. 일 예로, 제1 방향(DR1)을 기준으로, 출광면(SF1)의 제1 열에 배치된 광 추출 패턴들(LEP) 중 출광면(SF1)의 제1 단부(EDG1)에 가장 인접한 광 추출 패턴(LEP)과, 출광면(SF1)의 제2 열에 배치된 광 추출 패턴들(LEP) 중 출광면(SF1)의 제1 단부(EDG1)에 가장 인접한 광 추출 패턴(LEP)은, 출광면(SF1)의 제1 단부(EDG1)로부터 동일한 거리(일 예로, 제1 거리(d1))만큼 이격될 수 있다. 광 추출 패턴들(LEP)이 발광 소자(LE)의 적어도 한 단부(EDG)로부터 동일한 거리만큼 이격되어 배치됨에 따라, 발광 소자(LE)의 단부(EDG)에서 출광 특성을 보다 균일화할 수 있다.
도 23은 일 실시예에 따른 발광 소자를 보여주는 평면도이다. 도 24는 일 실시예에 따른 발광 소자를 보여주는 평면도이다. 도 25는 일 실시예에 따른 발광 소자를 보여주는 평면도이다. 예를 들어, 도 23 내지 도 25는 발광 소자(LE)의 출광면(SF1)에 배치될 수 있는 광 추출 패턴들(LEP)과 관련하여 도 21 및 도 22의 실시예들과 다른 실시예들을 보여준다.
도 23 내지 도 25를 참조하면, 적어도 일 방향에서 서로 다른 열들에 배치된 광 추출 패턴들(LEP)은 출광면(SF1)의 적어도 한 단부(EDG)로부터 서로 다른 거리만큼 이격될 수 있다. 일 실시예에서, 도 23 및 도 24에 도시된 바와 같이 제1 방향(DR1)에서 홀수 번째 열에 배열된 광 추출 패턴들(LEP)과 출광면(SF1)의 제1 단부(EDG1) 사이의 거리(d12, d11')는, 제1 방향(DR1)에서 짝수 번째 열에 배열된 광 추출 패턴들(LEP)과 출광면(SF1)의 제1 단부(EDG1) 사이의 거리(d11, d12')와 상이할 수 있다. 다른 실시예에서, 도 25에 도시된 바와 같이 제2 방향(DR2)에서 홀수 번째 열에 배열된 광 추출 패턴들(LEP)과 출광면(SF1)의 제4 단부(EDG4) 사이의 거리(d41)는, 제2 방향(DR2)에서 짝수 번째 열에 배열된 광 추출 패턴들(LEP)과 출광면(SF1)의 제4 단부(EDG4) 사이의 거리(d42)와 상이할 수 있다.
제1 방향(DR1)과 제2 방향(DR2) 중 적어도 하나에서, 광 추출 패턴들(LEP)과 출광면(SF1)의 단부(EDG) 사이의 거리를 차등화할 경우, 출광면(SF1)의 공간 활용률을 높일 수 있다. 이에 따라, 필요 시 광 추출 패턴들(LEP)을 보다 조밀하게 배열하여 발광 소자(LE)의 출광율을 높일 수 있다.
도 23 내지 도 25에서는 제1 방향(DR1)과 제2 방향(DR2) 중 적어도 하나에서, 두 개의 열들을 주기로 광 추출 패턴들(LEP)과 발광 소자(LE)의 출광면(SF1)의 적어도 한 단부(EDG) 사이의 이격 거리를 차등화하는 실시예들을 개시하였지만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 광 추출 패턴들(LEP)의 배열 형태나 주기 등은 실시예들에 따라 다양하게 변경될 수 있다.
도 26은 일 실시예에 따른 발광 소자를 보여주는 평면도이다. 도 27은 일 실시예에 따른 발광 소자를 보여주는 평면도이다. 도 28은 일 실시예에 따른 발광 소자를 보여주는 평면도이다. 예를 들어, 도 26 내지 도 28은 발광 소자(LE)의 출광면(SF1)에 배치될 수 있는 광 추출 패턴들(LEP)과 관련하여 도 21 내지 도 25의 실시예들과 다른 실시예들을 보여준다.
도 26 내지 도 28을 참조하면, 광 추출 패턴들(LEP) 중 적어도 하나는 출광면(SF1)의 단부(EDG)와 맞닿을 수 있다. 예를 들어, 광 추출 패턴들(LEP) 중 제1 방향(DR1)과 제2 방향(DR2) 중 적어도 한 방향에서 최외곽에 위치한 광 추출 패턴들(LEP)은 출광면(SF1)의 인접한 단부(EDG)와 접할 수 있다. 이에 따라, 광 추출 패턴들(LEP)이 배치되는 영역을 확장하여 발광 소자(LE)의 출광면(SF1)에 광 추출 패턴들(LEP)을 보다 효율적으로 배치할 수 있다. 일 예로, 출광면(SF1)의 단부까지 광 추출 패턴들(LEP)을 배치함에 따라, 발광 소자(LE)의 출광면(SF1)에 보다 많은 개수의 광 추출 패턴들(LEP)을 배치할 수 있다. 이에 따라, 발광 소자(LE)의 출광 특성(일 예로, 출광율 및/또는 출광의 균일성)을 보다 개선할 수 있다.
일 실시예에서, 출광면(SF1)의 단부(EDG)와 접하는 광 추출 패턴들(LEP) 각각은 돌기 부분(PP)에서 출광면(SF1)의 단부(EDG)와 접할 수 있다. 이에 따라, 광 추출 패턴들(LEP)이 출광면(SF1)의 단부(EDG)와 접하더라도 광 추출 패턴들(LEP)의 홈 부분들(GP)은 출광면(SF1)의 단부(EDG)보다 내측에 위치할 수 있다. 또한, 광 추출 패턴들(LEP)의 돌기 부분들(PP)은 보호막(INS)으로 감싸질 수 있다. 이에 따라, 발광 소자(LE)의 손상이나 불량, 또는 특성 변화 등을 방지할 수 있다.
실시예들에서, 발광 소자(LE)의 크기 및/또는 광 추출 패턴들(LEP)의 크기에 따라, 발광 소자(LE)의 출광면(SF1)에 배치되는 광 추출 패턴들(LEP)의 크기, 개수, 및/또는 간격 등은 다양하게 변경될 수 있다. 예를 들어, 발광 소자(LE)가 특정 크기의 출광면(SF1)을 포함할 경우, 광 추출 패턴들(LEP) 각각의 크기가 감소할수록 출광면(SF1)에 배치될 수 있는 광 추출 패턴들(LEP)의 개수 및/또는 밀도가 증가할 수 있다. 반면, 광 추출 패턴들(LEP) 각각이 특정 크기를 가질 경우, 발광 소자(LE)의 크기가 감소할수록 발광 소자(LE)의 출광면(SF1)에 배치될 수 있는 광 추출 패턴들(LEP)의 개수 및/또는 밀도는 감소할 수 있다.
실시예들에서, 출광면(SF1)의 크기와 형태 중 적어도 하나를 고려하여 광 추출 패턴들(LEP)의 크기, 형태, 개수 및/또는 배치 밀도 등을 조절함으로써, 출광면(SF1)에 광 추출 패턴들(LEP)을 효율적으로 배치할 수 있다. 이에 따라, 발광 소자(LE)의 출광 특성을 적절하게 제어 또는 최적화할 수 있다. 예를 들어, 출광면(SF1)의 전체 면적 중 광 추출 패턴들(LEP)이 배치되지 않는 부분의 면적을 저감 또는 최소화할 수 있도록 출광면(SF1)에 광 추출 패턴들(LEP)을 조밀하게 배치할 수 있다. 이에 따라, 발광 소자(LE)의 출광율을 개선할 수 있다.
도 29는 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다. 예를 들어, 도 29는 앞서 설명한 실시예들에서와 같이 광 추출 패턴들(LEP)을 포함한 발광 소자들(LE)을 포함하는 표시 장치(10)의 제조 단계를 개략적으로 보여준다.
도 29를 참조하면, 일 실시예에 따른 표시 장치(10)의 제조 방법은, 광 추출 패턴들(LEP)을 포함한 발광 소자들(LE)을 형성하는 단계(S110), 발광 소자들(LE)을 표시 기판 상에 배치하는 단계(S120), 및 후속 화소 공정을 진행하는 단계(S130)를 포함할 수 있다.
일 실시예에서, 광 추출 패턴들(LEP)을 포함한 발광 소자들(LE)을 형성하는 단계(S110)는, 광 추출 패턴들(LEP)에 상응하는 패턴들을 포함한 반도체 기판 상에서 발광 소자들(LE)을 형성하는 단계를 포함할 수 있다. 다른 실시예에서, 광 추출 패턴들(LEP)을 포함한 발광 소자들(LE)을 형성하는 단계(S110)는, 반도체 기판 상에서 형성된 발광 소자들(LE)을 전사 기판 상에 전사한 이후에 발광 소자들(LE) 각각의 출광면(SF1)에 광 추출 패턴들(LEP)을 형성하는 단계를 포함할 수 있다. 광 추출 패턴들(LEP)을 포함한 발광 소자들(LE)의 형성 방법과 관련한 상세한 설명은 후술하기로 한다.
발광 소자들(LE)을 표시 기판 상에 배치하는 단계(S120)는, 화소 전극들(PXE1, PXE2, PXE3)을 포함한 표시 기판을 준비하고, 발광 소자들(LE)을 상기 화소 전극들(PXE1, PXE2, PXE3) 상에 배치하는 단계를 포함할 수 있다. 일 실시예에서, 표시 기판을 준비하는 단계는, 도 7, 도 14, 도 17 또는 도 19에 도시된 바와 같이 기판(SUB)과 박막 트랜지스터(TFT1) 등을 포함한 박막 트랜지스터층(TFTL)을 형성하고, 상기 박막 트랜지스터층(TFTL) 상에 화소 전극들(PXE1, PXE2, PXE3)과 공통 전극들(일 예로, 도 17 또는 도 19의 CE1, CE2, CE3) 중 적어도 하나를 형성하는 단계를 포함할 수 있다. 도 7 또는 도 17의 실시예에서와 같이 제1 유기막(210) 상에 발광 소자들(LE)을 배치할 경우, 화소 전극들(PXE1, PXE2, PXE3)과 공통 전극들(CE1, CE2, CE3) 중 적어도 하나를 포함한 화소 전극층 상에 제1 유기막(210)을 형성할 수 있다.
후속 화소 공정을 진행하는 단계(S130)는, 표시 패널(100)에서 발광 소자들(LE)의 배치 이후에, 발광 소자들(LE)의 상부 및/또는 주변에 배치되는 요소들을 형성하는 단계를 포함할 수 있다. 예를 들어, 후속 화소 공정을 진행하는 단계(S130)는, 도 7, 도 14, 도 17 또는 도 19에 도시된 제2 유기막(211) 및 제3 유기막(212)을 발광 소자들(LE)의 주변에 형성하고, 발광 소자들(LE) 및 제3 유기막(212) 상에 제1 캡핑층(CAP1)을 형성하는 단계를 포함할 수 있다. 또한, 도 7 또는 도 14에 도시된 바와 같이 발광 소자들(LE)의 상부에 배치된 공통 전극(CE)을 포함한 표시 패널(100)을 제조할 경우, 제3 유기막(212) 상에 공통 전극(CE)과 제1 캡핑층(CAP1)을 순차적으로 형성할 수 있다.
추가적으로, 도 7, 도 14, 도 17 또는 도 19에 도시된 바와 같이 발광 소자들(LE)을 포함한 발광 소자층 상에 서브 화소들(SPX1, SPX2, SPX3)에서 방출되는 광의 특성(일 예로, 광의 색 또는 파장)을 변경 또는 제어하기 위한 광 제어층이 배치된 표시 패널(100)을 제조할 경우, 후속 화소 공정을 진행하는 단계(S130)는, 제1 캡핑층(CAP1) 상에 광 제어층을 형성하는 단계를 더 포함할 수 있다. 예를 들어, 제1 캡핑층(CAP1) 상에, 차광층(BM), 광 변환층들(QDL1, QDL2) 및 광 투과층(TPL) 등을 형성하고, 컬러 필터들(CF1, CF2, CF3)을 포함한 컬러 필터층을 형성할 수 있다.
도 30 내지 도 34는 일 실시예에 따른 발광 소자들의 제조 방법을 보여주는 단면도들이다. 예를 들어, 도 30 내지 도 34는 일 실시예에 따른 광 추출 패턴들(LEP)을 포함한 발광 소자들(LE)의 제조 방법을 순차적으로 보여준다. 도 30 내지 도 34의 제조 단계들은, 도 29의 S110 단계에 포함될 수 있다.
도 35는 일 실시예에 따른 발광 소자들의 배치 방법을 보여주는 단면도이다. 예를 들어, 도 35는 광 추출 패턴들(LEP)을 포함한 발광 소자들(LE)을 표시 기판(DSB)의 화소 전극들(PXE) 상에 배치하는 방법을 개략적으로 보여준다.
도 36은 일 실시예에 따라 패턴화된 반도체 기판을 보여주는 평면도이다. 예를 들어, 도 36은 도 31의 패턴들(PTN)을 포함한 반도체 기판(SSB)을 보여주는 평면도이다.
도 37은 일 실시예에 따라 발광 소자가 형성된 반도체 기판을 보여주는 평면도이다. 예를 들어, 도 37은 도 33의 발광 소자들(LE)이 형성된 반도체 기판(SSB)을 보여주는 평면도이다.
도 30을 참조하면, 먼저 반도체 기판(SSB)을 준비한다. 반도체 기판(SSB)은 발광 소자(LE)를 제조하기 위한 제조 기판일 수 있다. 예를 들어, 반도체 기판(SSB)은 에피택셜 성장에 적합한 성장 기판일 수 있다.
일 실시예에서, 반도체 기판(SSB)은 GaAs, 실리콘(Si),　사파이어(Sapphire), SiC,　GaN 또는 ZnO 등의 물질을 포함할 수 있다. 일 예로, 반도체 기판(SSB)은 실리콘 웨이퍼 또는　사파이어 기판일 수 있다. 발광 소자(LE)를 제조하기 위한 반도체 물질층(일 예로, 도 32의 반도체 물질층(SEML))의 에피택셜 성장이 원활히 이루어질 수 있는 경우, 반도체 기판(SSB)의 종류나 물질이 특별히 한정되지는 않는다. 이하에서는 반도체 기판(SSB)이 사파이어 기판인 경우를 예시하여 설명한다.
실시예들에서, 하나의 반도체 기판(SSB) 상에서 복수의 발광 소자들(LE)이 동시에 형성될 수 있다. 예를 들어, 반도체 기판(SSB)은 복수의 발광 소자들(LE)을 형성하기 위한 복수의 발광 소자 영역들(LEA)을 포함할 수 있다. 편의상, 도 30 내지 도 37에서는 두 개의 발광 소자 영역들(LEA)을 포함한 반도체 기판(SSB)의 일 부분을 도시하였다.
도 31을 참조하면, 반도체 기판(SSB)을 패터닝하여 반도체 기판(SSB)의 상면에 패턴들(PTN)을 형성할 수 있다. 도 36에 도시된 바와 같이, 패턴들(PTN)은 발광 소자 영역들(LEA)에 형성될 수 있다. 일 예로, 패턴들(PTN)은 발광 소자 영역들(LEA)의 내부에만 형성되고, 다른 영역에는 형성되지 않을 수 있다.
패턴들(PTN)은 발광 소자들(LE)의 광 추출 패턴들(LEP)을 형성하기 위한 것으로서, 발광 소자들(LE) 각각의 출광면(SF1)에 형성하고자 하는 광 추출 패턴들(LEP)의 크기, 형태 및/또는 배열 구조에 부합되도록 각각의 발광 소자 영역(LEA)에 형성될 수 있다. 예를 들어, 패턴들(PTN)은 정해진 크기, 형태 및/또는 배열 구조에 맞춰 각각의 발광 소자 영역(LEA)에 형성될 수 있다. 일 실시예에서, 패턴들(PTN)은 포토 리소그래피 공정을 포함한 패터닝 공정에 의해 형성될 수 있다. 예를 들어, 포토 리소그래피 공정을 통해 반도체 기판(SSB) 상에 마스크 패턴을 배치한 후 반도체 기판(SSB)을 식각함에 의해 패턴들(PTN)을 형성할 수 있다. 다만, 패턴들(PTN)의 형성 방법이 이에 한정되지는 않으며, 다른 방식으로 패턴들(PTN)을 형성할 수도 있다.
패턴들(PTN)은 발광 소자 영역들(LEA)에 맞춰 정렬될 수 있다. 일 예로, 얼라인 키를 활용하여, 패턴들(PTN)을 형성하기 위한 마스크 패턴을 각각의 발광 소자 영역들(LEA)에 맞춰 정렬함으로써, 발광 소자 영역들(LEA)의 내부에 균일한 형태의 패턴들(PTN)을 형성할 수 있다. 예를 들어, 발광 소자 영역들(LEA)에 서로 동일한 형태, 크기, 개수 및/또는 배열 형태를 가지는 패턴들(PTN)을 형성할 수 있다. 이에 따라, 후속 공정에서 각각의 발광 소자 영역들(LEA)에 형성되는 발광 소자들(LE)은 실질적으로 서로 동일한 형태의 광 추출 패턴들(LEP)을 포함할 수 있다. 일 실시예에서, 패터닝된 반도체 기판(SSB)은, 실시예들에 따른 패턴들(PTN)을 포함하도록 패턴화된 사파이어 기판(Patterned Sapphire Substrate, PSS)일 수 있다.
도 32를 참조하면, 패턴들(PTN)을 포함한 반도체 기판(SSB) 상에 반도체 물질층(SEML)을 형성할 수 있다. 반도체 물질층(SEML)은, 발광 소자들(LE) 각각의 반도체 스택(STC)을 형성하기 위한 것으로서, 상기 반도체 스택(STC)의 각 층을 형성하기 위한 다중층으로 이루어질 수 있다. 일 예로, 반도체 물질층(SEML)은, 반도체 스택(STC)의 제2 반도체층(SEM2)을 형성하기 위한 제1 반도체 물질층(SEM2L), 반도체 스택(STC)의 활성층(MQW)을 형성하기 위한 제2 반도체 물질층(MQWL), 및 반도체 스택(STC)의 제1 반도체층(SEM1)을 형성하기 위한 제3 반도체 물질층(SEM1L)을 포함할 수 있다. 제1 반도체 물질층(SEM2L), 제2 반도체 물질층(MQWL) 및 제3 반도체 물질층(SEM1L)은 반도체 기판(SSB) 상에 순차적으로 형성될 수 있다. 제1 반도체 물질층(SEM2L), 제2 반도체 물질층(MQWL) 및 제3 반도체 물질층(SEM1L)은 각각 반도체 스택(STC)의 제2 반도체층(SEM2), 활성층(MQW) 및 제1 반도체층(SEM1)을 형성하기 위한 반도체 물질을 포함할 수 있다.
실시예들에서, 반도체 물질층(SEML)은, 반도체 기판(SSB)의 패턴들(PTN)에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 반도체 물질층(SEM2L)의 하부면은 반도체 기판(SSB)의 패턴들(PTN)에 상응하는 굴곡을 가질 수 있다.
반도체 물질층(SEML)은, 각각의 반도체 물질을 사용한 에피택셜 성장 방식에 의해 형성될 수 있다. 여기서, 반도체 물질층(SEML)의 형성 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 또는 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 도전층(E1)을 포함한 발광 소자들(LE)을 제조하고자 할 경우, 반도체 물질층(SEML) 상에 도전 물질층(E1L)을 더 형성할 수 있다. 도전 물질층(E1L)은 도전층(E1)을 형성하기 위한 도전 물질을 포함할 수 있다. 일 실시예에서, 도전 물질층(E1L)은 반도체 물질층(SEML) 상에 도전 물질을 증착함에 의해 형성될 수 있다.
도 33을 참조하면, 반도체 물질층(SEML) 및 도전 물질층(E1L)을 식각함에 의해, 발광 소자 영역들(LEA)에 각각의 발광 소자들(LE)을 형성할 수 있다. 예를 들어, 도 37에 도시된 바와 같이 발광 소자들(LE)은 패턴들(PTN)을 포함한 각각의 발광 소자 영역들(LEA)에만 형성되고, 다른 영역에는 형성되지 않을 수 있다.
일 실시예에서, 포토 리소그래피 공정을 포함한 패터닝 공정에 의해 반도체 물질층(SEML) 및 도전 물질층(E1L)을 식각함에 의해, 발광 소자들(LE)을 형성할 수 있으나, 발광 소자들(LE)의 형성 방법이 이에 한정되지는 않는다. 발광 소자들(LE)은 반도체 기판(SSB)의 패턴들(PTN)에 상응하는 형태의 광 추출 패턴들(LEP)을 포함할 수 있다. 발광 소자들(LE)은 실질적으로 서로 동일한 크기, 형태 및 배열 구조의 광 추출 패턴들(LEP)을 포함할 수 있다.
발광 소자들(LE)은 실시예들에 따라 다양한 형태 및/또는 구조를 가질 수 있다. 발광 소자들(LE)이 앞서 설명한 실시예들에 따른 보호막(INS)과 적어도 하나의 전극(일 예로, 적어도 하나의 접촉 전극(CTE) 또는 본딩 전극(BDE))을 더 포함할 경우, 반도체 물질층(SEML) 및 도전 물질층(E1L)의 식각 이후에 보호막(INS)과 전극을 형성하기 위한 추가적인 공정이 실시될 수 있다.
도 34를 참조하면, 발광 소자들(LE)을 제1 전사 기판(TSB1) 상에 전사하고, 발광 소자들(LE)을 반도체 기판(SSB)과 분리할 수 있다. 일 실시예에서, 제1 전사 기판(TSB1)은 상면에 형성된 점착층을 포함할 수 있고, 발광 소자들(LE)을 제1 전사 기판(TSB1) 상의 점착층 상에 옮겨 발광 소자들(LE)을 제1 전사 기판(TSB1) 상에 안정적으로 배치할 수 있다.
일 실시예에서, 반도체 기판(SSB)에 레이저를 조사하는 레이저 리프트 오프(Laser Lift Off, LLO) 공정에 의해, 발광 소자들(LE)을 반도체 기판(SSB)과 분리할 수 있으나, 발광 소자들(LE)과 반도체 기판(SSB)의 분리 방식이 이에 한정되지는 않는다.
도 35를 참조하면, 발광 소자들(LE)을 제1 전사 기판(TSB1)에서 제2 전사 기판(TSB2)으로 옮긴 이후, 표시 기판(DSB) 상에 배치할 수 있다. 일 실시예에서, 제2 전사 기판(TSB2)은 상면에 형성된 레이저 분리층을 포함할 수 있고, 발광 소자들(LE)을 제2 전사 기판(TSB2) 상의 레이저 분리층 상에 옮긴 후, 발광 소자들(LE)이 표시 기판(DSB)을 향하도록 제2 전사 기판(TSB2)을 표시 기판(DSB) 상에 배치할 수 있다. 발광 소자들(LE) 각각은 광 추출 패턴들(LEP)이 배치된 상면과 반대되는 하면이 표시 기판(DSB)을 향하도록 배치될 수 있다.
제2 전사 기판(TSB2)은 광이 투과할 수 있도록 투명한 물질로 이루어질 수 있다. 예를 들어, 제2 전사 기판(TSB2)은 폴리이미드, 폴리에스테르, 폴리아크릴, 폴리에폭시, 폴리에틸렌, 폴리스티렌, 폴리에틸렌 테레프탈레이트 등과 같은 투명 고분자를 포함할 수 있다. 레이저 분리층은 레이저 조사에 의해 분리가 가능한 층으로서, 예를 들어 폴리이미드와 같은 투명 고분자를 포함할 수 있다.
발광 소자들(LE)이 제1 전사 기판(TSB1) 상에 배치된 상태에서 발광 소자들(LE) 각각의 일면을 제2 전사 기판(TSB2)의 레이저 분리층에 접촉시키고 열을 가할 수 있다. 이에 따라, 발광 소자들(LE) 각각은 레이저 분리층에 점착 또는 고정될 수 있고, 점착층의 점착력이 약해짐으로써 복수의 발광 소자들(LE) 각각은 제1 전사 기판(TSB1)의 점착층으로부터 분리될 수 있다.
표시 기판(DSB)은 화소 전극들(PXE)을 포함할 수 있다. 예를 들어, 표시 기판(DSB)은 박막 트랜지스터층(TFTL) 상에 배치된 화소 전극들(PXE)을 포함할 수 있다. 일 실시예에서, 화소 전극들(PXE) 각각은 앞서 설명한 제1 화소 전극(PXE1), 제2 화소 전극(PXE2) 및 제3 화소 전극(PXE3) 중 하나일 수 있다. 표시 기판(DSB)은 실시예들에 따라 다양한 형상을 가질 수 있다. 이에 따라, 도 35에서는 표시 기판(DSB)의 개략적인 형태만을 도시하였다.
이후, 유텍틱 본딩 방식에 의해 발광 소자들(LE)을 화소 전극들(PXE) 상에 직접 배치 또는 연결하거나, 적어도 하나의 연결 전극(일 예로, 도 8의 연결 전극(BE), 또는 도 18의 제1 연결 전극(BE1)과 제2 연결 전극(BE2)) 등을 활용하여 발광 소자들(LE)을 화소 전극들(PXE) 상에 배치 또는 연결할 수 있다. 발광 소자들(LE)을 화소 전극들(PXE1, PXE2, PXE3) 상에 배치 또는 연결하는 방식이나, 이에 따른 발광 소자들(LE)과 화소 전극들(PXE1, PXE2, PXE3) 간의 연결 구조는 실시예들에 따라 다양하게 변경될 수 있다.
발광 소자들(LE)을 화소 전극들(PXE) 상에 배치한 이후, 후속 화소 공정을 진행하여 표시 장치(10)를 제조할 수 있다. 일 예로, 발광 소자들(LE)을 감싸는 제2 유기막(211) 및 제3 유기막(212)과, 발광 소자들(LE)을 덮는 제1 캡핑층(CAP1) 등을 형성하는 공정을 포함한 후속 화소 공정을 진행하여 표시 장치(10)의 표시 패널(100)을 제조할 수 있다.
상술한 실시예에 따르면, 발광 소자들(LE)의 출광면들(SF1)에 광 추출 패턴들(LEP)을 균일하게 형성할 수 있다. 예를 들어, 실시예에 따라 제조된 발광 소자들(LE)은 실질적으로 서로 동일한 크기, 형태 및/또는 개수의 광 추출 패턴들(LEP)을 포함할 수 있다. 이에 따라, 상기 발광 소자들(LE) 및 이를 포함한 서브 화소들(SPX)의 출광 특성을 개선할 수 있다. 예를 들어, 균일한 형태의 광 추출 패턴들(LEP)을 포함한 발광 소자들(LE)을 서브 화소들(SPX)에 배치함으로써, 발광 소자들(LE) 및 이를 포함한 서브 화소들(SPX)의 출광율을 높임과 동시에 출광 특성을 균일화할 수 있다. 또한, 서브 화소들(SPX)의 출광 특성이 균일해짐에 따라, 표시 장치(10)의 시야각이 균일해질 수 있다. 예를 들어, 실시예들에 따른 발광 소자들(LE)을 포함한 복수의 표시 장치들(10) 사이의 시야각 편차를 방지 또는 저감하고, 표시 장치들(10)의 동작 특성을 개선 또는 균일화할 수 있다.
도 38 내지 도 42는 일 실시예에 따른 발광 소자의 제조 방법을 보여주는 단면도들이다. 예를 들어, 도 38 내지 도 42는 일 실시예에 따른 광 추출 패턴들(LEP)을 포함한 발광 소자(LE)의 제조 방법을 순차적으로 보여준다. 도 38 내지 도 42의 도 29의 S110 단계에 포함될 수 있다.
도 38 내지 도 42는 광 추출 패턴들(LEP)의 형성 단계 또는 방식과 관련하여 도 30 내지 도 35의 실시예와 상이한 실시예를 보여준다. 도 37 내지 도 41의 실시예를 설명함에 있어서, 도 38 내지 도 42의 실시예와 중복되는 설명은 생략하고, 실시예들 간의 차이점을 위주로 설명한다.
도 30과 도 38을 참조하면, 발광 소자 영역들(LEA)을 포함한 반도체 기판(SSB)을 준비하고, 상기 반도체 기판(SSB) 상에 반도체 물질층(SEML)을 형성할 수 있다. 일 실시예에서, 반도체 물질층(SEML) 상에 도전 물질층(E1L)을 더 형성할 수 있다. 도 31의 패턴들(PTN)을 형성하기 위한 반도체 기판(SSB)의 패터닝 공정은 생략될 수 있다. 예를 들어, 반도체 기판(SSB)의 상면은 도 31의 패턴들(PTN)을 포함하지 않을 수 있고, 실질적으로 평탄할 수 있다.
도 39를 참조하면, 반도체 물질층(SEML) 및 도전 물질층(E1L)을 식각함에 의해, 발광 소자들(LE)을 형성할 수 있다. 발광 소자들(LE)은 각각의 발광 소자 영역들(LEA)에 배치될 수 있다.
도 40 내지 도 42를 참조하면, 발광 소자들(LE)을 반도체 기판(SSB)과 분리하고 이에 따라 노출된 발광 소자들(LE) 각각의 출광면(SF1)에 광 추출 패턴들(LEP)을 형성할 수 있다. 예를 들어, 도 39의 반도체 기판(SSB) 및 발광 소자들(LE) 상에 폴리머를 코팅한 후, 도 40의 제1 전사 기판(TSB1) 상에 발광 소자들(LE)을 전사하고, 발광 소자들(LE)로부터 반도체 기판(SSB)을 분리할 수 있다. 이에 따라, 제1 전사 기판(TSB1) 상에 발광 소자들(LE) 및 폴리머층(PL)이 배치될 수 있다. 폴리머층(PL)은 폴리이미드(PI)나 글루(Glue)를 포함할 수 있으나, 폴리머층(PL)의 물질이 이에 한정되지는 않는다. 제1 전사 기판(TSB1)은 상면에 형성된 점착층을 포함할 수 있고, 이에 따라 발광 소자들(LE)을 제1 전사 기판(TSB1) 상에 안정적으로 배치할 수 있다. 이후, 도 41에 도시된 바와 같이, 발광 소자들(LE)과 폴리머층(PL) 상에 마스크(MK)를 배치할 수 있다.
마스크(MK)는 발광 소자들(LE)의 광 추출 패턴들(LEP)을 형성하기 위한 것으로서, 발광 소자들(LE) 각각의 출광면(SF1)에 형성하고자 하는 광 추출 패턴들(LEP)의 크기, 형태 및/또는 배열 구조에 부합되는 형태로 형성될 수 있다. 예를 들어, 마스크(MK)는 발광 소자들(LE) 각각의 출광면(SF1)에 미세한 크기를 가지는(일 예로, 수 나노미터 내지 수백 나노미터의 직경을 가지는) 광 추출 패턴들(LEP)이 형성될 영역을 노출하는 개구부들을 포함하고 다른 영역을 가리는 형태를 가질 수 있다. 일 실시예에서, 마스크(MK)는 포토 레지스트 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
마스크(MK)는 발광 소자들(LE)의 정렬에 맞춰 정렬될 수 있다. 또한, 마스크(MK)는 발광 소자들(LE)의 출광면들(SF1)에 대응하는 균일한 형태의 패턴을 가질 수 있다. 일 예로, 발광 소자들(LE)의 출광면들(SF1)에 균일한 크기, 형태 및 개수의 광 추출 패턴들(LEP)이 형성되도록 발광 소자들(LE) 상에 마스크(MK)를 적절히 정렬할 수 있다.
마스크(MK)를 사용한 패터닝 공정에 의해 발광 소자들(LE)을 식각함에 의해, 도 42에 도시된 바와 같이 발광 소자들(LE) 각각의 출광면(SF1)에 광 추출 패턴들(LEP)을 형성할 수 있다. 예를 들어, 마스크(MK)를 사용하여 발광 소자들(LE)의 출광면들(SF1)을 식각하여 광 추출 패턴들(LEP)을 형성한 이후, 마스크(MK)와 폴리머층(PL)을 제거할 수 있다. 일 실시예에서, 광 추출 패턴들(LEP)은 포토 리소그래피 공정, 나노 임프린트 공정 또는 다른 방식의 패터닝 공정에 의해 형성될 수 있다. 원하는 형태 및 크기의 광 추출 패턴들(LEP)을 형성할 수 있다면, 발광 소자들(LE)의 패터닝 방식이 특별히 한정되지는 않는다.
이후, 도 34 및 도 35를 참조하여 설명한 바와 같이 발광 소자들(LE)을 제2 전사 기판(TSB2)에 옮겨 표시 기판(DSB) 상에 배치하고, 발광 소자들(LE)을 각각의 화소 전극들(PXE) 상에 배치할 수 있다. 발광 소자들(LE)을 각각의 화소 전극들(PXE)에 적절히 연결될 수 있다. 이후, 후속 화소 공정을 진행하여 표시 장치(10)의 표시 패널(100)을 제조할 수 있다.
전술한 바와 같이 실시예들에 따르면, 발광 소자들(LE)의 출광면들(SF1)에 광 추출 패턴들(LEP)을 균일하게 형성할 수 있다. 예를 들어, 발광 소자들(LE)은 서로 동일한 크기, 형태 및 개수의 광 추출 패턴들(LEP)을 포함할 수 있다. 실시예들에 의하면, 광 추출 패턴들(LEP)에 의해 발광 소자들(LE)의 출광 효율을 개선함과 동시에, 발광 소자들(LE) 및 이를 포함한 서브 화소들(SPX)의 출광 특성을 균일화할 수 있다. 이에 따라, 서브 화소들(SPX) 및 이를 포함한 표시 장치(10)의 출광 특성을 개선하고, 시야각을 균일화할 수 있다.
또한, 실시예들에 따르면, 광 추출 패턴들(LEP)의 홈 부분들(GP)은 보호막(INS)으로부터 이격되어 출광면(SF1)의 내측에 배치될 수 있다. 예를 들어, 광 추출 패턴들(LEP)은 보호막(INS)과 닿지 않도록 발광 소자들(LE) 각각의 출광면(SF1)의 내측에 배치되거나, 최외곽에 위치한 광 추출 패턴(LEP)은 돌기 부분(PP) 부분에서 보호막(INS)과 접할 수 있다. 이에 따라, 보호막(INS)에 의해 반도체 스택(STC)의 측면을 보다 안정적으로 감싸고, 보호막(INS) 주변의 전극과 제2 반도체층(SEM2) 사이의 이격 거리를 적절히 확보하여 발광 소자(LE)의 쇼트 결함을 효과적으로 방지하고 발광 소자(LE)의 효율을 개선할 수 있다. 또한, 발광 소자들(LE)을 반도체 기판(SSB) 또는 전사 기판(일 예로, 제1 전사 기판(TSB1) 또는 제2 전사 기판(TSB2))과 분리하는 과정에서 발광 소자들(LE)에 레이저를 조사하더라도, 발광 소자들(LE) 각각의 반도체 스택(STC)과 보호막(INS)의 계면에서 발광 소자들(LE)이 손상되는 것을 방지 또는 저감할 수 있다. 이에 따라, 발광 소자들(LE)의 휘도 산포를 저감 또는 방지하고, 발광 소자들(LE)을 포함한 표시 장치(10)의 화질 및 신뢰성을 개선할 수 있다. 추가적으로, 레이저를 사용한 본딩 방식에 의해 발광 소자들(LE)에 레이저를 조사하여 상기 발광 소자들(LE)을 화소 전극들(PXE1, PXE2, PXE3) 상에 본딩하는 경우, 발광 소자들(LE)이 균일한 형태의 광 추출 패턴들(LEP)을 포함함에 따라 레이저의 입사 균일성을 높이고, 발광 소자들(LE)을 화소 전극들(PXE1, PXE2, PXE3) 상에 안정적으로 본딩할 수 있다.
도 43은 일 실시예에 따른 표시 장치를 포함한 스마트 워치를 보여주는 예시 도면이다. 도 43을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 스마트 기기 중 하나인 스마트 워치(1000_1)에 적용될 수 있다.
도 44와 도 45는 일 실시예에 따른 표시 장치를 포함한 가상 현실 장치를 보여주는 예시 도면이다.
도 44와 도 45를 참조하면, 일 실시예에 따른 헤드 장착형 표시 장치(1000_2)는 제1 표시 장치(10_2), 제2 표시 장치(10_3), 표시 장치 수납부(1100), 수납부 커버(1200), 제1 접안 렌즈(1210), 제2 접안 렌즈(1220), 헤드 장착 밴드(1300), 미들 프레임(1400), 제1 광학 부재(1510), 제2 광학 부재(1520), 및 제어 회로 보드(1600)를 포함한다.
제1 표시 장치(10_2)는 사용자의 좌안에 영상을 제공하고, 제2 표시 장치(10_3)는 사용자의 우안에 영상을 제공한다. 제1 표시 장치(10_2)와 제2 표시 장치(10_3) 각각은 도 1과 도 2를 결부하여 설명한 표시 장치(10)와 실질적으로 동일하므로, 제1 표시 장치(10_2)와 제2 표시 장치(10_3)에 대한 설명은 생략한다.
제1 광학 부재(1510)는 제1 표시 장치(10_2)와 제1 접안 렌즈(1210) 사이에 배치될 수 있다. 제2 광학 부재(1520)는 제2 표시 장치(10_3)와 제2 접안 렌즈(1220) 사이에 배치될 수 있다. 제1 광학 부재(1510)와 제2 광학 부재(1520) 각각은 적어도 하나의 볼록 렌즈를 포함할 수 있다.
미들 프레임(1400)은 제1 표시 장치(10_2)와 제어 회로 보드(1600) 사이에 배치되고, 제2 표시 장치(10_3)와 제어 회로 보드(1600) 사이에 배치될 수 있다. 미들 프레임(1400)은 제1 표시 장치(10_2), 제2 표시 장치(10_3), 및 제어 회로 보드(1600)를 지지 및 고정하는 역할을 한다.
제어 회로 보드(1600)는 미들 프레임(1400)과 표시 장치 수납부(1100) 사이에 배치될 수 있다. 제어 회로 보드(1600)는 커넥터를 통해 제1 표시 장치(10_2) 및 제2 표시 장치(10_3)에 연결될 수 있다. 제어 회로 보드(1600)는 외부로부터 입력되는 영상 소스를 디지털 비디오 데이터(DATA)로 변환하고, 디지털 비디오 데이터(DATA)를 커넥터를 통해 제1 표시 장치(10_2)와 제2 표시 장치(10_3)에 전송할 수 있다.
제어 회로 보드(1600)는 사용자의 좌안에 최적화된 좌안 영상에 해당하는 디지털 비디오 데이터(DATA)를 제1 표시 장치(10_2)로 전송하고, 사용자의 우안에 최적화된 우안 영상에 해당하는 디지털 비디오 데이터(DATA)를 제2 표시 장치(10_3)로 전송할 수 있다. 또는, 제어 회로 보드(1600)는 동일한 디지털 비디오 데이터(DATA)를 제1 표시 장치(10_2)와 제2 표시 장치(10_3)로 전송할 수 있다.
표시 장치 수납부(1100)는 제1 표시 장치(10_2), 제2 표시 장치(10_3), 미들 프레임(1400), 제1 광학 부재(1510), 제2 광학 부재(1520), 및 제어 회로 보드(1600)를 수납하는 역할을 한다. 수납부 커버(1200)는 표시 장치 수납부(1100)의 개방된 일면을 덮도록 배치된다. 수납부 커버(1200)는 사용자의 좌안이 배치되는 제1 접안 렌즈(1210)와 사용자의 우안이 배치되는 제2 접안 렌즈(1220)를 포함할 수 있다. 도 44와 도 45에서는 제1 접안 렌즈(1210)와 제2 접안 렌즈(1220)가 따로 배치되는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 접안 렌즈(1210)와 제2 접안 렌즈(1220)는 하나로 합쳐질 수 있다.
제1 접안 렌즈(1210)는 제1 표시 장치(10_2) 및 제1 광학 부재(1510)와 정렬되며, 제2 접안 렌즈(1220)는 제2 표시 장치(10_3) 및 제2 광학 부재(1520)와 정렬될 수 있다. 따라서, 사용자는 제1 접안 렌즈(1210)를 통해 제1 광학 부재(1510)에 의해 허상으로 확대된 제1 표시 장치(10_2)의 영상을 볼 수 있으며, 제2 접안 렌즈(1220)를 통해 제2 광학 부재(1520)에 의해 허상으로 확대된 제2 표시 장치(10_3)의 영상을 볼 수 있다.
헤드 장착 밴드(1300)는 수납부 커버(1200)의 제1 접안 렌즈(1210)와 제2 접안 렌즈(1220)가 사용자의 좌안과 우안에 각각 배치된 상태를 유지할 수 있도록 표시 장치 수납부(1100)를 사용자의 머리에 고정하는 역할을 한다. 표시 장치 수납부(1100)가 경량 소형으로 구현되는 경우, 헤드 장착형 표시 장치(1000_2)는 헤드 장착 밴드(1300) 대신에 도 46과 같이 안경테를 구비할 수 있다.
이 외에, 헤드 장착형 표시 장치(1000_2)는 전원을 공급하기 위한 배터리, 외장 메모리를 수납할 수 있는 외장 메모리 슬롯, 및 영상 소스를 공급받기 위한 외부 연결 포트 및 무선 통신 모듈을 더 구비할 수 있다. 외부 연결 포트는 USB(universe serial bus) 단자, 디스플레이 포트(display port), 또는 HDMI(high-definition multimedia interface) 단자일 수 있으며, 무선 통신 모듈은 5G 통신 모듈, 4G 통신 모듈, 와이 파이 모듈 또는 블루투스 모듈일 수 있다.
도 46은 또 다른 실시예에 따른 표시 장치를 포함한 가상 현실 장치를 보여주는 예시 도면이다. 도 46에는 일 실시예에 따른 표시 장치(10_4)가 적용된 가상 현실 장치(1000_3)가 나타나 있다.
도 46을 참조하면, 일 실시예에 따른 가상 현실 장치(1000_3)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(1000_3)는 표시 장치(10_4), 좌안 렌즈(10a), 우안 렌즈(10b), 지지 프레임(20), 안경테 다리들(30a, 30b), 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.
도 46에서는 가상 현실 장치(1000_3)가 안경테 다리들(30a, 30b)을 포함하는 안경형 표시 장치인 것을 예시하였다. 즉, 일 실시예에 따른 가상 현실 장치(1000_3)는 도 46에 도시된 것에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(50)는 표시 장치(10_4)와 반사 부재(40)를 포함할 수 있다. 표시 장치(10_4)에 표시되는 화상은 반사 부재(40)에서 반사되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(10_4)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 46에서는 표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 이 경우 표시 장치(10_4)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(10a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(10_4)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(10_4)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 47은 일 실시예에 따른 표시 장치들을 포함한 자동차 계기판과 센터페시아를 보여주는 예시 도면이다. 도 47에는 일 실시예에 따른 표시 장치들(10_a, 10_b, 10_c, 10_d, 10_e)이 적용된 자동차가 나타나 있다.
도 47을 참조하면, 일 실시예에 따른 표시 장치들(10_a, 10_b, 10_c)은 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또한, 일 실시예에 따른 표시 장치들(10_d, 10_e)은 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 48은 일 실시예에 따른 표시 장치를 포함한 투명 표시 장치를 보여주는 예시 도면이다.
도 48을 참조하면, 일 실시예에 따른 표시 장치(10_5)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 그러므로, 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(10_5)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다. 표시 장치(10_5)가 투명 표시 장치에 적용되는 경우, 표시 장치(10_5)의 기판은 광을 투과시킬 수 있는 광 투과부를 포함하거나 광을 투과시킬 수 있는 재료로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (17)

  1. 기판;
    상기 기판 상에 배치된 화소 전극들; 및
    상기 화소 전극들 상에 배치된 발광 소자들을 포함하며,
    상기 발광 소자들 각각은,
    제1 반도체층, 상기 제1 반도체층 상의 활성층 및 상기 활성층 상의 제2 반도체층을 포함한 반도체 스택;
    상기 반도체 스택의 출광면에 배치되며, 상기 출광면의 단부로부터 이격된 홈 부분들과 상기 홈 부분들을 둘러싸는 돌기 부분들을 포함한 광 추출 패턴들; 및
    상기 반도체 스택의 측면을 감싸는 보호막을 포함하고,
    상기 발광 소자들은, 서로 동일한 형태의 광 추출 패턴들을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 광 추출 패턴들은, 상기 발광 소자들 각각의 출광면에서 서로 동일한 구조로 배열된, 표시 장치.
  3. 제1항에 있어서,
    상기 발광 소자들은, 서로 동일한 개수의 광 추출 패턴들을 포함하는, 표시 장치.
  4. 제1항에 있어서,
    상기 발광 소자들 각각의 출광면에서 최외곽에 배치된 광 추출 패턴은, 상기 출광면의 단부로부터 이격되어 상기 출광면의 내측에 배치되는, 표시 장치.
  5. 제4항에 있어서,
    상기 광 추출 패턴들은, 상기 발광 소자들 각각의 출광면에서 제1 열과 제2 열을 포함한 복수의 열들에 배치되는, 표시 장치.
  6. 제5항에 있어서,
    상기 제1 열에 배치된 광 추출 패턴들 중 상기 출광면의 제1 단부에 가장 인접한 광 추출 패턴과, 상기 제2 열에 배치된 광 추출 패턴들 중 상기 출광면의 제1 단부에 가장 인접한 광 추출 패턴은, 상기 출광면의 제1 단부로부터 동일한 거리만큼 이격되는, 표시 장치.
  7. 제5항에 있어서,
    상기 제1 열에 배치된 광 추출 패턴들 중 상기 출광면의 제1 단부에 가장 인접한 광 추출 패턴과, 상기 제2 열에 배치된 광 추출 패턴들 중 상기 출광면의 제1 단부에 가장 인접한 광 추출 패턴은, 상기 출광면의 제1 단부로부터 서로 다른 거리만큼 이격되는, 표시 장치.
  8. 제1항에 있어서,
    상기 광 추출 패턴들 중 적어도 하나의 광 추출 패턴은, 상기 출광면의 단부와 맞닿는, 표시 장치.
  9. 제8항에 있어서,
    상기 적어도 하나의 광 추출 패턴은, 돌기 부분에서 상기 출광면의 단부와 맞닿고, 상기 보호막으로 감싸진, 표시 장치.
  10. 제1항에 있어서,
    상기 광 추출 패턴들은 상기 제2 반도체층의 상면에 형성된, 표시 장치.
  11. 제1 반도체층, 상기 제1 반도체층 상의 활성층 및 상기 활성층 상의 제2 반도체층을 포함한 반도체 스택;
    상기 반도체 스택의 측면을 감싸는 보호막; 및
    상기 반도체 스택의 출광면에 배치되며, 상기 출광면의 단부로부터 이격된 홈 부분들과 상기 홈 부분들을 둘러싸는 돌기 부분들을 포함한 광 추출 패턴들을 포함하는, 발광 소자.
  12. 제11항에 있어서,
    상기 광 추출 패턴들 중 최외곽에 배치된 광 추출 패턴은, 상기 출광면의 단부로부터 이격되어 상기 출광면의 내측에 배치되는, 발광 소자.
  13. 제12항에 있어서,
    상기 광 추출 패턴들은 제1 방향에서 제1 열과 제2 열을 포함한 복수의 열들에 배치되는, 발광 소자.
  14. 제13항에 있어서,
    상기 제1 열에 배치된 광 추출 패턴들 중 상기 출광면의 제1 단부에 가장 인접한 광 추출 패턴과, 상기 제2 열에 배치된 광 추출 패턴들 중 상기 출광면의 제1 단부에 가장 인접한 광 추출 패턴은, 상기 출광면의 제1 단부로부터 동일한 거리만큼 이격되는, 발광 소자.
  15. 제13항에 있어서,
    상기 제1 열에 배치된 광 추출 패턴들 중 상기 출광면의 제1 단부에 가장 인접한 광 추출 패턴과, 상기 제2 열에 배치된 광 추출 패턴들 중 상기 출광면의 제1 단부에 가장 인접한 광 추출 패턴은, 상기 출광면의 제1 단부로부터 서로 다른 거리만큼 이격되는, 발광 소자.
  16. 제11항에 있어서,
    상기 광 추출 패턴들 중 적어도 하나는, 상기 출광면의 단부와 맞닿는, 발광 소자.
  17. 영상을 제공하기 위한 전자 장치로서,
    표시 장치를 포함하며, 상기 표시 장치는,
    기판;
    상기 기판 상에 배치된 화소 전극들; 및
    상기 화소 전극들 상에 배치된 발광 소자들을 포함하고,
    상기 발광 소자들 각각은,
    제1 반도체층, 상기 제1 반도체층 상의 활성층 및 상기 활성층 상의 제2 반도체층을 포함한 반도체 스택;
    상기 반도체 스택의 출광면에 배치되며, 상기 출광면의 단부로부터 이격된 홈 부분들과 상기 홈 부분들을 둘러싸는 돌기 부분들을 포함한 광 추출 패턴들; 및
    상기 반도체 스택의 측면을 감싸는 보호막을 포함하며,
    상기 발광 소자들은, 서로 동일한 형태의 광 추출 패턴들을 포함하는, 전자 장치.
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