KR20210015266A - 발광소자 - Google Patents

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KR20210015266A
KR20210015266A KR1020190093852A KR20190093852A KR20210015266A KR 20210015266 A KR20210015266 A KR 20210015266A KR 1020190093852 A KR1020190093852 A KR 1020190093852A KR 20190093852 A KR20190093852 A KR 20190093852A KR 20210015266 A KR20210015266 A KR 20210015266A
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이상열
강기만
이은득
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엘지이노텍 주식회사
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Abstract

실시 예는 기판; 상기 기판의 중앙 영역에 서로 이격 배치된 복수 개의 반도체 구조물; 상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되는 절연층; 상기 절연층의 하부에 배치되고, 상기 반도체 구조물의 외측으로 연장되는 끝단부를 포함하는 배선 전극; 및 상기 절연층을 관통하여 상기 끝단부와 전기적으로 연결되는 복수 개의 패드를 포함하고, 상기 반도체 구조물의 상면은 광 추출 패턴을 포함하고, 상기 광 추출 패턴의 높이(L)와 폭(W)의 비(L:W)는 1:0.5 내지 1:2.5이고, 상기 광 추출 패턴의 경사 높이는 서로 상이한 발광소자를 개시한다.

Description

발광소자{LIGHTING EMITTING DEVICE}
실시 예는 발광소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 램프 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
자동차 헤드 램프의 경우, 다수의 발광 소자(칩)를 패키지로 구성하여 사용될 수 있다. 특히, 최근에는 다수의 칩의 독립 점등(디밍)이 가능한 헤드 램프에 대한 관심이 높아지고 있는 추세이다.
칩의 광 추출 효율을 높이기 위해 표면에 광 추출 패턴을 형성할 필요가 있다. 그러나 습식 식각(Wet Etching) 방법을 이용하여 패턴을 형성하는 경우 식각 용액이 칩 내부의 결함(defect) 영역까지 침투하여 칩이 파손되는 문제가 있다. 따라서, 수율이 저하되는 문제가 있다.
실시 예는 건식 식각 방법을 이용하여 광 추출 패턴이 형성된 발광소자를 제공한다.
또한, 디밍 제어를 하여도 전방의 시인성을 확보할 수 있는 발광소자 패키지를 제공한다.
또한, 반도체 구조물의 크기가 다른 발광소자 패키지를 제공한다.
또한, 크기가 다른 반도체 구조물을 독립적으로 시분할 제어하는 발광소자 패키지를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 특징에 따른 발광소자는, 기판; 상기 기판의 중앙 영역에 서로 이격 배치된 복수 개의 반도체 구조물; 상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되는 절연층; 상기 절연층의 하부에 배치되고, 상기 반도체 구조물의 외측으로 연장되는 끝단부를 포함하는 배선 전극; 및 상기 절연층을 관통하여 상기 끝단부와 전기적으로 연결되는 복수 개의 패드를 포함하고, 상기 반도체 구조물의 상면은 광 추출 패턴을 포함하고, 상기 광 추출 패턴의 높이(L)와 폭(W)의 비(L:W)는 1:0.5 내지 1:2.5이고, 상기 광 추출 패턴의 경사 높이는 서로 상이하다.
상기 광 추출 패턴의 단면은 곡률을 가질 수 있다.
상기 광 추출 패턴의 측면에는 길이방향으로 연장되는 복수 개의 홈을 포함할 수 있다.
상기 광 추출 패턴의 최상부에 ITO를 포함할 수 있다.
상기 광 추출 패턴의 최상부에 금속 입자를 포함할 수 있다.
상기 광 추출 패턴 사이의 영역에 레진을 포함할 수 있다.
상기 광 추출 패턴의 경사 각도는 55도 내지 75도일 수 있다.
상기 광 추출 패턴은 건식 식각 방법에 의해 형성될 수 있다.
상기 복수 개의 반도체 구조물의 적어도 일부는 직렬 연결될 수 있다.
상기 복수 개의 반도체 구조물의 사이즈는 상이할 수 있다.
상기 복수 개의 배선 라인은 상기 절연층을 관통하여 상기 반도체 구조물과 전기적으로 연결될 수 있다.
실시 예에 따르면, 건식 식각 방법을 이용하여 광 추출 패턴을 형성하므로 수율 저하 없이 광 추출 효율이 향상될 수 있다.
또한, 하나의 발광소자 패키지에서 시인성 확보, 눈부심 방지, 및 노면에 정보 표시를 동시에 구현할 수 있다.
또한, 전방의 시인성을 확보할 수 있으므로 노면에 정보 표시를 위해 별도로 장착되는 장치를 간소화할 수 있다.
또한, 하나의 발광소자 패키지에서 복수 개의 기능이 가능해지므로 제조 가격을 낮출 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 발광소자의 단면도이고,
도 2는 본 발명의 일 실시 예에 따른 발광소자의 평면도이고,
도 3a 내지 도 3d는 본 발명의 일 실시 예에 따른 발광소자 제작 과정을 보여주는 도면이고,
도 4는 발광소자 상에 형성된 제1 마스크 패턴을 보여주는 도면이고,
도 5는 제1 마스크 패턴을 이용하여 광 추출 패턴이 형성되는 과정을 보여주는 평면도이고,
도 6은 제1 마스크 패턴을 이용하여 광 추출 패턴이 형성되는 과정을 보여주는 단면도이고,
도 7은 발광소자에 형성된 제1 광 추출 패턴을 보여주는 도면이고,
도 8은 광 추출 패턴이 서로 연결된 상태를 보여주는 도면이고,
도 9a 및 도 9b는 제1 광 추출 패턴의 사진이고,
도 10은 발광소자 상에 형성된 제2 마스크 패턴을 보여주는 도면이고,
도 11은 제2 마스크 패턴을 이용하여 광 추출 패턴이 형성되는 과정을 보여주는 평면도이고,
도 12는 제2 마스크 패턴을 이용하여 광 추출 패턴이 형성되는 과정을 보여주는 단면도이고,
도 13은 발광소자에 형성된 제2 광 추출 패턴을 보여주는 도면이고,
도 14a 및 도 14b는 제2 광 추출 패턴의 사진이고,
도 15는 제2 광 추출 패턴의 일부 확대도이고,
도 16은 제2 광 추출 패턴이 서로 연결된 상태를 보여주는 도면이고,
도 17a는 종래 매트릭스 헤드램프의 FOV를 보여주는 도면이고,
도 17b는 실시 예에 따른 매트릭스 헤드램프의 FOV를 보여주는 도면이고,
도 18은 실시 예에 따른 헤드램프의 반도체 구조물이 직렬 연결된 구조를 보여주는 개념도이고,
도 19는 실시 예에 따른 헤드램프의 반도체 구조물이 직렬 연결된 구조를 보여주는 평면도이고,
도 20은 실시 예에 따른 헤드램프의 반도체 구조물이 직/병렬 연결된 구조를 보여주는 개념도이고,
도 21은 발광소자 패키지와 광학계가 결합된 램프 구조를 보여주는 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수 개의 관련된 기재된 항목들의 조합 또는 복수 개의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수 개의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 발광소자의 단면도이고, 도 2는 본 발명의 일 실시 예에 따른 발광소자의 평면도이다.
도 1을 참조하면, 실시 예에 따른 발광소자는 기판(170), 기판(170) 상에 배치되는 반도체 구조물(120), 기판(170)과 반도체 구조물(120) 상에 배치되는 절연층(160), 절연층(160)의 하부에 배치되는 복수 개의 배선 라인(150)을 포함할 수 있다.
기판(170)은 반도체 구조물(120)을 지지하는 역할을 할 수 있다. 기판(170)은 방열 특성을 갖는 재질을 포함할 수 있다. 따라서, 기판(170)을 통해 방열 특성이 향상될 수 있다. 예컨대, 기판(170)은 방열 성능이 우수한 세라믹을 포함할 수 있으나, 이에 한정되는 것은 아니고 다양한 금속 재질이 선택될 수 있다. 기판(170)에 의하여 발광소자의 제조 공정, 패키지 실장 및 열 방출이 용이하게 이루어지므로 장치의 신뢰성이 향상될 수 있다.
접합층(171)은 기판(170)과 반도체 구조물(120)을 접합할 수 있다. 반도체 구조물(120) 및 반도체 구조물(120) 하부에 위치한 구조물들은 접합층(171)에 의하여 기판(170) 상에 배치될 수 있다. 접합층(171)은 AuSn, NiSn, AuIn, CuSn, SiO2 및 레진 중 적어도 하나로 선택될 수 있으나, 이에 한정되지 않는다. 예컨대, 접합층(171)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
반도체 구조물(120)은 복수 개로 분할되어 기판(170) 상에 배치될 수 있다. 반도체 구조물(120)은 제1 도전형 반도체층(121), 제2 도전형 반도체층(122) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(122) 사이에 배치되는 활성층(123)을 포함할 수 있다. 도면에서는 제1 도전형 반도체층(121)이 상부를 향하고, 제2 도전형 반도체층(122)이 기판(170)을 향하도록 도시되었으나, 이에 한정되지 않는다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제1 도전형 반도체층(121)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제1 도전형 반도체층(121)에는 제1 도펀트가 도핑될 수 있다. 제1 도펀트는 Si, Ge, Sn, Se, Te 등의 n형 도펀트일 수 있다. 즉, 제1 도전형 반도체층(121)은 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
제1 도전형 반도체층(121) 상에는 광 추출 패턴(P1)이 형성될 수 있다. 광 추출 패턴(P1)은 반도체 구조물(120)의 광 추출 효율을 향상시킬 수 있다.
제1 도전형 반도체층(121) 상에는 파장 변환층(190)이 배치될 수 있다. 파장 변환층(190)은 청색광 또는 녹색광을 백색광으로 변환할 수 있는 다양한 재질(예: 형광체, 양자점, 색소)이 포함될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 파장 변환층(190)은 입사되는 광의 파장을 다양한 파장대로 변환할 수 있다.
제2 도전형 반도체층(122)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제2 도전형 반도체층(122)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도전형 반도체층(122)에는 제2 도펀트가 도핑될 수 있다. 제2 도펀트는 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트일 수 있다. 즉, 제2 도전형 반도체층(122)은 p형 도펀트가 도핑된 p형 반도체층일 수 있다.
활성층(123)은 제1 도전형 반도체층(121) 및 제2 도전형 반도체층(122) 사이에 배치될 수 있다. 활성층(123)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(122)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(123)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(123)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다. 활성층(123)이 우물 구조로 형성되는 경우, 활성층(123)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
한편, 반도체 구조물(120)은 일정 깊이를 갖는 제1 리세스(R1)을 포함할 수 있다. 구체적으로, 제1 리세스(R1)는 제2 도전형 반도체층(122), 활성층(123)을 관통하여 제1 도전형 반도체층(121)의 일부 영역까지 메사 식각하여 형성될 수 있다. 이에, 제1 도전형 반도체층(121)의 일부가 노출될 수 있다. 따라서, 제1 리세스(R1)를 통해 배선 라인(150)이 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다.
배선 라인(150)은 이웃한 반도체 구조물(120)을 직렬 연결할 수 있다. 예시적으로 이웃한 반도체 구조물(120)의 제2 도전형 반도체층(122)을 이웃한 반도체 구조물(120)의 제1 도전형 반도체층(121)과 전기적으로 연결할 수 있다. 이러한 구성에 의하면 복수 개의 반도체 구조물(120)을 액티브 구동할 수 있는 장점이 있다. 그러나, 반드시 이에 한정하는 것은 아니고 복수 개의 반도체 구조물(120)은 직렬, 병렬 또는 직/병렬 구조를 가질 수도 있다.
배선 라인(150)은 절연층(160)을 관통하여 반도체 구조물(120)과 전기적으로 연결될 수 있다. 예시적으로 배선 라인(150)은 제1 도전형 반도체층(121)과 전기적으로 연결되는 제1 관통 배선(150a) 및 제2 도전형 반도체층(122)과 전기적으로 연결되는 제2 관통 배선(150b)을 포함할 수 있다.
도 1 및 도 2를 참조하면, 복수 개의 반도체 구조물(120)은 기판(170)의 중앙 영역(CA)에 배치되고, 배선 라인(150)은 복수 개의 반도체 구조물의 외측으로 연장될 수 있다. 즉, 절연층(160)이 덮힌 상태에서 기판(170)의 가장 자리 영역(EA)까지 연장될 수 있다. 패드(181, 182)는 절연층(160)을 관통하여 배선 라인(150)의 끝단부와 전기적으로 연결될 수 있다. 배선 라인(150)의 끝단부는 평면상 반도체 구조물(120)의 외측으로 연장된 부분으로 정의할 수 있다.
이러한 구성에 의하면, 발광소자 제작시 내부에 회로 패턴이 일체로 형성되므로 회로기판과 전기적 연결이 용이해지는 장점이 있다. 회로기판과 연결시에는 와이어에 의해 회로기판과 패드(181, 182)를 전기적으로 연결할 수 있다.
복수 개의 반도체 구조물(120)은 사이즈가 상이한 제1 반도체 구조물(120A)과 제2 반도체 구조물(120B)을 포함할 수 있다. 복수 개의 제1 반도체 구조물(120A)의 사이즈는 복수 개의 제2 반도체 구조물(120B)의 사이즈와 상이할 수 있다. 이러한 구조에 의하면 상대적으로 고분해능을 요구하는 영역과 고분해능을 요구하지 않는 영역에 따라 반도체 구조물의 사이즈를 다르게 제작하여 하나의 발광소자 패키지에서 다양한 기능을 동시에 구현할 수 있는 장점이 있다.
반도체 구조물의 사이즈는 크기뿐만 아니라 형상을 의미할 수도 있다. 예시적으로 제2 반도체 구조물(120B)은 가로 및 세로 길이가 동일한 정사각형인데 반해, 제1 반도체 구조물(120A)은 가로 및 세로의 길이가 상이한 직사각형일 수 있다. 반도체 구조물의 사이즈가 상이하므로 시인성을 개선할 수 있는 장점이 있다. 이때, 제1 반도체 구조물(120A)의 면적과 제2 반도체 구조물(120B)의 면적은 동일할 수 있으나 반드시 이에 한정하지 않는다.
도 3a 내지 도 3d는 본 발명의 일 실시 예에 따른 발광소자 제작 과정을 보여주는 도면이다.
도 3a를 참조하면, 성장 기판(110) 상에서 제1 도전형 반도체층(121), 활성층(123) 및 제2 도전형 반도체층(122)을 순차로 성장시킨 후, 배선 라인(150)을 형성할 수 있다. 이후, 접합층(171)을 이용하여 기판(170)에 접합한 후 성장 기판(110)을 제거할 수 있다. 성장 기판(110)을 제거하는 방법은 LLO 기술을 이용할 수 있으나 반드시 이에 한정하지 않는다.
도 3b를 참조하면, 반도체 구조물(120)을 메사 식각하여 복수 개의 반도체 구조물로 구획할 수 있다. 분할된 복수 개의 반도체 구조물(120)은 기판(170)의 중앙 영역(CA)에 배치될 수 있고, 기판(170)의 가장 자리 영역(EA)에 배치된 반도체 구조물은 제거될 수 있다. 분할된 복수 개의 반도체 구조물(120) 중 적어도 일부는 배선 라인(150)에 의해 직렬로 연결될 수 있다.
도 3c를 참조하면, 복수 개의 반도체 구조물(120)의 상부에 광 추출 패턴(P1)을 형성할 수 있다. 광 추출 패턴(P1)에 의해 활성층(123)에서 생성된 광이 상부로 출사되는 확률이 높아질 수 있다. 이때, 복수 개의 반도체 구조물(120)의 이격 영역을 포토 리지스트 등으로 커버한 후 반도체 구조물(120)의 상면에만 광 추출 패턴을 형성할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 반도체 구조물의 이격 영역의 일부를 노출시켜 반도체 구조물의 측면에도 광 추출 패턴을 형성할 수도 있다.
도 3d를 참조하면, 절연층(160)의 상부에 배선 라인(150)과 연결되는 패드(181, 182)를 형성할 수 있다. 패드(181, 182)는 절연층(160)을 관통하여 배선 라인(150)과 전기적으로 연결될 수 있다. 이러한 구조에 의하면 패드(181, 182)에 전기적으로 연결함으로써 발광소자의 내부의 회로 패턴과 손쉽게 전기적으로 연결할 수 있는 장점이 있다. 이후, 복수 개의 반도체 구조물 상에 파장 변환층을 형성할 수 있다.
실시 예에 따른 발광소자 제조 방법은 다양하게 변형될 수 있다. 예시적으로 복수 개의 반도체 구조물(120)을 메사 식각한 이후에 광 추출 패턴(P1)을 형성하는 것을 도시하였으나, 광 추출 패턴을 먼저 형성한 이후에 복수 개의 반도체 구조물로 메사 식각할 수도 있다.
도 4는 발광소자 상에 형성된 제1 마스크 패턴을 보여주는 도면이고, 도 5는 제1 마스크 패턴을 이용하여 광 추출 패턴이 형성되는 과정을 보여주는 평면도이고, 도 6은 제1 마스크 패턴을 이용하여 광 추출 패턴이 형성되는 과정을 보여주는 단면도이고, 도 7은 발광소자에 형성된 제1 광 추출 패턴을 보여주는 도면이고, 도 8a 및 도 8b는 제1 광 추출 패턴의 사진이다.
도 4를 참조하면, 제1 도전형 반도체층(121) 상에 제1 마스크 패턴(10)을 형성할 수 있다. 제1 마스크 패턴(10)은 결정화된 ITO 층일 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 제1 마스크 패턴(10)은 결정 구조를 갖는 다양한 산화물을 포함할 수 있다. 이러한 산화물은 안티몬-틴 옥사이드(ATO), 인듐-틴 옥사이드(ITO) 또는 텅스텐-틴 옥사이드(CTO)일 수 있으나 반드시 이에 한정하지 않고 결정 구조를 갖는 다양한 물질이 제한 없이 적용될 수 있다.
도 5 및 도 6을 참조하면, 제1 마스크 패턴(10) 상에서 건식 식각(E1)을 진행하면 결정립계(Grain Boundary, 12)에서 식각이 먼저 진행될 수 있다. 결정립계(12)는 결정(11)과 결정(11) 사이의 경계 지점으로 상대적으로 본딩 에너지가 약하므로 먼저 식각될 수 있다. 건식 식각의 방법 및 식각 가스는 특별히 제한하지 않는다. 일반적인 반도체 건식 식각의 방법 및 가스가 모두 적용될 수 있다.
식각이 진행되면 결정립계(12) 지점에서 먼저 식각이 일어난 후에 점차 결정 영역(11)도 식각될 수 있다. 즉, 결정 영역(11)의 면적이 점차 줄어들면서 제1 도전형 반도층(121)이 점차 식각될 수 있다. 이 과정에서 광 추출 패턴(P1)의 측면은 곡률을 가질 수 있다.
도 7을 참조하면 식각이 계속 진행되면 제1 마스크 패턴(10)의 결정 영역(11)도 거의 식각되어 제거될 수 있다. 그 결과, 제1 도전형 반도체층(121) 상에는 상대적으로 샤프한 광 추출 패턴이 형성될 수 있다. 그러나, 공정 오차 및 광 추출 패턴의 높이 제어 등을 이유로 일부 마스크 패턴이 잔존할 수 있다. 따라서, 광 추출 패턴의 일부 영역에서는 제1 마스크 패턴(10)의 조성(예: ITO 조성)이 검출될 수 있다.
도 9a 및 도 9b를 참조하면, 실시 예에 따른 광 추출 패턴은 건식 식각에 의해 형성되므로 반도체 결정 방향을 따라 식각되는 습식 식각과는 다른 패턴 형상을 갖는다. 예시적으로 습식 식각은 반도체의 결정 방향을 따라 식각되므로 평면상에서 6각 형상을 갖고 경사 각도는 60도로 일정한 특징이 있다. 또한, 측면이 직선으로 매끄럽게 형성되는 특징이 있다. 이에 반해, 실시 예에 따른 광 추출 패턴은 마스크에 의해 건식 식각되므로 측면이 곡률을 갖고 경사 각도는 60도와 다르게 제어될 수 있다.
다시 도 7을 참조하면, 광 추출 패턴(P1)의 높이(L1)는 1.0㎛ 내지 2.0㎛일 수 있다. 높이가 1.0㎛보다 작은 경우 광 추출 효율이 작아지는 문제가 있으며 높이가 2.0㎛보다 큰 경우 제1 도전형 반도체층(121)의 식각 깊이가 너무 깊어지는 문제가 있다. 제1 도전형 반도체층(121)의 두께는 2.5㎛ 내지 3.5㎛일 수 있고 반도체 구조물의 전체 두께는 3㎛ 내지 4㎛일 수 있다. 광 추출 패턴의 높이는 제1 도전형 반도체층(121)의 두께의 30% 내지 60%일 수 있다.
광 추출 패턴(P1)의 폭(W1)은 1.0㎛ 내지 2.5㎛일 수 있다. 폭이 1.0㎛보다 작은 경우 광 추출 패턴(P1)의 면적이 줄어들어 광 추출 효율이 감소하는 문제가 있다. 또한, 폭이 2.5㎛ 보다 큰 경우 광 추출 패턴(P1)의 높이가 낮아져 광 추출 효율이 감소할 수 있다.
따라서, 광 추출 패턴의 높이(L1)와 폭(W1)의 비(L1:W1)가 1:0.5 내지 1:2.5인 경우 광 추출 패턴의 높이와 면적이 비가 최적화되어 광 추출 효율이 개선될 수 있다.
또한, 광 추출 패턴(P1)의 각도(θ1)는 55도 내지 75도일 수 있다. 각도가 55보다 낮아지는 패턴의 높이가 낮아 광 추출 효율이 감소하는 문제가 있으며, 각도가 75보다 큰 경우 패턴의 면적이 작아져 광 추출 효율이 감사하는 문제가 있다.
도 8을 참조하면, 광 추출 패턴(P1)은 복수 개의 서로 연결되어 형성될 수 있고 각각의 경사 각도는 상이할 수 있다. 예시적으로 도면 상에서 어느 하나의 광 추출 패턴(P1)의 제1 경사 각도(θ11)는 65도이고, 이웃한 광 추출 패턴의 제2 경사 각도(θ12)는 58도이고, 또 다른 광 추출 패턴의 제3 경사 각도(θ13)는 72도일 수 있다. 실시 예에 따르면 건식 식각에 의해 광 추출 패턴을 형성하므로 이웃한 광 추출 패턴의 경사 각도는 각각 상이할 수 있다. 습식 식각인 경우 반도체의 결정면을 따라 식각되므로 경사 각도가 거의 동일해지는 특징이 있다.
도 10은 발광소자 상에 형성된 제2 마스크 패턴을 보여주는 도면이고, 도 11은 제2 마스크 패턴을 이용하여 광 추출 패턴이 형성되는 과정을 보여주는 평면도이고, 도 12는 제2 마스크 패턴을 이용하여 광 추출 패턴이 형성되는 과정을 보여주는 단면도이고, 도 13은 발광소자에 형성된 제2 광 추출 패턴을 보여주는 도면이고, 도 14a 및 도 14b는 제2 광 추출 패턴의 사진이고, 도 15는 제2 광 추출 패턴의 일부 확대도이고, 도 16은 제2 광 추출 패턴이 서로 연결된 상태를 보여주는 도면이다.
도 10을 참조하면, 발광소자 상에 제2 마스크 패턴(20)을 형성할 수 있다. 제2 마스크 패턴(20)은 중간층(21) 및 중간층(21) 상에 배치되는 금속입자층(22)을 포함할 수 있다. 금속입자층(22)은 Ag, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, 또는 Ta 중 적어도 하나를 포함하는 금속 입자로 구성될 수 있다. 금속입자층(22)은 에너지 인가시 응집되어 클러스터를 형성할 수 있는 다양한 종류의 금속이 모두 포함될 수 있다.
중간층(21)은 금속입자와 표면에너지 차이를 갖는 물질이 선택될 수 있다. 금속입자는 플라즈마 처리시 중간층(21)과 표면 에너지 차이에 의해 응집될 수 있다. 예시적으로 중간층(21)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy 및 Si3N4를 포함할 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 금속입자를 응집시킬 수 있는 다양한 재질이 제한없이 선택될 수도 있다. 만약 중간층(21)이 없이 제1 도전형 반도체층(121) 상에 금속입자층(22)이 직접 형성된 경우 플라즈마 처리를 하여도 응집이 되지 않아 금속 마스크 패턴을 형성하기 어려울 수 있다.
예시적으로 금속입자가 Ag이고 중간층(21)이 SiO2로 형성되는 경우 플라즈마 처리시 Ag 금속 입자는 중간층(21) 상에서 유동하여 랜덤하게 응집할 수 있다. 금속입자층(22)의 두께, 금속 입자의 크기 및 플라즈마 처리 시간에 따라 응집패턴의 크기는 조절될 수 있다.
도 11을 참조하면, 플라즈마 처리 결과 일부 영역에 응집패턴(22a)이 형성될 수 있다. 많은 광 추출 패턴을 형성하기 위해 응집패턴(22a)은 매우 조밀하게 형성될 수 있다. 응집패턴(22a)은 복수 개의 금속 입자가 응집되어 형성되므로 평면상 복수 개의 홈(22a-1)을 가질 수 있다.
도 12를 참조하면, 건식 식각시 금속 입자가 없는 영역(h2)에서부터 중간층과 반도체층의 식각이 진행될 수 있다. 이후 식각이 더 진행되면 도 13과 같이 응집패턴(22a)도 점차 식각되어 최종적으로는 광 추출 패턴(P2)만이 잔존할 수 있다. 그러나, 공정 오차 및 광 추출 패턴의 높이 제어 등을 이유로 일부 마스크 패턴이 잔존할 수 있다. 따라서, 광 추출 패턴의 일부 영역에서는 제2 마스크 패턴(20)의 조성(예: Ag 또는 Si 조성)이 검출될 수 있다. Ag는 광 추출 패턴(P2)의 최상부에서 관찰될 수 있고, Si는 광 추출 패턴의 사이 영역에서 관찰될 수 있다.
도 14a 및 도 14b를 참조하면, 복수 개의 광 추출 패턴이 랜덤하게 형성됨을 알 수 있다. 실시 예에 따른 광 추출 패턴은 건식 식각에 의해 형성되므로 습식 식각과는 다른 형상을 갖는다. 예시적으로 습식 식각은 반도체의 결정 방향을 따라 식각되므로 평면상에서 6각 형상을 갖고 경사 각도는 60도로 일정한 특징이 있다. 또한, 측면이 직선으로 매끄럽게 형성되는 특징이 있다. 이에 반해, 실시 예에 따른 광 추출 패턴은 마스크에 의해 건식 식각되므로 측면이 곡률을 갖고 경사 각도는 60도와 다르게 제어될 수 있다.
이때, 복수 개의 광 추출 패턴(P2) 중 일부는 서로 연결될 수 있다. 실시 예에 따르면, 복수 개의 금속입자를 응집시켜 마스크를 형성하므로 복수 개의 금속입자가 응집된 영역은 광 추출 패턴(P2)이 서로 연결되어 형성될 수 있다. 여기서 서로 연결되는 광 추출 패턴(P2)은 전체 높이의 30% 이상의 지점이 연결된 패턴으로 정의할 수 있다.
예시적으로 광 추출 패턴(P2)의 상단부가 서로 연결될 수도 있고, 중간 부분이 서로 연결될 수도 있다. 서로 연결된 광 추출 패턴(P2)의 면적은 제1 도전형 반도체층의 상부 전체 면적의 5% 내지 40% 또는 10% 내지 20%일 수 있다. 서로 연결된 광 추출 패턴(P2)의 면적이 5%보다 작아지려면 금속입자가 잘 분산되어야 하므로 마스크의 제작이 어려워지는 문제가 있다. 또한, 면적이 40%보다 큰 경우 광 추출 패턴(P2)의 크기가 커져 광 추출 효율이 감소할 수 있다.
도 13 및 도 16을 참조하면, 광 추출 패턴(P2)의 높이(L2)는 1.0㎛ 내지 2.0㎛일 수 있다. 높이가 1.0㎛보다 작은 경우 광 추출 효율이 작아지는 문제가 있으며 높이가 2.0㎛보다 큰 경우 제1 도전형 반도체층(121)의 식각 깊이가 너무 깊어져 칩 불량이 발생할 수 있다 제1 도전형 반도체층(121)의 두께는 2.5㎛ 내지 3.5㎛일 수 있고 반도체 구조물의 전체 두께는 3㎛ 내지 4㎛일 수 있다. 광 추출 패턴(P2)의 높이는 제1 도전형 반도체층(121)의 두께의 30% 내지 60%일 수 있다.
광 추출 패턴(P2)의 폭(W2)은 1.0㎛ 내지 2.5㎛일 수 있다. 폭이 1.0㎛보다 작은 경우 광 추출 패턴(P2)의 면적이 줄어들어 광 추출 효율이 감소하는 문제가 있다. 또한, 폭이 2.5㎛ 보다 큰 경우 광 추출 패턴(P2)의 높이가 낮아져 광 추출 효율이 감소할 수 있다.
따라서, 광 추출 패턴의 높이(L2)와 폭(W2)의 비(L2:W2)가 1:0.5 내지 1:2.5인 경우 광 추출 패턴의 높이와 면적이 비가 최적화되어 광 추출 효율이 개선될 수 있다.
또한, 광 추출 패턴(P2)의 각도(θ2)는 55도 내지 75도일 수 있다. 각도가 55보다 낮아지는 패턴의 높이가 낮아 광 추출 효율이 감소하는 문제가 있으며, 각도가 75보다 큰 경우 패턴의 면적이 작아져 광 추출 효율이 감사하는 문제가 있다. 또한, 실시 예에 따른 광 추출 패턴(P2)은 마스크에 의해 랜덤하게 식각되므로 경사각도가 서로 상이한 특징이 있다. 습식 식각인 경우 반도체의 결정을 따라 식각되므로 경사 각도가 거의 동일해지는 특징이 있다.
광 추출 패턴(P2)의 최상부에는 Ag 금속 입자(P22)가 잔존할 수 있다. 또한, 측면에는 길이방향으로 연장되는 복수 개의 제1홈(P21)이 형성될 수 있다. 마스크 형성시 복수 개의 금속입자가 응집되는 과정에서 홈(도 11의 22a-1)이 형성되므로 광 추출 패턴(P2)에도 이와 대응되는 제1홈(P21)이 형성될 수 있다. 광 추출 패턴(P2)의 면적은 상부로 갈수록 좁아지므로 복수 개의 제1홈(P21)은 상부에서 서로 만날 수도 있다. 또한, 제1홈(P21)의 평균 높이는 전체 광 추출 패턴 높이의 60%이상이 될 수 있다. 광 추출 패턴 높이의 60%까지는 마스크 패턴에 홈(22a-1)이 대부분 잔존하기 때문이다. 광 추출 패턴 높이의 60%보다 높은 지점부터는 제2 마스크 패턴(P2)이 식각되는 양이 많아지면서 홈(22a-1)도 부분적으로 제거될 수 있다. 도 15를 참조하면 제1 홈(P21)은 대부분 광 추출 패턴의 상부까지 연장 형성되어 있음을 알 수 있다.
도 16을 참조하면 광 추출 패턴(P2)은 불규칙한 곡률을 갖고 서로 연결되어 형성될 수 있다. 이때, 각각의 경사 각도는 상이할 수 있다. 예시적으로 도면 상에서 어느 하나의 광 추출 패턴(P2)의 제1 경사 각도(θ21)는 74도이고, 이웃한 광 추출 패턴의 제2 경사 각도(θ12)는 62도일 수 있다. 실시 예에 따르면 건식 식각에 의해 광 추출 패턴을 형성하므로 이웃한 광 추출 패턴의 경사 각도는 상이할 수 있다.
도 17a는 종래 매트릭스 헤드램프의 FOV를 보여주는 도면이고, 도 17b는 실시 예에 따른 매트릭스 헤드램프의 FOV를 보여주는 도면이다.
도 17a를 참조하면, 종래 매트릭스 헤드램프는 픽셀(PX1)의 크기가 크고 개수가 적어 해상도가 낮다. 예시적으로 종래 매트릭스 헤드램프의 픽셀 개수는 약 80개 이하일 수 있다.
따라서, 광을 조사할 영역(LA1)과 조사하지 않을 영역(LA2)을 정밀하게 제어하게 제어할 수 없으며, 눈부심 방지 등을 위해 디밍 제어시 차량 전방의 시인성이 크게 낮아지는 문제가 있다. 그 결과, 고해상도를 갖는 LDP 모듈이 전방 영역(VP1)을 모두 커버해야 하는 문제가 있다.
DLP(Digital Light Processing) 모듈의 FOV(Field of view)가 커지므로 시스템이 복잡해지고 제조 비용이 상승하는 문제가 있다. DLP 모듈은 픽셀 수가 약 20,000개 이상으로 구현되어 해상도가 높은 DMD(Digital Micro-mirror Device) 또는 MEMS 스캐너와 같은 장치를 포함할 수 있다.
도 17b를 참조하면, 실시 예에 따른 매트릭스 헤드램프는 픽셀(PX2)의 크기가 작고 개수가 많으므로 해상도가 상대적으로 높다. 예시적으로 실시 예에 따른 매트릭스 헤드램프의 픽셀 개수는 200개 이상일 수 있다. 따라서, 광을 조사할 영역(LA1)과 조사하지 않을 영역(LA2)을 정밀하게 제어할 수 있으므로 디밍 제어시에도 차량 전방의 시인성을 충분히 확보할 수 있는 장점이 있다.
따라서, 노면에 정보(숫자, 문자 등)를 표시를 위해 LDP 모듈과 결합하는 경우에도 LDP 모듈의 FOV는 정보 표시가 출력될 영역(VP1) 정도만 커버하면 되므로 시스템이 간단해지고 제조 비용이 절감될 수 있다. 즉, LDP 모듈의 FOV는 수평 각도 0도(H)에서 -5도 사이에 배치될 수 있다. 이때 수평 각도 0도는 발광소자 패키지에서 출사되는 광의 광축과 동일 평면을 이룰 수 있다.
도 18은 실시 예에 따른 헤드램프의 반도체 구조물이 직렬 연결된 구조를 보여주는 개념도이고, 도 19는 실시 예에 따른 헤드램프의 반도체 구조물이 직렬 연결된 구조를 보여주는 평면도이고, 도 20은 실시 예에 따른 헤드램프의 반도체 구조물이 직/병렬 연결된 구조를 보여주는 개념도이다.
도 18을 참조하면, 실시 예에 따른 헤드램프의 반도체 구조물은 직렬 연결될 수 있다. 이해를 돕기 위해 각 반도체 구조물의 내부에 다이오드 기호를 표시하였다.
반도체 구조물을 시분할 개수에 따라 전압 제어하는 경우 잉여전압이 발생할 수 있다. 이러한 잉여전압에 의해 구동 구동부가 발열되는 문제가 발생할 수 있다. 따라서, 실시 예에서는 적어도 일 구간에서는 반도체 구조물을 직렬 연결하고 전류 구동을 수행함으로써 구동 구동부의 발열을 저감할 수 있다. 또한, 열거한 이유 이외에도 다양한 이점에 의해 전류 제어할 수도 있다.
반도체 구조물은 상대적으로 크기가 작은 제1 반도체 구조물(120A)과 상대적으로 크기가 큰 제2 반도체 구조물(120B)이 각각 제1 방향(X 축 방향)으로 복수 개 배치될 수 있다. 예시적으로 제1 행(L1)과 제6 행(L6)에는 제2 반도체 구조물(120B)이 제1 방향으로 직렬 연결될 수 있고, 제2 행 내지 제5행(L2, L3, L4, L5) 에는 제1 반도체 구조물(120A)이 제1 방향으로 직렬 연결될 수 있다. 이때, 각각의 배선에는 바이패스 스위치(미도시)가 배치되어 동일한 행(Row)에서 점등되지 않는 반도체 구조물에는 선택적으로 전류를 인가하지 않을 수 있다.
상대적으로 크기가 작은 제1 반도체 구조물(120A)에는 상대적으로 낮은 전류를 인가하고, 상대적으로 크기가 큰 제2 반도체 구조물(120B)에는 상대적으로 높은 전류를 인가할 수 있다. 예시적으로 제1 반도체 구조물(120A)이 배치된 제2 행에는 125mA의 전류를 인가하고 제2 반도체 구조물(120B)이 배치된 제1 행(L1)에는 1.0A의 전류를 인가할 수 있으나 반드시 이에 한정하지 않는다.
동일한 행(Row)에 배치되는 복수 개의 반도체 구조물은 동일 레벨의 전류가 인가되나 펄스폭 제어(PWM)를 통해 휘도를 다르게 제어할 수 있다. 예시적으로 X축과 Y축이 교차하는 헤드램프의 중앙 부분에서 휘도가 높아지도록 펄스폭을 제어할 수 있다.
도 19를 참조하면, 반도체 구조물과 반도체 구조물은 연결 전극에 의해 서로 전기적으로 연결될 수 있다. 즉, 어느 하나의 반도체 구조물의 N형 반도체층과 이웃한 반도체 구조물의 P형 반도체층이 순차적으로 연결되어 직렬로 연결될 수 있다.
예시적으로 이웃한 제2 반도체 구조물(120B)의 사이에는 제2 연결 전극(1011)이 배치되고 제2 연결전극(1011)은 관통홀(1012)에 의해 제2 반도체 구조물(120B)의 N형 반도체층 또는 P형 반도체층에 전기적으로 연결될 수 있다.
이와 동일하게 이웃한 제1 반도체 구조물(120A)의 사이에도 제1 연결 전극(1013)이 배치되고 관통홀(1014)에 의해 제1 반도체 구조물(120A)의 N형 반도체층 또는 P형 반도체층에 전기적으로 연결될 수 있다.
구체적으로 제1 연결 전극(1013)은 제1관통홀(1014)에 의해 이웃한 제1 반도체 구조물 중 어느 하나(120A-1)의 제1 도전형 반도체층(N형 반도체층)과 전기적으로 연결되고, 제2관통홀(1015)에 의해 이웃한 제1 반도체 구조물(120A-2)의 제2 도전형 반도체층(P형 반도체층)과 전기적으로 연결되어 직렬 연결할 수 있다.
이때, 복수 개의 제1 배선 라인(151)과 제2 배선 라인(152)의 반도체 구조물의 외측으로 노출되어 구동부와 전기적으로 연결될 수 있다. 즉, 제1 배선 라인과 제2 배선 라인이 반도체 구조물과 일체로 형성되는 구조는 도 2 내지 도 4에서 설명한 구조와 동일하나 각 반도체 구조물은 병렬 연결이 아니라 직렬 연결되는 점에서 차이가 있다.
도 20을 참조하면, 반도체 구조물은 직렬과 병렬이 혼합된 구조를 가질 수도 있다. 시분할이 크게 필요하지 않은 영역은 직렬로 연결하고, 시분할이 필요한 영역은 병렬로 연결할 수 있다. 예시적으로 제1 행(L1)의 제2 반도체 구조물(120B)과 제2, 제3 행(L2, L3)의 제1 반도체 구조물(120A)은 직렬로 연결하고, 제4 내지 제9 행(L4~L9)의 제1 반도체 구조물(120A)은 병렬로 연결할 수 있다. 여기서는 제4 행(L4)의 제1 반도체 구조물(120A)과 제5 행(L5)의 제1 반도체 구조물(120A)이 병렬로 연결된 2시분할을 예시하였으나 반드시 이에 한정되는 것은 아니고 시분할 개수에 따라 병렬 구조는 다양하게 변형될 수 있다.
도 21은 발광소자 패키지와 광학계가 결합된 램프 구조를 보여주는 도면이다.
도 21을 참조하면, 실시 예에 따른 발광소자 패키지는 하나의 기판(170) 상에 복수 개의 반도체 구조물(120)이 배치되므로 하나의 광학계(50)를 이용하여 헤드 램프 기능을 수행할 수 있다. 또한, 실시 예에 따른 발광소자 패키지는 반도체 구조물의 크기 및 개수를 다양하게 조절할 수 있다. 이에 반해, 종래 반도체 패키지는 10개 이하의 반도체 칩을 실장한 모듈을 복수 개 배치하여 헤드 램프를 구현하므로 복수 개의 광학계가 필요한 단점이 있다.
상술한 발광소자 및 발광소자 패키지는 전술한 헤드 램프 이외에도 다양한 조명의 광원으로 사용될 수 있다. 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수도 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판;
    상기 기판의 중앙 영역에 서로 이격 배치된 복수 개의 반도체 구조물;
    상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되는 절연층;
    상기 절연층의 하부에 배치되고, 상기 반도체 구조물의 외측으로 연장되는 끝단부를 포함하는 배선 전극; 및
    상기 절연층을 관통하여 상기 끝단부와 전기적으로 연결되는 복수 개의 패드를 포함하고,
    상기 반도체 구조물의 상면은 광 추출 패턴을 포함하고,
    상기 광 추출 패턴의 높이(L)와 폭(W)의 비(L:W)는 1:0.5 내지 1:2.5이고,
    상기 광 추출 패턴의 경사 높이는 서로 상이한 발광소자.
  2. 제1항에 있어서,
    상기 광 추출 패턴의 단면은 곡률을 갖는 발광소자.
  3. 제1항에 있어서,
    상기 광 추출 패턴의 측면에는 길이방향으로 연장되는 복수 개의 홈을 포함하는 발광소자.
  4. 제1항에 있어서,
    상기 광 추출 패턴의 최상부에 금속 입자를 포함하는 발광소자.
  5. 제1항에 있어서,
    상기 광 추출 패턴의 경사 각도는 55도 내지 75도인 발광소자.
  6. 제1항에 있어서,
    상기 광 추출 패턴은 건식 식각 방법에 의해 형성된 발광소자.
  7. 제1항에 있어서,
    상기 복수 개의 광 추출 패턴 중 일부는 서로 연결되고,
    서로 연결된 광 추출 패턴의 전체 면적은 상기 복수 개의 반도체 구조물 중 어느 하나의 상부면 면적의 5% 내지 40%인 발광소자.
  8. 제1항에 있어서,
    상기 복수 개의 광 추출 패턴 중 어느 하나의 경사 각도는 이웃한 광 추출 패턴의 경사 각도와 서로 상이한 발광소자.
  9. 제1항에 있어서,
    상기 복수 개의 반도체 구조물의 적어도 일부는 직렬 연결되고,
    상기 복수 개의 반도체 구조물의 사이즈는 상이한 발광소자.
  10. 제1항에 있어서,
    상기 복수 개의 배선 라인은 상기 절연층을 관통하여 상기 반도체 구조물과 전기적으로 연결되는 발광소자.
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