WO2025042012A1 - 비대칭 구조의 듀얼 정션을 포함하는 3차원 플래시 메모리 - Google Patents

비대칭 구조의 듀얼 정션을 포함하는 3차원 플래시 메모리 Download PDF

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송윤흡
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    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional [3D] arrangements, e.g. with cells on different height levels
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    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region

Definitions

  • the embodiments below are technologies relating to a three-dimensional flash memory including a dual junction of an asymmetrical structure, an operating method thereof, and a manufacturing method thereof.
  • Flash memory devices are electrically erasable programmable read-only memories (EEPROM) that control the input and output of data electrically by Fowler-Nordheimtunneling or hot electron injection, and can be commonly used in computers, digital cameras, MP3 players, game systems, memory sticks, etc.
  • EEPROM electrically erasable programmable read-only memories
  • existing 3D flash memory has the disadvantage of being limited to a 4-bit multi-value level due to the limitation of using only a portion of the positive voltage area as the memory window.
  • One embodiment proposes a three-dimensional flash memory including a dual junction doped with different types of impurities, a method of operating the same, and a method of manufacturing the same, to implement improved multi-levelization over existing three-dimensional flash memories.
  • one embodiment proposes a three-dimensional flash memory including a dual junction implemented with an asymmetric structure, an operating method thereof, and a manufacturing method thereof.
  • a three-dimensional flash memory may include gate electrodes that are formed to extend horizontally on a substrate and are vertically spaced apart and stacked; and vertical channel structures that penetrate the gate electrodes and extend vertically, each of the vertical channel structures including a vertical channel pattern and a data storage pattern, and a dual junction, which is an asymmetrical structure doped with different types of impurities and has different areas, is formed on an upper end of each of the vertical channel structures.
  • the dual junction may be characterized by including an N+ doped N+ junction and a P+ doped P+ junction.
  • the dual junction may be characterized by an asymmetric structure in which the N+ junction has a larger area than the P+ junction.
  • the dual junction may be characterized in that, in response to a voltage applied to a selected gate electrode corresponding to a target memory cell to be a target of a program operation among the gate electrodes during a program operation, either the N+ junction or the P+ junction is selectively activated to form a channel in the vertical channel pattern.
  • the N+ junction may be characterized by forming an N-type channel in the vertical channel pattern in response to a positive voltage applied to the selected gate electrode.
  • the positive voltage may be characterized in that it is applied to the selected gate electrode in an ISPP (Incremental step pulse program) manner.
  • the P+ junction may be characterized by forming a P-type channel in the vertical channel pattern in response to a negative voltage applied to the selected gate electrode.
  • the negative voltage may be characterized in that it is applied to the selected gate electrode in an ISPP manner.
  • the three-dimensional flash memory may be characterized by performing the erase operation on the memory cells programmed with the negative voltage in a first step of moving the memory cells programmed with the negative voltage to a state programmed with a positive voltage, and in a second step of performing an erase operation on the memory cells programmed with the positive voltage and the moved memory cells.
  • the dual junction may be characterized by activating only the N+ junction during a read operation to form an N-type channel in the vertical channel pattern.
  • the dual junction may be characterized by further including an insulating film interposed between the N+ junction and the P+ junction to insulate the N+ junction and the P+ junction from each other.
  • a program operation method of a three-dimensional flash memory including gate electrodes which are formed to extend horizontally on a substrate and are spaced apart vertically and stacked; and vertical channel structures which penetrate the gate electrodes and extend vertically, each of the vertical channel structures including a vertical channel pattern and a data storage pattern, and a dual junction which is an asymmetric structure doped with different types of impurities and has different areas is formed on an upper end of each of the vertical channel structures, may include the steps of: applying a voltage to a selected gate electrode corresponding to a target memory cell to be a target of a program operation among the gate electrodes; and selectively activating one of an N+ junction or a P+ junction included in the dual junction in response to the voltage applied to the selected gate electrode to form a channel in the vertical channel pattern, thereby performing a program operation on the target memory cell.
  • the step of applying may include a step of applying a positive voltage to the selected gate electrode
  • the step of performing the program operation may include a step of performing the program operation by forming an N-type channel in the vertical channel pattern through the N+ junction in response to the positive voltage applied to the selected gate electrode.
  • the step of applying may be characterized as a step of applying the voltage to the selected gate electrode in an ISPP (Incremental step pulse program) manner.
  • an erase operation method of a three-dimensional flash memory including gate electrodes which are formed to extend horizontally on a substrate and are vertically spaced apart from each other and are stacked; and vertical channel structures which penetrate the gate electrodes and extend in the vertical direction, each of the vertical channel structures including a vertical channel pattern and a data storage pattern, and a dual junction which is an asymmetric structure doped with different types of impurities and has different areas is formed on an upper end of each of the vertical channel structures, may include the steps of: moving memory cells programmed with a negative voltage to a state programmed with a positive voltage by forming a P-type channel in the vertical channel pattern through a P+ junction included in the dual junction; and performing an erase operation on the memory cells programmed with the positive voltage and the moved memory cells.
  • a read operation method of a three-dimensional flash memory including gate electrodes which are formed to extend horizontally on a substrate and are spaced apart vertically and stacked; and vertical channel structures which penetrate the gate electrodes and extend vertically, each of the vertical channel structures including a vertical channel pattern and a data storage pattern, and a dual junction which is an asymmetric structure doped with different types of impurities and has different areas is formed on an upper end of each of the vertical channel structures, may include the steps of: applying a positive voltage to a selected gate electrode corresponding to a target memory cell to be a target of a read operation among the gate electrodes; and performing a read operation on the target memory cell by activating only an N+ junction included in the dual junction in response to the positive voltage applied to the selected gate electrode to form an N-type channel in the vertical channel pattern.
  • a method for manufacturing a three-dimensional flash memory having a dual junction comprises the steps of: preparing a semiconductor structure including gate electrodes which are formed to extend horizontally on a substrate and are spaced apart in the vertical direction and stacked; and vertical channel structures which penetrate the gate electrodes and extend in the vertical direction, each of the vertical channel structures including a vertical channel pattern and a data storage pattern; disposing a first mask pattern on the semiconductor structure which covers less than half of an upper surface area of each of the vertical channel structures; forming an N+-doped N+ junction on a remaining area of more than half of an upper surface of each of the vertical channel structures which is not covered by the first mask pattern using the first mask pattern; disposing a second mask pattern on the semiconductor structure which covers a remaining area of more than half of the upper surface area of each of the vertical channel structures; And using the second mask pattern, it may include a step of forming a P+-doped P
  • the first mask pattern and the second mask pattern may be characterized in that they cover regions of different areas on the upper surface of each of the vertical channel structures so that the N+ junction in each of the vertical channel structures has an asymmetric structure having a larger area than the P+ junction.
  • One embodiment proposes a three-dimensional flash memory including a dual junction doped with different types of impurities, an operating method thereof, and a manufacturing method thereof, thereby achieving a technical effect of implementing improved multi-levelization compared to existing three-dimensional flash memories.
  • one embodiment can propose a three-dimensional flash memory including a dual junction implemented with an asymmetric structure, an operating method thereof, and a manufacturing method thereof.
  • FIG. 1 is a simplified circuit diagram illustrating an array of three-dimensional flash memory according to one embodiment.
  • FIG. 2 is a plan view illustrating the structure of a three-dimensional flash memory according to one embodiment.
  • FIGS. 3A to 3D are cross-sectional views illustrating the structure of a three-dimensional flash memory according to one embodiment, and correspond to cross-sections taken along line A-A' of FIG. 2.
  • FIGS. 4A and 4B are diagrams illustrating an improved memory window of a three-dimensional flash memory according to one embodiment.
  • FIG. 5 is a flow chart illustrating a program operation method of a three-dimensional flash memory according to one embodiment.
  • FIGS. 6A and 6B are cross-sectional views illustrating the structure of a three-dimensional flash memory to explain a program operation method of a three-dimensional flash memory according to one embodiment.
  • FIG. 7 is a flow chart illustrating a reading operation method of a three-dimensional flash memory according to one embodiment.
  • FIG. 8 is a diagram illustrating a memory window to explain a read operation of a three-dimensional flash memory according to one embodiment.
  • FIG. 9 is a flow chart illustrating an erase operation method of a three-dimensional flash memory according to one embodiment.
  • FIGS. 10A and 10B are diagrams illustrating memory windows to explain an erase operation of a three-dimensional flash memory according to one embodiment.
  • FIG. 11 is a flow chart illustrating a method for manufacturing a three-dimensional flash memory according to one embodiment.
  • FIG. 12 is a perspective diagram schematically illustrating an electronic system including a three-dimensional flash memory according to one embodiment.
  • the terms used in this specification are terms used to appropriately express the preferred embodiments of the present invention, and may vary depending on the intention of the viewer, operator, or the customs of the field to which the present invention belongs. Therefore, the definitions of these terms should be made based on the contents throughout this specification. For example, in this specification, the singular includes the plural unless specifically stated in the phrase.
  • the terms “comprises” and/or “comprising” used in this specification do not exclude the presence or addition of one or more other components, steps, operations, and/or elements mentioned.
  • first, second, etc. are used in this specification to describe various regions, directions, shapes, etc., these regions, directions, and shapes should not be limited by these terms. These terms are only used to distinguish a certain region, direction, or shape from another region, direction, or shape. Therefore, a part mentioned as a first part in one embodiment may be mentioned as a second part in another embodiment.
  • FIG. 1 is a simplified circuit diagram illustrating an array of three-dimensional flash memory according to one embodiment.
  • an array of three-dimensional flash memory may include a common source line (CSL), a plurality of bit lines (BL0, BL1, BL2), and a plurality of cell strings (CSTR) arranged between the common source line (CSL) and the bit lines (BL0, BL1, BL2).
  • CSL common source line
  • bit lines BL0, BL1, BL2
  • CSTR cell strings
  • the bit lines (BL0, BL1, BL2) can be arranged two-dimensionally while being spaced apart from each other along the first direction (D1) and extending in the second direction (D2).
  • the first direction (D1), the second direction (D2), and the third direction (D3) are each orthogonal to each other and can form a rectangular coordinate system defined by the X, Y, and Z axes.
  • a plurality of cell strings may be connected in parallel to each of the bit lines (BL0, BL1, BL2).
  • the cell strings (CSTR) may be commonly connected to the common source line (CSL) provided between the bit lines (BL0, BL1, BL2) and one common source line (CSL).
  • a plurality of common source lines may be provided, and the plurality of common source lines (CSL) may be arranged two-dimensionally while extending in the first direction (D1) and being spaced apart from each other along the second direction (D2).
  • the plurality of common source lines (CSL) may be electrically the same voltage applied, but is not limited thereto, and each of the plurality of common source lines (CSL) may be electrically independently controlled so that different voltages may be applied.
  • each of the cell strings (CSTR) may be arranged to be spaced apart from each other along the second direction (D2) per bit line while being formed to extend in the third direction (D3).
  • each of the cell strings (CSTR) may be composed of a ground select transistor (GST) connected to a common source line (CSL), first and second string select transistors (SST1, SST2) connected to bit lines (BL0, BL1, BL2) and connected in series, memory cell transistors (MCT) and an erase control transistor (ECT) arranged between the ground select transistor (GST) and the first and second string select transistors (SST1, SST2) and connected in series.
  • each of the memory cell transistors (MCT) may include a data storage element.
  • each of the cell strings may include first and second string select transistors (SST1, SST2) connected in series, and the second string select transistor (SST2) may be connected to one of the bit lines (BL0, BL1, BL2).
  • each of the cell strings may include one string select transistor.
  • the ground select transistor (GST) in each of the cell strings (CSTR) may be composed of a plurality of MOS transistors connected in series, similar to the first and second string select transistors (SST1, SST2).
  • a cell string may be composed of a plurality of memory cell transistors (MCT) having different distances from common source lines (CSL). That is, the memory cell transistors (MCT) may be connected in series between a first string select transistor (SST1) and a ground select transistor (GST) along a third direction (D3). An erase control transistor (ECT) may be connected between the ground select transistor (GST) and the common source lines (CSL).
  • Each of the cell strings (CSTR) may further include dummy cell transistors (DMC) each connected between the first string select transistor (SST1) and an uppermost one of the memory cell transistors (MCT) and between the ground select transistor (GST) and a lowermost one of the memory cell transistors (MCT).
  • DMC dummy cell transistors
  • a first string select transistor may be controlled by first string select lines (SSL1-1, SSL1-2, SSL1-3), and a second string select transistor (SST2) may be controlled by second string select lines (SSL2-1, SSL2-2, SSL2-3).
  • the memory cell transistors (MCT) may be controlled by a plurality of word lines (WL0-WLn), and the dummy cell transistors (DMC) may be controlled by a dummy word line (DWL), respectively.
  • the ground select transistor may be controlled by the ground select lines (GSL0, GSL1, GSL2), and the erase control transistor (ECT) may be controlled by the erase control line (ECL).
  • a plurality of erase control transistors (ECTs) may be provided.
  • Common source lines CSL
  • CSL Common source lines
  • Gate electrodes of memory cell transistors (MCT) provided at substantially the same distance from common source lines (CSL) may be commonly connected to one of the word lines (WL0-WLn, DWL) and may be in an equipotential state.
  • the present invention is not limited thereto, and even if the gate electrodes of memory cell transistors (MCT) are provided at substantially the same level from the common source lines (CSL), gate electrodes provided in different rows or columns may be independently controlled.
  • the ground selection lines (GSL0, GSL1, GSL2), the first string selection lines (SSL1-1, SSL1-2, SSL1-3) and the second string selection lines (SSL2-1, SSL2-2, SSL2-3) extend along the first direction (D1), are spaced apart from each other in the second direction (D2) and can be arranged two-dimensionally.
  • the ground selection lines (GSL0, GSL1, GSL2), the first string selection lines (SSL1-1, SSL1-2, SSL1-3) and the second string selection lines (SSL2-1, SSL2-2, SSL2-3), which are provided at substantially the same level from the common source lines (CSL), can be electrically isolated from each other.
  • the erase control transistors (ECT) of different cell strings (CSTR) can be controlled by a common erase control line (ECL).
  • the erase control transistors (ECT) may generate gate induced drain leakage (GIDL) during an erase operation of the memory cell array.
  • GIDL gate induced drain leakage
  • an erase voltage may be applied to the bit lines (BL0, BL1, BL2) and/or the common source lines (CSL) during an erase operation of the memory cell array, and gate induced leakage current may be generated in the string select transistor (SST) and/or the erase control transistors (ECT).
  • the string selection line (SSL) described above may be represented as an upper selection line (USL), and the ground selection line (GSL) may be represented as a lower selection line.
  • FIG. 2 is a plan view illustrating the structure of a three-dimensional flash memory according to one embodiment
  • FIGS. 3a to 3d are cross-sectional views illustrating the structure of a three-dimensional flash memory according to one embodiment, corresponding to cross-sections taken along line A-A' of FIG. 2
  • FIGS. 4a to 4b are drawings for explaining an improved memory window of a three-dimensional flash memory according to one embodiment.
  • the substrate (SUB) may be a semiconductor substrate, such as a silicon substrate, a silicon-germanium substrate, a germanium substrate, or a monocrystalline epitaxial layer grown on a monocrystalline silicon substrate.
  • the substrate (SUB) may be doped with a first conductive type impurity (e.g., P- impurity).
  • Laminated structures (ST) may be arranged on the substrate (SUB).
  • the laminated structures (ST) may be arranged two-dimensionally along the second direction (D2) while being formed to extend in the first direction (D1).
  • the laminated structures (ST) may be spaced apart from each other in the second direction (D2).
  • Each of the stacked structures (ST) may include gate electrodes (EL1, EL2, EL3) and interlayer insulating films (ILD) alternately stacked in a vertical direction (e.g., a third direction (D3)) perpendicular to a top surface of a substrate (SUB).
  • the stacked structures (ST) may have a substantially flat top surface. That is, the top surfaces of the stacked structures (ST) may be parallel to the top surface of the substrate (SUB).
  • the vertical direction means the third direction (D3) or the opposite direction of the third direction (D3).
  • each of the gate electrodes may be one of the erase control line (ECL), ground select lines (GSL0, GSL1, GSL2), word lines (WL0-WLn, DWL), first string select lines (SSL1-1, SSL1-2, SSL1-3), and second string select lines (SSL2-1, SSL2-2, SSL2-3) sequentially stacked on the substrate (SUB).
  • ECL erase control line
  • GSL0, GSL1, GSL2 ground select lines
  • WL0 word lines
  • first string select lines SSL1-1, SSL1-2, SSL1-3
  • second string select lines SSL2-1, SSL2-2, SSL2-3 sequentially stacked on the substrate (SUB).
  • Each of the gate electrodes (EL1, EL2, EL3) may be formed to extend in the first direction (D1) and have substantially the same thickness in the third direction (D3).
  • the thickness means the thickness in the third direction (D3).
  • Each of the gate electrodes (EL1, EL2, EL3) may be formed of a conductive material.
  • each of the gate electrodes may include at least one selected from a doped semiconductor (e.g., doped silicon, etc.), a metal (e.g., W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.), or a conductive metal nitride (e.g., titanium nitride, tantalum nitride, etc.).
  • a doped semiconductor e.g., doped silicon, etc.
  • a metal e.g., W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.
  • a conductive metal nitride e.g., titanium nitride, tantalum nitride, etc.
  • the gate electrodes (EL1, EL2, EL3) may include a first gate electrode (EL1) at the lowermost position, a third gate electrode (EL3) at the uppermost position, and a plurality of second gate electrodes (EL2) between the first gate electrode (EL1) and the third gate electrode (EL3).
  • the first gate electrode (EL1) and the third gate electrode (EL3) are each illustrated and described as a single number, this is exemplary and is not limited thereto, and the first gate electrode (EL1) and the third gate electrode (EL3) may be provided in plural numbers as needed.
  • the first gate electrode (EL1) may correspond to any one of the ground selection lines (GSL0, GSL1, GLS2) illustrated in FIG. 1.
  • the second gate electrode (EL2) may correspond to any one of the word lines (WL0-WLn, DWL) illustrated in FIG. 1.
  • the third gate electrode (EL3) may correspond to any one of the first string selection lines (SSL1-1, SSL1-2, SSL1-3) or any one of the second string selection lines (SSL2-1, SSL2-2, SSL2-3) illustrated in FIG. 1.
  • each end of the stacked structures (ST) may have a stepwise structure along the first direction (D1). More specifically, the gate electrodes (EL1, EL2, EL3) of the stacked structures (ST) may have a length in the first direction (D1) that decreases as they move away from the substrate (SUB).
  • the third gate electrode (EL3) may have the smallest length in the first direction (D1) and the largest distance from the substrate (SUB) in the third direction (D3).
  • the first gate electrode (EL1) may have the largest length in the first direction (D1) and the smallest distance from the substrate (SUB) in the third direction (D3).
  • each of the stacked structures (ST) can have a thickness that decreases as it gets further away from the outermost one of the vertical channel structures (VS) described below, and the side walls of the gate electrodes (EL1, EL2, EL3) can be spaced apart at a constant interval along the first direction (D1) in a planar view.
  • each of the interlayer insulating films (ILDs) may have a different thickness.
  • the lowermost and uppermost of the interlayer insulating films (ILDs) may have a smaller thickness than the other interlayer insulating films (ILDs).
  • the thickness of each of the interlayer insulating films (ILDs) may have a different thickness or may be set to be the same depending on the characteristics of the semiconductor device.
  • the interlayer insulating films (ILDs) may be formed of an insulating material for insulation between the gate electrodes (EL1, EL2, EL3).
  • the interlayer insulating films (ILDs) may be formed of silicon oxide.
  • a plurality of channel holes (CH) penetrating a portion of the stacked structures (ST) and the substrate (SUB) may be provided.
  • Vertical channel structures (VS) may be provided within the channel holes (CH).
  • the vertical channel structures (VS) may be formed as a plurality of cell strings (CSTR) as shown in FIG. 1 and may be extended in a third direction (D3) while being connected to the substrate (SUB).
  • the connection of the vertical channel structures (VS) to the substrate (SUB) may be achieved by a lower surface of each of the vertical channel structures (VS) being in contact with an upper surface of the substrate (SUB), but is not limited thereto and may be achieved by being embedded in the substrate (SUB).
  • the lower surfaces of the vertical channel structures (VS) may be located at a level lower than the upper surface of the substrate (SUB).
  • the rows of vertical channel structures (VS) penetrating one of the stacked structures (ST) may be provided in multiple numbers. For example, as illustrated in FIG. 2, rows of three vertical channel structures (VS) may penetrating one of the stacked structures (ST). However, the invention is not limited thereto, and rows of four or more vertical channel structures (VS) may penetrating one of the stacked structures (ST), or rows of one or more but not more than two vertical channel structures (VS) may penetrating one of the stacked structures (ST). In a pair of adjacent rows, the vertical channel structures (VS) corresponding to one row may be shifted in a first direction (D1) from the vertical channel structures (VS) corresponding to the other adjacent row.
  • D1 first direction
  • the vertical channel structures (VS) may be arranged in a zigzag shape along the first direction (D1). However, without being limited or restricted thereto, the vertical channel structures (VS) may also form an array arranged side by side in rows and columns.
  • Each of the vertical channel structures (VS) may be formed to extend in a third direction (D3) from the substrate (SUB).
  • each of the vertical channel structures (VS) is illustrated as having a pillar shape with the same width at the top and bottom, but is not limited thereto and may have a shape in which the width in the first direction (D1) and the second direction (D2) increases as it goes in the third direction (D3).
  • the upper surface of each of the vertical channel structures (VS) may have a circular shape, an oval shape, a square shape, or a bar shape.
  • Each of the vertical channel structures (VS) can include a data storage pattern (DSP), a vertical channel pattern (VCP), a vertical filled pattern (VFP), and a dual junction (DJ).
  • the data storage pattern (DSP) can have a pipe shape or a macaroni shape with an open bottom
  • the vertical channel pattern (VCP) can have a pipe shape or a macaroni shape with a closed bottom.
  • the vertical filled pattern (VFP) can fill a space surrounded by the vertical channel pattern (VCP) and the dual junction (DJ).
  • the data storage pattern (DSP) may cover the inner sidewall of each of the channel holes (CH), surround the outer sidewall of the vertical channel pattern (VCP) toward the inner side, and contact the sidewalls of the gate electrodes (EL1, EL2, EL3) toward the outer side. Accordingly, the regions corresponding to the second gate electrodes (EL2) of the data storage pattern (DSP) may, together with the regions corresponding to the second gate electrodes (EL2) of the vertical channel pattern (VCP), form memory cells in which a memory operation (a program operation, a read operation, or an erase operation) is performed by a voltage applied through the second gate electrodes (EL2).
  • the memory cells correspond to the memory cell transistors (MCT) illustrated in FIG. 1.
  • the data storage pattern may be a data storage element that represents a data value by trapping charges by the voltage applied through the second gate electrodes (EL2) or maintaining the state of the charges (e.g., the polarization state of the charges).
  • the data storage pattern can represent binary data values or multi-valued data values by the polarization state of charge by being formed of a ferroelectric material.
  • the ferroelectric material can include at least one of HfO x having an orthorhombic crystal structure, HfO x doped with at least one of Al, Zr or Si, PZT (Pb(Zr, Ti)O 3 ), PTO (PbTiO 3 ), SBT (SrBi 2 Ti 2 O 3 ), BLT (Bi(La, Ti)O 3 ), PLZT (Pb(La, Zr)TiO 3 ), BST (Bi(Sr, Ti)O 3 ), barium titanate (BaTiO 3 ), P(VDF-TrFE), PVDF, AlO x , ZnO x , TiO x , TaO x or InO x .
  • the data storage pattern is formed of ONO (Tunneling Oxide-Charge trap Nitride-Blocking Oxide), and can represent binary data values or multi-valued data values by trapping charges in a charge trap nitride layer.
  • ONO Treatment Oxide-Charge trap Nitride-Blocking Oxide
  • the data storage pattern (DSP) is formed to extend in a vertical direction (e.g., in the third direction (D3)), it is not limited thereto and may have a structure in which it is segmented into multiple pieces and is spaced apart only in areas corresponding to the second gate electrodes (EL2) on the outer wall of the vertical channel pattern (VCP) and the inner wall of each of the channel holes (CH).
  • a vertical channel pattern can cover an inner wall of a data storage pattern (DSP) and can extend in a vertical direction (e.g., a third direction (D3)).
  • the vertical channel pattern (VCP) can include a first portion (VCP1) and a second portion (VCP2) on the first portion (VCP1).
  • a first portion (VCP1) of the vertical channel pattern (VCP) may be provided at a lower portion of each of the channel holes (CH) and may be in contact with the substrate (SUB).
  • the first portion (VCP1) of the vertical channel pattern (VCP) may be used for the purpose of blocking, suppressing, or minimizing leakage current in each of the vertical channel structures (VS) and/or for the purpose of an epitaxial pattern.
  • a thickness of the first portion (VCP1) of the vertical channel pattern (VCP) may be, for example, greater than a thickness of the first gate electrode (EL1).
  • a sidewall of the first portion (VCP1) of the vertical channel pattern (VCP) may be surrounded by a data storage pattern (DSP).
  • An upper surface of the first portion (VCP1) of the vertical channel pattern (VCP) may be located at a higher level than an upper surface of the first gate electrode (EL1). More specifically, the upper surface of the first part (VCP1) of the vertical channel pattern (VCP) may be located between the upper surface of the first gate electrode (EL1) and the lower surface of the lowermost one of the second gate electrodes (EL2). The lower surface of the first part (VCP1) of the vertical channel pattern (VCP) may be located at a level lower than the uppermost surface of the substrate (SUB) (i.e., the lower surface of the lowermost one of the interlayer insulating films (ILD)).
  • a part of the first part (VCP1) of the vertical channel pattern (VCP) may overlap with the first gate electrode (EL1) in the horizontal direction.
  • the horizontal direction means any direction extending on a plane parallel to the first direction (D1) and the second direction (D2).
  • a second portion (VCP2) of the vertical channel pattern (VCP) may extend in a third direction (D3) from an upper surface of the first portion (VCP1).
  • the second portion (VCP2) of the vertical channel pattern (VCP) may be provided between the data storage pattern (DSP) and the vertical buried pattern (VFP), and may correspond to the second gate electrodes (EL2). Accordingly, the second portion (VCP2) of the vertical channel pattern (VCP) may configure memory cells together with regions corresponding to the second gate electrodes (EL2) of the data storage pattern (DSP) as described above.
  • the upper surface of the second part (VCP2) of the vertical channel pattern (VCP) can be substantially coplanar with the upper surface of the vertical buried pattern (VFP).
  • the upper surface of the second part (VCP2) of the vertical channel pattern (VCP) can be located at a level higher than the upper surface of the uppermost one of the second gate electrodes (EL2). More specifically, the upper surface of the second part (VCP2) of the vertical channel pattern (VCP) can be located between the upper surface and the lower surface of the third gate electrode (EL3).
  • a vertical channel pattern is a component that transfers charges or holes to a data storage pattern (DSP), and may be formed of single-crystalline silicon or polysilicon to form or boost a channel by an applied voltage.
  • the vertical channel pattern (VCP) is not limited thereto and may be formed of an oxide semiconductor material capable of blocking, suppressing, or minimizing a leakage current.
  • the vertical channel pattern (VCP) may be formed of an oxide semiconductor material or a group 4 semiconductor material including at least one of In, Zn, or Ga having excellent leakage current characteristics.
  • the vertical channel pattern (VCP) may be formed of a ZnOx series material including, for example, AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO.
  • the vertical channel pattern can block, suppress, or minimize leakage current to the gate electrodes (EL1, EL2, EL3) or the substrate (SUB), and improve transistor characteristics (e.g., threshold voltage distribution and speed of program/read operations) of at least one of the gate electrodes (EL1, EL2, EL3), thereby improving electrical characteristics of the three-dimensional flash memory.
  • transistor characteristics e.g., threshold voltage distribution and speed of program/read operations
  • the vertical channel pattern (VCP) can be formed of not only single-crystalline silicon or polysilicon, but also low-concentration p-doped material or low-concentration n-doped material for the channel forming operation of the dual junction (DJ) described below.
  • the vertical channel pattern (VCP) has been described as having a structure including a first portion (VCP1) and a second portion (VCP2), it is not limited or restricted thereto and may have a structure in which the first portion (VCP1) is excluded.
  • the vertical channel pattern (VCP) may be provided between a vertical buried pattern (VFP) formed to extend to a substrate (SUB) and a data storage pattern (DSP) and may be formed to extend to the substrate (SUB) so as to be in contact with the substrate (SUB).
  • VFP vertical buried pattern
  • DSP data storage pattern
  • a lower surface of the vertical channel pattern (VCP) may be positioned at a level lower than an uppermost surface of the substrate (SUB) (a lower surface of the lowest one of the interlayer insulating films (ILD)), and an upper surface of the vertical channel pattern (VCP) may be substantially coplanar with an upper surface of the vertical buried pattern (VFP).
  • the vertical buried pattern (VFP) can be surrounded by a second portion (VCP2) of the vertical channel pattern (VCP).
  • An upper surface of the vertical buried pattern (VFP) can be in contact with the dual junction (DJ), and a lower surface of the vertical buried pattern (VFP) can be in contact with a first portion (VCP1) of the vertical channel pattern (VCP).
  • the vertical buried pattern (VFP) can be spaced apart from the substrate (SUB) in a third direction (D3). In other words, the vertical buried pattern (VFP) can be electrically floated from the substrate (SUB).
  • the vertical buried pattern (VFP) can be formed of a material that helps diffusion of charges or holes in the vertical channel pattern (VCP). More specifically, the vertical buried pattern (VFP) can be formed of a material having excellent charge and hole mobility.
  • the vertical buried pattern (VFP) can be formed of a semiconductor material doped with impurities, an intrinsic semiconductor material that is not doped with impurities, or a polycrystalline semiconductor material.
  • the vertical buried pattern (VFP) can be formed of polysilicon doped with a first conductivity type impurity (e.g., P- impurity) that is the same as that of the substrate (SUB). That is, the vertical buried pattern (VFP) can improve the electrical characteristics of the three-dimensional flash memory, thereby enhancing the speed of the memory operation.
  • a first conductivity type impurity e.g., P- impurity
  • VFP vertically embedded pattern
  • each of the vertical channel structures (VS) may not only have a structure in which the vertical buried pattern (VFP) is omitted, but may also have a structure including a back gate (BG; not shown).
  • the back gate (BG) may be in contact with the vertical channel pattern (VCP) while being at least partially surrounded by the vertical channel pattern (VCP), and may be a component that applies voltage to the vertical channel pattern (VCP) for memory operation.
  • the vertical channel structures (VS) may correspond to channels of an erase control transistor (ECT), first and second string select transistors (SST1, SST2), a ground select transistor (GST), and memory cell transistors (MCT).
  • ECT erase control transistor
  • SST1, SST2 first and second string select transistors
  • GST ground select transistor
  • MCT memory cell transistors
  • a dual junction may be provided on the upper surface of the vertical channel pattern (VCP). That is, the dual junction (DJ) may be positioned at the upper end of each of the vertical channel structures (VS) and connected to the upper portion of the vertical channel pattern (VCP), thereby operating as a drain junction.
  • a dual junction can have a dual structure doped with different types of impurities.
  • a dual junction can have a dual structure including an N+ doped N+ junction and a P+ doped P+ junction.
  • the dual junction can use the memory windows of PGM1 to PGM8 by forming a P-type channel in the vertical channel pattern (VCP) by activating the P+ junction in response to the application of a negative program voltage during a program operation as illustrated in FIG. 4a, and can use the memory windows of PGM9 to PGM32 by forming an N-type channel in the vertical channel pattern (VCP) by activating the N+ junction in response to the application of a positive program voltage.
  • the reason why the memory window used by the N+ junction is wider than the memory window used by the P+ junction is because the dual junction (DJ) is an asymmetric structure in which the N+ junction has a larger area than the P+ junction, as described later.
  • a three-dimensional flash memory including a dual junction can implement multi-leveling of 5 bits or more, which is a further improvement over the 4-bit multi-leveling of a conventional three-dimensional NAND flash memory as illustrated in FIG. 4b.
  • the three-dimensional flash memory can perform a program operation to record multi-valued data according to the adjusted positive program voltage value and the adjusted negative program voltage value by adjusting the value of the program voltage applied to the selected gate electrode (Sel EL) within a negative voltage range or a positive voltage range.
  • the dual junction (DJ) may have an asymmetric structure having different areas while being doped with different types of impurities. More specifically, the dual junction (DJ) may have an asymmetric structure including an N+-doped N+ junction and a P+-doped P+ junction, in which the N+ junction has a larger area than the P+ junction.
  • the asymmetric structure in which the N+ junction has a larger area than the P+ junction means that the N+ junction occupies more than half of the upper surface area based on the upper surface center of the vertical channel structure (VS), thereby having a wider contact area (larger contact area compared to the P+ junction) with respect to the vertical channel pattern (VCP), and the P+ junction occupies less than half of the upper surface area based on the upper surface center of the vertical channel structure (VS), thereby having a narrower contact area (narrower contact area compared to the N+ junction) with respect to the vertical channel pattern (VCP).
  • the asymmetric structure of the dual junction (DJ) in which the contact area of the N+ junction to the vertical channel pattern (VCP) is larger than the contact area of the P+ junction to the vertical channel pattern (VCP) is intended to uniformly form an N-type channel and a P-type channel in the vertical channel pattern (VCP) according to the voltage applied through the gate electrodes (EL1, EL2, EL3) by considering the electrical characteristics of each of the N+ junction and the P+ junction (to ensure that the operation of forming an N-type channel and the operation of forming a P-type channel are symmetrical).
  • an asymmetrical dual junction (DJ) structure in which the contact area of the N+ junction to the vertical channel pattern (VCP) is larger than the contact area of the P+ junction to the vertical channel pattern (VCP) can be implemented so that the speed of the operation of forming an N-type channel in the vertical channel pattern (VCP) in response to a positive voltage applied to the selected gate electrode (Sel EL) and the speed of the operation of forming a P-type channel in the vertical channel pattern (VCP) in response to a negative voltage applied to the selected gate electrode (Sel EL) are uniform.
  • DJ asymmetrical dual junction
  • the detailed values for the areas of each of the N+ junction and the P+ junction in the dual junction (DJ) of the asymmetric structure can be adjusted and determined so as to satisfy the described conditions (conditions in which the operations of forming an N-type channel and forming a P-type channel in a vertical channel pattern (VCP) are uniformly performed).
  • the asymmetric structure of the dual junction (DJ) in which the contact area of the N+ junction to the vertical channel pattern (VCP) is larger than that of the P+ junction to the vertical channel pattern (VCP) is because only the N+ junction is activated during the read operation, not the P+ junction, to form an N-type channel in the vertical channel pattern (VCP).
  • a dual junction (DJ) having an asymmetric structure can selectively activate either an N+ junction or a P+ junction in response to a voltage applied to a selected gate electrode (Sel EL) corresponding to a target memory cell to be the target of a memory operation among the gate electrodes (EL1, EL2, EL3) (more specifically, the second gate electrodes (EL2)) during a memory operation, thereby forming a channel in a vertical channel pattern (VCP).
  • the N+ junction can perform a program operation by forming an N-type channel in the vertical channel pattern (VCP) in response to a positive program voltage (+V pgm ) applied to the selected gate electrode (Sel EL). That is, the N-type channel can be formed to extend in the vertical direction so as to be connected to the N+ junction.
  • the positive program voltage (+V pgm ) applied to the selected gate electrode (Sel EL) can be applied to the selected gate electrode (Sel EL) in an ISPP (Incremental step pulse program) manner.
  • the P+ junction can perform a program operation by forming a P-type channel in the vertical channel pattern (VCP) in response to a negative program voltage (-V pgm ) applied to the selected gate electrode (Sel EL).
  • VCP vertical channel pattern
  • -V pgm negative program voltage
  • the P-type channel can be formed to extend in the vertical direction so as to be connected to the P+ junction, and the negative program voltage (-V pgm ) applied to the selected gate electrode (Sel EL) can also be applied to the selected gate electrode (Sel EL) in an ISPP (Incremental step pulse program) manner.
  • the N+ junction can perform a read operation by forming an N-type channel in the vertical channel pattern (VCP) in response to a positive read voltage (+V read ) applied to the selected gate electrode (Sel EL).
  • the N-type channel can be formed to extend in the vertical direction so as to be connected to the N+ junction.
  • the positive read voltage (+V read ) applied to the selected gate electrode (Sel EL) can be applied to the selected gate electrode (Sel EL) in a manner in which the voltage is maintained at a constant value without increasing or decreasing the voltage, rather than in an ISPP (Incremental step pulse program) manner.
  • a three-dimensional flash memory including the dual junction (DJ) can perform an erase operation on the memory cells programmed with the negative program voltage (-V pgm ) in a first step of moving the memory cells programmed with the negative program voltage (-V pgm ) to a state programmed with the positive program voltage (+V pgm ) , and in a second step of performing an erase operation on the memory cells programmed with the positive program voltage (+V pgm ) and the moved memory cells. That is, a three-dimensional flash memory including the dual junction (DJ) can perform an erase operation consisting of two steps.
  • the upper surface of the dual junction (DJ) can be substantially coplanar with the upper surfaces of each of the stacked structures (ST) (i.e., the upper surface of the uppermost one of the interlayer insulating films (ILDs).
  • the lower surface of the dual junction (DJ) can be located at a level lower than the upper surface of the third gate electrode (EL3). More specifically, the lower surface of the dual junction (DJ) can be located between the upper and lower surfaces of the third gate electrode (EL3). That is, at least a portion of the dual junction (DJ) can horizontally overlap with the third gate electrode (EL3).
  • a contact plug (CPG) connected to a bit line plug (BLPG) may be placed on the upper side of the dual junction (DJ). That is, the dual junction (DJ) may be connected to the bit line plug (BLPG) through the contact plug (CPG).
  • the contact plug (CPG) may be configured with a sufficient area to apply voltage to each of the N+ junction and the P+ junction of the dual junction (DJ) (a sufficient area to provide current to each of the N+ junction and the P+ junction of the dual junction (DJ)).
  • the dual junction (DJ) is connected to the bit line plug (BLPG) through the contact plug (CPG) to reduce contact resistance between the dual junction (DJ) and the bit line plug (BLPG).
  • the contact plug (CPG) may be formed of a material that may reduce the contact resistance between the dual junction (DJ) and the bit line plug (BLPG).
  • the contact plug (CPG) may be formed of a semiconductor or conductive material doped with impurities.
  • the contact plug may be formed of a semiconductor material doped with impurities different from those of the substrate (SUB) or the vertical buried pattern (VFP) (more precisely, impurities of a second conductive type (e.g., N-) that are different from those of the first conductive type (e.g., P-).
  • a second conductive type e.g., N-
  • P- the first conductive type
  • the dual junction (DJ) has been described as being connected to the bit line plug (BLPG) through the contact plug (CPG), but it is not limited thereto and the contact plug (CPG) may be omitted.
  • the bit line plug (BLPG) is configured with a sufficient area capable of applying voltage to each of the N+ junction and the P+ junction of the dual junction (DJ) (a sufficient area capable of providing current to each of the N+ junction and the P+ junction of the dual junction (DJ)), so that voltage can be directly applied to or current can be provided to the dual junction (DJ).
  • a source region (SR) may be formed below the bottom surface of the vertical channel pattern (VCP).
  • the source region (SR) of each of the vertical channel structures (VS) may be connected to each other through a separate wiring (not illustrated) within the substrate (SUB), thereby corresponding to the common source line (CSL) of FIG. 1.
  • the source region (SR) of each of the vertical channel structures (VS) may have a structure in which they are not connected to each other so that each of the vertical channel structures (VS) operates independently.
  • the dual junction (DJ) may also be provided below the bottom of the vertical channel pattern (VCP) as illustrated in FIG. 3b. That is, the dual junction (DJ) may be positioned at the bottom of each of the vertical channel structures (VS) and connected to the bottom of the vertical channel pattern (VCP), thereby operating as a source junction. Since the dual junction (DJ) operating as a source junction also has the same structure as the dual junction (DJ) operating as the drain junction described above, a detailed description thereof will be omitted.
  • a source region (SR) may be formed below the dual junction (DJ) operating as a source junction in each of the vertical channel structures (VS).
  • the source regions (SR) of each of the vertical channel structures (VS) may be connected to each other through separate wiring (not illustrated) in the substrate (SUB), thereby corresponding to the common source line (CSL) of FIG. 1.
  • the source regions (SR) of each of the vertical channel structures (VS) may have a structure that is not connected to each other so that the vertical channel structures (VS) can operate independently.
  • the source region (SR) may be omitted.
  • the dual junctions (DJ) operating as source junctions in each of the vertical channel structures (VS) may be connected to each other through separate wiring (not shown) in the substrate (SUB), thereby corresponding to the common source line (CSL) of Fig. 1.
  • the dual junctions (DJ) operating as source junctions in each of the vertical channel structures (VS) may have a structure in which they are not connected to each other so as to operate independently for each of the vertical channel structures (VS).
  • each of the vertical channel structures may have a source free structure in which the source region (SR) is omitted below the bottom of the vertical channel pattern (VCP), as illustrated in FIG. 3c.
  • DJ dual junction
  • the dual junction (DJ) positioned underneath the vertical channel pattern (VCP) can also be implemented with a structure that further includes an insulator.
  • a separation trench (TR) extending in the first direction (D1) may be provided between adjacent stacked structures (ST).
  • a common source region (CSR) may be provided inside the substrate (SUB) exposed by the separation trench (TR).
  • the common source region (CSR) may extend in the first direction (D1) within the substrate (SUB).
  • the common source region (CSR) may be formed of a semiconductor material doped with an impurity of the second conductivity type (e.g., an impurity of N+).
  • the common source region (CSR) may correspond to the common source line (CSL) of FIG. 1.
  • a common source plug may be provided within a separation trench (TR).
  • the common source plug (CSP) may be connected to a common source region (CSR).
  • An upper surface of the common source plug (CSP) may be substantially coplanar with an upper surface of each of the stacked structures (ST) (i.e., an upper surface of an uppermost one of the interlayer insulating films (ILDs).
  • the common source plug (CSP) may have a plate shape extending in a first direction (D1) and a third direction (D3). In this case, the common source plug (CSP) may have a shape in which a width in the second direction (D2) increases as it goes in the third direction (D3).
  • Insulating spacers may be interposed between the common source plug (CSP) and the stacked structures (ST).
  • the insulating spacers (SP) may be provided so as to face each other between adjacent stacked structures (ST).
  • the insulating spacers (SP) may be formed of silicon oxide, silicon nitride, silicon oxynitride, or a low-k material having a low dielectric constant.
  • a capping insulating film (CAP) may be provided on the stacked structures (ST), the vertical channel structures (VS) and the common source plug (CSP).
  • the capping insulating film (CAP) may cover an upper surface of an uppermost one of the interlayer insulating films (ILD), an upper surface of the dual junction (DJ) and an upper surface of the common source plug (CSP).
  • the capping insulating film (CAP) may be formed of an insulating material different from the interlayer insulating films (ILD).
  • a contact plug (CPG) and a bit line contact plug (BLPG) may be provided inside the capping insulating film (CAP).
  • the bit line contact plug (BLPG) may have a shape in which a width in the first direction (D1) and the second direction (D2) increases as it goes in the third direction (D3).
  • a bit line (BL) may be provided on a capping insulating film (CAP) and a bit line contact plug (BLPG).
  • the bit line (BL) corresponds to any one of a plurality of bit lines (BL0, BL1, BL2) illustrated in FIG. 1 and may be formed by extending along a second direction (D2) with a conductive material.
  • the conductive material constituting the bit line (BL) may be the same material as the conductive material forming each of the aforementioned gate electrodes (EL1, EL2, EL3).
  • the bit line (BL) may be electrically connected to the vertical channel structures (VS) through a bit line contact plug (BLPG).
  • the connection of the bit line (BL) to the vertical channel structures (VS) may mean that the bit line (BL) is connected to the vertical channel pattern (VCP) through a dual junction (DJ) included in the vertical channel structures (VS).
  • the three vertical channel structures (VS) positioned in the same row may have their respective bit line contact plugs (BLPG) misaligned to each other so as to be connected to each of the bit lines (BL0, BL1, BL2) positioned on the same plane.
  • BLPG bit line contact plugs
  • the first vertical channel structure (VS1) may include a bit line contact plug (BLPG) biased in a first direction (D1) on the plane so as to be connected to the bit line (BL0)
  • the second vertical channel structure (VS2) may include a bit line contact plug (BLPG) positioned at the center on the plane so as to be connected to the bit line (BL1)
  • the third vertical channel structure (VS3) may include a bit line contact plug (BLPG) biased in an opposite direction to the first direction (D1) on the plane so as to be connected to the bit line (BL2).
  • the three-dimensional flash memory is not limited or restricted to the described structure, and may be implemented in various structures, assuming that it includes a vertical channel pattern (VCP), a dual junction (DJ), a data storage pattern (DSP), gate electrodes (EL1, EL2, EL3), and a bit line (BL), according to an implementation example.
  • VCP vertical channel pattern
  • DJ dual junction
  • DSP data storage pattern
  • EL1, EL2, EL3 gate electrodes
  • BL bit line
  • FIG. 5 is a flow chart illustrating a program operation method of a three-dimensional flash memory according to one embodiment
  • FIGS. 6a and 6b are cross-sectional views illustrating the structure of a three-dimensional flash memory to explain the program operation method of a three-dimensional flash memory according to one embodiment.
  • the three-dimensional flash memory can apply voltage to a selected gate electrode (Sel EL) corresponding to a target memory cell to be the target of a program operation among the gate electrodes (EL1, EL2, EL3) (more precisely, the second gate electrode (EL2)).
  • the 3D flash memory can apply voltage for program operation, whether positive or negative, to the selected gate electrode (Sel EL) using the ISPP (Incremental step pulse program) method.
  • the three-dimensional flash memory can perform a program operation on a target memory cell by selectively activating either an N+ junction or a P+ junction included in a dual junction (DJ) in response to a voltage applied to a selected gate electrode (Sel EL) to form a channel in a vertical channel pattern (VCP).
  • DJ dual junction
  • Si EL selected gate electrode
  • a three-dimensional flash memory can perform a program operation by applying a positive program voltage (+V pgm ) to a gate electrode (Sel EL) selected in step (S510) as illustrated in FIG. 6a, thereby forming an N-type channel in a vertical channel pattern (VCP) through an N+ junction of a dual junction (DJ) in step (S520) (the N-type channel is formed by extending in the vertical direction to be connected to the N+ junction).
  • VCP vertical channel pattern
  • DJ dual junction
  • the three-dimensional flash memory can perform a write operation by applying a negative program voltage (-V pgm ) to the gate electrode (Sel EL) selected in step (S520) as illustrated in FIG. 6b, thereby forming a P-type channel in the vertical channel pattern (VCP) through the P+ junction of the dual junction (DJ) in step (S520) (forming the P-type channel extend in the vertical direction to be connected to the P+ junction).
  • a negative program voltage (-V pgm ) to the gate electrode (Sel EL) selected in step (S520) as illustrated in FIG. 6b
  • the three-dimensional flash memory can implement multi-valued operation by controlling the value of the voltage applied to the selected gate electrode (Sel EL) to various multiple values.
  • the three-dimensional flash memory can select the value of the voltage applied to the selected gate electrode (Sel EL) not only within the positive range but also within the negative range, it can implement multi-valued operation of 5 bits or more as illustrated in FIG. 4a, which is more improved than the 4-bit multi-valued operation of the existing three-dimensional NAND flash memory as illustrated in FIG. 4b. That is, the three-dimensional flash memory can perform a program operation of a multi-valued value according to the controlled positive voltage value and the controlled negative voltage value by controlling the values of the positive voltage and the negative voltage applied to the selected gate electrode (Sel EL).
  • the three-dimensional flash memory can perform a memory operation by forming a channel in the vertical channel pattern (VCP) by using the dual junction (DJ) formed at the bottom of each of the vertical channel structures (VS). Since using the dual junction (DJ) formed at the bottom of each of the vertical channel structures (VS) is accomplished through the same process as using the dual junction (DJ) formed at the top of each of the vertical channel structures (VS), a detailed description thereof will be omitted.
  • the dual junction (DJ) is implemented with an asymmetric structure in which the N+ junction has a larger area than the P+ junction, the operation of forming an N-type channel in the vertical channel pattern (VCP) and the operation of forming a P-type channel can be uniformly performed in consideration of the electrical characteristics of each of the N+ junction and the P+ junction.
  • the dual junction (DJ) can be implemented with an asymmetric structure in which the contact area of the N+ junction to the vertical channel pattern (VCP) is larger than the contact area of the P+ junction to the vertical channel pattern (VCP) so that the speed of the operation of forming an N-type channel in the vertical channel pattern (VCP) in response to a positive voltage applied to the selected gate electrode (Sel EL) and the speed of the operation of forming a P-type channel in the vertical channel pattern (VCP) in response to a negative voltage applied to the selected gate electrode (Sel EL) are uniform.
  • FIG. 7 is a flow chart illustrating a reading operation method of a three-dimensional flash memory according to one embodiment
  • FIG. 8 is a diagram illustrating a memory window to explain a reading operation of a three-dimensional flash memory according to one embodiment.
  • the reading operation method described below is assumed to be performed by a three-dimensional flash memory having the structure described above with reference to FIGS. 1 to 4a.
  • the three-dimensional flash memory can apply a positive voltage to a selected gate electrode (Sel EL) corresponding to a target memory cell to be the target of a read operation among the gate electrodes (EL1, EL2, EL3) (more precisely, the second gate electrode (EL2)).
  • a 3D flash memory can apply a positive read voltage (+V read ) to a selected gate electrode (Sel EL) in a manner that the voltage is maintained at a constant value without increasing or decreasing the voltage, rather than in the ISPP (Incremental step pulse program) manner.
  • V read positive read voltage
  • Si EL selected gate electrode
  • the three-dimensional flash memory can perform a read operation on a target memory cell by activating only the N+ junction included in the dual junction (DJ) in response to a positive voltage applied to the selected gate electrode (Sel EL) to form an N-type channel in the vertical channel pattern (VCP).
  • the dual junction (DJ) is implemented as an asymmetric structure in which the N+ junction has a larger area than the P+ junction, and therefore the memory window used by the N+ junction is wider than the memory window used by the P+ junction
  • the three-dimensional flash memory has a positive read voltage (+V read ) applied to the selected gate electrode (Sel EL) during a read operation and a positive pass voltage (V pass ) applied to the unselected gate electrodes (Unsel EL) except for the selected gate electrode (Sel EL) among the gate electrodes (EL1, EL2, EL3) (more precisely, the second gate electrode ( EL2 )), as shown in FIG. 8.
  • FIG. 9 is a flow chart illustrating an erase operation method of a three-dimensional flash memory according to one embodiment
  • FIGS. 10a and 10b are diagrams illustrating a memory window to explain an erase operation of a three-dimensional flash memory according to one embodiment.
  • the erase operation method described below is assumed to be performed by a three-dimensional flash memory having the structure described above with reference to FIGS. 1 to 4a.
  • the three-dimensional flash memory can move memory cells programmed with a negative voltage to a state programmed with a positive voltage as illustrated in FIG. 10a by forming a P-type channel in a vertical channel pattern (VCP) through a P+ junction.
  • VCP vertical channel pattern
  • the 3D flash memory can move memory cells programmed with negative voltage in blocks.
  • step (S920) the three-dimensional flash memory can perform an erase operation on memory cells programmed with a positive voltage and moved memory cells, as illustrated in FIG. 10b.
  • the three-dimensional flash memory can perform an erase operation in batches on memory cells moved in step (S910) together with memory cells programmed with a positive voltage in advance (memory cells programmed with PGM9 to PGM32).
  • the erasure operation can be performed on a block-by-block basis.
  • the erase operation is performed collectively through steps (S910 to S920) for memory cells programmed with a negative program voltage (-V pgm ) and memory cells programmed with a positive program voltage (+V pgm ), the erase operation power and speed can be improved compared to the case where the erase operation is performed separately for memory cells programmed with a negative program voltage (-V pgm ) and memory cells programmed with a positive program voltage (+V pgm ).
  • FIG. 11 is a flow chart illustrating a method for manufacturing a three-dimensional flash memory according to one embodiment.
  • the manufacturing method described below is for manufacturing a three-dimensional flash memory having the structure described above with reference to FIGS. 1 to 4, and is assumed to be performed by an automated and mechanized manufacturing system.
  • the manufacturing system can prepare a semiconductor structure (SEMI-STR).
  • the semiconductor structure (SEM-STR) can include gate electrodes (EL1, EL2, EL3) that are formed to extend horizontally on a substrate (SUB) and are spaced apart in the vertical direction and are stacked; and vertical channel structures (VS) that penetrate the gate electrodes (EL1, EL2, EL3) and extend in the vertical direction.
  • the semiconductor structure (SEMI-STR) can include the stacked structures (ST) and the vertical channel structures (VS) of the structure described above with reference to FIGS. 1 to 4.
  • DJ dual junction
  • the manufacturing system can prepare a semiconductor structure (SEMI-STR) in which a dual junction is formed at the bottom of each of the vertical channel structures (VS).
  • the manufacturing system can place a first mask pattern (MASK 1) that covers less than half of an area of an upper surface of each of the vertical channel structures (VS) on a semiconductor structure (SEMI-STR).
  • a first mask pattern (MASK 1) that covers less than half of an area of an upper surface of each of the vertical channel structures (VS) on a semiconductor structure (SEMI-STR).
  • step (S1130) the manufacturing system can form an N+-doped N+ junction in a remaining area of more than half of the upper surface of each of the vertical channel structures (VS) that is not covered by the first mask pattern (MASK 1) using the first mask pattern (MASK 1).
  • the manufacturing system can place a second mask pattern (MASK 2) that covers more than half of the remaining area of the upper surface of each of the vertical channel structures (VS) on the semiconductor structure (SEMI-STR).
  • a second mask pattern (MASK 2) that covers more than half of the remaining area of the upper surface of each of the vertical channel structures (VS) on the semiconductor structure (SEMI-STR).
  • step (S1150) the manufacturing system can form a P+-doped P+ junction in an area less than half of the upper surface of each of the vertical channel structures (VS) that is not covered by the second mask pattern (MASK 2) using the second mask pattern (MASK 2).
  • the first mask pattern (MASK 1) and the second mask pattern (MASK 2) can be configured and arranged to cover regions of different areas on the upper surface of each of the vertical channel structures (VS), so as to implement an asymmetric structure in which the N+ junction has a larger area than the P+ junction in each of the vertical channel structures (VS).
  • an asymmetrical dual junction including an N+ junction and a P+ junction can be formed in each of the vertical channel structures (VS).
  • the method is not limited thereto and the N+ junction may be formed after the P+ junction is formed.
  • the P+ junction may be formed before the N+ junction by performing steps (S1120 to S1130) after steps (S1140 to S1150).
  • FIG. 12 is a perspective diagram schematically illustrating an electronic system including a three-dimensional flash memory according to one embodiment.
  • an electronic system (1200) including a three-dimensional flash memory may include a main substrate (1201), a controller (1202) mounted on the main substrate (1201), one or more semiconductor packages (1203), and a DRAM (1204).
  • the semiconductor package (1203) and DRAM (1204) can be connected to the controller (1202) by wiring patterns (1205) provided on the main substrate (1201).
  • the main board (1201) may include a connector (1206) including a plurality of pins that couple with an external host.
  • the number and arrangement of the plurality of pins in the connector (1206) may vary depending on the communication interface between the electronic system (1200) and the external host.
  • the electronic system (1200) may communicate with an external host according to any one of interfaces, such as, for example, Universal Serial Bus (USB), Peripheral Component Interconnect Express (PCIExpress), Serial Advanced Technology Attachment (SATA), and M-Phy for Universal Flash Storage (UFS).
  • USB Universal Serial Bus
  • PCIExpress Peripheral Component Interconnect Express
  • SATA Serial Advanced Technology Attachment
  • UFS M-Phy for Universal Flash Storage
  • the electronic system (1200) may be operated by power supplied from an external host through, for example, a connector (1206).
  • the electronic system (1200) may further include a PMIC (Power Management Integrated Circuit) that distributes power supplied from the external host to the controller (1202) and the semiconductor package (1203).
  • PMIC Power Management Integrated Circuit
  • the controller (1202) can write data to the semiconductor package (1203) or read data from the semiconductor package (1203), and can improve the operating speed of the electronic system (1200).
  • the DRAM (1204) may be a buffer memory for mitigating the speed difference between the semiconductor package (1203), which is a data storage space, and an external host.
  • the DRAM (1204) included in the electronic system (1200) may also function as a type of cache memory, and may provide a space for temporarily storing data in a control operation for the semiconductor package (1203).
  • the controller (1202) may further include a DRAM controller for controlling the DRAM (1204) in addition to the NAND controller for controlling the semiconductor package (1203).
  • the semiconductor package (1203) may include first and second semiconductor packages (1203a, 1203b) that are spaced apart from each other.
  • the first and second semiconductor packages (1203a, 1203b) may each be a semiconductor package including a plurality of semiconductor chips (1220).
  • Each of the first and second semiconductor packages (1203a, 1203b) may include a package substrate (1210), semiconductor chips (1220) on the package substrate (1210), adhesive layers (1230) disposed on a lower surface of each of the semiconductor chips (1220), connection structures (1240) that electrically connect the semiconductor chips (1220) and the package substrate (1210), and a molding layer (1250) that covers the semiconductor chips (1220) and the connection structures (1240) on the package substrate (1210).
  • the package substrate (1210) may be a printed circuit board including package upper pads (1211).
  • Each of the semiconductor chips (1220) may include input/output pads (1221).
  • Each of the semiconductor chips (1220) may include the three-dimensional flash memory described above with reference to FIGS. 1 to 6B. More specifically, each of the semiconductor chips (1220) may include gate stacked structures (1222) and memory channel structures (1223).
  • the gate stacked structures (1222) may correspond to the stacked structures (ST) described above, and the memory channel structures (1223) may correspond to the vertical channel structures (VS) described above.
  • connection structures (1240) may be, for example, bonding wires that electrically connect the input/output pads (1221) and the package upper pads (1211). Accordingly, in each of the first and second semiconductor packages (1203a, 1203b), the semiconductor chips (1220) may be electrically connected to each other in a bonding wire manner, and may be electrically connected to the package upper pads (1211) of the package substrate (1210). According to embodiments, in each of the first and second semiconductor packages (1203a, 1203b), the semiconductor chips (1220) may be electrically connected to each other by a through silicon via, instead of the bonding wire-type connection structures (1240).
  • the controller (1202) and the semiconductor chips (1220) may be included in a single package.
  • the controller (1202) and the semiconductor chips (1220) may be mounted on a separate interposer substrate different from the main substrate (1201), and the controller (1202) and the semiconductor chips (1220) may be connected to each other by wiring provided on the interposer substrate.

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

비대칭 구조의 듀얼 정션을 포함하는 3차원 플래시 메모리가 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수직 채널 패턴 및 데이터 저장 패턴을 포함하고, 상기 수직 채널 구조체들 각각의 상단에는 서로 다른 타입의 불순물로 도핑된 채 서로 다른 면적을 갖는 비대칭 구조인 듀얼 정션(Dual junction)이 형성됨-을 포함할 수 있다.

Description

비대칭 구조의 듀얼 정션을 포함하는 3차원 플래시 메모리
아래의 실시예들은 비대칭 구조의 듀얼 정션을 포함하는 3차원 플래시 메모리, 그 동작 방법 및 그 제조 방법에 관한 기술이다.
플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어하여 전기적으로 프로그램 및 소거가 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다.
이러한 플래시 메모리 소자에서는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 집적도를 증가시키는 것이 요구된 바, 메모리 셀 트랜지스터들이 수직 방향으로 배열되어 셀 스트링을 구성하는 3차원 구조가 제안되었다.
그러나 기존의 3차원 플래시 메모리는 메모리 윈도우로 양의 전압 일부 영역만을 사용하는 한계로 인해 4Bit의 다치화 수준에 머물고 있는 단점을 갖는다.
이에, 다치화를 개선하기 위한 기술이 제안될 필요가 있다.
일 실시예들은 기존 3차원 플래시 메모리보다 개선된 다치화를 구현하고자, 서로 다른 타입의 불순물로 도핑되는 듀얼 정션(Dual junction)을 포함하는 3차원 플래시 메모리, 그 동작 방법 및 제조 방법을 제안한다.
이 때, 일 실시예들은 비대칭 구조로 구현된 듀얼 정션을 포함하는 3차원 플래시 메모리, 그 동작 방법 및 제조 방법을 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수직 채널 패턴 및 데이터 저장 패턴을 포함하고, 상기 수직 채널 구조체들 각각의 상단에는 서로 다른 타입의 불순물로 도핑된 채 서로 다른 면적을 갖는 비대칭 구조인 듀얼 정션(Dual junction)이 형성됨-을 포함할 수 있다.
일 측면에 따르면, 상기 듀얼 정션은, N+ 도핑된 N+ 정션 및 P+ 도핑된 P+ 정션을 포함하는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 듀얼 정션은, 상기 N+ 정션이 상기 P+ 정션보다 더 큰 면적을 갖는 비대칭 구조인 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 듀얼 정션은, 프로그램 동작 시 상기 게이트 전극들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 게이트 전극에 인가되는 전압에 응답하여, 상기 N+ 정션 또는 상기 P+ 정션 중 어느 하나를 선택적으로 활성화시켜 상기 수직 채널 패턴에 채널을 형성하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 N+ 정션은, 상기 선택된 게이트 전극에 인가되는 양의 전압에 응답하여, 상기 수직 채널 패턴에 N형 채널을 형성하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 양의 전압은, ISPP(Incremental step pulse program) 방식으로 상기 선택된 게이트 전극에 인가되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 P+ 정션은, 상기 선택된 게이트 전극에 인가되는 음의 전압에 응답하여, 상기 수직 채널 패턴에 P형 채널을 형성하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 음의 전압은, ISPP 방식으로 상기 선택된 게이트 전극에 인가되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 음의 전압으로 프로그램된 메모리 셀들을 양의 전압으로 프로그램된 상태로 이동시키는 제1 단계 및 상기 양의 전압으로 프로그램된 메모리 셀들과 상기 이동된 메모리 셀들에 대해 소거 동작을 수행하는 제2 단계로 상기 음의 전압으로 프로그램된 메모리 셀들에 대한 상기 소거 동작을 수행하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 듀얼 정션은, 판독 동작 시 상기 N+ 정션만을 활성화시켜 상기 수직 채널 패턴에 N형 채널을 형성하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 듀얼 정션은, 상기 N+ 정션 및 상기 P+ 정션을 서로 절연시키도록 상기 N+ 정션 및 상기 P+ 정션 사이에 개재되는 절연막을 더 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수직 채널 패턴 및 데이터 저장 패턴을 포함하고, 상기 수직 채널 구조체들 각각의 상단에는 서로 다른 타입의 불순물로 도핑된 채 서로 다른 면적을 갖는 비대칭 구조인 듀얼 정션(Dual junction)이 형성됨-을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 게이트 전극들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 게이트 전극에 전압을 인가하는 단계; 및 상기 선택된 게이트 전극에 인가되는 전압에 응답하여, 상기 듀얼 정션에 포함되는 N+ 정션 또는 P+ 정션 중 어느 하나를 선택적으로 활성화시켜 상기 수직 채널 패턴에 채널을 형성함으로써 상기 대상 메모리 셀에 대한 프로그램 동작을 수행하는 단계를 포함할 수 있다.
일 측면에 따르면, 상기 인가하는 단계는, 상기 선택된 게이트 전극에 양의 전압을 인가하는 단계를 포함하고, 상기 프로그램 동작을 수행하는 단계는, 상기 선택된 게이트 전극에 인가되는 양의 전압에 응답하여, 상기 N+ 정션을 통해 상기 수직 채널 패턴에 N형 채널을 형성하여 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 인가하는 단계는, 상기 선택된 게이트 전극에 음의 전압을 인가하는 단계를 포함하고, 상기 프로그램 동작을 수행하는 단계는, 상기 선택된 게이트 전극에 인가되는 음의 전압에 응답하여, 상기 P+ 정션을 통해 상기 수직 채널 패턴에 P형 채널을 형성하여 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 인가하는 단계는, 상기 전압을 ISPP(Incremental step pulse program) 방식으로 상기 선택된 게이트 전극에 인가하는 단계인 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수직 채널 패턴 및 데이터 저장 패턴을 포함하고, 상기 수직 채널 구조체들 각각의 상단에는 서로 다른 타입의 불순물로 도핑된 채 서로 다른 면적을 갖는 비대칭 구조인 듀얼 정션(Dual junction)이 형성됨-을 포함하는 3차원 플래시 메모리의 소거 동작 방법은, 상기 듀얼 정션에 포함되는 P+ 정션을 통해 상기 수직 채널 패턴에 P형 채널이 형성됨에 따라 음의 전압으로 프로그램된 메모리 셀들을 양의 전압으로 프로그램된 상태로 이동시키는 단계; 및 상기 양의 전압으로 프로그램된 메모리 셀들과 상기 이동된 메모리 셀들에 대해 소거 동작을 수행하는 단계를 포함할 수 있다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수직 채널 패턴 및 데이터 저장 패턴을 포함하고, 상기 수직 채널 구조체들 각각의 상단에는 서로 다른 타입의 불순물로 도핑된 채 서로 다른 면적을 갖는 비대칭 구조인 듀얼 정션(Dual junction)이 형성됨-을 포함하는 3차원 플래시 메모리의 판독 동작 방법은, 상기 게이트 전극들 중 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 게이트 전극에 양의 전압을 인가하는 단계; 및 상기 선택된 게이트 전극에 인가되는 양의 전압에 응답하여, 상기 듀얼 정션에 포함되는 N+ 정션만을 활성화시켜 상기 수직 채널 패턴에 N형 채널을 형성함으로써 상기 대상 메모리 셀에 대한 판독 동작을 수행하는 단계를 포함할 수 있다.
일 실시예에 따르면, 서로 다른 타입의 불순물로 도핑된 채 서로 다른 면적을 갖는 비대칭 구조인 듀얼 정션(Dual junction)을 포함하는 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수직 채널 패턴 및 데이터 저장 패턴을 포함함-을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체 상에 상기 수직 채널 구조체들 각각의 상면 절반 미만의 영역을 가리는 제1 마스크 패턴을 배치하는 단계; 상기 제1 마스크 패턴을 이용하여, 상기 수직 채널 구조체들 각각에서 상기 제1 마스크 패턴에 의해 가려지지 않은 상면 절반 이상의 나머지 영역에 N+ 도핑된 N+ 정션을 형성하는 단계; 상기 반도체 구조체 상에 상기 수직 채널 구조체들 각각의 상기 상면 절반 이상의 나머지 영역을 가리는 제2 마스크 패턴을 배치하는 단계; 및 상기 제2 마스크 패턴을 이용하여, 상기 수직 채널 구조체들 각각에서 상기 제2 마스크 패턴에 의해 가려지지 않은 상기 상면 절반 미만의 영역에 P+ 도핑된 P+ 정션을 형성하는 단계를 포함할 수 있다.
일 측면에 따르면, 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴은, 상기 수직 채널 구조체들 각각에서 상기 N+ 정션이 상기 P+ 정션보다 더 큰 면적을 갖는 비대칭 구조를 갖도록 상기 수직 채널 구조체들 각각의 상면에서 서로 상이한 면적의 영역들을 각기 가리는 것을 특징으로 할 수 있다.
일 실시예들은 서로 다른 타입의 불순물로 도핑되는 듀얼 정션(Dual junction)을 포함하는 3차원 플래시 메모리, 그 동작 방법 및 제조 방법을 제안함으로써, 기존 3차원 플래시 메모리보다 개선된 다치화를 구현하는 기술 효과를 달성할 수 있다.
이 때, 일 실시예들은 비대칭 구조로 구현된 듀얼 정션을 포함하는 3차원 플래시 메모리, 그 동작 방법 및 제조 방법을 제안할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 일 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회로도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다.
도 3a 내지 3d는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 2를 A-A'선으로 자른 단면에 해당된다.
도 4a 내지 4b는 일 실시예에 따른 3차원 플래시 메모리의 개선된 메모리 윈도우를 설명하기 위한 도면이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작 방법을 도시한 플로우 차트이다.
도 6a 내지 6b는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 도시한 단면도이다.
도 7은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법을 도시한 플로우 차트이다.
도 8은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위해 메모리 윈도우를 도시한 도면이다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 소거 동작 방법을 도시한 플로우 차트이다.
도 10a 내지 10b는 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위해 메모리 윈도우를 도시한 도면이다.
도 11은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 도시한 플로우 차트이다.
도 12는 일 실시예들에 따른 3차원 플래시 메모리를 포함하는 전자 시스템을 개략적으로 도시한 사시도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 도면들을 참조하여, 기존 3차원 플래시 메모리보다 개선된 다치화를 구현하는 3차원 플래시 메모리, 그 동작 방법 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 일 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회로도이다.
도 1을 참조하면, 일 실시예에 따른 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 복수의 비트 라인들(BL0, BL1, BL2) 및 공통 소스 라인(CSL)과 비트 라인들(BL0, BL1, BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0, BL1, BL2)은 제2 방향(D2)으로 연장 형성된 채 제1 방향(D1)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 여기서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3) 각각은 서로 직교하며 X, Y, Z축으로 정의되는 직각 좌표계를 형성할 수 있다.
비트 라인들(BL0, BL1, BL2) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 비트 라인들(BL0, BL1, BL2)과 하나의 공통 소스 라인(CSL) 사이에 제공된 채 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 이 때, 공통 소스 라인(CSL)은 복수 개로 제공될 수 있으며, 복수의 공통 소스 라인들(CSL)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 복수의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으나, 이에 제한되거나 한정되지 않고 복수의 공통 소스 라인들(CSL) 각각이 전기적으로 독립적으로 제어됨으로써 서로 다른 전압이 인가될 수도 있다.
셀 스트링들(CSTR)은 제3 방향(D3)으로 연장 형성된 채 비트 라인별로 제2 방향(D2)을 따라 서로 이격되며 배열될 수 있다. 실시예에 따르면, 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인들(BL0, BL1, BL2)에 접속하며 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2), 접지 선택 트랜지스터(GST)와 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 사이에 배치된 채 직렬 연결된 메모리 셀 트랜지스터들(MCT) 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(Data storage element)를 포함할 수 있다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인들(BL0, BL1, BL2) 중 하나에 접속될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모스 트랜지스터들로 구성될 수도 있다.
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 즉, 메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에서 제3 방향(D3)을 따라 배치된 채 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소스 라인들(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이 및 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.
실시예에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수의 워드 라인들(WL0-WLn)에 의해 각각 제어될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL0, GSL1, GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터(ECT)는 복수 개로 제공될 수 있다. 공통 소스 라인들(CSL)은 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다.
공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 제공되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 그러나 이에 제한되거나 한정되지 않고, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되더라도, 서로 다른 행 또는 열에 제공되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 제1 방향(D1)을 따라 연장되며, 제2 방향(D2)으로 서로 이격되며 2차원적으로 배열될 수 있다. 공통 소스라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되는 접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터들(ECT)은 메모리 셀 어레이의 소거 동작 시 게이트 유도 드레인 누설(Gate Induced Drain Leakage; 이하 GIDL)을 발생시킬 수 있다. 일부 실시예들에서, 메모리 셀 어레이의 소거 동작시 비트 라인들(BL0, BL1, BL2) 및/또는 공통 소스 라인들(CSL)에 소거 전압이 인가될 수 있으며, 스트링 선택 트랜지스터(SST) 및/또는 소거 제어 트랜지스터들(ECT)에서 게이트 유도 누설 전류가 발생될 수 있다.
이상 설명된 스트링 선택 라인(SSL)은 상부 선택 라인(USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인으로 표현될 수도 있다.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이고, 도 3a 내지 3d는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 2를 A-A'선으로 자른 단면에 해당되며, 도 4a 내지 4b는 일 실시예에 따른 3차원 플래시 메모리의 개선된 메모리 윈도우를 설명하기 위한 도면이다.
도면들을 참조하면, 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 기판(SUB)에는 제1 도전형 불순물(예컨대, P-의 불순물)이 도핑될 수 있다.
기판(SUB) 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다.
적층 구조체들(ST) 각각은 기판(SUB)의 상면에 수직한 수직 방향(예컨대 제3 방향(D3))으로 교대로 적층된 게이트 전극들(EL1, EL2, EL3), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 즉, 적층 구조체들(ST)의 상면은 기판(SUB)의 상면과 평행할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미한다.
다시 도 1을 참조하면, 각각의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB) 상에 차례로 적층된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2), 워드 라인들(WL0-WLn, DWL), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 하나일 수 있다.
게이트 전극들(EL1, EL2, EL3) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 게이트 전극들(EL1, EL2, EL3) 각각은, 도전성 물질로 형성될 수 있다. 예컨대, 게이트 전극들(EL1, EL2, EL3) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 게이트 전극들(EL1, EL2, EL3) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
보다 구체적으로, 게이트 전극들(EL1, EL2, EL3)은 최하부의 제1 게이트 전극(EL1), 최상부의 제3 게이트 전극(EL3) 및 제1 게이트 전극(EL1)과 제3 게이트 전극(EL3) 사이의 복수의 제2 게이트 전극들(EL2)을 포함할 수 있다. 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 각각 단수로 도시 및 설명되었으나, 이는 예시적인 것으로 이에 제한되지 않으며, 필요에 따라 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 복수로 제공될 수도 있다. 제1 게이트 전극(EL1)은 도 1에 도시된 접지 선택 라인들(GSL0, GSL1, GLS2) 중 어느 하나에 해당될 수 있다. 제2 게이트 전극(EL2)은 도 1에 도시된 워드 라인들(WL0-WLn, DWL) 중 어느 하나에 해당될 수 있다. 제3 게이트 전극(EL3)은 도 1에 도시된 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 중 어느 하나 또는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 어느 하나에 해당될 수 있다.
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 제3 게이트 전극(EL3)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 제1 게이트 전극(EL1)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(Outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL1, EL2, EL3)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일 예로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.
적층 구조체들(ST) 및 기판(SUB)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 도 1에 도시된 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 기판(SUB) 내부에 매립되어 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.
적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열들은 복수로 제공될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 3개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 4개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통하거나 1개 이상 2개 이하의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS)은 로우(Row) 및 컬럼(Column)으로 나란히 배치되는 배열을 형성할 수도 있다.
수직 채널 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 채널 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.
수직 채널 구조체들(VS) 각각은 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP), 수직 매립 패턴(VFP) 및 듀얼 정션(Dual junction; DJ)을 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 데이터 저장 패턴(DSP)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 수직 채널 패턴(VCP)은 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 수직 매립 패턴(VFP)은 수직 채널 패턴(VCP) 및 듀얼 정션(DJ)로 둘러싸인 공간을 채울 수 있다.
데이터 저장 패턴(DSP)은 채널 홀들(CH) 각각의 내측벽을 덮은 채, 내측으로는 수직 채널 패턴(VCP)의 외측벽을 둘러싸며 외측으로는 게이트 전극들(EL1, EL2, EL3)의 측벽들과 접촉할 수 있다. 이에, 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들은 수직 채널 패턴(VCP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의해 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)이 수행되는 메모리 셀들을 구성할 수 있다. 메모리 셀들은 도 1에 도시된 메모리 셀 트랜지스터들(MCT)에 해당된다. 이를 위해, 데이터 저장 패턴(DSP)은 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의한 전하들을 트랩하거나 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지함으로써 데이터 값을 나타내는 데이터 저장 요소일 수 있다.
예를 들어, 데이터 저장 패턴(DSP)은 강유전체 물질로 형성됨으로써 전하의 분극 상태로 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다. 강유전체 물질은 사방정계(Orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 하나를 포함할 수 있다.
다른 예를 들면, 데이터 저장 패턴(DSP)은 ONO(Tunneling Oxide-Charge trap Nitride-Blocking Oxide)로 형성됨으로써, 전하 트랩 질화물층(Charge trap Nitride)에서 전하를 트랩함으로써 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다.
도면에는 데이터 저장 패턴(DSP)이 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성되는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)의 외측벽 상 그리고 채널 홀들(CH) 각각의 내측벽 상 제2 게이트 전극들(EL2)에 대응하는 영역들에만 이격되어 배치되는 복수 개로 분절된 구조를 가질 수도 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)의 내측벽을 덮을 수 있으며, 수직 방향(예컨대, 제3 방향(D3))으로 연장될 수 있다. 수직 채널 패턴(VCP)은 제1 부분(VCP1) 및 제1 부분(VCP1) 상의 제2 부분(VCP2)을 포함할 수 있다.
수직 채널 패턴(VCP)의 제1 부분(VCP1)은 채널 홀들(CH) 각각의 하부에 제공될 수 있고, 기판(SUB)과 접촉할 수 있다. 이러한 수직 채널 패턴(VCP)의 제1 부분(VCP1)은 수직 채널 구조체들(VS) 각각에서의 누설 전류를 차단, 억제 또는 최소화하는 용도 및/또는 에피택시얼 패턴의 용도로 사용될 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 두께는, 예를 들어, 제1 게이트 전극(EL1)의 두께보다 클 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면과 제2 게이트 전극들(EL2) 중 최하부의 것의 하면 사이에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 하면은 기판(SUB)의 최상면(즉, 층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 일부는 제1 게이트 전극(EL1)과 수평 방향으로 중첩될 수 있다. 이하에서, 수평 방향은 제1 방향(D1) 및 제2 방향(D2)과 나란한 평면 상에서 연장되는 임의의 방향을 의미한다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)은 제1 부분(VCP1)의 상면으로부터 제3 방향(D3)으로 연장될 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 데이터 저장 패턴(DSP)와 수직 매립 패턴(VFP) 사이에 제공될 수 있으며, 제2 게이트 전극들(EL2)에 대응될 수 있다. 이에, 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 전술된 바와 같이 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 메모리 셀들을 구성할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 수직 매립 패턴(VFP)의 상면과 실질적으로 공면을 이룰 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)으로 전하 또는 홀을 전달하는 구성요소로서, 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 게이트 전극들(EL1, EL2, EL3) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 게이트 전극들(EL1, EL2, EL3) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 플래시 메모리의 전기적 특성을 향상시킬 수 있다.
특히 수직 채널 패턴(VCP)은 후술되는 듀얼 정션(DJ)의 채널 형성 동작을 위해, 단결정질의 실리콘 또는 폴리 실리콘뿐만 아니라, 농도가 낮은 p- 도핑된 물질 또는 농도가 낮은 n- 도핑된 물질로 형성될 수 있다.
이상 수직 채널 패턴(VCP)가 제1 부분(VCP1) 및 제2 부분(VCP2)을 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 제1 부분(VCP1)이 배제된 구조를 가질 수 있다. 예를 들어, 수직 채널 패턴(VCP)은 기판(SUB)까지 연장 형성된 수직 매립 패턴(VFP) 및 데이터 저장 패턴(DSP) 사이에 제공되며 기판(SUB)과 접촉하도록 기판(SUB)까지 연장 형성될 수 있다. 이러한 경우 수직 채널 패턴(VCP)의 하면은 기판(SUB)의 최상면(층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있으며, 수직 채널 패턴(VCP)의 상면은 수직 매립 패턴(VFP)의 상면과 실질적으로 공면을 이룰 수 있다.
수직 매립 패턴(VFP)은 수직 채널 패턴(VCP)의 제2 부분(VCP2)으로 둘러싸일 수 있다. 수직 매립 패턴(VFP)의 상면은 듀얼 정션(DJ)과 접촉할 수 있고, 수직 매립 패턴(VFP)의 하면은 수직 채널 패턴(VCP)의 제1 부분(VCP1)과 접촉할 수 있다. 수직 매립 패턴(VFP)은 기판(SUB)과 제3 방향(D3)으로 이격될 수 있다. 다시 말하면, 수직 매립 패턴(VFP)은 기판(SUB)으로부터 전기적으로 플로팅될 수 있다.
수직 매립 패턴(VFP)은 수직 채널 패턴(VCP)에서의 전하 또는 홀의 확산을 돕는 물질로 형성될 수 있다. 보다 상세하게, 수직 매립 패턴(VFP)은 전하, 홀 이동도(Hole mobility)가 우수한 물질로 형성될 수 있다. 예를 들어, 수직 매립 패턴(VFP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 또는 다결정(Polycrystalline) 반도체 물질로 형성될 수 있다. 보다 구체적인 예를 들면, 수직 매립 패턴(VFP)은 기판(SUB)과 동일한 제1 도전형 불순물(예컨대, P-의 불순물)이 도핑된 폴리 실리콘으로 형성될 수 있다. 즉, 수직 매립 패턴(VFP)은 3차원 플래시 메모리의 전기적 특성을 개선시켜 메모리 동작의 속도를 향상시킬 수 있다.
이상 수직 채널 구조체들(VS)에 수직 매립 패턴(VFP)이 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 매립 패턴(VFP)이 생략될 수도 있다.
또한, 수직 채널 구조체들(VS) 각각은 수직 매립 패턴(VFP)이 생략된 구조를 갖는 것에 그치지 않고, 백 게이트(BG; 미도시)를 포함하는 구조를 가질 수 있다. 이러한 경우, 백 게이트(BG)는 수직 채널 패턴(VCP)에 의해 적어도 일부분이 감싸진 채 맞닿을 수 있으며, 메모리 동작을 위하여 수직 채널 패턴(VCP)으로 전압을 인가하는 구성요소일 수 있다.
다시 도 1을 참조하면, 수직 채널 구조체들(VS)은 소거 제어 트랜지스터(ECT), 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.
도 3a 내지 3d에 도시된 바와 같이 수직 채널 패턴(VCP)의 상면 상에는 듀얼 정션(DJ)이 제공될 수 있다. 즉, 듀얼 정션(DJ)은 수직 채널 구조체들(VS) 각각의 상단에 위치한 채 수직 채널 패턴(VCP)의 상부와 연결됨으로써, 드레인 정션(Drain junction)으로 동작할 수 있다.
듀얼 정션(DJ)은 서로 다른 타입의 불순물로 각기 도핑된 이중 구조를 가질 수 있다. 일례로, 듀얼 정션(DJ)은 N+ 도핑된 N+ 정션(N+ Junction) 및 P+ 도핑된 P+ 정션(P+ Junction)을 포함하는 이중 구조를 가질 수 있다.
이에, 듀얼 정션(DJ)은 도 4a에 도시된 바와 같이 프로그램 동작 시 음의 프로그램 전압이 인가됨에 응답하여 P+ 정션을 활성화시킴으로써 수직 채널 패턴(VCP)에 P형 채널을 형성하여 PGM1 내지 PGM8의 메모리 윈도우를 사용할 수 있으며, 양의 프로그램 전압이 인가됨에 응답하여 N+ 정션을 활성화시킴으로써 수직 채널 패턴(VCP)에 N형 채널을 형성하여 PGM9 내지 PGM32의 메모리 윈도우를 사용할 수 있다.
이처럼 N+ 정션이 사용하는 메모리 윈도우가 P+ 정션이 사용하는 메모리 윈도우보다 넓은 것은, 듀얼 정션(DJ)이 후술되는 바와 같이 N+ 정션이 P+ 정션보다 더 큰 면적을 갖는 비대칭 구조이기 때문이다.
따라서, 듀얼 정션(DJ)을 포함하는 3차원 플래시 메모리는, 도 4b에 도시된 바와 같은 기존의 3차원 NAND 플래시 메모리가 갖는 4Bit의 다치화보다 더욱 개선된 5Bit 이상의 다치화를 구현할 수 있다.
즉, 3차원 플래시 메모리는 선택된 게이트 전극(Sel EL)에 인가되는 프로그램 전압의 값을 음의 전압 범위 내지 양의 전압 범위 내에서 조절함으로써, 조절된 양의 프로그램 전압 값 및 조절된 음의 프로그램 전압 값에 따라 다치화된 데이터를 기록하는 프로그램 동작을 수행할 수 있다.
특히, 듀얼 정션(DJ)은 서로 다른 타입의 불순물로 각기 도핑된 채 서로 다른 면적을 갖는 비대칭 구조를 가질 수 있다. 보다 구체적으로, 듀얼 정션(DJ)은 N+ 도핑된 N+ 정션(N+ Junction) 및 P+ 도핑된 P+ 정션(P+ Junction)을 포함하는 가운데 N+ 정션이 P+ 정션보다 더 큰 면적을 갖는 비대칭 구조를 가질 수 있다.
이하, N+ 정션이 P+ 정션보다 더 큰 면적을 갖는 비대칭 구조라는 것은, N+ 정션이 수직 채널 구조체(VS)의 상면 중심을 기준으로 상면 절반 이상의 영역을 차지함으로써 수직 채널 패턴(VCP)에 대해 보다 넓은 접촉 면적(P+ 정션에 비해 넓은 접촉 면적)을 갖고 P+ 정션이 수직 채널 구조체(VS)의 상면 중심을 기준으로 상면 절반 미만의 영역을 차지함으로써 수직 채널 패턴(VCP)에 대해 보다 좁은 접촉 면적(N+ 정션에 비해 좁은 접촉 면적)을 갖는 것을 의미한다.
이처럼 N+ 정션의 수직 채널 패턴(VCP)에 대한 접촉 면적이 P+ 정션의 수직 채널 패턴(VCP)에 대한 접촉 면적보다 큰 듀얼 정션(DJ)의 비대칭 구조는, N+ 정션 및 P+ 정션 각각의 전기적 특성을 고려하여, 게이트 전극들(EL1, EL2, EL3)을 통해 인가되는 전압에 따라 수직 채널 패턴(VCP)에 N형 채널을 형성하는 동작 및 P형 채널을 형성하는 동작이 균일하게 이루어지도록 하기 위함이다(N형 채널이 형성되는 동작과 P형 채널이 형성되는 동작이 대칭되도록 하기 위함이다).
일례로, 선택된 게이트 전극(Sel EL)에 인가되는 양의 전압에 응답하여 수직 채널 패턴(VCP)에 N형 채널을 형성하는 동작의 속도 및 선택된 게이트 전극(Sel EL)에 인가되는 음의 전압에 응답하여 수직 채널 패턴(VCP)에 P형 채널을 형성하는 동작의 속도가 균일하도록 N+ 정션의 수직 채널 패턴(VCP)에 대한 접촉 면적이 P+ 정션의 수직 채널 패턴(VCP)에 대한 접촉 면적보다 큰 비대칭 구조의 듀얼 정션(DJ)이 구현될 수 있다.
따라서, 비대칭 구조의 듀얼 정션(DJ)에서 N+ 정션과 P+ 정션 각각의 면적에 대한 세부적인 값은, 설명된 조건(수직 채널 패턴(VCP)에 N형 채널을 형성하는 동작 및 P형 채널을 형성하는 동작이 균일하게 이루어지는 조건)을 만족시키도록 조절 및 결정될 수 있다.
또한, N+ 정션의 수직 채널 패턴(VCP)에 대한 접촉 면적이 P+ 정션의 수직 채널 패턴(VCP)에 대한 접촉 면적보다 큰 듀얼 정션(DJ)의 비대칭 구조는, 판독 동작 시 P+ 정션을 사용하는 것이 아닌, N+ 정션만을 활성화시켜 수직 채널 패턴(VCP)에 N형 채널을 형성하기 때문이다.
비대칭 구조를 갖는 듀얼 정션(DJ)은 메모리 동작 시 게이트 전극들(EL1, EL2, EL3)(보다 상세하게는 제2 게이트 전극들(EL2)) 중 메모리 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 게이트 전극(Sel EL)에 인가되는 전압에 응답하여, N+ 정션 또는 P+ 정션 중 어느 하나를 선택적으로 활성화시켜 수직 채널 패턴(VCP)에 채널을 형성할 수 있다.
예를 들어, N+ 정션은 선택된 게이트 전극(Sel EL)에 인가되는 양의 프로그램 전압(+Vpgm)에 응답하여 수직 채널 패턴(VCP)에 N형 채널을 형성함으로써 프로그램 동작을 수행할 수 있다. 즉, N형 채널은 N+ 정션에 이어지도록 수직 방향으로 연장 형성될 수 있다. 이러한 경우, 선택된 게이트 전극(Sel EL)에 인가되는 양의 프로그램 전압(+Vpgm)은, ISPP(Incremental step pulse program) 방식으로 선택된 게이트 전극(Sel EL)에 인가될 수 있다.
다른 예를 들면, P+ 정션은 선택된 게이트 전극(Sel EL)에 인가되는 음의 프로그램 전압(-Vpgm)에 응답하여 수직 채널 패턴(VCP)에 P형 채널을 형성함으로써 프로그램 동작을 수행할 수 있다. 마찬가지로, P형 채널은 P+ 정션에 이어지도록 수직 방향으로 연장 형성될 수 있으며, 선택된 게이트 전극(Sel EL)에 인가되는 음의 프로그램 전압(-Vpgm) 역시 ISPP(Incremental step pulse program) 방식으로 선택된 게이트 전극(Sel EL)에 인가될 수 있다.
또 다른 예를 들면, N+ 정션은 선택된 게이트 전극(Sel EL)에 인가되는 양의 판독 전압(+Vread)에 응답하여 수직 채널 패턴(VCP)에 N형 채널을 형성함으로써 판독 동작을 수행할 수 있다. 이 경우 역시 마찬가지로, N형 채널은 N+ 정션에 이어지도록 수직 방향으로 연장 형성될 수 있다. 다만, 선택된 게이트 전극(Sel EL)에 인가되는 양의 판독 전압(+Vread)은, ISPP(Incremental step pulse program) 방식이 아닌 전압의 증감없이 전압이 일정 값을 유지하는 방식으로 선택된 게이트 전극(Sel EL)에 인가될 수 있다.
설명된 바와 같이 듀얼 정션(DJ)이 N+ 정션이 P+ 정션보다 더 큰 면적을 갖는 비대칭 구조로 구현됨에 따라 N+ 정션이 사용하는 메모리 윈도우가 P+ 정션이 사용하는 메모리 윈도우보다 넓기 때문에, 듀얼 정션(DJ)을 포함하는 3차원 플래시 메모리는, 음의 프로그램 전압(-Vpgm)으로 프로그램된 메모리 셀들을 양의 프로그램 전압(+Vpgm)으로 프로그램된 상태로 이동시키는 제1 단계 및 양의 프로그램 전압(+Vpgm)으로 프로그램된 메모리 셀들과 이동된 메모리 셀들에 대해 소거 동작을 수행하는 제2 단계로 음의 프로그램 전압(-Vpgm)으로 프로그램된 메모리 셀들에 대한 소거 동작을 수행할 수 있다. 즉, 듀얼 정션(DJ)을 포함하는 3차원 플래시 메모리는 두 단계들로 구성된 소거 동작을 수행할 수 있다.
듀얼 정션(DJ)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 듀얼 정션(DJ)의 하면은 제3 게이트 전극(EL3)의 상면보다 낮은 레벨에 위치할 수 있다. 보다 구체적으로, 듀얼 정션(DJ)의 하면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다. 즉, 듀얼 정션(DJ)의 적어도 일부는 제3 게이트 전극(EL3)과 수평 방향으로 중첩될 수 있다.
듀얼 정션(DJ)의 상부에는 비트 라인 플러그(BLPG)와 연결되는 콘택 플러그(CPG)가 배치될 수 있다. 즉, 듀얼 정션(DJ)은 콘택 플러그(CPG)를 통해 비트 라인 플러그(BLPG)와 연결될 수 있다.
듀얼 정션(DJ)이 콘택 플러그(CPG)를 통해 비트 라인 플러그(BLPG)와 연결되는 것은, 비트 라인 플러그(BLPG)의 단면적이 듀얼 정션(DJ)의 N+ 정션 및 P+ 정션 각각에 대해 전압을 인가하기 충분하지 못한 크기(듀얼 정션(DJ)의 N+ 정션 및 P+ 정션 각각에 대해 전류를 제공하기 충분하지 못한 크기)를 갖기 때문이다. 따라서, 콘택 플러그(CPG)는 듀얼 정션(DJ)의 N+ 정션 및 P+ 정션 각각에 대해 전압을 인가할 수 있는 충분한 면적(듀얼 정션(DJ)의 N+ 정션 및 P+ 정션 각각에 전류를 제공할 수 있는 충분한 면적)으로 구성될 수 있다.
또한, 듀얼 정션(DJ)이 콘택 플러그(CPG)를 통해 비트 라인 플러그(BLPG)와 연결되는 것은, 듀얼 정션(DJ)과 비트 라인 플러그(BLPG)와의 접촉 저항을 줄이기 위함이다. 이에, 콘택 플러그(CPG)는 듀얼 정션(DJ)과 비트 라인 플러그(BLPG)와의 접촉 저항을 줄일 수 있는 물질로 형성될 수 있다. 예컨대, 콘택 플러그(CPG)는 불순물이 도핑된 반도체 또는 도전성 물질로 형성될 수 있다. 예를 들어, 콘택 플러그(CPG)는 기판(SUB) 또는 수직 매립 패턴(VFP)과 다른 불순물(보다 정확하게 제1 도전형(예컨대, P-)과 다른 제2 도전형(예컨대, N-)의 불순물)이 도핑된 반도체 물질로 형성될 수 있다.
이상, 듀얼 정션(DJ)이 콘택 플러그(CPG)를 통해 비트 라인 플러그(BLPG)와 연결되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 콘택 플러그(CPG)가 생략될 수도 있다. 이러한 경우, 비트 라인 플러그(BLPG)는 듀얼 정션(DJ)의 N+ 정션 및 P+ 정션 각각에 대해 전압을 인가할 수 있는 충분한 면적(듀얼 정션(DJ)의 N+ 정션 및 P+ 정션 각각에 전류를 제공할 수 있는 충분한 면적)으로 구성되어, 듀얼 정션(DJ)에 직접적으로 전압을 인가하거나 전류를 제공할 수 있다.
도 3a에 도시된 바와 같이 수직 채널 패턴(VCP)의 하면 아래에는 소스 영역(Source Region; SR)이 형성될 수 있다. 수직 채널 구조체들(VS) 각각의 소스 영역(SR)은 기판(SUB) 내 별도의 배선(미도시)을 통해 서로 연결됨으로써, 도 1의 공통 소스 라인(CSL)에 해당될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS) 각각의 소스 영역(SR)은 수직 채널 구조체들(VS)별로 독립적으로 동작하도록 서로 연결되지 않은 구조를 가질 수도 있다.
또한, 듀얼 정션(DJ)은 도 3b에 도시된 바와 같이 수직 채널 패턴(VCP)의 하면 아래에도 제공될 수 있다. 즉, 듀얼 정션(DJ)은 수직 채널 구조체들(VS) 각각의 하단에 위치한 채 수직 채널 패턴(VCP)의 하부와 연결됨으로써, 소스 정션(Source junction)으로 동작할 수 있다. 소스 정션으로 동작하는 듀얼 정션(DJ) 역시 전술된 드레인 정션으로 동작하는 듀얼 정션(DJ)과 그 구조가 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다. 수직 채널 구조체들(VS) 각각에서 소스 정션으로 동작하는 듀얼 정션(DJ)의 하부에는 소스 영역(Source Region; SR)이 형성될 수 있다. 수직 채널 구조체들(VS) 각각의 소스 영역(SR)은 기판(SUB) 내 별도의 배선(미도시)을 통해 서로 연결됨으로써, 도 1의 공통 소스 라인(CSL)에 해당될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS) 각각의 소스 영역(SR)은 수직 채널 구조체들(VS)별로 독립적으로 동작하도록 서로 연결되지 않은 구조를 가질 수도 있다.
또한, 수직 채널 구조체들(VS) 각각의 하단에도 듀얼 정션(DJ)이 위치하는 경우, 소스 영역(SR)은 생략될 수도 있다. 이러한 경우, 수직 채널 구조체들(VS) 각각에서 소스 정션(Source junction)으로 동작하는 듀얼 정션(DJ)은 기판(SUB) 내 별도의 배선(미도시)을 통해 서로 연결됨으로써, 도 1의 공통 소스 라인(CSL)에 해당될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS) 각각에서 소스 정션으로 동작하는 듀얼 정션(DJ)은 수직 채널 구조체들(VS)별로 독립적으로 동작하도록 서로 연결되지 않은 구조를 가질 수도 있다.
또한, 수직 채널 구조체들 각각의 상단에만 듀얼 정션(DJ)이 위치하는 경우에는, 수직 채널 구조체들(VS) 각각이 도 3c에 도시된 바와 같이 수직 채널 패턴(VCP)의 하면 아래에 소스 영역(SR)이 생략된 소스 프리(Source free) 구조를 가질 수도 있다.
이상 듀얼 정션(DJ)이 N+ 정션 및 P+ 정션만이 포함되는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 도 3d에 도시된 바와 같이 N+ 정션 및 P+ 정션 사이에 개재된 채 N+ 정션 및 P+ 정션을 서로 절연시키는 절연막(Insulator)을 포함하는 구조일 수도 있다.
별도의 도면으로 도시되지는 않았으나, 수직 채널 패턴(VCP)의 하면 아래에 배치되는 듀얼 정션(DJ) 역시 절연막(Insulator)을 더 포함하는 구조로 구현될 수 있다.
또한, 도면에는 도시되지 않았으나, 서로 인접한 적층 구조체들(ST) 사이에는 제1 방향(D1)으로 연장되는 분리 트렌치(TR)가 제공될 수 있다. 공통 소스 영역(CSR)은 분리 트렌치(TR)에 의해 노출되는 기판(SUB) 내부에 제공될 수 있다. 공통 소스 영역(CSR)은 기판(SUB) 내에서 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(CSR)은, 제2 도전형의 불순물(예컨대, N+의 불순물)이 도핑된 반도체 물질로 형성될 수 있다. 공통 소스 영역(CSR)은 도 1의 공통 소스 라인(CSL)에 해당할 수 있다.
공통 소스 플러그(CSP)는 분리 트렌치(TR) 내에 제공될 수 있다. 공통 소스 플러그(CSP)는 공통 소스 영역(CSR)과 연결될 수 있다. 공통 소스 플러그(CSP)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 공통 소스 플러그(CSP)는 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 플레이트(Plate) 형상을 가질 수 있다. 이 때 공통 소스 플러그(CSP)는, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에는 절연 스페이서들(SP)이 개재될 수 있다. 절연 스페이서들(SP)은 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하며 제공될 수 있다. 예를 들어 절연 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질로 형성될 수 있다.
적층 구조체들(ST), 수직 채널 구조체들(VS) 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(CAP)이 제공될 수 있다. 캡핑 절연막(CAP)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 듀얼 정션(DJ)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 캡핑 절연막(CAP)은, 층간 절연막들(ILD)과 다른 절연 물질로 형성될 수 있다. 캡핑 절연막(CAP) 내부에는 콘택 플러그(CPG) 및 비트 라인 콘택 플러그(BLPG)가 제공될 수 있다. 비트 라인 콘택 플러그(BLPG)는, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
캡핑 절연막(CAP) 및 비트 라인 콘택 플러그(BLPG) 상에 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 도 1에 도시된 복수의 비트 라인들(BL0, BL1, BL2) 중 어느 하나에 해당되는 것으로, 제2 방향(D2)을 따라 도전성 물질로 연장 형성될 수 있다. 비트 라인(BL)을 구성하는 도전성 물질은 전술된 게이트 전극들(EL1, EL2, EL3) 각각을 형성하는 도전성 물질과 동일한 물질일 수 있다.
비트 라인(BL)은 비트 라인 콘택 플러그(BLPG)를 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 여기서 비트 라인(BL)이 수직 채널 구조체들(VS)과 연결된다는 것은, 수직 채널 구조체들(VS)에 포함되는 듀얼 정션(DJ)을 통해 수직 채널 패턴(VCP)과 연결되는 것을 의미할 수 있다.
전술된 바와 같이 적층 구조체들(ST) 내에 3개의 수직 채널 구조체들(VS)의 열들이 관통함에 따라, 동일한 행에 위치하는 3개의 수직 채널 구조체들(VS)은 동일한 평면 상에 위치하는 비트 라인들(BL0, BL1, BL2) 각각과 연결되도록 각각의 비트 라인 콘택 플러그(BLPG)가 서로 어긋난 구조를 가질 수 있다. 일례로, 도 2에 도시된 바와 같이 제1 수직 채널 구조체(VS1)는 비트 라인(BL0)과 연결되도록 평면 상 제1 방향(D1)으로 편향된 비트 라인 콘택 플러그(BLPG)를 포함할 수 있고, 제2 수직 채널 구조체(VS2)는 비트 라인(BL1)과 연결되도록 평면 상 중심에 위치하는 비트 라인 콘택 플러그(BLPG)를 포함할 수 있으며, 제3 수직 채널 구조체(VS3)는 비트 라인(BL2)와 연결되도록 평면 상 제1 방향(D1)의 반대 방향으로 편향된 비트 라인 콘택 플러그(BLPG)를 포함할 수 있다.
일 실시예에 따른 3차원 플래시 메모리는 설명된 구조로 제한되거나 한정되지 않고, 구현 예시에 따라 수직 채널 패턴(VCP), 듀얼 정션(DJ), 데이터 저장 패턴(DSP), 게이트 전극들(EL1, EL2, EL3), 비트 라인(BL)을 포함하는 것을 전제로 다양한 구조로 구현될 수 있다.
이상 설명된 바와 같은 듀얼 정션(DJ)을 포함하는 구조의 3차원 플래시 메모리에 대한 동작 방법 및 제조 방법은 아래에서 기재하기로 한다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작 방법을 도시한 플로우 차트이고, 도 6a 내지 6b는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 도시한 단면도이다.
이하, 설명되는 프로그램 동작 방법은 도 1 내지 4a를 참조하여 상술된 구조의 3차원 플래시 메모리에 의해 수행됨을 전제로 한다.
도 5를 참조하면, 단계(S510)에서 3차원 플래시 메모리는, 게이트 전극들(EL1, EL2, EL3)(보다 정확하게는 제2 게이트 전극(EL2)) 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 게이트 전극(Sel EL)에 전압을 인가할 수 있다.
여기서 3차원 플래시 메모리는 양의 전압이건 음의 전압이건, 프로그램 동작을 위한 전압을 ISPP(Incremental step pulse program) 방식으로 선택된 게이트 전극(Sel EL)에 인가할 수 있다.
이에, 단계(S520)에서 3차원 플래시 메모리는, 선택된 게이트 전극(Sel EL)에 인가되는 전압에 응답하여, 듀얼 정션(DJ)에 포함되는 N+ 정션 또는 P+ 정션 중 어느 하나를 선택적으로 활성화시켜 수직 채널 패턴(VCP)에 채널을 형성함으로써 대상 메모리 셀에 대한 프로그램 동작을 수행할 수 있다.
예를 들어, 3차원 플래시 메모리는 도 6a에 도시된 바와 같이 단계(S510)에서 선택된 게이트 전극(Sel EL)에 양의 프로그램 전압(+Vpgm)을 인가함으로써, 단계(S520)에서 듀얼 정션(DJ)의 N+ 정션을 통해 수직 채널 패턴(VCP)에 N형 채널을 형성(N형 채널이 N+ 정션에 이어지도록 수직 방향으로 연장 형성)하여 프로그램 동작을 수행할 수 있다.
다른 예를 들면, 3차원 플래시 메모리는 도 6b에 도시된 바와 같이 단계(S520)에서 선택된 게이트 전극(Sel EL)에 음의 프로그램 전압(-Vpgm)을 인가함으로써, 단계(S520)에서 듀얼 정션(DJ)의 P+ 정션을 통해 수직 채널 패턴(VCP)에 P형 채널을 형성(P형 채널이 P+ 정션에 이어지도록 수직 방향으로 연장 형성)하여 기록 동작을 수행할 수 있다.
이 때, 3차원 플래시 메모리는 선택된 게이트 전극(Sel EL)에 인가되는 전압의 값을 다양한 복수의 값들로 조절함으로써, 다치화를 구현할 수 있다. 특히, 3차원 플래시 메모리는 선택된 게이트 전극(Sel EL)에 인가되는 전압의 값을 양의 범위뿐만 아니라 음의 범위 내에서도 선택 가능할 수 있기 때문에, 도 4b에 도시된 바와 같은 기존의 3차원 NAND 플래시 메모리가 갖는 4 Bit의 다치화보다 더욱 개선된 도 4a에 도시된 바와 같은 5 Bit 이상의 다치화를 구현할 수 있다. 즉, 3차원 플래시 메모리는 선택된 게이트 전극(Sel EL)에 인가되는 양의 전압의 값과 음의 전압의 값을 조절함으로써, 조절된 양의 전압의 값 및 조절된 음의 전압의 값에 따라 다치화된 값의 프로그램 동작을 수행할 수 있다.
또한, 단계(S520)에서 3차원 플래시 메모리는, 수직 채널 구조체들(VS) 각각의 하단에도 형성된 듀얼 정션(DJ)을 이용하여 수직 채널 패턴(VCP)에 채널을 형성하여 메모리 동작을 수행할 수 있다. 수직 채널 구조체들(VS) 각각의 하단에도 형성된 듀얼 정션(DJ)을 이용하는 것은, 수직 채널 구조체들(VS) 각각의 상단에 형성된 듀얼 정션(DJ)을 이용하는 것과 동일한 과정을 통해 이루어지므로, 이에 대한 상세한 설명은 생략하기로 한다.
이 때, 듀얼 정션(DJ)은 N+ 정션이 P+ 정션보다 더 큰 면적을 갖는 비대칭 구조로 구현됨에 따라, N+ 정션 및 P+ 정션 각각의 전기적 특성을 고려하여 수직 채널 패턴(VCP)에 N형 채널을 형성하는 동작 및 P형 채널을 형성하는 동작이 균일하게 이루어지도록 할 수 있다. 예컨대, 듀얼 정션(DJ)은 선택된 게이트 전극(Sel EL)에 인가되는 양의 전압에 응답하여 수직 채널 패턴(VCP)에 N형 채널을 형성하는 동작의 속도 및 선택된 게이트 전극(Sel EL)에 인가되는 음의 전압에 응답하여 수직 채널 패턴(VCP)에 P형 채널을 형성하는 동작의 속도가 균일하도록 N+ 정션의 수직 채널 패턴(VCP)에 대한 접촉 면적이 P+ 정션의 수직 채널 패턴(VCP)에 대한 접촉 면적보다 큰 비대칭 구조로 구현될 수 있다.
도 7은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법을 도시한 플로우 차트이고, 도 8은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위해 메모리 윈도우를 도시한 도면이다.
이하, 설명되는 판독 동작 방법은 도 1 내지 4a를 참조하여 상술된 구조의 3차원 플래시 메모리에 의해 수행됨을 전제로 한다.
도 7을 참조하면, 단계(S710)에서 3차원 플래시 메모리는, 게이트 전극들(EL1, EL2, EL3)(보다 정확하게는 제2 게이트 전극(EL2)) 중 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 게이트 전극(Sel EL)에 양의 전압을 인가할 수 있다.
예컨대, 3차원 플래시 메모리는 ISPP(Incremental step pulse program) 방식이 아닌 전압의 증감없이 전압이 일정 값을 유지하는 방식으로 선택된 게이트 전극(Sel EL)에 양의 판독 전압(+Vread)을 인가할 수 있다.
이에, 단계(S720)에서 3차원 플래시 메모리는, 선택된 게이트 전극(Sel EL)에 인가되는 양의 전압에 응답하여, 듀얼 정션(DJ)에 포함되는 N+ 정션만을 활성화시켜 수직 채널 패턴(VCP)에 N형 채널을 형성함으로써 대상 메모리 셀에 대한 판독 동작을 수행할 수 있다.
설명된 바와 같이 듀얼 정션(DJ)이 N+ 정션이 P+ 정션보다 더 큰 면적을 갖는 비대칭 구조로 구현됨에 따라 N+ 정션이 사용하는 메모리 윈도우가 P+ 정션이 사용하는 메모리 윈도우보다 넓기 때문에, 3차원 플래시 메모리는 판독 동작 시 선택된 게이트 전극(Sel EL)에 인가되는 양의 판독 전압(+Vread)과 게이트 전극들(EL1, EL2, EL3)(보다 정확하게는 제2 게이트 전극(EL2)) 중 선택된 게이트 전극(Sel EL)을 제외한 나머지 비선택된 게이트 전극(Unsel EL)에 인가되는 양의 패스 전압(Vpass)은 도 8에 도시된 바와 같다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 소거 동작 방법을 도시한 플로우 차트이고, 도 10a 내지 10b는 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위해 메모리 윈도우를 도시한 도면이다.
이하, 설명되는 소거 동작 방법은 도 1 내지 4a를 참조하여 상술된 구조의 3차원 플래시 메모리에 의해 수행됨을 전제로 한다.
도 9를 참조하면, 단계(S910)에서 3차원 플래시 메모리는, P+ 정션을 통해 수직 채널 패턴(VCP)에 P형 채널이 형성됨에 따라 음의 전압으로 프로그램된 메모리 셀들을 도 10a에 도시된 바와 같이 양의 전압으로 프로그램된 상태로 이동시킬 수 있다.
여기서, 3차원 플래시 메모리는 음의 전압으로 프로그램된 메모리 셀들을 블록 단위로 이동시킬 수 있다.
이에, 단계(S920)에서 3차원 플래시 메모리는, 도 10b에 도시된 바와 같이 양의 전압으로 프로그램된 메모리 셀들과 이동된 메모리 셀들에 대해 소거 동작을 수행할 수 있다.
보다 상세하게, 3차원 플래시 메모리는 사전에 양의 전압으로 프로그램된 메모리 셀들(PGM9 내지 PGM32로 프로그램된 메모리 셀들)과 함께 단계(S910)에서 이동된 메모리 셀들에 대해 소거 동작을 일괄적으로 수행할 수 있다.
마찬가지로 소거 동작은 블록 단위로 이루어질 수 있다.
이처럼 음의 프로그램 전압(-Vpgm)으로 프로그램된 메모리 셀들과 양의 프로그램 전압(+Vpgm)으로 프로그램된 메모리 셀들에 대해 단계들(S910 내지 S920)을 통해 일괄적으로 소거 동작이 수행됨으로써, 음의 프로그램 전압(-Vpgm)으로 프로그램된 메모리 셀들과 양의 프로그램 전압(+Vpgm)으로 프로그램된 메모리 셀들에 대해 제각기 소거 동작이 수행되는 경우보다 소거 동작 전력 및 속도가 개선될 수 있다.
도 11은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 도시한 플로우 차트이다.
이하, 설명되는 제조 방법은 도 1 내지 4를 참조하여 상술된 구조의 3차원 플래시 메모리를 제조하기 위한 것으로, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 11을 참조하면, 단계(S1110)에서 제조 시스템은, 반도체 구조체(SEMI-STR)를 준비할 수 있다. 여기서, 반도체 구조체(SEM-STR)는 기판(SUB) 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들(EL1, EL2, EL3); 및 게이트 전극들(EL1, EL2, EL3)을 관통하며 수직 방향으로 연장 형성되는 수직 채널 구조체들(VS)을 포함할 수 있다. 즉, 반도체 구조체(SEMI-STR)는 도 1 내지 4를 참조하여 전술된 구조의 적층 구조체들(ST)과 수직 채널 구조체들(VS)을 포함할 수 있다. 다만, 수직 채널 구조체들(VS)에는 듀얼 정션(DJ)이 형성되어 있지 않다.
여기서, 제조 시스템은 수직 채널 구조체들(VS) 각각의 하단에 소스 영역이 형성된 반도체 구조체(SEMI-STR)를 준비할 수 있다. 또는 제조 시스템은 수직 채널 구조체들(VS) 각각의 하단에 소스 영역이 생략된 소스 프리 구조를 갖는 반도체 구조체를 준비할 수도 있다.
전술된 바와 같이 수직 채널 구조체들(VS) 각각의 하단에도 듀얼 정션이 형성되는 경우, 단계(S1110)에서 제조 시스템은, 수직 채널 구조체들(VS) 각각의 하단에도 듀얼 정션이 형성된 반도체 구조체(SEMI-STR)를 준비할 수 있다.
단계(S1120)에서 제조 시스템은, 반도체 구조체(SEMI-STR) 상에 수직 채널 구조체들(VS) 각각의 상면 절반 미만의 영역을 가리는 제1 마스크 패턴(MASK 1)을 배치할 수 있다.
단계(S1130)에서 제조 시스템은, 제1 마스크 패턴(MASK 1)을 이용하여, 수직 채널 구조체들(VS) 각각에서 제1 마스크 패턴(MASK 1)에 의해 가려지지 않은 상면 절반 이상의 나머지 영역에 N+ 도핑된 N+ 정션을 형성할 수 있다.
단계(S1140)에서 제조 시스템은, 반도체 구조체(SEMI-STR) 상에 수직 채널 구조체들(VS) 각각의 상면 절반 이상의 나머지 영역을 가리는 제2 마스크 패턴(MASK 2)을 배치할 수 있다.
단계(S1150)에서 제조 시스템은, 제2 마스크 패턴(MASK 2)을 이용하여, 수직 채널 구조체들(VS) 각각에서 제2 마스크 패턴(MASK 2)에 의해 가려지지 않은 상면 절반 미만의 영역에 P+ 도핑된 P+ 정션을 형성할 수 있다.
여기서 제1 마스크 패턴(MASK 1) 및 제2 마스크 패턴(MASK 2)은, 수직 채널 구조체들(VS) 각각에서 N+ 정션이 P+ 정션보다 더 큰 면적을 갖는 비대칭 구조를 구현하기 위하여, 수직 채널 구조체들(VS) 각각의 상면에서 서로 상이한 면적의 영역들을 각기 가리도록 구성 및 배치될 수 있다.
이처럼 단계들(S1110 내지 S1150)을 통해 N+ 정션 및 P+ 정션을 포함하는 비대칭 구조의 듀얼 정션(DJ)이 수직 채널 구조체들(VS) 각각에 형성될 수 있다.
이상 N+ 정션이 형성된 뒤 P+ 정션이 형성되는 제조 방법이 설명되었으나, 이에 제한되거나 한정되지 않고 P+ 정션이 형성된 뒤 N+ 정션이 형성될 수도 있다. 이러한 경우, 단계들(S1120 내지 S1130)이 단계들(S1140 내지 S1150) 이후에 수행됨으로써 P+ 정션이 N+ 정션보다 먼저 형성될 수 있다.
도 12는 일 실시예들에 따른 3차원 플래시 메모리를 포함하는 전자 시스템을 개략적으로 도시한 사시도이다.
도 12를 참조하면, 실시예들에 따른 3차원 플래시 메모리를 포함하는 전자 시스템(1200)은 메인 기판(1201)과, 메인 기판(1201)에 실장되는 컨트롤러(1202), 하나 이상의 반도체 패키지(1203) 및 DRAM(1204)을 포함할 수 있다.
반도체 패키지(1203) 및 DRAM(1204)은 메인 기판(1201)에 제공되는 배선 패턴들(1205)에 의해 컨트롤러(1202)와 서로 연결될 수 있다.
메인 기판(1201)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(1206)를 포함할 수 있다. 커넥터(1206)에서 복수의 핀들의 개수와 배치는, 전자 시스템(1200)과 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다.
전자 시스템(1200)은, 예를 들어, USB(Universal Serial Bus), PCIExpress(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 전자 시스템(1200)은 예를 들어, 커넥터(1206)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(1200)은 외부 호스트로부터 공급받는 전원을 컨트롤러(1202) 및 반도체 패키지(1203)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(1202)는 반도체 패키지(1203)에 데이터를 기록하거나, 반도체 패키지(1203)로부터 데이터를 읽어올 수 있으며, 전자 시스템(1200)의 동작 속도를 개선할 수 있다.
DRAM(1204)은 데이터 저장 공간인 반도체 패키지(1203)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(1200)에 포함되는 DRAM(1204)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(1203)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(1200)에 DRAM(1204)이 포함되는 경우, 컨트롤러(1202)는 반도체 패키지(1203)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(1204)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(1203)는 서로 이격된 제1 및 제2 반도체 패키지들(1203a, 1203b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(1203a, 1203b)은 각각 복수의 반도체 칩들(1220)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(1203a, 1203b) 각각은, 패키지 기판(1210), 패키지 기판(1210) 상의 반도체 칩들(1220), 반도체 칩들(1220) 각각의 하부면에 배치되는 접착층들(1230), 반도체 칩들(1220)과 패키지 기판(1210)을 전기적으로 연결하는 연결 구조체들(1240) 및 패키지 기판(1210) 상에서 반도체 칩들(1220) 및 연결 구조체들(1240)을 덮는 몰딩층(1250)을 포함할 수 있다.
패키지 기판(1210)은 패키지 상부 패드들(1211)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩들(1220)은 입출력 패드들(1221)을 포함할 수 있다. 반도체 칩들(1220) 각각은 도 1 내지 6b를 참조하여 전술된 3차원 플래시 메모리를 포함할 수 있다. 보다 구체적으로, 반도체 칩들(1220) 각각은 게이트 적층 구조체들(1222) 및 메모리 채널 구조체들(1223)을 포함할 수 있다. 게이트 적층 구조체들(1222)은 상술한 적층 구조체들(ST)에 해당할 수 있고, 메모리 채널 구조체들(1223)은 상술한 수직 채널 구조체들(VS)에 해당할 수 있다.
연결 구조체들(1240)은 예를 들어, 입출력 패드들(1221)과 패키지 상부 패드들(1211)을 전기적으로 연결하는 본딩 와이어들일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(1203a, 1203b)에서, 반도체 칩들(1220)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(1210)의 패키지 상부 패드들(1211)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(1203a, 1203b)에서, 반도체 칩들(1220)은 본딩 와이어 방식의 연결 구조체들(1240) 대신에, 관통 전극(Through Silicon Via)에 의하여 서로 전기적으로 연결될 수도 있다.
도시된 바와 달리, 컨트롤러(1202)와 반도체 칩들(1220)은 하나의 패키지에 포함될 수도 있다. 메인 기판(1201)과 다른 별도의 인터포저 기판에 컨트롤러(1202)와 반도체 칩들(1220)이 실장되고, 인터포저 기판에 제공되는 배선에 의해 컨트롤러(1202)와 반도체 칩들(1220)이 서로 연결될 수도 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (14)

  1. 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 및
    상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수직 채널 패턴 및 데이터 저장 패턴을 포함하고, 상기 수직 채널 구조체들 각각의 상단에는 서로 다른 타입의 불순물로 도핑된 채 서로 다른 면적을 갖는 비대칭 구조인 듀얼 정션(Dual junction)이 형성됨-
    을 포함하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 듀얼 정션은,
    N+ 도핑된 N+ 정션 및 P+ 도핑된 P+ 정션을 포함하는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제2항에 있어서,
    상기 듀얼 정션은,
    상기 N+ 정션이 상기 P+ 정션보다 더 큰 면적을 갖는 비대칭 구조인 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제2항에 있어서,
    상기 듀얼 정션은,
    프로그램 동작 시 상기 게이트 전극들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 게이트 전극에 인가되는 전압에 응답하여, 상기 N+ 정션 또는 상기 P+ 정션 중 어느 하나를 선택적으로 활성화시켜 상기 수직 채널 패턴에 채널을 형성하는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 제4항에 있어서,
    상기 N+ 정션은,
    상기 선택된 게이트 전극에 인가되는 양의 전압에 응답하여, 상기 수직 채널 패턴에 N형 채널을 형성하는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 제5항에 있어서,
    상기 양의 전압은,
    ISPP(Incremental step pulse program) 방식으로 상기 선택된 게이트 전극에 인가되는 것을 특징으로 하는 3차원 플래시 메모리.
  7. 제4항에 있어서,
    상기 P+ 정션은,
    상기 선택된 게이트 전극에 인가되는 음의 전압에 응답하여, 상기 수직 채널 패턴에 P형 채널을 형성하는 것을 특징으로 하는 3차원 플래시 메모리.
  8. 제7항에 있어서,
    상기 음의 전압은,
    ISPP 방식으로 상기 선택된 게이트 전극에 인가되는 것을 특징으로 하는 3차원 플래시 메모리.
  9. 제7항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 음의 전압으로 프로그램된 메모리 셀들을 양의 전압으로 프로그램된 상태로 이동시키는 제1 단계 및 상기 양의 전압으로 프로그램된 메모리 셀들과 상기 이동된 메모리 셀들에 대해 소거 동작을 수행하는 제2 단계로 상기 음의 전압으로 프로그램된 메모리 셀들에 대한 상기 소거 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리.
  10. 제2항에 있어서,
    상기 듀얼 정션은,
    판독 동작 시 상기 N+ 정션만을 활성화시켜 상기 수직 채널 패턴에 N형 채널을 형성하는 것을 특징으로 하는 3차원 플래시 메모리.
  11. 제2항에 있어서,
    상기 듀얼 정션은,
    상기 N+ 정션 및 상기 P+ 정션을 서로 절연시키도록 상기 N+ 정션 및 상기 P+ 정션 사이에 개재되는 절연막을 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리.
  12. 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수직 채널 패턴 및 데이터 저장 패턴을 포함하고, 상기 수직 채널 구조체들 각각의 상단에는 서로 다른 타입의 불순물로 도핑된 채 서로 다른 면적을 갖는 비대칭 구조인 듀얼 정션(Dual junction)이 형성됨-을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법에 있어서,
    상기 게이트 전극들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 게이트 전극에 전압을 인가하는 단계; 및
    상기 선택된 게이트 전극에 인가되는 전압에 응답하여, 상기 듀얼 정션에 포함되는 N+ 정션 또는 P+ 정션 중 어느 하나를 선택적으로 활성화시켜 상기 수직 채널 패턴에 채널을 형성함으로써 상기 대상 메모리 셀에 대한 프로그램 동작을 수행하는 단계
    를 포함하는 3차원 플래시 메모리의 프로그램 동작 방법.
  13. 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수직 채널 패턴 및 데이터 저장 패턴을 포함하고, 상기 수직 채널 구조체들 각각의 상단에는 서로 다른 타입의 불순물로 도핑된 채 서로 다른 면적을 갖는 비대칭 구조인 듀얼 정션(Dual junction)이 형성됨-을 포함하는 3차원 플래시 메모리의 소거 동작 방법에 있어서,
    상기 듀얼 정션에 포함되는 P+ 정션을 통해 상기 수직 채널 패턴에 P형 채널이 형성됨에 따라 음의 전압으로 프로그램된 메모리 셀들을 양의 전압으로 프로그램된 상태로 이동시키는 단계; 및
    상기 양의 전압으로 프로그램된 메모리 셀들과 상기 이동된 메모리 셀들에 대해 소거 동작을 수행하는 단계
    를 포함하는 3차원 플래시 메모리의 소거 동작 방법.
  14. 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수직 채널 패턴 및 데이터 저장 패턴을 포함하고, 상기 수직 채널 구조체들 각각의 상단에는 서로 다른 타입의 불순물로 도핑된 채 서로 다른 면적을 갖는 비대칭 구조인 듀얼 정션(Dual junction)이 형성됨-을 포함하는 3차원 플래시 메모리의 판독 동작 방법에 있어서,
    상기 게이트 전극들 중 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 게이트 전극에 양의 전압을 인가하는 단계; 및
    상기 선택된 게이트 전극에 인가되는 양의 전압에 응답하여, 상기 듀얼 정션에 포함되는 N+ 정션만을 활성화시켜 상기 수직 채널 패턴에 N형 채널을 형성함으로써 상기 대상 메모리 셀에 대한 판독 동작을 수행하는 단계
    를 포함하는 3차원 플래시 메모리의 판독 동작 방법.
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