WO2024257615A1 - スイッチング駆動装置 - Google Patents

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信太朗 田中
杭賢 高
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    • H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration

Definitions

  • the present invention relates to a switching drive device.
  • the switching driver according to the present invention is a switching driver that supplies a drive voltage or drive current to a gate terminal of a semiconductor element, and includes a first circuit having a turn-on resistor and a first switching element, and charging the gate terminal when the semiconductor element is turned on; a second circuit having a turn-off resistor and a second switching element, and discharging the gate terminal when the semiconductor element is turned off; a third circuit connected to the gate terminal, having a gate resistor and a third switching element, and discharging or charging the gate terminal; and a control device that controls the on/off of the first to third switching elements.
  • the control device controls the charging by the first circuit and the discharging or charging by the third circuit when the semiconductor element is turned on, and executes a first turn-on operation mode, and then executes a second turn-on operation mode slower than the first turn-on operation mode, and controls the discharging by the second circuit and the discharging or charging by the third circuit when the semiconductor element is turned off, and then executes a second turn-off operation mode slower than the first turn-off operation mode.
  • the present invention provides a switching driver that can suppress surges and increase switching speed while keeping the circuit size small.
  • FIG. 2 is a diagram illustrating a portion of the configuration of a power conversion device.
  • 2A to 2C are diagrams illustrating details of a switching driver according to a first embodiment.
  • 5A to 5F are diagrams illustrating examples of waveforms of each signal at the time of turn-off in the first embodiment.
  • 5A to 5F are diagrams illustrating examples of waveforms of signals at turn-on in the first embodiment.
  • FIG. 1 is a diagram showing a configuration for detecting the state of a power semiconductor in a switching driver; 1A shows the relationship between the time width at turn-off and the drain-source voltage, and
  • FIG. 1B shows the relationship between the time width at turn-off and the drain-source current.
  • FIG. 6A, 6B, and 6C are diagrams illustrating a method for setting the time width at turn-on.
  • FIG. 13 is a diagram illustrating a modified example of the first embodiment.
  • 11A and 11B are diagrams illustrating a switching driver according to a second embodiment.
  • 13A, 13B, 13C, 13D, 13E, and 13F are diagrams illustrating example waveforms of signals at turn-off in the second embodiment.
  • 13A, 13B, 13C, 13D, 13E, and 13F are diagrams illustrating examples of waveforms of signals at turn-on in the second embodiment.
  • FIG. 13 is a diagram showing a switching driver according to a third embodiment.
  • Fig. 1 is a diagram showing an application example of the switching drive device of this embodiment, and is a diagram showing a part of the configuration of a power conversion device.
  • the power conversion device drives, for example, an electric motor mounted on an electric vehicle.
  • the electric motor has a three-phase coil, and the power conversion device is provided with a three-phase switching arm for applying a predetermined current pattern to the three-phase coil.
  • Fig. 1 shows a three-phase switching arm 500U, which is one phase of a three-phase switching arm 500U, 500V, 500W provided in the power conversion device.
  • the three-phase switching arm 500U is provided with an upper arm power semiconductor 42 and a lower arm power semiconductor 41.
  • semiconductor elements such as IGBTs, Si-MOSFETs, and GaN-MOSFETs are used. Note that FIG. 1 shows a case where MOSFETs are used for the power semiconductors 41 and 42.
  • the power semiconductors 41 and 42 are provided with a high-voltage side terminal for the main circuit (collector terminal for an IGBT, drain terminal for a MOSFET), a low-voltage side terminal for the main circuit (emitter terminal for an IGBT, source terminal for a MOSFET), and a control terminal (gate terminal). Note that multiple power semiconductors may be connected in parallel depending on the desired output current value.
  • the positive wiring 52 on the upper arm side is connected to the positive terminal of a DC voltage source such as a battery (not shown).
  • the negative wiring 51 on the lower arm side is connected to the negative terminal of the DC voltage source.
  • the positive wiring 52 is connected to the high-voltage side terminal (drain terminal) for the main circuit of the power semiconductor 42.
  • the low-voltage side terminal (source terminal) for the main circuit of the power semiconductor 42 is connected to the output terminal 53 of the three-phase switching arm 500U and the high-voltage side terminal (drain terminal) for the main circuit of the power semiconductor 41.
  • the low-voltage side terminal (source terminal) for the main circuit of the power semiconductor 41 is connected to the negative wiring 51.
  • the output terminal 53 is connected to a load such as an electric motor.
  • the gate terminal Gp and source terminal Sp of the power semiconductor 41 are connected to the gate terminal 13 and source terminal 14, respectively, of the gate driver 10 that supplies driving power to the power semiconductor 41.
  • the gate terminal Gp and source terminal Sp of the power semiconductor 42 are connected to the gate terminal 13 and source terminal 14, respectively, of the gate driver 20 that supplies driving power to the power semiconductor 42.
  • the gate drive devices 10, 20 are connected to a control circuit 30.
  • the control circuit 30 is composed of, for example, a microcomputer.
  • the control circuit 30 outputs control commands for each of the gate drive devices 10, 20 based on drive commands input from a higher-level control device (not shown), and individually controls the on/off of each of the power semiconductors 41, 42. As a result, an AC voltage is output to a load such as an electric motor via the output terminal 53.
  • FIG. 2 is a diagram for explaining the details of a switching drive device.
  • the basic configuration of a switching drive device is composed of either one of gate drive devices 10 or 20 and a control circuit 30, and the example shown in FIG. 2 shows a switching drive device 1 composed of gate drive device 10 and control circuit 30.
  • a switching drive device composed of gate drive device 20 and control circuit 30 has the same configuration as the switching drive device 1 shown in FIG. 2 and operates in the same way. The following explanation takes switching drive device 1 as an example.
  • FIG. 2 shows a power semiconductor 41 and a switching driver 1 corresponding to the power semiconductor 41, and shows details of the gate driver 10.
  • the gate driver 20 in FIG. 1 has a similar configuration to the gate driver 10.
  • the gate driver 10 comprises a first charging circuit C1 having a switching element M1, a first discharging circuit C2 having a switching element M2, and a second discharging circuit C3 having a switching element M3.
  • the power semiconductor 41 and switching elements M2 and M3 are N-type MOSFETs
  • the switching element M1 is a P-type MOSFET.
  • the first charging circuit C1 includes a positive power supply V1, a switching element M1, an on-gate resistor R1, and a backflow prevention diode Di1.
  • the source terminal S1 of the switching element M1 is connected to the positive power supply V1.
  • the gate terminal G1 of the switching element M1 is connected to a signal terminal 11 of the gate driver 10.
  • the drain terminal D1 of the switching element M1 is connected to one end of the on-gate resistor R1.
  • the other end of the on-gate resistor R1 is connected to the anode of the backflow prevention diode Di1.
  • the first discharge circuit C2 includes a switching element M2, an off-gate resistor R2, and a backflow prevention diode Di2.
  • the source terminal S2 of the switching element M2 is connected to the source terminal 14 of the gate drive device 10.
  • the gate terminal G2 of the switching element M2 is connected to the signal terminal 11 of the gate drive device 10.
  • the drain terminal D2 of the switching element M2 is connected to one end of the off-gate resistor R2.
  • the other end of the off-gate resistor R2 is connected to the cathode of the backflow prevention diode Di2.
  • the second discharge circuit C3 includes a switching element M3 and a charge/discharge gate resistor R3.
  • One end of the charge/discharge gate resistor R3 is connected to the gate terminal 13 of the gate drive device 10.
  • the other end of the charge/discharge gate resistor R3 is connected to the drain terminal D3 of the switching element M3.
  • the source terminal S3 of the switching element M3 is connected to the source terminal 14 of the gate drive device 10.
  • the gate terminal G3 of the switching element M3 is connected to the signal terminal 12 of the gate drive device 10.
  • the cathode of the reverse current prevention diode Di1 is connected to the anode of the reverse current prevention diode Di2, and is also connected to the gate terminal 13 of the gate driver 10 and one end of the charge/discharge gate resistor R3.
  • the first discharge circuit C2 and the second discharge circuit C3 are connected in parallel to the gate terminal 13. Note that the reverse current prevention diodes Di1 and Di2 may be omitted.
  • the signal terminals 11, 12 of the gate driver 10 are connected to the control circuit 30.
  • the gate terminal 13 of the gate driver 10 is connected to the gate terminal Gp of the power semiconductor 41.
  • the source terminal 14 of the gate driver 10 is connected to the source terminal Sp of the power semiconductor 41. Note that, although the signal terminals 11, 12 are connected to a common control circuit 30 in the example shown in FIG. 2, each of the signal terminals 11, 12 may be individually connected to two independently provided control circuits.
  • FIG. 3 is a diagram showing an example of the waveforms of each signal when the power semiconductor 41 is turned off.
  • Waveform (A) shows the voltage waveform of the signal terminal 11.
  • Waveform (B) shows the voltage waveform of the signal terminal 12.
  • Waveform (C) shows the voltage between the gate and source (GpSp) of the power semiconductor 41 (hereinafter referred to as the gate-source voltage Vgs).
  • waveform (D) shows the voltage between the drain and source (DpSp) of the power semiconductor 41 (hereinafter referred to as the drain-source voltage Vds).
  • Waveform (E) shows the current flowing between the drain and source (DpSp) of the power semiconductor 41 (hereinafter referred to as the drain-source current Ids).
  • Waveform (F) shows the waveform of the switching loss of the power semiconductor 41. Note that the waveforms shown by the dashed lines in FIG. 3 show signal waveforms in the case of a configuration in which the second discharge circuit C3 is deleted from the circuit diagram shown in FIG. 2 (hereinafter referred to as the conventional configuration).
  • a control command to turn off power semiconductor 41 is input from control circuit 30 to signal terminal 11 of gate driver 10. That is, the voltage of signal terminal 11 is switched from L level to H level.
  • this signal is input to gate terminals G1, G2 of switching elements M1, M2, switching element M1, which is a P-type MOSFET, switches from on to off, and switching element M2, which is an N-type MOSFET, switches from off to on.
  • waveform (B) at time t0, a control command to switch switching element M3 from OFF to ON is input to signal terminal 12. That is, the voltage of signal terminal 12 is switched from L level to H level.
  • switching element M3 which is an N-type MOSFET, switches from OFF to ON. Note that the timing at which the control command to switch ON is input to signal terminal 12 may be later than time t0.
  • switching element M2 When switching element M2 is turned on (switching element M1 is turned off) at time t0, the gate-source capacitance of power semiconductor 41 starts to be discharged from the gate terminal Gp of power semiconductor 41 in FIG. 2 via backflow prevention diode Di2, off gate resistor R2, and switching element M2. Also, when switching element M3 is turned on at time t0, the gate-source capacitance of power semiconductor 41 starts to be discharged from the gate terminal Gp of power semiconductor 41 via charge/discharge gate resistor R3 and switching element M3. As a result, as shown by the solid line in waveform (C), the gate-source voltage Vgs of power semiconductor 41 starts to decrease.
  • the drain-source voltage Vds of the power semiconductor 41 starts to increase, as shown by the solid line in waveform (D).
  • the dashed line in waveform (C) if the gate capacitance of the power semiconductor 41 is C, the discharge time constant ⁇ 1 of the drain-source voltage Vds of the power semiconductor 41 is CR2.
  • the switching element M3 is also turned on at time t0, so the discharge time constant ⁇ 2 of the drain-source voltage Vds of the power semiconductor 41 is C(R2//R3).
  • R2//R3 represents the combined resistance of the parallel-connected resistors R2 and R3. Therefore, while the switching element M3 is on (t1 to t2), the discharge speed of the gate-source voltage Vgs of the power semiconductor 41 is accelerated, and the drain-source voltage Vds increases rapidly.
  • the current (drain-source current Ids) flowing between the drain and source of the power semiconductor 41 starts to decrease as shown in waveform (E).
  • a control command to turn off the switching element M3 is input from the control circuit 30 to the signal terminal 12. That is, the voltage of the signal terminal 12 is switched from the H level to the L level.
  • the timing at which the control command to turn off is input to the signal terminal 12 may be later than time t2.
  • the discharge time constant of the gate-source voltage Vgs of the power semiconductor 41 is CR2, which is the same as in the conventional configuration. Therefore, the surge voltage between the drain and source of the power semiconductor 41 related to the discharge time constant that occurs after time t2 is the same as in the conventional configuration.
  • the amount of switching loss of the power semiconductor 41 is represented by the integrated total value of the drain-source voltage Vds of the power semiconductor 41 and the drain-source current Ids of the power semiconductor 41.
  • the off-gate resistance R2 is set large to suppress the drain-source voltage Vds of the power semiconductor 41 to an allowable voltage or less, and switching loss occurs from time t0 to time t3.
  • the discharge speed is increased by turning on the switching element M3 at time t0, so that loss occurs in a shorter period from time t1 to time t3 as shown in the waveform (F).
  • the period in which switching loss occurs is shorter than in the case of the conventional configuration (dashed line), so the amount of loss, which is the time integral value of loss, is also smaller than in the case of the conventional configuration. That is, in the first embodiment, the amount of switching loss at turn-off can be reduced compared to the case of the conventional configuration.
  • (Explanation of turn-on operation) 4 is a diagram showing an example of the waveforms of each signal when the power semiconductor 41 is turned on.
  • Waveform (A) shows the voltage waveform of the signal terminal 11.
  • Waveform (B) shows the voltage waveform of the signal terminal 12.
  • Waveform (C) shows the gate-source voltage Vgs of the power semiconductor 41.
  • Waveform (D) shows the drain-source voltage Vds of the power semiconductor 42 on the upper arm side shown in FIG. 1.
  • Waveform (E) shows the drain-source current Ids of the power semiconductor 41.
  • Waveform (F) shows the switching loss of the power semiconductor 41.
  • the waveforms shown by dashed lines show signal waveforms in the case of a conventional configuration.
  • a control command to turn on the power semiconductor 41 is input from the control circuit 30 to the signal terminal 11 of the gate driver 10. That is, the voltage of the signal terminal 11 is switched from H level to L level.
  • this signal is input to the gate terminals G1 and G2 of the switching elements M1 and M2, the switching element M1 switches from off to on, and the switching element M2 switches from on to off.
  • the switching element M1 is turned on, the gate-source capacitance of the power semiconductor 41 in FIG. 2 is charged by the charging current that flows through the positive power supply V1, the switching element M1, the backflow prevention diode Di1, and the on-gate resistor R1.
  • the gate-source voltage Vgs of the power semiconductor 41 begins to increase as shown by the solid line in waveform (C).
  • the drain-source voltage Vds of the power semiconductor 42 on the upper arm side in FIG. 1 begins to increase, and the drain-source current Ids of the power semiconductor 41 begins to increase.
  • the drain-source voltage Vds of the power semiconductor 41 decreases, and conversely, the drain-source voltage Vds of the power semiconductor 42 on the upper arm side, which is in the off state, increases.
  • a control command to turn on switching element M3 is input from control circuit 30 to signal terminal 12. That is, the voltage of signal terminal 12 is switched from L level to H level. Note that the timing at which the ON control command is input to signal terminal 12 may be earlier than time t2.
  • the switching element M3 turns on, and the gate-source capacitance of the power semiconductor 41 is discharged from the gate terminal Gp of the power semiconductor 41 via the charge-discharge gate resistor R3 and the switching element M3.
  • the gate-source voltage Vgs of the power semiconductor 41 converges to a voltage value determined by the ratio of the charge-discharge gate resistor R3 of the second discharge circuit C3 to the on-gate resistor R1 of the first charge circuit C1.
  • the gate-source voltage Vgs of the power semiconductor 41 is kept constant from time t2 to time t3. Therefore, the change in the drain-source current Ids of the power semiconductor 41 becomes gradual, and the increase in the drain-source voltage Vds of the power semiconductor 42 on the upper arm side becomes gradual and is suppressed.
  • a control command to turn off switching element M3 is input from control circuit 30 to signal terminal 12. That is, the voltage of signal terminal 12 is switched from H level to L level. Note that the timing at which the OFF control command is input to signal terminal 12 may be later than time t3. As shown by the solid line in waveform (F), switching loss in power semiconductor 41 occurs from time t1 to time t4.
  • the on-gate resistance R1 is set large in order to suppress the drain-source voltage Vds of the power semiconductor 42 on the upper arm side to below the allowable voltage.
  • the charging speed is slowed down by turning on the switching element M3, and the drain-source voltage Vds of the power semiconductor 42 is suppressed to below the allowable voltage. Therefore, it is possible to set the on-gate resistance R1 smaller than in the conventional configuration, and the charging speed during the period when the switching element M3 is off can be made faster than before.
  • the waveform (F) the period during which losses occur is shorter than in the conventional configuration (dashed line). That is, in the first embodiment, the amount of switching loss at turn-on can be reduced compared to the conventional configuration.
  • Control command generating method in control circuit 30 Next, a method of generating a control command in the control circuit 30 will be described.
  • the control command from the control circuit 30 described above is preferably generated according to the state of the power semiconductor 41.
  • Fig. 5 shows a circuit configuration related to the switching driver 1, similar to Fig. 2, and includes a means for detecting the state of the power semiconductor 41.
  • the means for detecting the state of the power semiconductor 41 include an element current detection unit 61 that detects the drain-source current Ids of the power semiconductor 41, an element voltage detection unit 62 that detects the drain-source voltage Vds of the power semiconductor 41, and an element temperature detection unit 63 that detects the temperature Tj of the power semiconductor 41.
  • the control circuit 30 receives a drive command S from a higher-level control device and state detection information (Ids, Vds, Tj) of each detection unit 61 to 63.
  • the control circuit 30 sends control commands to each of the signal terminals 11 and 12 of the gate driver 10 based on only the drive command S, or on both the drive command S and the state detection information (Ids, Vds, Tj).
  • the state detection information for the power semiconductor 41 can be any information other than the above, such as the rising edge of the rate of change of the drain-source voltage Vds, or the falling edge of the rate of change of the drain-source voltage Vds and the drain-source current Ids. In this way, the control circuit 30 can more appropriately control the switching operation of the power semiconductor 41 by generating a control command according to the detected state of the power semiconductor 41.
  • control circuit 30 instead of the control circuit 30, a control circuit 30A that outputs a control command to the signal terminal 11 and a control circuit 30B that outputs a control command to the signal terminal 12 may be provided separately.
  • the drive command S from the higher level and the state detection information (Ids, Vds, Tj) of the power semiconductor 41 are input separately to each of the control circuits 30A and 30B.
  • the time width of the H level of the control command input to the signal terminal 12 of the gate driver 10 in FIG. 2, i.e., the H level of the voltage of the signal terminal 12 shown in the waveform (B) in FIG. 3 and FIG. 4, is ⁇ t on.
  • the time width ⁇ t on may be set based on the drain-source voltage Vds of the power semiconductor 41 detected by the element voltage detection unit 62 in FIG. 5, or based on the drain-source current Ids detected by the element current detection unit 61. In that case, both the detection values of the element voltage detection unit 62 and the element current detection unit 61 may be used, or only one of them may be used.
  • FIG. 6(a) shows a case where the time width ⁇ t on at the time of turning off is set based on the drain-source voltage Vds.
  • the larger the detection value of the element voltage detection unit 62 the smaller the time width ⁇ t on is set, and the smaller the detection value, the larger the time width ⁇ t on is set.
  • a maximum value ( ⁇ t on_max) or a minimum value ( ⁇ t on_min) may be set for the time width ⁇ t on.
  • the value of the time width ⁇ t on does not have to be changed linearly, and a discrete value may be used.
  • the reason for setting in this way is that the smaller the drain-source voltage Vds of the power semiconductor 41, the larger the voltage difference to the allowable voltage, and the faster the switching speed can be achieved.
  • FIG. 6(b) shows a case where the time width ⁇ t on at turn-off is set based on the drain-source current Ids.
  • the larger the detection value of the element current detection unit 61 the smaller the time width ⁇ t on is set, and the smaller the detection value of the element current detection unit 61, the larger the time width ⁇ t on is set.
  • a maximum value ( ⁇ t on_max) or a minimum value ( ⁇ t on_min) may be set for the time width ⁇ t on.
  • the value of the time width ⁇ t on does not have to change linearly, and a discrete value may be used.
  • the reason for setting it in this way is that the smaller the drain-source current Ids of the power semiconductor 41, the larger the voltage difference up to the allowable voltage, and the faster the switching speed can be.
  • the time width ⁇ t on as shown in FIG. 6(b) high-speed switching can be achieved over a wider range according to the drain-source current Ids of the power semiconductor 41, and switching losses are reduced.
  • the fall time of the time width ⁇ t on of the voltage signal of the signal terminal 12 may be, for example, the end time of turning on the power semiconductor 41, or a value obtained by adding or subtracting any time from the end time of turning on.
  • the rise time of the time width ⁇ t on is set to a value obtained by subtracting the time width ⁇ t on from the fall time.
  • FIG. 7(a) shows a case where the time width ⁇ t on at turn-on is set based on the drain-source voltage Vds detected by the element voltage detection unit 62.
  • the larger the detection value of the element voltage detection unit 62 the larger the time width ⁇ t on is set, and the smaller the detection value, the smaller the time width ⁇ t on is set.
  • a maximum value ( ⁇ t on_max) or a minimum value ( ⁇ t on_min) may be set for the time width ⁇ t on.
  • the value of the time width ⁇ t on does not have to change linearly, and a discrete value may be used.
  • the reason for setting it in this way is that the smaller the drain-source voltage Vds of the power semiconductor 41, the larger the voltage difference to the allowable voltage becomes, and thus by performing such a turn-on operation, the switching speed can be made faster.
  • the time width ⁇ t on as in FIG. 7(a) high-speed switching can be realized over a wider range according to the drain-source voltage Vds of the power semiconductor 41, and switching losses are reduced.
  • FIG. 7(b) shows a case where the time width ⁇ t on at turn-on is set based on the drain-source current Ids detected by the element current detection unit 61.
  • the larger the detection value of the element current detection unit 61 the larger the time width ⁇ t on is set, and the smaller the detection value of the element current detection unit 61, the smaller the time width ⁇ t on is set.
  • a maximum value ( ⁇ t on_max) or a minimum value ( ⁇ t on_min) may be set for the time width ⁇ t on.
  • the value of the time width ⁇ t on does not have to change linearly, and a discrete value may be used.
  • the reason for setting it in this way is that the smaller the drain-source current Ids of the power semiconductor 41, the larger the voltage difference to the allowable voltage becomes, and by performing such a turn-on operation, the switching speed can be made faster.
  • the time width ⁇ t on as in FIG. 7(b) high-speed switching can be achieved over a wider range according to the drain-source current Ids of the power semiconductor 41, and switching losses are reduced.
  • FIG. 7(c) shows a case where the time width ⁇ t on at the time of turning on is set based on the temperature Tj of the power semiconductor 41 detected by the element temperature detection unit 63.
  • the higher the temperature Tj the larger the time width ⁇ t on is set, and the smaller the temperature Tj, the smaller the time width ⁇ t on is set.
  • a maximum value ( ⁇ t on_max) or a minimum value ( ⁇ t on_min) may be set for the time width ⁇ t on.
  • the value of the time width ⁇ t on does not have to change linearly, and a discrete value may be used.
  • the reason for setting it in this way is that the lower the temperature Tj of the power semiconductor 41, the larger the voltage difference up to the allowable voltage becomes, and by performing such a turn-on operation, the switching speed can be made faster.
  • the time width ⁇ t on as in FIG. 7(c) high-speed switching can be achieved over a wider range according to the temperature Tj of the power semiconductor 41, and switching losses are reduced.
  • FIG. 8 is a diagram showing a modification of the first embodiment described above.
  • the second discharge circuit C3 is configured with two discharge circuits connected in parallel.
  • One of the parallel-connected discharge circuits includes a charge/discharge gate resistor 3R and a switching element M3, and the other includes a charge/discharge gate resistor 5R and a switching element M5.
  • the charge/discharge gate resistors 3R and 5R are variable resistors, but they do not have to be variable resistors. Note that the number of discharge circuits connected in parallel in the second discharge circuit C3 may be three or more.
  • the values of the charge/discharge gate resistors 3R and 5R may be determined according to a control command from the control circuit 30, or may be determined using the detection values of the element current detector 61, element voltage detector 62, and element temperature detector 63 shown in FIG. 5. In the case of the configuration in FIG. 8, for example, when turning off, all of the switching elements M2, M3, and M5 can be turned on to further increase the speed. Note that, in the case of the second discharge circuit C3 shown in FIG. 2, by making the charge/discharge gate resistor R3 a variable resistor, for example, by controlling the value of the variable resistor according to the value of the element temperature Tj, more appropriate charge/discharge control can be performed.
  • Second Embodiment Fig. 9 is a diagram for explaining a switching driver 1 according to a second embodiment of the present invention.
  • the switching driver 1 shown in Fig. 9 includes a control circuit 30 and a gate driver 10A that sends driving power to a power semiconductor 41.
  • the switching driver for the power semiconductor 42 on the upper arm side also includes a gate driver having a similar configuration to the gate driver 10A.
  • the gate driver 10A includes a first charging circuit C1 having a switching element M1, a first discharging circuit C2 having a switching element M2, and a second charging circuit C4 having a switching element M4.
  • a first charging circuit C1 having a switching element M1 having a switching element M1
  • a first discharging circuit C2 having a switching element M2 having a switching element M2
  • a second charging circuit C4 having a switching element M4 having a switching element M4.
  • the first charging circuit C1 and the first discharging circuit C2 of the gate driving device 10A have the same configuration as the first charging circuit C1 and the first discharging circuit C2 of the gate driving device 10 shown in FIG. 2.
  • the second charging circuit C4 includes a switching element M4 and a charge/discharge gate resistor R4.
  • the source terminal S4 of the switching element M4 is connected to the positive power supply V2.
  • the gate terminal G4 of the switching element M4 is connected to the signal terminal 12 of the gate driving device 10A.
  • the drain terminal D4 of the switching element M4 is connected to one end of the charge/discharge gate resistor R4.
  • the other end of the charge/discharge gate resistor R4 is connected to the gate terminal 13 of the gate driving device 10A.
  • the cathode of the reverse current prevention diode Di1 is connected to the anode of the reverse current prevention diode Di2, and is also connected to the gate terminal 13 of the gate driver 10A and the other end of the charge/discharge gate resistor R4.
  • the first charging circuit C1 and the second charging circuit C4 are connected in parallel to the gate terminal 13. Note that the reverse current prevention diodes Di1 and Di2 may be omitted.
  • the signal terminals 11 and 12 of the gate driver 10A are connected to the control circuit 30.
  • the gate terminal 13 of the gate driver 10A is connected to the gate terminal Gp of the power semiconductor 41.
  • the source terminal 14 of the gate driver 10A is connected to the source terminal Sp of the power semiconductor 41.
  • the signal terminals 11 and 12 are connected to a common control circuit 30, but the signal terminals 11 and 12 may be individually connected to two control circuits that are provided independently.
  • the potentials of the positive power supplies V1 and V2 may be different, but are generally set to be equal, and in this embodiment, an example in which they are set to the same potential will be described.
  • Fig. 10 is a diagram showing an example of the waveforms of each signal when the power semiconductor 41 is turned off.
  • Waveform (A) shows the voltage waveform of the signal terminal 11.
  • Waveform (B) shows the voltage waveform of the signal terminal 12.
  • Waveform (C) shows the gate-source voltage Vgs of the power semiconductor 41.
  • Waveform (D) shows the drain-source voltage Vds of the power semiconductor 41.
  • Waveform (E) shows the drain-source current Ids of the power semiconductor 41.
  • Waveform (F) shows the waveform of the switching loss of the power semiconductor 41. Note that the waveforms shown by dashed lines in Fig. 10 show signal waveforms in the case of a conventional configuration in which the second charging circuit C4 is deleted from the circuit diagram shown in Fig. 9.
  • a control command to turn off power semiconductor 41 is input from control circuit 30 to signal terminal 11 of gate driver 10. That is, the voltage of signal terminal 11 is switched from L level to H level.
  • this signal is input to gate terminals G1, G2 of switching elements M1, M2, switching element M1, which is a P-type MOSFET, switches from on to off, and switching element M2, which is an N-type MOSFET, switches from off to on.
  • switching element M2 When switching element M2 is turned on (switching element M1 is turned off) at time t0, the gate-source capacitance of power semiconductor 41 starts to discharge from the gate terminal Gp of power semiconductor 41 via backflow prevention diode Di2, off-gate resistor R2, and switching element M2. As a result, as shown by the solid line in waveform (C), the gate-source voltage Vgs of power semiconductor 41 starts to decrease.
  • the value of the off-gate resistor R2 is set large in order to suppress the drain-source voltage Vds of the power semiconductor 41 below the allowable voltage.
  • the value of the off-gate resistor R2 of the first discharge circuit C2 in the second embodiment is set smaller than that in the case of the conventional configuration.
  • the value of the off-gate resistor R2 is set so that the discharge time constant of the gate-source voltage Vgs from time t0 to time t1 is the same as the time constant ⁇ 2 shown in FIG. 3. Therefore, the slope of the solid line of the gate-source voltage Vgs from time t0 to time t1 in FIG. 10 is the same as the slope of the solid line from time t0 to t1 in the waveform (C) in FIG. 3.
  • the drain-source voltage Vds of the power semiconductor 41 begins to increase, as shown by the solid line in waveform (D).
  • the mirror period for the gate-source voltage Vgs of the power semiconductor 41 ends at time t2, as shown by the solid line in waveform (C), the drain-source current Ids of the power semiconductor 41 begins to decrease, as shown in waveform (E).
  • a control command to turn on switching element M4 is input from control circuit 30 to signal terminal 12. That is, the voltage of signal terminal 12 is switched from H level to L level. Note that the timing at which the ON control command is input to signal terminal 12 (time t21) may be later than time t2.
  • switching element M4 When switching element M4 is turned on at time t21, a charging current flows through the positive power supply V2, switching element M4, and charge/discharge gate resistance R4. As a result, when switching element M4 is on, the gate-to-source voltage Vgs of power semiconductor 41 converges to a voltage value determined by the ratio of charge/discharge gate resistance R4 of the second charging circuit C4 to the off-gate resistance R2 of the first discharging circuit C2. In this way, by turning on switching element M4 while discharging is being performed in the first discharging circuit C2, the discharge rate is slowed down, and the drain-to-source voltage Vds of power semiconductor 41 is suppressed to below the allowable voltage.
  • the timing when an OFF control command is input to the signal terminal 12, i.e., the timing when the L level switches to the H level, t3, may be simultaneous with the time t3 when the drain-source current Ids becomes zero, or may be later than time t3.
  • (Explanation of turn-on operation) 11 is a diagram showing an example of the waveforms of each signal when the power semiconductor 41 is turned on.
  • Waveform (A) shows the voltage waveform of the signal terminal 11.
  • Waveform (B) shows the voltage waveform of the signal terminal 12.
  • Waveform (C) shows the gate-source voltage Vgs of the power semiconductor 41.
  • Waveform (D) shows the drain-source voltage Vds of the power semiconductor 42 on the upper arm side shown in FIG. 1.
  • Waveform (E) shows the drain-source current Ids of the power semiconductor 41.
  • Waveform (F) shows the switching loss of the power semiconductor 41.
  • the waveforms shown by dashed lines show signal waveforms in the case of a conventional configuration in which the second charging circuit C4 is deleted from the circuit diagram shown in FIG. 9.
  • a control command to turn on the power semiconductor 41 is input from the control circuit 30 to the signal terminal 11 of the gate driver 10. That is, the voltage of the signal terminal 11 is switched from H level to L level.
  • this signal is input to the gate terminals G1, G2 of the switching elements M1, M2, the switching element M1 switches from off to on, and the switching element M2 switches from on to off.
  • the switching element M1 is turned on (switching element M2 is off) at time t0, a charging current flows via the positive power supply V1, the switching element M1, the reverse current prevention diode Di1, and the on-gate resistor R1.
  • a control command to switch switching element M4 from OFF to ON is input from control circuit 30 to signal terminal 12. That is, the voltage of signal terminal 12 is switched from H level to L level.
  • switching element M4 is turned ON at time t0, a charging current flows via positive power supply V2, switching element M4, and charge/discharge gate resistor R4. Note that the timing at which the ON control command is input to signal terminal 12 may be later than time t0.
  • the charging time constant ⁇ 3 of the drain-source voltage Vds of the power semiconductor 41 is CR1, assuming that the gate capacitance of the power semiconductor 41 is C.
  • the charging time constant ⁇ 4 of the drain-source voltage Vds of the power semiconductor 41 is C(R1//R4). Note that R1//R4 represents the combined resistance of the parallel-connected resistors R1 and R4. Therefore, while the switching element M4 is on, the charging speed of the gate-source voltage Vds of the power semiconductor 41 is increased, and the drain-source voltage Vds increases more rapidly than in the conventional case.
  • a control command to turn off switching element M4 is input from control circuit 30 to signal terminal 12. That is, the voltage of signal terminal 12 is switched from L level to H level.
  • the timing at which the OFF control command is input to signal terminal 12 may be later than time t2.
  • the charging time constant of gate-to-source voltage Vgs of power semiconductor 41 is CR1, the same as in the conventional configuration. Therefore, the drain-to-source surge voltage of power semiconductor 41 related to the charging time constant that occurs after time t2 is the same as in the conventional configuration.
  • the switching loss of the power semiconductor 41 occurs between time t1 and time t4, and the loss period can be made shorter than in the case of the conventional configuration (dashed line) in which the on-gate resistance R1 is increased to suppress the drain-source voltage Vds of the power semiconductor 42 of the paired arm.
  • the amount of switching loss at turn-on can be reduced compared to the case of the conventional configuration.
  • a control command to turn on switching element M4 may be input from control circuit 30 to signal terminal 12, and high-speed switching may be performed.
  • switching element M4 is on, as shown in waveform (C), the gate-source voltage Vgs rises at high speed, accelerating the turn-on operation and further reducing the switching loss of power semiconductor 41.
  • the configuration including the element current detection unit 61, element voltage detection unit 62, and element temperature detection unit 63 shown in FIG. 5 can also be applied.
  • FIG. 12 is a diagram showing a switching driver 1 according to a third embodiment.
  • the gate driver 10 shown in FIG. 2 is a voltage-driven gate driver, but the gate driver 10B shown in FIG. 12 shows an example in which the voltage-driven type is changed to a constant-current-driven type.
  • the switching elements M1, M2, and M3 are replaced with constant-current-driven switching elements. Note that, although an operational amplifier is used in FIG. 12, the system does not have to be a system using an operational amplifier.
  • a control command is input from the control circuit 30 to the positive input terminal of each operational amplifier via signal terminals 11, 12, and 15 of the gate driver 10B.
  • switching elements M1, M2, and M3 can be configured as shown in FIG. 12, and switching element M1 can be configured as shown in FIG. 2.
  • a voltage drive the circuit configuration is simple, but the amount of current varies depending on the load.
  • a constant current drive is easy to control because the current is constant, but the circuit configuration is somewhat more complicated than when it is a voltage drive.
  • the switching drive device 1 supplies a drive voltage or drive current to the gate terminal Gp of the power semiconductor 41.
  • the switching drive device 1 includes a first circuit (first charging circuit C1) having a turn-on resistor R1 and a first switching element M1, and charging the gate terminal Gp when the power semiconductor 41 is turned on.
  • the second circuit (first discharging circuit C2) has a turn-off resistor R2 and a second switching element M2, and discharges the gate terminal Gp when the power semiconductor 41 is turned off.
  • the third circuit (second discharging circuit C3 or second charging circuit C4) is connected to the gate terminal Gp and has a gate resistor (charge/discharge gate resistor R3 or R4) and a third switching element M3 or M4 to discharge or charge the gate terminal Gp.
  • the third circuit (second discharging circuit C3 or second charging circuit C4) has a gate resistor (charge/discharge gate resistor R3 or R4) and a third switching element M3 or M4, and a control device (control circuit 30) that controls the on/off of the first to third switching elements M1 to M4.
  • the control circuit 30 controls charging by the first circuit (first charging circuit C1) and charging or discharging by the third circuit (second discharging circuit C3 or second charging circuit C4) to execute the first turn-on operation mode from time t0 to t2 in FIG. 4 or FIG. 11, and then executes the second turn-on operation mode from time t2 to t3 in FIG. 4 or from time t2 to t3 in FIG. 11, which is slower than the first turn-on operation mode.
  • the discharge by the second circuit (first discharge circuit C2) and the discharge or charge by the third circuit (second discharge circuit C3 or second charge circuit C4) are controlled to execute the first turn-off operation mode from time t0 to t2 in FIG. 3 or from time t0 to t21 in FIG. 10, and then the second turn-off operation mode, which is slower than the first turn-off operation mode, from time t2 to t3 in FIG. 3 or from time t21 to t3 in FIG. 10, is executed.
  • the first and second turn-off operation modes in this way it is possible to shorten the period during which switching losses occur in the power semiconductor 41 while suppressing the surge voltage at the time of turn-off. As a result, the amount of switching loss at the time of turn-off can be reduced.
  • the switching drive device 1 can suppress surges and reduce switching losses at turn-on and turn-off while minimizing cost increases by simply adding a third circuit (second discharge circuit C3 or second charge circuit C4) to the first circuit (first charge circuit C1) and second circuit (first discharge circuit C2).
  • the third circuit is a second discharge circuit C3 provided in parallel with the first discharge circuit C2 (second circuit).
  • charging is performed by the first charging circuit C1 (first circuit)
  • second turn-on operation mode from time t2 to t3 charging is performed by the first charging circuit C1
  • discharging is performed by the second discharging circuit C3.
  • discharging is performed by the first discharging circuit C2 and the second discharging circuit C3
  • discharging is performed by the first discharging circuit C2.
  • discharging is performed by the first discharging circuit C2 and the second discharging circuit C3, so that the discharge time constant ⁇ 2 of the drain-source voltage Vds of the power semiconductor 41 becomes C(R2//R3), and the discharge speed of the gate-source voltage Vds of the power semiconductor 41 is increased.
  • the period during which switching loss occurs is shorter than before, and the amount of switching loss at turn-off can be reduced.
  • the third circuit is a second charging circuit C4 that is provided in parallel with the first charging circuit C1 (first circuit).
  • charging is performed by the first charging circuit C1 and by the second charging circuit C4, and in the second turn-on operation mode from time t2 to t3, charging is performed by the first charging circuit C1.
  • discharging is performed by the first discharging circuit C2
  • second turn-off operation mode from time t21 to t3
  • discharging is performed by the first discharging circuit C2 and charging is performed by the second charging circuit C4.
  • the discharge speed of the gate-source voltage Vds of the power semiconductor 41 is increased, the period during which switching losses occur is shorter than in the past, and the amount of switching loss at turn-on can be reduced.
  • the discharge speed in the second turn-off operation mode shown in FIG. 10 is slowed by turning on the switching element M4 while discharging in the first discharge circuit C2, so it is possible to set the off-gate resistor R2 smaller than in the past. As a result, the discharge speed in the first turn-off operation mode is increased, the period during which switching losses occur is shorter than in the past, and the amount of switching loss at turn-off can be reduced.
  • a detection unit (element current detection unit 61, element voltage detection unit 62, element temperature detection unit 63) is further provided that detects at least one of the voltage Vds, current Ids, and temperature Tj of the power semiconductor 41, and the control circuit 30 controls the on/off of the third switching element M3 based on the detection information (voltage Vds, current Ids, and temperature Tj) of the detection unit. In this way, by controlling the on/off of the third switching element M3 according to the detected state of the power semiconductor 41, the switching operation of the power semiconductor 41 can be more appropriately controlled.
  • the discharge period (time duration ⁇ t on ) by the third circuit (second discharge circuit C3) in the first turn-off operation mode from time t0 to t2 in FIG. 3 is set to be longer as the input voltage (drain-source voltage Vds) of the power semiconductor 41 or the drain-source current Ids flowing through the power semiconductor 41 becomes lower, as shown in FIGS. 6(a) and 6(b).
  • the discharge period (time duration ⁇ t on ) by the third circuit (second discharge circuit C3) in the second turn-on operation mode from time t2 to t3 in FIG. 4 is set to be longer as the input voltage Vds of the power semiconductor 41, the drain-source current Ids flowing through the power semiconductor 41, or the device temperature Tj of the power semiconductor 41 increases, as shown in FIG. 7.
  • 1...Switching driver 10, 10A, 10B, 20...Gate driver, 30...Control circuit, 41, 42...Power semiconductor, 51...Negative wiring, 52...Positive wiring, 53...Output terminal, 61...Element current detector, 62...Element voltage detector, 63...Element temperature detector, C1...First charging circuit, C2...First discharging circuit, C3...Second discharging circuit, Di1, Di2...Backflow prevention diode, M1, M2, M3, M4, M5...Switching element, R1...On gate resistor, R2...Off gate resistor, R3, R4, R5...Charge/discharge gate resistor, V1, V2...Positive power supply, ⁇ t on...Time width

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Power Conversion In General (AREA)

Abstract

半導体素子のゲート端子に駆動電圧または駆動電流を供給するスイッチング駆動装置は、ターンオン抵抗と第１スイッチング素子を有し、前記半導体素子のターンオン時に前記ゲート端子を充電する第１回路と、ターンオフ抵抗と第２スイッチング素子を有し、前記半導体素子のターンオフ時に前記ゲート端子を放電する第２回路と、前記ゲート端子に接続され、ゲート抵抗と第３スイッチング素子を有して前記ゲート端子の放電または充電を行う第３回路と、前記第１乃至第３スイッチング素子のオン／オフを制御する制御装置と、を備える。

Description

スイッチング駆動装置
　本発明は、スイッチング駆動装置に関する。
　電力変換器の小型化と高出力密度化には、パワー半導体の低損失化が必要である。しかし、高速スイッチングによる低損失化とスイッチング時のサージ増大とはトレードオフの関係にある。そのため、従来、スイッチング速度を高速化しつつ、サージ電圧を許容電圧以内に抑える多段式ゲート抵抗駆動回路が知られている（例えば、特許文献１参照）。
日本国特開２０２１－１２９３９６号公報
　特許文献１の技術では、ターンオン時は充電回路のＰ型ＭＯＳＦＥＴ（ＰＭＯＳ）を介してスイッチングの高速化を図り、ターンオフ時は放電回路のＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）を介してスイッチングの高速化を図っている。しかしながら、ＰＭＯＳおよびＮＭＯＳを設けることにより、回路サイズや回路コストが増えるという課題があった。
　本発明の態様によるスイッチング駆動装置は、半導体素子のゲート端子に駆動電圧または駆動電流を供給するスイッチング駆動装置であって、ターンオン抵抗と第１スイッチング素子を有し、前記半導体素子のターンオン時に前記ゲート端子を充電する第１回路と、ターンオフ抵抗と第２スイッチング素子を有し、前記半導体素子のターンオフ時に前記ゲート端子を放電する第２回路と、前記ゲート端子に接続され、ゲート抵抗と第３スイッチング素子を有して前記ゲート端子の放電または充電を行う第３回路と、前記第１乃至第３スイッチング素子のオン／オフを制御する制御装置と、を備える。そして、前記制御装置は、前記半導体素子のターンオン時に、前記第１回路による充電と前記第３回路による放電または充電とを制御して、第１ターンオン動作モードを実行させた後に、該第１ターンオン動作モードよりも低速な第２ターンオン動作モードを実行し、前記半導体素子のターンオフ時に、前記第２回路による放電と前記第３回路による放電または充電とを制御して、第１ターンオフ動作モードを実行させた後に、該第１ターンオフ動作モードよりも低速な第２ターンオフ動作モードを実行する。
　本発明によれば、回路規模を小さく抑えつつ、サージ抑制およびスイッチング速度の高速化を図ることができるスイッチング駆動装置を提供することができる。
電力変換装置の構成の一部を示す図である。 第１の実施形態におけるスイッチング駆動装置の詳細を説明する図である。 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）は、第１の実施形態におけるターンオフ時の各信号の波形例を示す図である。 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）は、第１の実施形態におけるターンオン時の各信号の波形例を示す図である。 スイッチング駆動装置における、パワー半導体の状態を検知する構成を示す図である。 （ａ）はターンオフ時の時間幅とドレインソース間電圧との関係を示し、（ｂ）はターンオフ時の時間幅とドレインソース電流との関係を示す。 （ａ）、（ｂ）、（ｃ）は、ターンオン時の時間幅の設定方法を説明する図である。 第１の実施形態の変形例を示す図である。 第２の実施形態のスイッチング駆動装置を説明する図である。 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）は、第２の実施形態におけるターンオフ時の各信号の波形例を示す図である。 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）は、第２の実施形態におけるターンオン時の各信号の波形例を示す図である。 第３の実施形態に係るスイッチング駆動装置を示す図である。
　以下、図を参照して本発明を実施するための形態について説明する。以下の記載および図面は、本発明を説明するための例示であって、説明の明確化のため、適宜、省略および簡略化がなされている。また、以下の説明では、同一または類似の要素および処理には同一の符号を付し、重複説明を省略する場合がある。なお、以下に記載する内容はあくまでも本発明の実施の形態の一例を示すものであって、本発明は下記の実施の形態に限定されるものではなく、他の種々の形態でも実施する事が可能である。
（第１の実施形態）
　図１は、本実施の形態のスイッチング駆動装置の適用例を示す図であり、電力変換装置の構成の一部を示す図である。電力変換装置は、例えば、電動車両に搭載された電動モータを駆動する。電動モータは３相コイルを有し、電力変換装置には、３相コイルに所定の通電パターンを印加するための三相スイッチングアームを備えている。図１は、電力変換装置に設けられた三相スイッチングアーム５００Ｕ，５００Ｖ，５００Ｗの内の１相分である、三相スイッチングアーム５００Ｕを示したものである。
　三相スイッチングアーム５００Ｕには、上アームのパワー半導体４２と下アームのパワー半導体４１とが設けられている。パワー半導体４１，４２には、例えば、ＩＧＢＴ、Ｓｉ－ＭＯＳＦＥＴ、ＧａＮ－ＭＯＳＦＥＴなどの半導体素子が用いられる。なお、図１では、パワー半導体４１，４２にＭＯＳＦＥＴを用いた場合を示した。
　パワー半導体４１，４２には、主回路用高圧側端子(ＩＧＢＴであればコレクタ端子、ＭＯＳＦＥＴであればドレイン端子)と、主回路用低圧側端子(ＩＧＢＴであればエミッタ端子、ＭＯＳＦＥＴであればソース端子)と、制御用端子(ゲート端子)とが設けられている。なお、所望の出力電流値に応じてパワー半導体をさらに多並列接続しても良い。
　上アーム側の正極配線５２は、図示されていないバッテリなど直流電圧源の正極端子に接続される。下アーム側の負極配線５１は直流電圧源の負極端子に接続される。正極配線５２はパワー半導体４２の主回路用高圧側端子（ドレイン端子)に接続される。パワー半導体４２の主回路用低圧側端子（ソース端子)は、三相スイッチングアーム５００Ｕの出力端子５３、および、パワー半導体４１の主回路用高圧側端子（ドレイン端子)に接続される。パワー半導体４１の主回路用低圧側端子（ソース端子)は、負極配線５１に接続される。出力端子５３は電動モータなどの負荷に接続される。
　パワー半導体４１のゲート端子Ｇｐおよびソース端子Ｓｐは、パワー半導体４１に駆動電力を送るゲート駆動装置１０のゲート端子１３、ソース端子１４にそれぞれ接続される。パワー半導体４２のゲート端子Ｇｐおよびソース端子Ｓｐは、パワー半導体４２に駆動電力を送るゲート駆動装置２０のゲート端子１３、ソース端子１４にそれぞれ接続される。
　ゲート駆動装置１０，２０は制御回路３０に接続される。制御回路３０は例えばマイコン等により構成される。制御回路３０は、上位の制御装置（不図示）より入力される駆動指令に基づいて、ゲート駆動装置１０，２０毎に制御指令を出力し、各パワー半導体４１，４２のオン／オフを個別に制御する。その結果、出力端子５３を介して電動モータなどの負荷へ交流の電圧が出力される。
　図２は、スイッチング駆動装置の詳細を説明する図である。スイッチング駆動装置の基本構成はゲート駆動装置１０，２０のいずれか一方と制御回路３０とで構成され、図２に示す例では、ゲート駆動装置１０と制御回路３０とで構成されるスイッチング駆動装置１を示した。ゲート駆動装置２０と制御回路３０とで構成されるスイッチング駆動装置も、図２に示すスイッチング駆動装置１と同様の構成であって同様の動作をする。以下では、スイッチング駆動装置１を例に説明する。
　図２は、パワー半導体４１とパワー半導体４１に対応するスイッチング駆動装置１とを示す図であって、ゲート駆動装置１０の詳細を示したものである。なお、図１のゲート駆動装置２０もゲート駆動装置１０と同様の構成である。ゲート駆動装置１０は、スイッチング素子Ｍ１を有する第１充電回路Ｃ１と、スイッチング素子Ｍ２を有する第１放電回路Ｃ２と、スイッチング素子Ｍ３を有する第２放電回路Ｃ３とを備えている。以下の説明では、パワー半導体４１、スイッチング素子Ｍ２，Ｍ３がＮ型ＭＯＳＦＥＴで、スイッチング素子Ｍ１がＰ型ＭＯＳＦＥＴである場合を例に説明する。
　第１充電回路Ｃ１は、正側電源Ｖ１、スイッチング素子Ｍ１、オンゲート抵抗Ｒ１および逆流防止用ダイオードＤｉ１を備えている。スイッチング素子Ｍ１のソース側端子Ｓ１は、正側電源Ｖ１に接続される。スイッチング素子Ｍ１のゲート端子Ｇ１は、ゲート駆動装置１０の信号端子１１に接続される。スイッチング素子Ｍ１のドレイン側端子Ｄ１は、オンゲート抵抗Ｒ１の一端に接続される。オンゲート抵抗Ｒ１の他端は、逆流防止用ダイオードＤｉ１のアノードに接続される。
　第１放電回路Ｃ２は、スイッチング素子Ｍ２、オフゲート抵抗Ｒ２および逆流防止用ダイオードＤｉ２を備えている。スイッチング素子Ｍ２のソース側端子Ｓ２は、ゲート駆動装置１０のソース端子１４に接続される。スイッチング素子Ｍ２のゲート端子Ｇ２は、ゲート駆動装置１０の信号端子１１に接続される。スイッチング素子Ｍ２のドレイン側端子Ｄ２は、オフゲート抵抗Ｒ２の一端に接続される。オフゲート抵抗Ｒ２の他端は、逆流防止用ダイオードＤｉ２のカソードに接続される。
　第２放電回路Ｃ３は、スイッチング素子Ｍ３および充放電ゲート抵抗Ｒ３を備えている。充放電ゲート抵抗Ｒ３の一端は、ゲート駆動装置１０のゲート端子１３に接続される。充放電ゲート抵抗Ｒ３の他端は、スイッチング素子Ｍ３のドレイン側端子Ｄ３に接続される。スイッチング素子Ｍ３のソース側端子Ｓ３は、ゲート駆動装置１０のソース端子１４に接続される。スイッチング素子Ｍ３のゲート端子Ｇ３は、ゲート駆動装置１０の信号端子１２に接続される。
　逆流防止用ダイオードＤｉ１のカソードは、逆流防止用ダイオードＤｉ２のアノードに接続されると共に、ゲート駆動装置１０のゲート端子１３および充放電ゲート抵抗Ｒ３の一端に接続される。第１放電回路Ｃ２と第２放電回路Ｃ３とは、ゲート端子１３に対して並列に接続されている。なお、逆流防止用ダイオードＤｉ１，Ｄｉ２を省略した構成でもよい。
　ゲート駆動装置１０の信号端子１１，１２は制御回路３０に接続される。ゲート駆動装置１０のゲート端子１３は、パワー半導体４１のゲート端子Ｇｐに接続される。ゲート駆動装置１０のソース端子１４は、パワー半導体４１のソース端子Ｓｐに接続される。なお、図２に示す例では、信号端子１１，１２を共通の制御回路３０に接続したが、各信号端子１１，１２を独立して設けられた２つの制御回路に個別に接続するような構成としても良い。
（ターンオフ時の動作説明）
　図３は、パワー半導体４１のターンオフ時における各信号の波形例を示す図である。波形（Ａ）は、信号端子１１の電圧波形を示す。波形（Ｂ）は、信号端子１２の電圧波形を示す。波形（Ｃ）は、パワー半導体４１のゲートソース(ＧｐＳｐ)間の電圧（以下ではゲートソース間電Ｖｇｓと記載する）を示す。波形（Ｄ）は、パワー半導体４１のドレインソース(ＤｐＳｐ)間の電圧（以下ではドレインソース間電圧Ｖｄｓと記載する）を示す。波形（Ｅ）は、パワー半導体４１のドレインソース(ＤｐＳｐ)間を流れる電流（以下ではドレインソース電流Ｉｄｓと記載する）を示す。波形（Ｆ）は、パワー半導体４１のスイッチング損失の波形を示す。なお、図３において破線で示す波形は、図２に示す回路図において第２放電回路Ｃ３を削除した構成（以下では、従来構成と呼ぶ）の場合の信号波形を示す。
　波形（Ａ）の実線で示すように、時刻ｔ０において、パワー半導体４１をオフする制御指令が、制御回路３０からゲート駆動装置１０の信号端子１１に入力される。すなわち、信号端子１１の電圧がＬレベルからＨレベルに切り替えられる。この信号がスイッチング素子Ｍ１，Ｍ２のゲート端子Ｇ１，Ｇ２に入力されると、Ｐ型ＭＯＳＦＥＴであるスイッチング素子Ｍ１はオンからオフへ切り替わり、Ｎ型ＭＯＳＦＥＴであるスイッチング素子Ｍ２はオフからオンへ切り替わる。
　また、波形（Ｂ）に示すように、時刻ｔ０において、信号端子１２には、スイッチング素子Ｍ３をオフからオンする制御指令が入力される。すなわち、信号端子１２の電圧がＬレベルからＨレベルに切り替えられる。この信号がスイッチング素子Ｍ３のゲート端子Ｇ３に入力されると、Ｎ型ＭＯＳＦＥＴであるスイッチング素子Ｍ３はオフからオンへ切り替わる。なお、信号端子１２にオンの制御指令が入力されるタイミングは、時刻ｔ０よりも遅くてもよい。
　時刻ｔ０にスイッチング素子Ｍ２がオン（スイッチング素子Ｍ１はオフ）すると、図２のパワー半導体４１のゲート端子Ｇｐより、逆流防止用ダイオードＤｉ２、オフゲート抵抗Ｒ２およびスイッチング素子Ｍ２を経由して、パワー半導体４１のゲートソース間容量の放電が開始される。また、時刻ｔ０にスイッチング素子Ｍ３がオンすると、パワー半導体４１のゲート端子Ｇｐより、充放電ゲート抵抗Ｒ３およびスイッチング素子Ｍ３を経由して、パワー半導体４１のゲートソース間容量の放電が開始される。その結果、波形（Ｃ）の実線で示すように、パワー半導体４１のゲートソース間電圧Ｖｇｓが減少し始める。
　時刻ｔ１にパワー半導体４１のゲートソース間電圧Ｖｇｓがミラー期間に到達すると、波形（Ｄ）の実線で示すように、パワー半導体４１のドレインソース間電圧Ｖｄｓが増加し始める。波形（Ｃ）の破線で示す従来構成の場合には、パワー半導体４１のゲート容量をＣとすると、パワー半導体４１のドレインソース間電圧Ｖｄｓの放電時定数τ１はＣＲ２となる。一方、本実施形態では、波形（Ｂ）に示すように時刻ｔ０にスイッチング素子Ｍ３もオンとされるため、パワー半導体４１のドレインソース間電圧Ｖｄｓの放電時定数τ２はＣ(Ｒ２//Ｒ３)となる。なお、Ｒ２//Ｒ３は、並列接続された抵抗Ｒ２，Ｒ３の合成抵抗を表す。そのため、スイッチング素子Ｍ３がオンしている間（ｔ１～ｔ２）は、パワー半導体４１のゲートソース間電圧Ｖｇｓの放電速度が高速化され、ドレインソース間電圧Ｖｄｓが急激に増加する。
　波形（Ｃ）に示すように、時刻ｔ２にゲートソース電圧Ｖｇｓにおけるミラー期間が終了すると、波形（Ｅ）に示すように、パワー半導体４１のドレインソース間に流れる電流（ドレインソース電流Ｉｄｓ）が減少し始める。この時刻ｔ２において、制御回路３０から信号端子１２にスイッチング素子Ｍ３をオフする制御指令が入力される。すなわち、信号端子１２の電圧がＨレベルからＬレベルに切り替えられる。なお、信号端子１２にオフの制御指令が入力されるタイミングは、時刻ｔ２より遅くてもよい。時刻ｔ２以降は、パワー半導体４１のゲートソース間電圧Ｖｇｓの放電時定数は、従来構成の場合と同じＣＲ２となる。そのため、時刻ｔ２以降に発生する放電時定数に関連するパワー半導体４１のドレインソース間のサージ電圧は、従来構成の場合と同様となる。
　パワー半導体４１のスイッチング損失量は、パワー半導体４１のドレインソース間電圧Ｖｄｓとパワー半導体４１のドレインソース電流Ｉｄｓの積算合計値で表される。波形（Ｆ）に示すように、従来構成の場合（破線）には、パワー半導体４１のドレインソース間電圧Ｖｄｓを許容電圧以下に抑制するためにオフゲート抵抗Ｒ２が大きく設定され、スイッチング損失は時刻ｔ０から時刻ｔ３まで発生する。一方、本実施形態では、時刻ｔ０にスイッチング素子Ｍ３をオンすることで放電速度が高速化されるので、波形（Ｆ）に示すように、時刻ｔ１から時刻ｔ３までのより短い期間において損失が発生する。このように、本実施形態では、従来構成の場合（破線）と比べてスイッチング損失の発生する期間が短くなるので、損失の時間積分値である損失量も従来構成の場合よりも小さくなる。すなわち、第１の実施形態においては、従来構成の場合に比べてターンオフにおけるスイッチング損失量を低減することができる。
（ターンオン時の動作説明）
　図４は、パワー半導体４１のターンオン時における各信号の波形例を示す図である。波形（Ａ）は、信号端子１１の電圧波形を示す。波形（Ｂ）は、信号端子１２の電圧波形を示す。波形（Ｃ）は、パワー半導体４１のゲートソース間電圧Ｖｇｓを示す。波形（Ｄ）は、図１に示した上アーム側のパワー半導体４２のドレインソース間電圧Ｖｄｓを示す。波形（Ｅ）は、パワー半導体４１のドレインソース電流Ｉｄｓを示す。波形（Ｆ）は、パワー半導体４１のスイッチング損失を示す。図３の場合と同様に、破線で示す波形は従来構成の場合の信号波形を示す。
　波形（Ａ）の実線で示すように、時刻ｔ０において、パワー半導体４１をオンする制御指令が、制御回路３０からゲート駆動装置１０の信号端子１１に入力される。すなわち、信号端子１１の電圧がＨレベルからＬレベルに切り替えられる。この信号がスイッチング素子Ｍ１，Ｍ２のゲート端子Ｇ１，Ｇ２に入力されると、スイッチング素子Ｍ１はオフからオンへ切り替わり、スイッチング素子Ｍ２はオンからオフへ切り替わる。スイッチング素子Ｍ１がオンすると、正側電源Ｖ１、スイッチング素子Ｍ１、逆流防止用ダイオードＤｉ１およびオンゲート抵抗Ｒ１を経由して流れる充電電流により、図２のパワー半導体４１のゲートソース間容量が充電される。その結果、波形（Ｃ）の実線で示すように波形パワー半導体４１のゲートソース間電圧Ｖｇｓが増加し始める。
　時刻ｔ１において、パワー半導体４１のゲートソース間電圧Ｖｇｓが閾電圧Ｖｔｈを超えると、波形（Ｄ），（Ｅ）の実線で示すように、図１の上アーム側のパワー半導体４２のドレインソース間電圧Ｖｄｓが増加し始め、パワー半導体４１のドレインソース電流Ｉｄｓが増加し始める。すなわち、下アーム側のパワー半導体４１がオンするとパワー半導体４１のドレインソース間電圧Ｖｄｓが減少し、逆にオフ状態である上アーム側のパワー半導体４２のドレインソース間電圧Ｖｄｓが増加する。
　波形（Ｂ）に示すように、時刻ｔ２において、制御回路３０から信号端子１２にスイッチング素子Ｍ３をオンする制御指令が入力される。すなわち、信号端子１２の電圧がＬレベルからＨレベルに切り替えられる。なお、信号端子１２にオンの制御指令が入力されるタイミングは、時刻ｔ２より早くてもよい。
　時刻ｔ２に信号端子１２の電圧がＨレベルになるとスイッチング素子Ｍ３がオンし、パワー半導体４１のゲート端子Ｇｐより、充放電ゲート抵抗Ｒ３およびスイッチング素子Ｍ３を経由してパワー半導体４１のゲートソース間容量が放電される。その結果、スイッチング素子Ｍ３がオンの時は、パワー半導体４１のゲートソース間電圧Ｖｇｓは、第２放電回路Ｃ３の充放電ゲート抵抗Ｒ３と第１充電回路Ｃ１のオンゲート抵抗Ｒ１との比で決定される電圧値に収束する。波形（Ｃ），（Ｄ）の実線で示すように、時刻ｔ２から時刻ｔ３ではパワー半導体４１のゲートソース間電圧Ｖｇｓは一定に保たれる。そのため、パワー半導体４１のドレインソース電流Ｉｄｓの変化が緩やかになるとともに、上アーム側のパワー半導体４２のドレインソース間電圧Ｖｄｓの増加が緩やかになって抑制される。
　波形（Ｂ）に示すように、時刻ｔ３において、制御回路３０から信号端子１２にスイッチング素子Ｍ３をオフする制御指令が入力される。すなわち、信号端子１２の電圧がＨレベルからＬレベルに切り替えられる。なお、信号端子１２にオフの制御指令が入力されるタイミングは時刻ｔ３より遅くてもよい。波形（Ｆ）の実線で示すように、パワー半導体４１のスイッチング損失は、時刻ｔ１から時刻ｔ４までにおいて発生する。
　従来構成の場合（破線）には、上アーム側のパワー半導体４２のドレインソース間電圧Ｖｄｓを許容電圧以下に抑制するために、オンゲート抵抗Ｒ１が大きく設定される。一方、本実施形態では、スイッチング素子Ｍ３をオンすることで充電速度を低速化し、パワー半導体４２のドレインソース間電圧Ｖｄｓを許容電圧以下に抑制している。そのため、オンゲート抵抗Ｒ１を従来構成の場合よりも小さく設定することが可能となり、スイッチング素子Ｍ３がオフである期間において充電速度を従来よりも高速とすることができる。その結果、波形（Ｆ）に示すように、損失の発生する期間が従来構成の場合（破線）よりも短くなる。すなわち、第１の実施形態においては、従来構成の場合に比べてターンオンにおけるスイッチング損失量を低減することができる。
（制御回路３０における制御指令生成方法）
　次いで、制御回路３０における制御指令の生成方法について説明する。上述した制御回路３０からの制御指令は、パワー半導体４１の状態に応じて生成するのが好ましい。図５は、図２の場合と同様にスイッチング駆動装置１に関する回路構成を示したものであって、パワー半導体４１の状態を検知する手段を備えている。
　図５では、パワー半導体４１の状態を検知する手段として、パワー半導体４１のドレインソース電流Ｉｄｓを検知する素子電流検出部６１と、パワー半導体４１のドレインソース間電圧Ｖｄｓを検知する素子電圧検出部６２と、パワー半導体４１の温度Ｔｊを検知する素子温度検出部６３とを備えている。制御回路３０には、上位の制御装置からの駆動指令Ｓ、各検出部６１～６３の状態検出情報（Ｉｄｓ，Ｖｄｓ，Ｔｊ）が入力される。
　制御回路３０は駆動指令Ｓのみ、または、駆動指令Ｓおよび状態検出情報（Ｉｄｓ，Ｖｄｓ，Ｔｊ）の両方に基づいて、ゲート駆動装置１０の信号端子１１および信号端子１２のそれぞれに制御指令を送る。なお、パワー半導体４１の状態検出情報としては、上記以外の情報として、例えば、ドレインソース間電圧Ｖｄｓの変化率の立ち上がりや、ドレインソース間電圧Ｖｄｓおよびドレインソース電流Ｉｄｓの変化率の立下りなど、任意に選ぶことができる。このように、制御回路３０は、検知されたパワー半導体４１の状態に応じて制御指令を生成することで、パワー半導体４１のスイッチング動作をより適切に制御することができる。
　また、図示は省略するが、制御回路３０に代えて、信号端子１１へ制御指令を出力する制御回路３０Ａと、信号端子１２へ制御指令を出力する制御回路３０Ｂとを個別に設けても良い。上位からの駆動指令Ｓおよびパワー半導体４１の状態検出情報（Ｉｄｓ，Ｖｄｓ，Ｔｊ）は、各制御回路３０Ａ，３０Ｂに対して個別に入力される。
　次に、状態検出情報（Ｉｄｓ，Ｖｄｓ，Ｔｊ）を使用した制御について説明する。なお、図２のゲート駆動装置１０の信号端子１２に入力される制御指令、すなわち、図３および図４の波形（Ｂ）に示す信号端子１２の電圧のＨレベルに関して、Ｈレベルの時間幅をΔｔonとする。時間幅Δｔonは、図５の素子電圧検出部６２で検出されたパワー半導体４１のドレインソース間電圧Ｖｄｓに基づいて設定しても良いし、素子電流検出部６１で検出されたドレインソース電流Ｉｄｓに基づいて設定しても良い。その場合、素子電圧検出部６２および素子電流検出部６１の検出値の両方を用いても良いし、片方だけ用いても良い。
　まず、パワー半導体４１のターンオフ時における信号端子１２の制御指令生成方法について説明する。図３の時間幅Δｔonが大きいほど、ターンオフ時により高速スイッチングとなる。図６（ａ）は、ターンオフ時の時間幅Δｔonを、ドレインソース間電圧Ｖｄｓに基づいて設定する場合を示す。図６（ａ）に示すように、素子電圧検出部６２の検出値が大きいほど時間幅Δｔonを小さく、検出値が小さいほど時間幅Δｔonを大きく設定する。その際に、時間幅Δｔonに最大値(Δｔon_max)や最小値(Δｔon_min)を設けても良い。また、時間幅Δｔonの値は線形的に変化させなくても良いし、離散的な値を使用しても良い。このように設定するのは、パワー半導体４１のドレインソース間電圧Ｖｄｓが小さいほど、許容電圧までの電圧差が大きくなることにより、スイッチング速度をより高速化できるからである。図６（ａ）のように時間幅Δｔonを設定することで、パワー半導体４１のドレインソース間電圧Ｖｄｓに応じて、より広範囲で高速スイッチングを実現でき、スイッチング損失が低減される。
　図６（ｂ）は、ターンオフ時の時間幅Δｔonを、ドレインソース電流Ｉｄｓに基づいて設定する場合を示す。この場合、素子電流検出部６１の検出値が大きいほど時間幅Δｔonを小さく、素子電流検出部６１の検出値が小さいほど時間幅Δｔonを大きく設定する。その際に、時間幅Δｔonに最大値(Δｔon_max)や最小値(Δｔon_min)を設けても良い。また、時間幅Δｔonの値は線形的に変化させなくても良いし、離散的な値を使用しても良い。このように設定するのは、パワー半導体４１のドレインソース電流Ｉｄｓが小さいほど、許容電圧までの電圧差が大きくなることにより、スイッチング速度をより高速化できるからである。図６（ｂ）に示すように時間幅Δｔonを設定することで、パワー半導体４１のドレインソース電流Ｉｄｓに応じて、より広範囲で高速スイッチングを実現でき、スイッチング損失が低減される。
　次に、パワー半導体４１のターンオン時における信号端子１２の制御指令生成方法について説明する。図４の波形（Ｂ）に示す時間幅Δｔonが小さいほど、ターンオン時により高速スイッチングとなる。なお、図４において、信号端子１２の電圧信号の時間幅Δｔonの立ち下がり時刻は、例えば、パワー半導体４１のターンオン終了時刻でも良いし、ターンオン終了時刻から任意の時間を加算もしくは減算した値でも良い。その場合、時間幅Δｔonの立ち上がり時刻は、立ち下がり時刻から時間幅Δｔonを差し引いた値とされる。
　図７（ａ）は、ターンオン時の時間幅Δｔonを、素子電圧検出部６２で検出されるドレインソース間電圧Ｖｄｓに基づいて設定する場合を示す。その場合、素子電圧検出部６２の検出値が大きいほど時間幅Δｔonを大きく、検出値が小さいほど時間幅Δｔonを小さく設定する。その際に、時間幅Δｔonに最大値(Δｔon_max)や最小値(Δｔon_min)を設けても良い。また、時間幅Δｔonの値は線形的に変化させなくても良いし、離散的な値を使用しても良い。このように設定するのは、パワー半導体４１のドレインソース間電圧Ｖｄｓが小さいほど、許容電圧までの電圧差が大きくなることにより、このようなターンオン動作を行うことで、スイッチング速度をより高速化できるからである。図７（ａ）のように時間幅Δｔonを設定することにより、パワー半導体４１のドレインソース間電圧Ｖｄｓに応じてより広範囲で高速スイッチングを実現でき、スイッチング損失が低減される。
　図７（ｂ）は、ターンオン時の時間幅Δｔonを、素子電流検出部６１で検出されるドレインソース電流Ｉｄｓに基づいて設定する場合を示す。その場合、素子電流検出部６１の検出値が大きいほど時間幅Δｔonを大きく、素子電流検出部６１の検出値が小さいほど時間幅Δｔonを小さく設定する。その際に、時間幅Δｔonに最大値(Δｔon_max)や最小値(Δｔon_min)を設けても良い。また、時間幅Δｔonの値は線形的に変化させなくても良いし、離散的な値を使用しても良い。このように設定するのは、パワー半導体４１のドレインソース電流Ｉｄｓが小さいほど、許容電圧までの電圧差が大きくなることにより、このようなターンオン動作を行うことで、スイッチング速度をより高速化できるからである。図７（ｂ）のように時間幅Δｔonを設定することにより、パワー半導体４１のドレインソース電流Ｉｄｓに応じてより広範囲で高速スイッチングを実現でき、スイッチング損失が低減される。
　図７（ｃ）は、ターンオン時の時間幅Δｔonを、素子温度検出部６３で検出されるパワー半導体４１の温度Ｔｊに基づいて設定する場合を示す。その場合、温度Ｔｊが大きいほど時間幅Δｔonを大きく、温度Ｔｊが小さいほど時間幅Δｔonを小さく設定する。その際に、時間幅Δｔonに最大値(Δｔon_max)や最小値(Δｔon_min)を設けても良い。また、時間幅Δｔonの値は線形的に変化させなくても良いし、離散的な値を使用しても良い。このように設定するのは、パワー半導体４１の温度Ｔｊが小さいほど、許容電圧までの電圧差が大きくなることにより、このようなターンオン動作を行うことで、スイッチング速度をより高速化できるからである。図７（ｃ）のように時間幅Δｔonを設定することにより、パワー半導体４１の温度Ｔｊに応じてより広範囲で高速スイッチングを実現でき、スイッチング損失が低減される。
（変形例）
　図８は、上述した第１の実施形態の変形例を示す図である。図８に示す変形例では、第２放電回路Ｃ３を並列接続された２つの放電回路で構成した。並列接続された放電回路の一方は充放電ゲート抵抗３Ｒとスイッチング素子Ｍ３とを備え、他方は充放電ゲート抵抗５Ｒとスイッチング素子Ｍ５とを備える。図８に示す例では、充放電ゲート抵抗３Ｒ，５Ｒを可変抵抗としたが、可変抵抗でなくても良い。なお、第２放電回路Ｃ３において、並列接続される放電回路は３つ以上であっても良い。
　充放電ゲート抵抗３Ｒ，５Ｒの値は制御回路３０の制御指令に応じて決めても良いし、図５に示した素子電流検出部６１、素子電圧検出部６２および素子温度検出部６３の検出値を用いて決定してもよい。図８の構成の場合、例えば、ターンオフの場合に、スイッチング素子Ｍ２，Ｍ３，Ｍ５の全てをオンすることで、さらに高速化を図ることができる。なお、図２に示した第２放電回路Ｃ３の場合にも、充放電ゲート抵抗Ｒ３を可変抵抗とすることで、例えば、素子温度Ｔｊの値に応じて可変抵抗の値を制御することで、より適切に充放電制御を行うことができる。
（第２の実施形態）
　図９は、本発明の第２の実施形態のスイッチング駆動装置１を説明する図である。図９に示すスイッチング駆動装置１は、制御回路３０と、パワー半導体４１に駆動電力を送るゲート駆動装置１０Ａとを備える。なお、図示は省略するが、上アーム側のパワー半導体４２に関するスイッチング駆動装置も、ゲート駆動装置１０Ａと同様の構成のゲート駆動装置を備えている。
　ゲート駆動装置１０Ａは、スイッチング素子Ｍ１を有する第１充電回路Ｃ１と、スイッチング素子Ｍ２を有する第１放電回路Ｃ２と、スイッチング素子Ｍ４を有する第２充電回路Ｃ４とを備えている。以下の説明では、パワー半導体４１およびスイッチング素子Ｍ２がＮ型ＭＯＳＦＥＴで、スイッチング素子Ｍ１，Ｍ４がＰ型ＭＯＳＦＥＴである場合を例に説明する。
　ゲート駆動装置１０Ａの第１充電回路Ｃ１および第１放電回路Ｃ２は、図２に示したゲート駆動装置１０の第１充電回路Ｃ１および第１放電回路Ｃ２と同一構成である。第２充電回路Ｃ４は、スイッチング素子Ｍ４および充放電ゲート抵抗Ｒ４を備えている。スイッチング素子Ｍ４のソース側端子Ｓ４は、正側電源Ｖ２に接続される。スイッチング素子Ｍ４のゲート端子Ｇ４は、ゲート駆動装置１０Ａの信号端子１２に接続される。スイッチング素子Ｍ４のドレイン側端子Ｄ４は、充放電ゲート抵抗Ｒ４の一端に接続される。充放電ゲート抵抗Ｒ４の他端は、ゲート駆動装置１０Ａのゲート端子１３に接続される。
　逆流防止用ダイオードＤｉ１のカソードは、逆流防止用ダイオードＤｉ２のアノードに接続されると共に、ゲート駆動装置１０Ａのゲート端子１３および充放電ゲート抵抗Ｒ４の他端に接続される。第１充電回路Ｃ１と第２充電回路Ｃ４とは、ゲート端子１３に対して並列に接続されている。なお、逆流防止用ダイオードＤｉ１，Ｄｉ２を省略した構成でもよい。
　ゲート駆動装置１０Ａの信号端子１１，１２は制御回路３０に接続される。ゲート駆動装置１０Ａのゲート端子１３は、パワー半導体４１のゲート端子Ｇｐに接続される。ゲート駆動装置１０Ａのソース端子１４は、パワー半導体４１のソース端子Ｓｐに接続される。図９に示す例では、信号端子１１，１２を共通の制御回路３０に接続したが、各信号端子１１，１２を独立して設けられた２つの制御回路に個別に接続するような構成としても良い。正側電源Ｖ１，Ｖ２の電位は異なっていても良いが一般には等しく設定され、本実施形態においても同一電位に設定されている場合を例に説明する。
（ターンオフ時の動作説明）
　図１０は、パワー半導体４１のターンオフ時における各信号の波形例を示す図である。波形（Ａ）は、信号端子１１の電圧波形を示す。波形（Ｂ）は、信号端子１２の電圧波形を示す。波形（Ｃ）は、パワー半導体４１のゲートソース間電圧Ｖｇｓを示す。波形（Ｄ）は、パワー半導体４１のドレインソース間電圧Ｖｄｓを示す。波形（Ｅ）は、パワー半導体４１のドレインソース電流Ｉｄｓを示す。波形（Ｆ）は、パワー半導体４１のスイッチング損失の波形を示す。なお、図１０において破線で示す波形は、図９に示す回路図において第２充電回路Ｃ４を削除した従来構成の場合の信号波形を示す。
　波形（Ａ）の実線で示すように、時刻ｔ０において、パワー半導体４１をオフする制御指令が、制御回路３０からゲート駆動装置１０の信号端子１１に入力される。すなわち、信号端子１１の電圧がＬレベルからＨレベルに切り替えられる。この信号がスイッチング素子Ｍ１，Ｍ２のゲート端子Ｇ１，Ｇ２に入力されると、Ｐ型ＭＯＳＦＥＴであるスイッチング素子Ｍ１はオンからオフへ切り替わり、Ｎ型ＭＯＳＦＥＴであるスイッチング素子Ｍ２はオフからオンへ切り替わる。
　時刻ｔ０にスイッチング素子Ｍ２がオン（スイッチング素子Ｍ１はオフ）すると、パワー半導体４１のゲート端子Ｇｐより、逆流防止用ダイオードＤｉ２、オフゲート抵抗Ｒ２およびスイッチング素子Ｍ２を経由して、パワー半導体４１のゲートソース間容量の放電が開始される。その結果、波形（Ｃ）の実線で示すように、パワー半導体４１のゲートソース間電圧Ｖｇｓが減少し始める。
　第１の実施形態で説明したように、従来構成の場合（破線）には、パワー半導体４１のドレインソース間電圧Ｖｄｓを許容電圧以下に抑制するために、オフゲート抵抗Ｒ２の値を大きく設定している。一方、第２の実施形態における第１放電回路Ｃ２のオフゲート抵抗Ｒ２の値は、従来構成の場合よりも小さく設定される。例えば、図１０に示す例では、時刻ｔ０から時刻ｔ１までのゲートソース間電圧Ｖｇｓの放電時定数が図３に示す時定数τ２と同じになるように、オフゲート抵抗Ｒ２の値が設定される。そのため、図１０における時刻ｔ０から時刻ｔ１までのゲートソース間電圧Ｖｇｓの実線ラインの傾きは、図３の波形（Ｃ）の時刻ｔ０～ｔ１における実線ラインの傾きと同じになっている。
　時刻ｔ１にパワー半導体４１のゲートソース間電圧Ｖｇｓがミラー期間に到達すると、波形（Ｄ）の実線で示すように、パワー半導体４１のドレインソース間電圧Ｖｄｓが増加し始める。波形（Ｃ）の実線で示すように、時刻ｔ２においてパワー半導体４１のゲートソース電圧Ｖｇｓに関するミラー期間が終了すると、波形（Ｅ）に示すように、パワー半導体４１のドレインソース電流Ｉｄｓが減少し始める。
　波形（Ｂ）に示すように、時刻ｔ２１において、制御回路３０から信号端子１２にスイッチング素子Ｍ４をオンする制御指令が入力される。すなわち、信号端子１２の電圧がＨレベルからＬレベルに切り替えられる。なお、信号端子１２にオンの制御指令が入力されるタイミング（時刻ｔ２１）は、時刻ｔ２より遅くてもよい。
　時刻ｔ２１にスイッチング素子Ｍ４がオンすると、正側電源Ｖ２、スイッチング素子Ｍ４、充放電ゲート抵抗Ｒ４を経由して充電電流が流れる。その結果、スイッチング素子Ｍ４がオンの時は、パワー半導体４１のゲートソース間電圧Ｖｇｓは、第２充電回路Ｃ４の充放電ゲート抵抗Ｒ４と第１放電回路Ｃ２のオフゲート抵抗Ｒ２との比で決定される電圧値に収束する。このように、第１放電回路Ｃ２で放電を行っている最中にスイッチング素子Ｍ４をオンすることにより放電速度が低速化され、パワー半導体４１のドレインソース間電圧Ｖｄｓが許容電圧以下に抑制される。
　そのため、上述したようにオフゲート抵抗Ｒ２の値を従来構成の場合よりも小さく設定することが可能となり、スイッチング素子Ｍ３がオフである期間において放電速度を従来よりも高速化することができる。その結果、波形（Ｆ）の実線で示すように、損失の発生する期間がオフゲート抵抗Ｒ２を大きくする従来構成の場合（破線）よりも短くなる。すなわち、第２の実施形態においても、従来構成の場合に比べてターンオフにおけるスイッチング損失量を低減することができる。
　なお、図１０に示す例では、信号端子１２にオフの制御指令が入力されるタイミング、すなわちＬレベルからＨレベルに切り替わるタイミングの時刻ｔ３は、ドレインソース電流Ｉｄｓがゼロとなる時刻ｔ３と同時でも良いし、時刻ｔ３より遅くてもよい。
（ターンオン時の動作説明）
　図１１は、パワー半導体４１のターンオン時における各信号の波形例を示す図である。波形（Ａ）は、信号端子１１の電圧波形を示す。波形（Ｂ）は、信号端子１２の電圧波形を示す。波形（Ｃ）は、パワー半導体４１のゲートソース間電圧Ｖｇｓを示す。波形（Ｄ）は、図１に示した上アーム側のパワー半導体４２のドレインソース間電圧Ｖｄｓを示す。波形（Ｅ）は、パワー半導体４１のドレインソース電流Ｉｄｓを示す。波形（Ｆ）は、パワー半導体４１のスイッチング損失を示す。また、破線で示す波形は、図９に示す回路図において第２充電回路Ｃ４を削除した従来構成の場合の信号波形を示す。
　波形（Ａ）に示すように、時刻ｔ０において、パワー半導体４１をオンする制御指令が、制御回路３０からゲート駆動装置１０の信号端子１１に入力される。すなわち、信号端子１１の電圧がＨレベルからＬレベルに切り替えられる。この信号がスイッチング素子Ｍ１，Ｍ２のゲート端子Ｇ１，Ｇ２に入力されると、スイッチング素子Ｍ１はオフからオンへ切り替わり、スイッチング素子Ｍ２はオンからオフへ切り替わる。時刻ｔ０にスイッチング素子Ｍ１がオン（スイッチング素子Ｍ２はオフ）すると、正側電源Ｖ１、スイッチング素子Ｍ１、逆流防止用ダイオードＤｉ１およびオンゲート抵抗Ｒ１を経由して充電電流が流れる。
　また、波形（Ｂ）に示すように、信号端子１２には、時刻ｔ０にスイッチング素子Ｍ４をオフからオンする制御指令が制御回路３０から入力される。すなわち、信号端子１２の電圧がＨレベルからＬレベルに切り替えられる。時刻ｔ０にスイッチング素子Ｍ４がオンすると、正側電源Ｖ２、スイッチング素子Ｍ４、充放電ゲート抵抗Ｒ４を経由して充電電流が流れる。なお、信号端子１２にオンの制御指令が入力されるタイミングは、時刻ｔ０より遅くてもよい。
　第２充電回路Ｃ４を備えていない従来構成のように第１充電回路Ｃ１だけによる充電を行う場合、パワー半導体４１のゲート容量をＣとすると、パワー半導体４１のドレインソース間電圧Ｖｄｓの充電時定数τ３はＣＲ１になる。一方、第２の実施形態では、並列接続された第１充電回路Ｃ１と第２充電回路Ｃ４とにより充電を行うので、パワー半導体４１のドレインソース間電圧Ｖｄｓの充電時定数τ４はＣ（Ｒ１//Ｒ４)となる。なお、Ｒ１//Ｒ４は、並列接続された抵抗Ｒ１，Ｒ４の合成抵抗を表す。そのため、スイッチング素子Ｍ４がオンしている間は、パワー半導体４１のゲートソース間電圧Ｖｄｓの充電速度が高速化され、ドレインソース間電圧Ｖｄｓが従来に比べて急激に増加する。
　波形（Ｃ）の実線で示すように、時刻ｔ１において、パワー半導体４１のゲートソース間電圧Ｖｇｓが閾電圧(Ｖｔｈ)を超えると、波形（Ｄ），（Ｅ）の実線で示すように、上アーム側のパワー半導体４２のドレインソース間電圧Ｖｄｓが増加し始めると共に、パワー半導体４１のドレインソース電流Ｉｄｓが増加し始める。
　波形（Ｂ）に示すように、時刻ｔ２において、制御回路３０から信号端子１２にスイッチング素子Ｍ４をオフする制御指令が入力される。すなわち、信号端子１２の電圧がＬレベルからＨレベルに切り替えられる。なお、信号端子１２にオフの制御指令が入力されるタイミングは、時刻ｔ２より遅くてもよい。時刻ｔ２以降は、パワー半導体４１のゲートソース間電圧Ｖｇｓの充電時定数は従来構成の場合と同じＣＲ１となる。そのため、時刻ｔ２以降に発生する充電時定数に関連するパワー半導体４１のドレインソース間のサージ電圧は、従来構成の場合と同様となる。
　波形（Ｆ）の実線で示すように、パワー半導体４１のスイッチング損失は、時刻ｔ１から時刻ｔ４までの間で発生し、対アームのパワー半導体４２のドレインソース間電圧Ｖｄｓを抑制するためにオンゲート抵抗Ｒ１を大きくする従来構成の場合（破線）に比べて、損失期間をより短くすることができる。すなわち、第２の実施形態においても、従来構成の場合に比べてターンオンにおけるスイッチング損失量を低減することができる。
　なお、時刻ｔ３以降に、波形（Ｂ）に示すように、制御回路３０から信号端子１２にスイッチング素子Ｍ４をオンする制御指令を入力し、高速スイッチングを行ってもよい。これにより、スイッチング素子Ｍ４がオンの時には、波形（Ｃ）に示すようにゲートソース間電圧Ｖｇｓが高速で上昇するのでターンオン動作が高速化され、パワー半導体４１のスイッチング損失量はさらに低減される。
　なお、第２の実施形態の場合においても、図５に示す素子電流検出部６１、素子電圧検出部６２および素子温度検出部６３を備える構成を適用することができる。
（第３の実施形態）
　図１２は、第３の実施形態に係るスイッチング駆動装置１を示す図である。図２に示したゲート駆動装置１０は電圧駆動型のゲート駆動装置であったが、図１２に示すゲート駆動装置１０Ｂは電圧駆動型を定電流駆動型に変更した場合の一例を示したものである。スイッチング素子Ｍ１，Ｍ２，Ｍ３は、定電流型駆動型のスイッチング素子に置き換えられている。なお、図１２ではオペアンプを使用した方式としているが、オペアンプを使用した方式でなくても良い。各オペアンプの正側の入力端子には、ゲート駆動装置１０Ｂの信号端子１１，１２，１５を介して制御回路３０から制御指令が入力される。
　また、スイッチング素子Ｍ１，Ｍ２，Ｍ３の全てを定電流型駆動型とせず、電圧駆動型と定電流型駆動型とを併用しても良い。例えば、ターンオフは定電流駆動型、ターンオンは電圧駆動型にしたいという場合には、スイッチング素子Ｍ２，Ｍ３に関しては図１２に示す構成とし、スイッチング素子Ｍ１に関しては図２に示した構成とすれば良い。電圧駆動型の場合には回路構成がシンプルになるが、電流量が負荷によって変わる。一方、定電流駆動型は電流が一定なので制御しやすいが、回路構成が電圧駆動型の場合に比べてやや複雑になる。
　なお、図１２は、図２の構成で電圧駆動型のスイッチング素子Ｍ１，Ｍ２，Ｍ３を定電流型駆動型のスイッチング素子に置き換えたものであるが、図９の構成においても定電流型駆動型のスイッチング素子を適用することが可能である。
　以上説明した本発明の実施形態および変形例によれば、以下の作用効果を奏する。
（１）図２～４，９～１２等に示すように、パワー半導体４１のゲート端子Ｇｐに駆動電圧または駆動電流を供給するスイッチング駆動装置１は、ターンオン抵抗Ｒ１と第１スイッチング素子Ｍ１を有し、パワー半導体４１のターンオン時にゲート端子Ｇｐを充電する第１回路（第１充電回路Ｃ１）と、ターンオフ抵抗Ｒ２と第２スイッチング素子Ｍ２を有し、パワー半導体４１のターンオフ時にゲート端子Ｇｐを放電する第２回路（第１放電回路Ｃ２）と、ゲート端子Ｇｐに接続され、ゲート抵抗（充放電ゲート抵抗Ｒ３またはＲ４）と第３スイッチング素子Ｍ３またはＭ４を有してゲート端子Ｇｐの放電または充電を行う第３回路（第２放電回路Ｃ３または第２充電回路Ｃ４）と、第１乃至第３スイッチング素子Ｍ１～Ｍ４のオン／オフを制御する制御装置（制御回路３０）と、を備える。
　そして、制御回路３０は、パワー半導体４１のターンオン時に、第１回路（第１充電回路Ｃ１）による充電と第３回路（第２放電回路Ｃ３または第２充電回路Ｃ４）による放電または充電とを制御して、図４または図１１の時刻ｔ０～ｔ２における第１ターンオン動作モードを実行させた後に、該第１ターンオン動作モードよりも低速な図４の時刻ｔ２～ｔ３または図１１の時刻ｔ２～ｔ３における第２ターンオン動作モードを実行する。このように第１および第２ターンオン動作モードを実行することで、ターンオン時のサージ電圧を抑制しつつ、パワー半導体４１におけるスイッチング損失の発生する期間を短くすることが可能となる。その結果、ターンオン時におけるスイッチング損失量を低減することができる。
　また、パワー半導体４１のターンオフ時に、第２回路（第１放電回路Ｃ２）による放電と第３回路（第２放電回路Ｃ３または第２充電回路Ｃ４）による放電または充電とを制御して、図３の時刻ｔ０～ｔ２または図１０の時刻ｔ０～ｔ２１における第１ターンオフ動作モードを実行させた後に、該第１ターンオフ動作モードよりも低速な図３の時刻ｔ２～ｔ３または図１０の時刻ｔ２１～ｔ３における第２ターンオフ動作モードを実行する。このように第１および第２ターンオフ動作モードを実行することで、ターンオフ時のサージ電圧を抑制しつつ、パワー半導体４１におけるスイッチング損失の発生する期間を短くすることが可能となる。その結果、ターンオフ時におけるスイッチング損失量を低減することができる。
　上述のように、スイッチング駆動装置１は、第１回路（第１充電回路Ｃ１）および第２回路（第１放電回路Ｃ２）対して第３回路（第２放電回路Ｃ３または第２充電回路Ｃ４）を追加するだけで、すなわち、コスト増を抑えつつ、サージ抑制とターンオン時およびターンオフ時のスイッチング損失量の低減とを図ることができる。
（２）上記（１）において、図２、１２に示すように、第３回路は、第１放電回路Ｃ２（第２回路）と並列に設けられる第２放電回路Ｃ３である。そして、図４の時刻ｔ０～ｔ２における第１ターンオン動作モードでは、第１充電回路Ｃ１（第１回路）による充電を行い、時刻ｔ２～ｔ３における第２ターンオン動作モードでは、第１充電回路Ｃ１による充電および第２放電回路Ｃ３による放電を行う。また、図３の時刻ｔ０～ｔ２における第１ターンオフ動作モードでは、第１放電回路Ｃ２による放電および第２放電回路Ｃ３による放電を行い、時刻ｔ２～ｔ３における第２ターンオフ動作モードでは、第１放電回路Ｃ２による放電を行う。
　図２，１２のスイッチング駆動装置１では、図４に示す第２ターンオン動作モードにおいて、第１充電回路Ｃ１による充電を行いつつ第２放電回路Ｃ３による放電を行って充電低速化によるサージ抑制を図っているので、オンゲート抵抗Ｒ１を従来よりも小さく設定することが可能となる。その結果、第１ターンオン動作モードにおける充電速度を従来よりも高速化することができ、ターンオン時におけるスイッチング損失量を低減することができる。また、図３に示す第１ターンオフ動作モードでは、第１放電回路Ｃ２による放電および第２放電回路Ｃ３による放電を実行することで、パワー半導体４１のドレインソース間電圧Ｖｄｓの放電時定数τ２はＣ(Ｒ２//Ｒ３)となり、パワー半導体４１のゲートソース間電圧Ｖｄｓの放電速度が高速化される。その結果、従来と比べてスイッチング損失の発生する期間が短くなり、ターンオフ時のスイッチング損失量を低減することができる。
（３）上記（１）において、図９に示すように、第３回路は、第１充電回路Ｃ１（第１回路）と並列に設けられる第２充電回路Ｃ４である。そして、図１１の時刻ｔ０～ｔ２における第１ターンオン動作モードでは、第１充電回路Ｃ１による充電および第２充電回路Ｃ４による充電を行い、時刻ｔ２～ｔ３における第２ターンオン動作モードでは、第１充電回路Ｃ１による充電を行う。また、図１０における時刻ｔ０～ｔ２１における第１ターンオフ動作モードでは、第１放電回路Ｃ２による放電を行い、時刻ｔ２１～ｔ３における第２ターンオフ動作モードでは、第１放電回路Ｃ２による放電および第２充電回路Ｃ４による充電を行う。
　図９のスイッチング駆動装置１では、図１１の時刻ｔ０～ｔ２における第１ターンオン動作モードでは、第１充電回路Ｃ１による充電および第２充電回路Ｃ４による充電を行うので、パワー半導体４１のドレインソース間電圧Ｖｄｓの充電時定数τ４はＣ（Ｒ１//Ｒ４)となる。そのため、パワー半導体４１のゲートソース間電圧Ｖｄｓの放電速度が高速化され、従来と比べてスイッチング損失の発生する期間が短くなり、ターンオン時のスイッチング損失量を低減することができる。また、図１０に示す第２ターンオフ動作モードにおいて、第１放電回路Ｃ２で放電を行っている最中にスイッチング素子Ｍ４をオンすることにより放電速度を低速化しているので、オフゲート抵抗Ｒ２を従来よりも小さく設定することが可能となる。その結果、第１ターンオフ動作モードにおける放電速度が高速化され、スイッチング損失の発生する期間が従来と比べて短くなり、ターンオフ時におけるスイッチング損失量を低減することができる。
（４）上記（１）において、図２に示すように、第３回路が放電を行う第２放電回路Ｃ３である場合には、第２ターンオン動作モードを実行した後に、さらに図４の時刻ｔ３以降のように、第１充電回路Ｃ１（第１回路）による充電を行う第１ターンオン動作モードを再実行する。また、図９に示すように第３回路が充電を行う第２充電回路Ｃ４である場合には、図１０の第２ターンオフ動作モードを実行した後に、さらに図１０の時刻ｔ３以降のように、第１放電回路Ｃ２（第２回路）による放電を行う第１ターンオフ動作モードを再実行する。このような制御を行うことにより、パワー半導体４１のスイッチング動作をより高速に行うことができる。
（５）上記（１）において、図５等に示すように、パワー半導体４１の電圧Ｖｄｓ、電流Ｉｄｓおよび温度Ｔｊの少なくとも一つを検知する検知部（素子電流検出部６１、素子電圧検出部６２、素子温度検出部６３）をさらに備え、制御回路３０は、検知部の検知情報（電圧Ｖｄｓ、電流Ｉｄｓおよび温度Ｔｊ）に基づいて第３スイッチング素子Ｍ３のオン／オフを制御する。このように、検知されたパワー半導体４１の状態に応じて第３スイッチング素子Ｍ３のオン／オフを制御することで、パワー半導体４１のスイッチング動作をより適切に制御することができる。
（６）例えば、上記（２）において、図３の時刻ｔ０～ｔ２の第１ターンオフ動作モードにおける第３回路（第２放電回路Ｃ３）による放電期間(時間幅Δｔon)は、図６（ａ），６（ｂ）に示すように、パワー半導体４１の入力電圧（ドレインソース間電圧Ｖｄｓ）またはパワー半導体４１を流れるドレインソース電流Ｉｄｓが低くなるほど長く設定される。
（７）例えば、上記（２）において、図４の時刻ｔ２～ｔ３の第２ターンオン動作モードにおける第３回路（第２放電回路Ｃ３）による放電期間(時間幅Δｔon)は、図７に示すように、パワー半導体４１の入力電圧Ｖｄｓまたはパワー半導体４１を流れるドレインソース電流Ｉｄｓまたはパワー半導体４１のデバイス温度Ｔｊが高くなるほど長く設定される。
　以上説明した各実施形態や各種変形例はあくまで一例であり、発明の特徴が損なわれない限り、本発明はこれらの内容に限定されるものではない。また、上記では種々の実施形態や変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
　１…スイッチング駆動装置、１０，１０Ａ，１０Ｂ，２０…ゲート駆動装置、３０…制御回路、４１，４２…パワー半導体、５１…負極配線、５２…正極配線、５３…出力端子、６１…素子電流検出部、６２…素子電圧検出部、６３…素子温度検出部、Ｃ１…第１充電回路、Ｃ２…第１放電回路、Ｃ３…第２放電回路、Ｄｉ１，Ｄｉ２…逆流防止用ダイオード、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５…スイッチング素子、Ｒ１…オンゲート抵抗、Ｒ２…オフゲート抵抗、Ｒ３，Ｒ４，Ｒ５…充放電ゲート抵抗、Ｖ１，Ｖ２…正側電源、Δｔon…時間幅

Claims (7)

  1. 　半導体素子のゲート端子に駆動電圧または駆動電流を供給するスイッチング駆動装置であって、
    　ターンオン抵抗と第１スイッチング素子を有し、前記半導体素子のターンオン時に前記ゲート端子を充電する第１回路と、
    　ターンオフ抵抗と第２スイッチング素子を有し、前記半導体素子のターンオフ時に前記ゲート端子を放電する第２回路と、
    　前記ゲート端子に接続され、ゲート抵抗と第３スイッチング素子を有して前記ゲート端子の放電または充電を行う第３回路と、
    　前記第１乃至第３スイッチング素子のオン／オフを制御する制御装置と、を備え、
    　前記制御装置は、
    　　前記半導体素子のターンオン時に、前記第１回路による充電と前記第３回路による放電または充電とを制御して、第１ターンオン動作モードを実行させた後に、該第１ターンオン動作モードよりも低速な第２ターンオン動作モードを実行し、
    　　前記半導体素子のターンオフ時に、前記第２回路による放電と前記第３回路による放電または充電とを制御して、第１ターンオフ動作モードを実行させた後に、該第１ターンオフ動作モードよりも低速な第２ターンオフ動作モードを実行する、スイッチング駆動装置。
  2. 　請求項１に記載のスイッチング駆動装置において、
    　前記第３回路は、前記第２回路と並列に設けられる放電回路であり、
    　前記第１ターンオン動作モードでは、前記第１回路による充電を行い、
    　前記第２ターンオン動作モードでは、前記第１回路による充電および前記第３回路による放電を行い、
    　前記第１ターンオフ動作モードでは、前記第２回路による放電および前記第３回路による放電を行い、
    　前記第２ターンオフ動作モードでは、前記第２回路による放電を行う、スイッチング駆動装置。
  3. 　請求項１に記載のスイッチング駆動装置において、
    　前記第３回路は、前記第１回路と並列に設けられる充電回路であり、
    　前記第１ターンオン動作モードでは、前記第１回路による充電および前記第３回路による充電を行い、
    　前記第２ターンオン動作モードでは、前記第１回路による充電を行い、
    　前記第１ターンオフ動作モードでは、前記第２回路による放電を行い、
    　前記第２ターンオフ動作モードでは、前記第２回路による放電および前記第３回路による充電を行う、スイッチング駆動装置。
  4. 　請求項１に記載のスイッチング駆動装置において、
    　前記第３回路が放電を行う回路である場合には、前記第２ターンオン動作モードを実行した後に、さらに前記第１ターンオン動作モードを再実行し、
    　前記第３回路が充電を行う回路である場合には、前記第２ターンオフ動作モードを実行した後に、さらに前記第１ターンオフ動作モードを再実行する、スイッチング駆動装置。
  5. 　請求項１に記載のスイッチング駆動装置において、
    　前記半導体素子の電圧、電流および温度の少なくとも一つを検知する検知部をさらに備え、
    　前記制御装置は、前記検知部の検知情報に基づいて前記第３スイッチング素子のオン／オフを制御する、スイッチング駆動装置。
  6. 　請求項２に記載のスイッチング駆動装置において、
    　前記第１ターンオフ動作モードにおける前記第３回路による放電期間は、前記半導体素子の入力電圧または前記半導体素子を流れる電流が低くなるほど長く設定される、スイッチング駆動装置。
  7. 　請求項２に記載のスイッチング駆動装置において、
    　前記第２ターンオン動作モードにおける前記第３回路による放電期間は、前記半導体素子の入力電圧または前記半導体素子を流れる電流または前記半導体素子のデバイス温度が高くなるほど長く設定される、スイッチング駆動装置。
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