WO2024157678A1 - 半導体発光素子及び半導体発光素子の製造方法 - Google Patents

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WO2024157678A1
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cladding layer
type cladding
conductive type
light
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紘輔 井上
淳平 山本
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Ｄｏｗａエレクトロニクス株式会社
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table

Definitions

  • the present invention relates to a semiconductor light-emitting device and a method for manufacturing the semiconductor light-emitting device.
  • III-V group compound semiconductors having epitaxial layers of InGaAsP, InGaAlAs, InAsSbP, etc., as disclosed in Patent Document 1, are used.
  • the composition ratio of the light-emitting layer formed from III-V group compound semiconductor materials it is possible to adjust the emission wavelength of the semiconductor light-emitting device over a wide range, from green to infrared.
  • infrared-emitting semiconductor light-emitting devices that emit light in the infrared region with wavelengths of 1000 nm or more are widely used in applications such as sensors, gas analysis, surveillance cameras, and communications.
  • Patent Document 2 also describes an attempt to mitigate multiple peaks in the emission spectrum by forming an uneven pattern on the n-type cladding layer, which is the light extraction side, in a semiconductor laminate in which multiple InGaAsP-based III-V group compound semiconductor layers containing In and P are laminated, and which includes an n-type cladding layer, an active layer, and a p-type cladding layer in that order.
  • Patent Document 2 which has a developed area ratio (Sdr) value of less than 1, is insufficient in terms of improving the luminous output, and further improvements in the luminous output were required.
  • gouging refers to a state in which, when a film or the like that prevents etching is formed on part of the surface of a III-V compound semiconductor layer and the surface is roughened by etching, etching progresses not only vertically but also horizontally in the thickness direction of the III-V semiconductor layer near the periphery of the film, etc., resulting in etching of the lower part of the film, etc., near the periphery.
  • the present invention aims to provide a semiconductor light-emitting device that has better light output per unit of injected power than conventional light-emitting devices and that can form a protective film without creating voids, as well as a method for manufacturing the same.
  • the composition of the cladding layer on the light extraction side is an InGaAlAs-based material that does not contain P, and is more likely to provide surface unevenness suitable for improving the light emission output than a material that contains P. It was also found that in an InGaAlAs-based material, a larger Al composition makes it easier to obtain surface unevenness suitable for improving the light emission output.
  • the Al composition is too large, the occurrence of the above-mentioned gouging becomes significant, and the inventors have completed the present invention described below. That is, the gist and configuration of the present invention are as follows.
  • a semiconductor light emitting device having a first conductive type cladding layer, a light emitting layer, and a second conductive type cladding layer in this order, the second conductive type cladding layer being a light extraction side, the light emitting layer is a III-V compound semiconductor containing one or more of Al, Ga, and In as group III elements and one or more of As, Sb, and P as group V elements, and having a central emission wavelength of 1000 nm to 1900 nm;
  • a semiconductor light emitting device, wherein a developed area ratio (Sdr) of a light extraction surface of the second conductive type cladding layer is 4.0 or more.
  • a semiconductor light-emitting element according to any one of (1) to (4), in which the thickness of the second conductive type cladding layer is 2 ⁇ m or more and 10 ⁇ m or less.
  • a light emitting diode having a supporting substrate, a first conductive type clad layer, a light emitting layer, and a second conductive type clad layer in this order, and a metal reflective layer between the supporting substrate and the first conductive type clad layer;
  • the semiconductor light-emitting device according to any one of (1) to (7), further comprising a dielectric layer and a contact portion provided in parallel between the metal reflective layer and the first conductive type cladding layer.
  • a method for manufacturing a semiconductor light emitting device having a second conductive type cladding layer as a light extraction side comprising the steps of: a semiconductor laminate formation step of sequentially forming a first conductive type cladding layer, a light emitting layer, and the second conductive type cladding layer; a surface roughening step of immersing the second conductive type cladding layer in concentrated nitric acid to roughen the surface, so that the developed area ratio (Sdr) of the light extraction surface of the second conductive type cladding layer is 4.0 or more;
  • the light emitting layer is a III-V compound semiconductor containing one or more of Al, Ga, and In as group III elements and one or more of As, Sb, and P as group V elements, and having a central emission wavelength of 1000 nm to 1900 nm;
  • the present invention provides a semiconductor light-emitting device that has a better light-emitting output per unit of injected power than conventional light-emitting devices and can form a protective film without creating voids, as well as a method for manufacturing the same.
  • 1 is a schematic cross-sectional view illustrating a semiconductor light emitting device according to an embodiment of the present invention.
  • 1A to 1C are schematic cross-sectional views illustrating a manufacturing process of a semiconductor light-emitting device according to one embodiment of the present invention.
  • 3A to 3C are schematic cross-sectional views of a manufacturing process of a semiconductor light-emitting device according to one embodiment of the present invention, following FIG. 2 .
  • 1 is a schematic cross-sectional view illustrating a preferred embodiment of a dielectric layer and a contact portion of a semiconductor light-emitting element according to an embodiment of the present invention.
  • 4A to 4C are schematic cross-sectional views of a manufacturing process of the semiconductor light-emitting device according to one embodiment of the present invention, following FIG. 3.
  • FIG. 5A to 5C are schematic cross-sectional views illustrating a manufacturing process of the semiconductor light-emitting device according to one embodiment of the present invention, following FIG. 4 .
  • 1 is a schematic cross-sectional view illustrating a semiconductor light emitting device according to an embodiment of the present invention.
  • FIG. 2 is a schematic top view showing a pattern of an upper surface electrode according to the first embodiment.
  • 1 is a graph comparing the Al composition ratio and Sa in an embodiment of the present invention and a comparative example.
  • 1 is a graph comparing the Al composition ratio and Sdr in an embodiment of the present invention and a comparative example.
  • 1 is a graph comparing the Al composition ratio and Ssk in an embodiment of the present invention and a comparative example.
  • 1 is an electron microscope image of the vicinity of the light extraction surface of a second conductivity type cladding layer of Comparative Example 1.
  • 1 is an electron microscope image of the vicinity of the light extraction surface of the second conductivity type cladding layer of Example 1.
  • 13 is an electron microscope image of the vicinity of the light extraction surface of the second conductivity type cladding layer of Comparative Example 4.
  • composition is represented by the general formula: ( In.sub.aGabAl.sub.c )( P.sub.xAs.sub.ySb.sub.z ) , where the composition ratio of each element satisfies the following relationship:
  • the III-V compound semiconductor layer of the present invention is composed of one or more group III elements selected from the group consisting of Al, Ga, and In, and one or more group V elements selected from the group consisting of As, Sb, and P.
  • InGaAsP when “InGaAsP” is written without specifying the composition ratio, it means any compound in which the chemical composition ratio of group III elements (the sum of In and Ga) and group V elements (As and P) is 1:1, and the ratio of group III elements In and Ga and the ratio of group V elements As and P are indefinite. In this case, it includes the case where the group III elements do not contain either In or Ga, and also includes the case where the group V elements do not contain either As or P. However, when InGaAsP "containing at least In and P" is explicitly written, it means that the group III elements contain more than 0% and 100% or less of In, and the group V elements contain more than 0% and 100% or less of P.
  • InGaAs when “InGaAs” is written, it means that the above “InGaAsP” does not contain P, except for unavoidable contamination during manufacturing.
  • InGaAlAs when written as “InGaAlAs”, it means any compound in which the chemical composition ratio of group III elements (the sum of In, Ga, and Al) to group V element (As) is 1:1, and the ratio of group III elements In, Ga, and Al to group V element As is indefinite.
  • InP when written as “InP”, it means that the above “InGaAsP” does not contain Ga and As except for unavoidable mixing in the manufacturing process.
  • composition ratio of each component such as InGaAsP and InGaAs can be measured by photoluminescence measurement and X-ray diffraction measurement.
  • unavoidable mixing in the manufacturing process means unavoidable mixing in the manufacturing equipment using the raw material gas, as well as the diffusion phenomenon of atoms at each layer interface during crystal growth and subsequent heat treatment.
  • a layer that functions electrically as a p-type is called a p-type semiconductor layer (sometimes abbreviated as a "p-type layer")
  • a layer that functions electrically as an n-type is called an n-type semiconductor layer (sometimes abbreviated as an "n-type layer”).
  • a specific impurity such as Si, Zn, S, Sn, Mg, or Te is not intentionally added, it is called “undoped”.
  • An undoped III-V compound semiconductor layer may contain unavoidable impurities during the manufacturing process.
  • the dopant concentration is low (for example, less than 5 ⁇ 10 16 atoms/cm 3 ), it is considered to be “undoped” and is treated in this specification.
  • an impurity is not intentionally added to a III-V compound semiconductor layer, but unavoidable impurities (O, C, H, etc.) during the manufacturing process due to decomposition of a raw material gas are contained at 5 ⁇ 10 16 atoms/cm 3 or more, it is considered to be undoped.
  • InAs functions electrically as n-type even when undoped, both undoped and n-type InAs layers function as n-type InAs layers.
  • the values of impurity concentrations of Si, Zn, S, Sn, Mg, Te, etc. are determined by SIMS analysis. Since the value of the dopant concentration changes significantly near the boundary between each semiconductor layer, the value of the dopant concentration at the center of each layer in the thickness direction is taken as the value of the dopant concentration.
  • the thickness of each layer can be calculated from the cross-sectional observation of the growth layer by a transmission electron microscope (TEM).
  • the composition ratio (solid phase ratio) of each layer in this specification is a value obtained by SIMS analysis.
  • the composition ratio (solid phase ratio) of each layer of the light-emitting layer and the composition ratio of the spacer layer in this specification is a value obtained by exposing the vicinity of the top layer of the light-emitting layer by etching (from the n-layer side) and then performing SIMS analysis (quadrupole type) in the thickness direction of the light-emitting layer. Note that the average element concentration value of the half-thickness range of each layer at the center in the thickness direction of each layer is used for the SIMS analysis result.
  • the growth conditions that result in the target composition ratio can be determined by calculating the solid phase ratio using the lattice constant by XRD measurement and the emission center wavelength by photoluminescence (PL) measurement converted into Eg (i.e., band gap) for the single film grown, and the layer having the target composition ratio can be stacked using the growth conditions.
  • PL photoluminescence
  • the developed area ratio Sdr used in this specification indicates how much the developed area (surface area) of a defined region is increased relative to the area of the defined region.
  • the Sdr of a completely flat surface is zero.
  • the skewness Ssk is a value indicating the symmetry of the peaks and valleys when the mean line is the center. When Ssk is zero, it is symmetrical (normal distribution) above and below the mean line, and when Ssk is positive, it indicates that it is biased toward the lower side (valley side) of the mean line, and when Ssk is negative, it indicates that it is biased toward the upper side (peak side) of the mean line.
  • the arithmetic mean height Sa used in this specification is a value indicating the surface roughness ( ⁇ m), and all of these indices comply with ISO25178.
  • Surface roughness parameters such as developed area ratio (Sdr), skewness (Ssk), and arithmetic mean height (Sa) can be measured using a non-contact type shape analysis laser microscope (KEYENCE VK-X1000/1100). Surface roughness parameters comply with ISO25178-2:2012.
  • the surface roughness parameters were measured as follows. That is, the surface roughness was measured at any 9 points on the rough surface after the surface roughening treatment process using a shape analysis laser microscope (VK-X1000/1100 manufactured by KEYENCE Corporation), and the average value was calculated.
  • the measurement conditions were as follows: - Lens magnification: 50x - Number of pixels: 2048 x 1536 - Uses a Gaussian filter (S filter: 0.5 ⁇ m)
  • the surface roughness parameters Sa (arithmetic mean height), Sz (maximum height), Sq (root mean square height), Sdr (developed area ratio of the interface), Spc (arithmetic mean curvature of the peaks), Sdr (composite parameter), Ssk (skewness: degree of bias), and Sku (kurtosis: degree of sharpness) are automatically calculated.
  • the semiconductor light emitting device 100 is a semiconductor light emitting device having a first conductive type cladding layer 37, a light emitting layer 35, and a second conductive type cladding layer 31 in this order, with the second conductive type cladding layer 31 being the light extraction side.
  • the substrate provided in the light-emitting element 100 is the support substrate 80.
  • the substrate provided in the light-emitting element 100 can be a growth substrate 10 (described below in FIG. 2, etc.) for epitaxially growing each semiconductor layer.
  • the composition of the first conductive cladding layer 37 is not particularly limited, and may be a known composition.
  • the first conductive cladding layer 37 may be an InGaAlAs-based or InGaAsP-based III-V group compound semiconductor containing at least In and P, and may be any layer that has a small degree of lattice mismatch with the light emitting layer described below and is transparent to the central emission wavelength.
  • an InGaAsP-based III-V group compound semiconductor containing at least In and P is preferable, such as InP.
  • the light-emitting layer preferably has a quantum well structure formed by alternately stacking InGaAlAs-based well layers 35W and InGaAlAs-based barrier layers 35B.
  • a quantum well structure formed by alternately stacking InGaAlAs-based well layers 35W and InGaAlAs-based barrier layers 35B.
  • MQW multiple quantum well
  • the multiple quantum well structure can improve the light emission output by suppressing crystal defects.
  • the central emission wavelength of the semiconductor light-emitting device 100 can be set to 1000 nm to 1900 nm.
  • the Al composition ratio z satisfies 0.15 ⁇ z ⁇ 0.30, and it is even more preferable that it satisfies 0.20 ⁇ z ⁇ 0.30.
  • the above-mentioned gouge refers to a state where, when a film or the like that prevents etching is formed on a part of the surface of the III-V group compound semiconductor layer and the surface is roughened by etching, etching proceeds not only in the vertical direction of the thickness of the III-V group semiconductor layer but also in the horizontal direction near the periphery of the film or the like, so that the lower part of the film or the like near the periphery is also etched.
  • a cross section of the surface unevenness refers to a state where erosion or a cavity in the horizontal direction of the thickness is observed beyond the boundary line between the roughened area and the area that is not roughened by the film or the like that prevents etching, and extends to just below the area that is not roughened.
  • Such gouge occurs during etching in the roughening process as described above, and in the protective film formation process of SiO 2 or the like after the roughening process described later, it causes the formation of an incomplete protective film having a portion (also described as a gap portion) where the protective film and the surface (light extraction surface) of the second conductive type cladding layer 31 are not in contact with each other, which may result in the current life characteristics not being obtained at the stage of finally becoming a semiconductor light emitting element that can be mounted on a device. In addition, this can cause insufficient application and removal of the resist.
  • the light emitted from the light emitting layer 35 in the semiconductor light emitting device 100 of FIG. 1 is emitted to the outside through the surface of the part of the second conductive type cladding layer 31 where electrodes and the like are not formed.
  • the "light extraction side” refers to the side of the semiconductor light emitting device 100 where the light emitted from the light emitting layer 35 is emitted to the outside, and in this embodiment, the second conductive type cladding layer 31 is the "light extraction side".
  • the "light extraction surface” refers to the surface on the upper surface of the second conductive type cladding layer 31, which is the "light extraction side", where electrodes and the like are not formed.
  • the semiconductor light emitting device 100 has been subjected to a roughening process, and the developed area ratio (Sdr) of the light extraction surface 31A of the second conductive type cladding layer 31 is 4.0 or more. If the Sdr of the light extraction surface 31A of the second conductive type cladding layer 31 is less than 4.0, the semiconductor light emitting device cannot obtain sufficient light emission output. It is preferable that the developed area ratio (Sdr) is 4.4 or more.
  • Sdr is preferably 7.0 or less, and more preferably 5.8 or less in order to reliably avoid the occurrence of the above-mentioned gouges on the roughened surface.
  • the arithmetic mean height (Sa) of the light extraction surface 31A of the second conductive type cladding layer 31 is 0.60 ⁇ m or less and the skewness (Ssk) is 0.30 or more, and more preferably Sa is 0.55 ⁇ m or less and Ssk is 0.40 or more.
  • the side surface of the second conductive type cladding layer 31 may or may not be roughened.
  • the second conductive type cladding layer 31 does not absorb light from the light emitting layer, and therefore, more directly, it is preferable that the band gap of the second conductive type cladding layer 31 is larger than the band gap of the light emitting layer 35.
  • the band gap of the second conductive type cladding layer 31 can be estimated from the composition, and the band gap of the light emitting layer 35 can be measured by PL measurement.
  • the thickness of the second conductivity type cladding layer 31 is a certain thickness or more. On the other hand, if the thickness is too thick, the manufacturing costs will increase, so it is preferable that the thickness of the second conductivity type cladding layer 31 is 2 ⁇ m or more and 10 ⁇ m or less.
  • the second conductivity type cladding layer 31 is p-type. Conversely, when the conductivity type of the first conductivity type cladding layer 37 is p-type, the second conductivity type cladding layer 31 is n-type.
  • an undoped spacer layer may be provided between the first conductive type cladding layer 37 and the light emitting layer 35, and between the light emitting layer 35 and the second conductive type cladding layer 31, and a metal reflective layer 60 may be provided between the support substrate 80 and the first conductive type cladding layer 37, and a dielectric layer 50 and a contact portion 40 provided in parallel between the metal reflective layer 60 and the first conductive type cladding layer 37.
  • the contact portion 40 may include a contact region 41A formed of a part of the contact layer 41 and an ohmic metal portion 43, and the ohmic metal portion 43 may be provided on a surface of the contact region 41A.
  • a top electrode 93 including a wiring portion 93 A and a pad portion 93 B may be formed on the second conductivity type cladding layer 31 , and a back electrode 91 may be further formed on the back surface of the support substrate 80 .
  • the method for manufacturing a semiconductor light-emitting device according to the present invention has a second-conductivity-type cladding layer as a light extraction side.
  • the manufacturing method includes a semiconductor laminate formation step of sequentially forming a first-conductivity-type cladding layer, a light-emitting layer, and a second-conductivity-type cladding layer, and a surface roughening step of roughening the second-conductivity-type cladding layer by immersing it in concentrated nitric acid to make the developed area ratio (Sdr) of the light extraction surface of the second-conductivity-type cladding layer 4.0 or more.
  • the method for manufacturing a semiconductor light-emitting device can include a semiconductor laminate formation process, a metal reflective layer formation process, a bonding process, a growth substrate removal process, a second conductivity type cladding layer exposure process, and a surface roughening process. Each process will be described in detail below.
  • etching stop layer 20 As shown in Fig. 2, in the semiconductor laminate formation process, an etching stop layer 20, a second conductive cladding layer 31, a light emitting layer 35, and a first conductive cladding layer 37 are sequentially formed on a growth substrate 10 to form a semiconductor laminate 30.
  • a growth substrate 10 is prepared.
  • a p-type cladding layer is formed as the first conductive type cladding layer 37
  • an n-type cladding layer is formed as the second conductive type cladding layer 31, so it is preferable to use an InP substrate as the growth substrate 10.
  • the InP substrate any of a commonly available n-type InP substrate, a high-resistance (also called semi-insulating) InP substrate (e.g., Fe-doped, resistivity 1 ⁇ 10 6 ⁇ cm or more), and a p-type InP substrate can be used.
  • the first conductive type cladding layer 37 may be simply referred to as the p-type cladding layer 37
  • the second conductive type cladding layer 31 may be simply referred to as the n-type cladding layer 31.
  • an etching stop layer 20 is formed on the growth substrate 10.
  • the etching stop layer 20 only needs to have etching selectivity with respect to the growth substrate 10, and in the present invention, InGaAs is used for the etching stop layer 20.
  • This etching stop layer 20 can be used when removing the growth substrate 10 by etching in the growth substrate removal step.
  • the In composition ratio in the III group elements is 0.3 to 0.7, and it is more preferable to use InGaAs with an In composition ratio of 0.5 to 0.6.
  • a semiconductor laminate 30 is formed by sequentially forming an n-type cladding layer 31, a light-emitting layer 35, and a p-type cladding layer 37 on the etching stop layer 20.
  • the semiconductor laminate 30 can have a double hetero (DH) structure or a multiple quantum well (MQW) structure in which the light-emitting layer 35 is sandwiched between the p-type cladding layer 37 and the n-type cladding layer 31.
  • DH double hetero
  • MQW multiple quantum well
  • the light-emitting layer 35 has a multiple quantum well structure.
  • the multiple quantum well structure can be formed by a structure in which the well layer 35W and the barrier layer 35B are alternately repeated.
  • the well layer 35W and the barrier layer 35B contain one or more of Al, Ga, and In as group III, and one or more of As, Sb, and P as group V. It is more preferable to use one type of group V element, and for example, the well layer 35W can be InGaAlAs, and the barrier layer 35B can be InGaAlAs having a larger band gap than the well layer 35W.
  • the central emission wavelength can be set to 800 nm to 1650 nm.
  • the central emission wavelength can be set to 1100 nm to 1900 nm by adjusting the composition difference between the well layer and the barrier layer and adding strain to the well layer.
  • the central emission wavelength of the light emitting layer 35 can be designed to be within the range of 800 nm to 1900 nm, and the central emission wavelength is preferably set to 1000 nm to 1900 nm.
  • the composition of the well layer 35W is expressed as InxwGaywAlzwAs
  • the composition may be appropriately selected from the ranges of 0.50 ⁇ xw ⁇ 0.70, 0.00 ⁇ yw ⁇ 0.50, and 0.00 ⁇ zw ⁇ 0.50.
  • the composition of the barrier layer 35B is expressed as InxbGaybAlzbAs
  • the composition may be appropriately selected from the ranges of 0.40 ⁇ xb ⁇ 0.60, 0.00 ⁇ yb ⁇ 0.60, and 0.00 ⁇ zb ⁇ 0.60.
  • the total thickness of the semiconductor laminate 30 is not limited, but can be, for example, 2.4 ⁇ m to 15 ⁇ m.
  • the thickness of the p-type cladding layer 37 is also not limited, but can be, for example, 0.4 ⁇ m to 5 ⁇ m.
  • the thickness of the n-type cladding layer 31 can be 2 ⁇ m to 10 ⁇ m because it is roughened as the second conductive cladding layer 31 on the light extraction side.
  • the well layer 35W can be 3 nm to 15 nm thick
  • the barrier layer 35B can be 5 nm to 15 nm thick
  • the number of pairs of the two can be 1 to 50.
  • the semiconductor laminate 30 also preferably has a p-type cap layer 39 made of InGaAsP containing at least In and P on the p-type cladding layer 37.
  • a p-type cap layer 39 made of InGaAsP containing at least In and P on the p-type cladding layer 37.
  • the thickness of the p-type cap layer 39 is not limited, but can be, for example, 50 nm to 200 nm.
  • the outermost layer of the semiconductor laminate 30 is described as the p-type cap layer 39, but since the p-type cap layer 39 can have any configuration, for example, the outermost layer of the semiconductor laminate 30 may be the p-type cladding layer 37.
  • the semiconductor laminate 30 also preferably has an i-type InGaAlAs spacer layer and an i-type InP spacer layer between the n-type cladding layer 31 and the light-emitting layer 35, and between the light-emitting layer 35 and the p-type cladding layer 37, respectively.
  • the spacer layers it is possible to prevent diffusion of the dopant.
  • the thickness of the spacer layer is not limited, but can be, for example, 50 nm to 400 nm.
  • the semiconductor laminate 30 may also have a window layer between each of the n-type and p-type cladding layers and the spacer layer.
  • the window layer may have the same composition as the cladding layer, or may have a composition with a different dopant concentration in order to efficiently inject carriers into the active layer.
  • each layer of the semiconductor laminate 30 can be formed by epitaxial growth, and can be formed by a known thin film growth method such as metal organic chemical vapor deposition (MOCVD), molecular beam epitaxy (MBE), or sputtering.
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • TMIn trimethylindium
  • TMGa trimethylgallium
  • AsH 3 arsine
  • phosphine (PH 3 ) as a P source
  • these raw material gases are vapor-phase grown using a carrier gas, so that each semiconductor laminate can be formed to a desired thickness depending on the growth time.
  • a dopant source gas may be further used as desired.
  • the embodiment of this manufacturing method includes a contact portion forming process and a dielectric layer forming process following the semiconductor laminate forming process, and these processes are described below.
  • a contact layer 41 made of a III-V group compound semiconductor is formed on the semiconductor laminate 30.
  • the p-type contact layer 41 can be formed on the p-type cap layer 39.
  • the p-type contact layer 41 is in contact with the ohmic metal portion 43 and is interposed between the ohmic metal portion 43 and the semiconductor laminate 30, and may have a composition that reduces the contact resistance between the p-type contact layer 41 and the ohmic metal portion 43 compared to the semiconductor laminate 30, and may be, for example, a p-type InGaAs layer.
  • the thickness of the contact layer 41 is not limited, but may be, for example, 50 nm to 200 nm.
  • an ohmic metal portion 43 is formed on a part of the contact layer 41, while leaving an exposed area on the surface of the contact layer 41.
  • the ohmic metal portion 43 can be formed by dispersing it in an island shape in a predetermined pattern.
  • a p-type InGaAs layer is used as the p-type contact layer 41, for example, Au, AuZn, AuBe, AuTi, etc. can be used as the ohmic metal portion 43, and it is also preferable to use a laminated structure of these.
  • Au/AuZn/Au can be used as the ohmic metal portion 43.
  • the thickness (or total thickness) of the ohmic metal portion 43 is not limited, but can be, for example, 300 nm to 1300 nm, more preferably 350 nm to 800 nm.
  • a resist pattern can be formed on the surface of the contact layer 41, the ohmic metal portion 43 can be evaporated, and the resist pattern can be lifted off to leave an exposed region on the surface of the contact layer 41.
  • a predetermined metal layer can be formed on the entire surface of the contact layer 41, a mask can be formed on the metal layer, and the ohmic metal portion 43 can be formed by etching or the like.
  • the ohmic metal portion 43 is formed on a portion of the contact layer 41, and a surface that is not in contact with the ohmic metal portion 43, i.e., an exposed region, can be formed on the surface of the contact layer 41.
  • the shape of the ohmic metal portion 43 may be trapezoidal in the cross-sectional view as shown in step 40 of FIG. 3, but this is merely a schematic example.
  • the shape of the ohmic metal portion 43 may be rectangular in the cross-sectional view, or may have rounded corners.
  • the contact layer 41 in the exposed region is removed until the surface of the semiconductor laminate 30 is exposed, forming the contact portion 40 consisting of the ohmic metal portion 43 and the contact region 41A. That is, the contact layer 41 in the places other than the previously formed ohmic metal portion 43 is etched until the surface of the p-type cap layer 39, which is the outermost layer of the semiconductor laminate 30, is exposed, forming the contact region 41A.
  • a resist mask may be formed on the ohmic metal portion 43 and its vicinity (about 2 to 5 ⁇ m), and the exposed region of the contact layer 41 may be wet-etched using a tartaric acid-hydrogen peroxide system or the like.
  • wet etching may also be performed using an inorganic acid-hydrogen peroxide system or an organic acid-hydrogen peroxide system etchant.
  • etching may be performed continuously.
  • the thickness of the contact portion 40 corresponds to the total thickness of the contact layer 41 (contact region 41A) and the ohmic metal portion 43, and can be 350 nm to 1500 nm, more preferably 400 nm to 1000 nm.
  • a dielectric layer 50 is formed on at least a portion of the cap layer 39 of the semiconductor laminate 30.
  • a dielectric layer 50 can be formed, for example, as follows.
  • a dielectric layer is formed over the entire surface of the semiconductor laminate 30 so as to cover the semiconductor laminate 30 and the contact portion 40.
  • Known methods such as plasma CVD and sputtering can be used as the film formation method.
  • a mask can be formed as desired, and the dielectric on the contact portion 40 can be removed by etching or the like.
  • the dielectric on the contact portion 40 can be wet-etched using buffered hydrofluoric acid (BHF) or the like.
  • a dielectric layer 50 on a portion of the cap layer 39 of the semiconductor laminate 30 and to expose the area around the contact portion 40.
  • a dielectric layer 50 and exposed area can be formed, for example, as follows. First, a dielectric layer is formed on the entire surface of the semiconductor laminate 30, and a window pattern that completely surrounds the contact portion 40 is formed with resist above the contact portion 40 on the surface of the formed dielectric layer. In this case, it is preferable that the window pattern has an extension of about 1 ⁇ m to 5 ⁇ m in the width direction and the length direction of the contact portion 40. The resist pattern thus formed is used to remove the dielectric around the contact portion 40 by etching, thereby forming the dielectric layer 50 and exposing the area around the contact portion 40.
  • the width W of the exposed portion is 0.5 ⁇ m or more and 5 ⁇ m or less, and more preferably 1 ⁇ m or more and 3.5 ⁇ m or less.
  • the contact area ratio of the dielectric layer 50 to the semiconductor laminate 30 is also preferable to set the contact area ratio of the dielectric layer 50 to the semiconductor laminate 30 to 80% or more and 95% or less. This is because by reducing the area of the contact portion 40 and increasing the area of the dielectric layer 50, it is possible to suppress light absorption by the contact portion 40. Note that the contact area ratio can be measured in the wafer state, or after singulation.
  • the relationship between the thickness H1 of the dielectric layer 50 formed by the dielectric layer forming process and the thickness H2 of the contact portion 40 is not particularly limited, but as shown in Fig. 4, when the thickness of the dielectric layer 50 is represented as H1 and the thickness of the contact portion 40 is represented as H2 , H1 ⁇ H2 can be satisfied, and it is also preferable that H1 > H2 be satisfied. Under this condition, the thickness of the dielectric layer 50 can be set to, for example, 360 nm to 1600 nm, more preferably 410 nm to 1100 nm. It is also preferable that the difference H1 -H2 between the thickness H1 of the dielectric layer 50 and the thickness H2 of the contact portion 40 is set to 10 nm or more and 100 nm or less.
  • the dielectric layer 50 may be made of SiO 2 , SiN, ITO, AlN, or the like, and it is particularly preferable for the dielectric layer 50 to be made of SiO 2. This is because SiO 2 can be easily etched using BHF or the like.
  • a metal reflective layer 60 that reflects light emitted from the light emitting layer 35 is formed on the dielectric layer 50 and the contact portion 40 that are provided in parallel.
  • the metal reflective layer 60 is also formed on the exposed portion.
  • the metal reflective layer 60 may be made of any of Au, Al, Pt, Ti, Although Ag or the like can be used, it is particularly preferable to use Au as the main component. In this case, it is preferable that Au accounts for more than 50 mass % of the composition of the metal reflective layer 60, and more preferably, Au accounts for 80 mass %.
  • the metal reflective layer 60 may include a plurality of metal layers.
  • the metal reflective layer 60 includes a metal layer made of Au (hereinafter, referred to as an "Au metal layer")
  • the total thickness of the metal reflective layer 60 is Of these, it is preferable that the thickness of the Au metal layer is more than 50%.
  • the metal reflective layer may be a single layer made of Au only, or the metal reflective layer may include two or more Au metal layers. This is also fine.
  • the outermost layer of the metal reflective layer (the surface opposite to the semiconductor laminate 30) is an Au metal layer. Metal layers of Al, Au, Pt, and Au can be formed in this order on the contact portion 40 to form a metal reflective layer.
  • the thickness of one Au metal layer in the metal reflective layer is set to, for example, 400 nm to 2000 nm.
  • the thickness of the metal layer made of a metal other than Au can be, for example, 5 nm to 200 nm.
  • the metal reflective layer 60 can be formed by depositing the dielectric layer 50 and the exposed portion 61 by a general method such as a vapor deposition method. In addition, it can be formed by depositing a film on the contact portion 40 .
  • a support substrate 80 different from the growth substrate 10 is bonded via a metal reflective layer 60.
  • a metal bonding layer 70 may be formed in advance on the surface of the support substrate 80 by a sputtering method, a vapor deposition method, or the like.
  • the metal bonding layer 70 and the metal reflective layer 60 are placed opposite each other and bonded together, and then heated and compressed at a temperature of about 250° C. to 500° C. to bond the two together.
  • the metal bonding layer 70 that is bonded to the metal reflective layer 60 can be made of metals such as Ti, Pt, Au, or metals that form a eutectic alloy with gold (such as Sn), and is preferably a laminate of these.
  • the metal bonding layer 70 can be made by laminating, in order from the surface of the support substrate 80, Ti with a thickness of 400 nm to 800 nm, Pt with a thickness of 5 nm to 20 nm, and Au with a thickness of 700 nm to 1200 nm.
  • the outermost layer on the metal bonding layer 70 side is an Au metal layer, and the metal layer on the metal reflective layer 60 side of the metal bonding layer 70 is also Au, and bonding is performed between Au metal layers by Au-Au diffusion.
  • the support substrate 80 may be, for example, a conductive Si substrate, or may be a conductive GaAs substrate or Ge substrate.
  • a metal substrate may be used, or a submount substrate using a heat dissipating insulating substrate such as sintered AlN may be used.
  • the growth substrate 10 is removed to expose the etching stop layer 20.
  • the growth substrate 10 is removed by wet etching using, for example, a diluted hydrochloric acid solution. and the etch stop layer 20 can be used as the end point of the wet etch.
  • an n-side electrode 93 as an upper surface electrode is formed on the n-side electrode forming region 20A of the exposed etching stop layer 20, while the etching stop layer 20 is partially removed, so that a light extraction surface 31A can be provided on the semiconductor laminate 30.
  • the etching stop layer 20 may be partially removed, or the etching stop layer 20 other than the n-side electrode forming region 20A may be removed in advance, and then the n-side electrode 93 may be formed.
  • the etching stop layer 20 can be removed by wet etching using a sulfuric acid-hydrogen peroxide-based or tartaric acid-hydrogen peroxide-based etching solution.
  • the etching stop layer 20 on the second conductive cladding layer 31 at the light extraction surface 31A can also be etched in the roughening process described below, and can also be removed at the same time in the roughening process. Therefore, the above-mentioned etching stop layer 20 removal process can be omitted, or it is also preferable to use the etching stop layer 20 as a mask that delays the start of etching the second conductive cladding layer 31 to control the shape of the surface irregularities of the second conductive cladding layer 31 at the light extraction surface 31A.
  • ⁇ Surface roughening treatment step> Thereafter, in the surface roughening process, as shown in FIG. 7, the exposed second conductive cladding layer 31 other than the n-side electrode 93 is immersed in concentrated nitric acid to roughen the surface, so that the developed area ratio (Sdr) of the light extraction surface 31A of the second conductive cladding layer 31 is set to 4.0 or more.
  • concentrated nitric acid used in the surface roughening process for example, an etching solution prepared to 61 wt% or a commercially available etching solution such as electronic industrial nitric acid (manufactured by Kanto Chemical Co., Ltd., nitric acid 1.38) can be used.
  • the temperature of the concentrated nitric acid is preferably less than 10°C, more preferably less than 9°C, and even more preferably less than 8°C. If the temperature of the concentrated nitric acid is high, the etching rate increases, so there is a risk that the cladding layer will be penetrated or disappear.
  • the concentration of the concentrated nitric acid is preferably 60 wt% or more, more preferably 61 wt% or more, and even more preferably 62 wt% or more.
  • the roughening treatment is preferably performed so that the arithmetic mean height (Sa) of the light extraction surface 31A of the second conductive cladding layer 31 is 0.60 ⁇ m or less and the skewness (Ssk) is 0.30 or more, and more preferably so that Sa is 0.55 ⁇ m or less and Ssk is 0.40 or more.
  • a step of forming a mesa structure and a step of cutting the part removed by the mesa to separate the parts may be included.
  • the roughening treatment step may include a step of masking the upper electrode region and the part not to be roughened with a resist or the like before immersing in the etching solution, other than the case where the roughening treatment is performed with the upper electrode exposed. In this way, the semiconductor light emitting device 200 shown in FIG. 7 can be fabricated.
  • a protective film may be provided on the surface including the light extraction surface 31A of the second conductive type cladding layer 31 to obtain a semiconductor light emitting device.
  • Known techniques such as plasma CVD and sputtering can be used for the protective film.
  • SiO 2 , SiN, ITO, AlN, etc. can be used for the protective film.
  • the protective film is formed by bonding the n-type cladding layer 31 and The second conductive type cladding layer 31 has an effect of suppressing the refractive index difference between the first conductive type cladding layer 31 and the air, thereby enhancing the light extraction and improving the current life characteristics of the semiconductor light emitting device.
  • the protective film and the second conductive type cladding layer 31 are not in contact (gap). It is possible to form the protective film without causing any problem. Note that a protective film for protecting the side surface of the semiconductor laminate 30 may be further provided.
  • this embodiment uses an n-type InP substrate as the growth substrate 10, so the n-type and p-type of each layer formed on the growth substrate 10 are as described above, but it will be understood that the n-type/p-type conductivity of each layer can be reversed.
  • the present embodiment has been described above, the embodiment is not limited to this, and various modifications are possible using known techniques within the scope of the present invention.
  • the bonding method when the bonding method is not used, for example, when an n-type substrate is used as the growth substrate 10, the first conductive cladding layer is changed to n-type and the second conductive cladding layer 31 is changed to p-type, and the first conductive cladding layer 37, the light-emitting layer 35, and the second conductive cladding layer 31 are formed in this order as the semiconductor laminate 30 on the growth substrate 10, and after forming the contact layer 41 on the second conductive cladding layer 31, as in steps 40 and 50 of FIG.
  • an ohmic metal portion 43 is formed on the surface of the contact layer 41, and then a roughening process is performed with the upper surface of the second conductive cladding layer (the first conductive cladding layer 37 and the cap layer 39 in FIG. 3) exposed by removing a part of the contact layer 41 as the light extraction surface 31A, and a back electrode 91 is formed on the back surface of the growth substrate 10.
  • the ohmic metal portion 43 plays the role of the upper electrode. If a bonding method is not used, the etching stop layer 20 may or may not be present.
  • the side of the illustrated semiconductor laminate 30 is depicted as being vertical, the side of the semiconductor laminate 30 may be inclined due to mesa etching in the process of forming the mesa structure.
  • the present invention will be described in more detail below using examples, but the present invention is not limited to the following examples.
  • the semiconductor light-emitting devices according to the following Examples 1 to 5 and Comparative Examples 1 to 6 were fabricated by a bonding method with a target emission central wavelength of 1000 nm to 1900 nm.
  • the present invention will be explained in more detail below using examples, but the present invention is not limited to the following examples.
  • Example 1 For each component of the semiconductor light emitting device according to Example 1, the thickness and dopant concentration are shown in Table 1 in the state where the components are grown on the growth substrate before being bonded to the support substrate.
  • the semiconductor light emitting device according to Example 1 was fabricated according to the flow chart of the method for manufacturing the junction type semiconductor light emitting device shown in Figures 2 to 4. Specifically, the process is as follows. First, using an MOCVD apparatus, an n-type InP initial growth layer (100 nm), an n - type In0.57Ga0.43As etching stop layer (20 nm), an n-type In0.52Ga0.18Al0.30As (i.e., Al composition ratio 30%) cladding layer (thickness: 4800 nm , dopant concentration: 5.0 ⁇ 1017 atoms/ cm3 ), an i-type In0.52Ga0.18Al0.30As spacer layer (thickness: 100 nm), an emission layer (total 188 nm ) of a quantum well structure with an emission wavelength of 1490 nm, an i-type InP spacer layer (thickness: 320 nm), a p-type InP cladding layer
  • an In0.526Ga0.398Al0.076As barrier layer ( thickness: 8 nm) was formed, and then 10 pairs of In0.567Ga0.352Al0.081As well layers (thickness: 10 nm) and In0.526Ga0.398Al0.076As barrier layers ( thickness : 8 nm ) were alternately laminated.
  • p-type ohmic electrodes (Au/AuZn/Au, total thickness: 530 nm) were formed in islands to form contacts. In forming this pattern, a resist pattern was formed, then the ohmic electrodes were evaporated and the resist pattern was lifted off to form the contacts. When the semiconductor laminate of the wafer was observed from above in this state using an optical microscope, the contact area ratio of the p-type ohmic electrodes to the semiconductor laminate was 0.95%. Heat treatment for ohmic contact was performed at 300° C. for 1 minute.
  • a resist mask was formed on the ohmic electrode, and the p-type In 0.57 Ga 0.43 As contact layer was removed by wet etching using a tartaric acid-hydrogen peroxide system except for the area where the ohmic electrode was formed.
  • a dielectric layer thinness: 700 nm
  • SiO 2 was formed on the entire surface of the p-type In 0.80 Ga 0.20 As 0.50 P 0.50 cap layer by plasma CVD.
  • a window pattern with a width of 10 ⁇ m was formed with resist in the upper region of the p-type ohmic electrode, and the p-type ohmic electrode and the dielectric layer around it were removed by wet etching using BHF to expose the p-type In 0.80 Ga 0.20 As 0.50 P 0.50 cap layer.
  • the height H1 ( 700 nm ) of the dielectric layer on the p-type In0.80Ga0.20As0.50P0.50 cap layer was 30 nm higher than the height H2 (670 nm) of the contact layer consisting of the p-type contact layer (thickness: 120 nm) and the p-type ohmic electrode portion (thickness: 530 nm).
  • the contact area ratio of the dielectric layer ( SiO2 ) was 93%.
  • a metal reflective layer (Ti/Au/Pt/Au) was formed by deposition on the p-type In0.80Ga0.20As0.50P0.50 cap layer and the entire surface of the dielectric layer.
  • the thicknesses of the metal layers in the metal reflective layer were Ti 2 nm, Au 650 nm , Pt 10 nm, and Au 900 nm, respectively.
  • a metal bonding layer (Ti/Pt/Au) was formed on a conductive Si substrate (thickness: 300 ⁇ m) that served as a supporting substrate.
  • the thicknesses of the metal layers in the metal bonding layer were Ti 650 nm, Pt 10 nm, and Au 900 nm, respectively.
  • the upper surface ohmic electrode was formed.
  • a resist pattern was formed in the area other than where the upper surface electrode was to be formed, and an n-type electrode (Au (thickness: 10 nm)/Ge (thickness: 33 nm)/Au (thickness: 57 nm)/Ni (thickness: 34 nm)/Au (thickness: 800 nm)/Ti (thickness: 100 nm)/Au (thickness: 1000 nm)) was evaporated, and the resist pattern was lifted off to form a pattern of the upper surface electrode.
  • a pad portion (Ti (thickness: 150 nm)/Pt (thickness: 100 nm)/Au (thickness: 2500 nm)) was formed on the circular portion in the center of the n-type electrode, resulting in a pattern of the upper surface electrode as shown in FIG. 8.
  • the etching stop layer was removed by etching with a tartaric acid-hydrogen peroxide based etching solution.
  • the light extraction surface of the n-type cladding layer was roughened.
  • a resist pattern was formed in the areas that were not to be roughened (the planned mesa etching position on the top surface of the n-type cladding layer, described later, and the top and periphery of the top electrode).
  • the resist is a film that prevents etching.
  • the areas where the resist pattern is not to be formed are the areas to be roughened.
  • the substrate was immersed in concentrated nitric acid (61 wt%) for semiconductors that had been cooled to 8°C and left to stand for 5 seconds.
  • the substrate was taken out and washed with running water by shaking in overflowing pure water for 60 seconds, washed with alkaline water by shaking in ammonia water for 80 seconds, washed with running water by shaking in overflowing pure water for 60 seconds again, and blown dry.
  • the resist pattern was then removed.
  • a dicing line was formed by mesa etching.
  • a resist pattern was formed on the area other than the dicing line, and the semiconductor laminate on the dicing line was removed by dry etching.
  • a protective film of SiN was formed on the entire surface by plasma CVD so as to cover the inclined side (mesa side) of the semiconductor laminate formed by dry etching and the above-mentioned light extraction surface.
  • the protective film (SiN) on the pad electrode was partially removed. After protecting the light emitting layer side with resist, grinding was performed with a grinding device until the thickness of the support substrate (Si substrate) became 150 ⁇ m.
  • a back electrode Ti (thickness: 10 nm)/Pt (thickness: 50 nm)/Au (thickness 200 nm) was formed on the back side, which is the grinding surface of the Si substrate, and chips were separated by dicing to produce the semiconductor light emitting device according to Example 1.
  • the chip size is 250 ⁇ m x 250 ⁇ m.
  • Examples 2 to 4, Comparative Examples 1 to 6 semiconductor light emitting devices were fabricated in which the Al composition ratio of the n-type cladding layer made of InGaAlAs was appropriately changed from 48% to 0%, and in which the composition of the n-type cladding layer was changed to InP or GaAs.
  • Example 2 A semiconductor light emitting device according to Example 2 was obtained in the same manner as in Example 1, except that the composition of the n-type cladding layer was changed from In0.52Ga0.18Al0.30As to In0.52Ga0.23Al0.25As (that is , Al composition ratio 25%).
  • Example 3 A semiconductor light emitting device according to Example 3 was obtained in the same manner as in Example 1, except that the composition of the n-type cladding layer was changed from In0.52Ga0.18Al0.30As to In0.52Ga0.28Al0.20As ( ie , Al composition ratio 20%).
  • Example 4 A semiconductor light emitting device according to Example 4 was obtained in the same manner as in Example 1, except that the composition of the n-type cladding layer was changed from In 0.52 Ga 0.18 Al 0.30 As to In 0.52 Ga 0.33 Al 0.15 As (that is, Al composition ratio of 15%).
  • Example 5 A semiconductor light emitting device according to Example 5 was obtained in the same manner as in Example 1, except that the composition of the n-type cladding layer was changed from In0.52Ga0.18Al0.30As to In0.52Ga0.38Al0.10As (that is , the Al composition ratio was 10%).
  • Comparative Example 1 A semiconductor light emitting device according to Comparative Example 1 was obtained in the same manner as in Example 1, except that the composition of the n-type cladding layer was changed from In 0.52 Ga 0.18 Al 0.30 As to In 0.52 Al 0.48 As (that is, Al composition ratio 48%).
  • Comparative Example 2 A semiconductor light emitting device according to Comparative Example 2 was obtained in the same manner as in Example 1, except that the composition of the n-type cladding layer was changed from In0.52Ga0.18Al0.30As to In0.52Ga0.13Al0.35As ( ie , Al composition ratio 35%).
  • Comparative Example 3 A semiconductor light emitting device according to Comparative Example 3 was obtained in the same manner as in Example 1, except that the composition of the n-type cladding layer was changed from In 0.52 Ga 0.18 Al 0.30 As to In 0.52 Ga 0.43 Al 0.05 As (ie, Al composition ratio of 5%).
  • Comparative Example 4 A semiconductor light emitting device according to Comparative Example 4 was obtained in the same manner as in Example 1, except that the composition of the n-type cladding layer was changed from In 0.52 Ga 0.18 Al 0.30 As to In 0.52 Ga 0.43 As (that is, Al composition ratio 0%).
  • Comparative Example 5 A semiconductor light emitting device according to Comparative Example 5 was obtained in the same manner as in Example 1, except that the composition of the n-type cladding layer was changed from In 0.52 Ga 0.18 Al 0.30 As to InP.
  • Comparative Example 6 A semiconductor light emitting device according to Comparative Example 6 was obtained in the same manner as in Example 1, except that the composition of the n-type cladding layer was changed from In 0.52 Ga 0.18 Al 0.30 As to GaAs.
  • the light output was divided by the injection power at that time to calculate Po/(Vf ⁇ If), and this value was used as an index of the light output per injected power.
  • the increase rate of the light output was evaluated against a comparison product produced by the same process except that the second conductive type cladding layer was not roughened.
  • the respective measurement results and calculation results are shown in Table 2.
  • the Po increase rate of 120% or more was evaluated as A, that of 110% or more was evaluated as B, and that of less than 110% was evaluated as C.
  • the central emission wavelength of each was within the range of 1490 nm ⁇ 10 nm.
  • the rough surface shape of the n-type cladding layer (second conductive cladding layer) surface of the chip after roughening treatment (after dicing) was measured using a shape analysis laser microscope (Keyence VK-X1000/1100). The lens magnification was 50 times, and the number of pixels was 2048 ⁇ 1536.
  • the present invention provides a semiconductor light-emitting device that has a better light output per unit of injected power than conventional light-emitting devices and can form a protective film without creating voids, as well as a method for manufacturing the same.

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Abstract

従来の発光素子に比べて注入電力あたりの発光出力が良好であり、かつ空隙部を生じることなく保護膜を形成することができる半導体発光素子及びその製造方法を提供する。本発明による半導体発光素子は、第１導電型クラッド層、発光層、第２導電型クラッド層をこの順に有し、第２導電型クラッド層を光取り出し側とする半導体発光素子であって、前記発光層はIII族としてＡｌ、Ｇａ、Ｉｎを１種または２種以上含み、Ｖ族としてＡｓ、Ｓｂ、Ｐを１種または２種以上含み、発光中心波長が１０００ｎｍ～１９００ｎｍとなるIII-V族化合物半導体であり、前記第２導電型クラッド層の組成は、ＩｎｘＧａｙＡｌｚＡｓ（０．４９≦ｘ≦０．５５、０．１０≦ｚ＜０．３５、ｘ＋ｙ＋ｚ＝１）であり、前記第２導電型クラッド層の光取り出し面の展開面積比（Ｓｄｒ）が４．０以上である。

Description

半導体発光素子及び半導体発光素子の製造方法
　本発明は、半導体発光素子及び半導体発光素子の製造方法に関する。
　半導体発光素子における半導体層の半導体材料として、特許文献１に開示されるＩｎＧａＡｓＰやＩｎＧａＡｌＡｓ、ＩｎＡｓＳｂＰなどのエピタキシャル層を積層したIII-V族化合物半導体が使用されている。III-V族化合物半導体材料により形成される発光層の組成比を調整することで、半導体発光素子の発光波長を緑色から赤外までと、幅広く調整することが可能である。例えば、波長１０００ｎｍ以上の赤外領域を発光波長とする赤外発光の半導体発光素子であれば、センサー、ガス分析、監視カメラ、通信などの用途で幅広く用いられている。
　また、特許文献２では、Ｉｎ及びＰを含むＩｎＧａＡｓＰ系III-V族化合物半導体層を複数層積層した半導体積層体において、ｎ型クラッド層、活性層及びｐ型クラッド層をこの順に含み、光の取り出し側であるｎ型クラッド層に凹凸のパターンを形成することで、発光スペクトル中のマルチピークを緩和する試みが記載されている。
特開２０２１－０７７８８５号公報 特開２０１８－１０１６７５号公報
　近年、発光素子のさらなる発光効率の向上が求められている。本発明者らは発光素子における注入電力あたりの発光出力を向上させることを目指して研究を行った。そして、光取り出し面の表面凹凸の制御により、発光出力の向上を試みた。展開面積比（Ｓｄｒ）の値が１未満である特許文献２の表面凹凸は発光出力向上の面では不十分であり、さらなる発光出力の向上が求められた。
　本発明者らが発光出力の向上に適した光取り出し面における凹凸を得ようと検討した結果、抉れが生じる場合があることが分かった。本発明において抉れとは、ＩＩＩ－Ｖ族化合物半導体層の表面の一部にエッチングを阻む膜等が形成されている状態で、当該表面をエッチングにより粗面化した場合に、前記膜等の外周近傍において、ＩＩＩ－Ｖ族半導体層の厚さの垂直方向のみでなく水平方向にもエッチングが進むことにより、前記膜等の外周近傍における前記膜等の下方もエッチングされている状態をいう。抉れが生じている場合には、プラズマＣＶＤ法やスパッタ法などで光取り出し面に保護膜を形成する場合に保護膜が十分に形成されない領域（空隙部）が発生する原因となり、実用化の点で問題が生じることを本発明者らは新たに課題認識した。
　そこで本発明は、従来の発光素子に比べて注入電力あたりの発光出力が良好であり、かつ空隙部を生じることなく保護膜を形成することができる半導体発光素子及びその製造方法を提供することを目的とする。
　本発明者らは、上述の課題を達成するために鋭意研究を重ねた結果、波長１０００ｎｍ以上の赤外領域を発光波長とする赤外発光の半導体発光素子においては、光取り出し側となるクラッド層の組成は、Ｐを含む場合よりも、Ｐを含まないＩｎＧａＡｌＡｓ系の方が、発光出力向上に適した表面凹凸が得られ易いことを見出した。そして、ＩｎＧａＡｌＡｓ系においてはＡｌ組成が大きい方が発光出力向上に適した表面凹凸が得られ易いことを見出した。しかしながら、Ａｌ組成が大きすぎると上述する抉れの発生が顕著となることが分かり、本発明者らは、以下に述べる本発明を完成させた。
すなわち、本発明の要旨構成は以下のとおりである。
（１）　第１導電型クラッド層、発光層、第２導電型クラッド層をこの順に有し、第２導電型クラッド層を光取り出し側とする半導体発光素子であって、
　前記発光層はIII族としてＡｌ、Ｇａ、Ｉｎを１種または２種以上含み、Ｖ族としてＡｓ、Ｓｂ、Ｐを１種または２種以上含み、発光中心波長が１０００ｎｍ～１９００ｎｍとなるIII-V族化合物半導体であり、
　前記第２導電型クラッド層の組成は、ＩｎｘＧａｙＡｌｚＡｓ（０．４９≦ｘ≦０．５５、０．１０≦ｚ＜０．３５、ｘ＋ｙ＋ｚ＝１）であり、
　前記第２導電型クラッド層の光取り出し面の展開面積比（Ｓｄｒ）が４．０以上である、半導体発光素子。
（２）　前記第２導電型クラッド層のＡｌ組成比ｚが０．１５≦ｚ≦０．３０である、前記（１）に記載の半導体発光素子。
（３）　前記第２導電型クラッド層の光取り出し面における算術平均高さ（Ｓａ）が０．６０μｍ以下であり、かつスキューネス（Ｓｓｋ）が０．３０以上である前記（１）又は（２）に記載の半導体発光素子。
（４）　前記第２導電型クラッド層のバンドギャップが前記発光層のバンドギャップよりも大きい、前記（１）～（３）の何れか一項に記載の半導体発光素子。
（５）　前記第２導電型クラッド層の厚さが２μｍ以上１０μｍ以下である、前記（１）～（４）の何れか一項に記載の半導体発光素子。
（６）　前記発光層が、ＩｎＧａＡｌＡｓ系の井戸層と、ＩｎＧａＡｌＡｓ系の障壁層とを交互に積層してなる量子井戸型構造を有する、前記（１）～（５）の何れか一項に記載の半導体発光素子。
（７）　前記第１導電型クラッド層及び前記発光層の間と前記発光層及び前記第２導電型クラッド層の間とのそれぞれにおいてアンドープのスペーサ層を有する、前記（１）～（６）の何れか一項に記載の半導体発光素子。
　（８）　支持基板、第１導電型クラッド層、発光層、第２導電型クラッド層をこの順に有し、前記支持基板と前記第１導電型クラッド層との間に金属反射層を有し、
　前記金属反射層と前記第１導電型クラッド層との間に並列して設けられた誘電体層及びコンタクト部とをさらに備える、前記（１）～（７）の何れか一項に記載の半導体発光素子。
（９）　第２導電型クラッド層を光取り出し側とする半導体発光素子の製造方法であって、
　第１導電型クラッド層、発光層、前記第２導電型クラッド層を順次形成する半導体積層体形成工程と、
　前記第２導電型クラッド層を濃硝酸に浸漬させて粗面化することで、前記第２導電型クラッド層の光取り出し面の展開面積比（Ｓｄｒ）を４.０以上とする粗面化処理工程と、を含み、
　前記発光層はIII族としてＡｌ、Ｇａ、Ｉｎを１種または２種以上含み、Ｖ族としてＡｓ、Ｓｂ、Ｐを１種または２種以上含み、発光中心波長が１０００ｎｍ～１９００ｎｍとなるIII-V族化合物半導体であり、
　前記第２導電型クラッド層の組成は、ＩｎｘＧａｙＡｌｚＡｓ（０．４９≦ｘ≦０．５５、０．１０≦ｚ＜０．３５、ｘ＋ｙ＋ｚ＝１）である、半導体発光素子の製造方法。
（１０）　前記粗面化処理工程において、前記濃硝酸の温度が１０℃未満である、前記（９）に記載の半導体発光素子の製造方法。
（１１）　前記粗面化処理工程において、前記濃硝酸の濃度が６０wt％以上である、前記（９）又は（１０）に記載の半導体発光素子の製造方法。
（１２）　前記第２導電型クラッド層のＡｌ組成比ｚを０．１５≦ｚ≦０．３０とする、前記（９）～（１１）の何れか一項に記載の半導体発光素子の製造方法。
（１３）　前記粗面化処理工程において、前記第２導電型クラッド層の光取り出し面の算術平均高さ（Ｓａ）が０．６μｍ以下となり、かつスキューネス（Ｓｓｋ）が０．３以上となるように粗面化処理を行う、前記（９）～（１２）の何れか一項に記載の半導体発光素子の製造方法。
（１４）　前記粗面化処理工程の後に、さらにメサ構造を形成する工程と、メサにより除去された部分を切断して個片化する工程を有する、前記（９）～（１３）の何れか一項に記載の半導体発光素子の製造方法。
（１５）　成長用基板上に、エッチングストップ層、第２導電型クラッド層、発光層、第１導電型クラッド層を順次形成する半導体積層体形成工程と、
前記第１導電型クラッド層の上に並列して設けられた誘電体層及びコンタクト部を形成する工程と、
　前記誘電体層及び前記コンタクト部の上に金属反射層を形成する金属反射層形成工程と、
　前記成長用基板と異なる支持基板を前記金属反射層を介して接合する接合工程と、
　前記成長用基板を除去して前記エッチングストップ層を露出する成長用基板除去工程と、
　前記エッチングストップ層を除去して光取り出し側とする第２導電型クラッド層の上面を露出させる第２導電型クラッド層露出工程と、
　前記第２導電型クラッド層露出工程の後、前記第２導電型クラッド層を濃硝酸に浸漬させて粗面化することで、前記第２導電型クラッド層の光取り出し面の展開面積比（Ｓｄｒ）を４.０以上とする粗面化処理工程と、を含み、
　前記発光層はIII族としてＡｌ、Ｇａ、Ｉｎを１種または２種以上含み、Ｖ族としてＡｓ、Ｓｂ、Ｐを１種または２種以上含み、発光中心波長が１０００ｎｍ～１９００ｎｍとなるIII-V族化合物半導体であり、
　前記第２導電型クラッド層の組成は、ＩｎｘＧａｙＡｌｚＡｓ（０．４９≦ｘ≦０．５５、０．１０≦ｚ＜０．３５、ｘ＋ｙ＋ｚ＝１）である、半導体発光素子の製造方法。
　本発明によれば、従来の発光素子に比べて注入電力あたりの発光出力が良好であり、かつ空隙部を生じることなく保護膜を形成することができる半導体発光素子及びその製造方法を提供することができる。
本発明の一実施形態に従う半導体発光素子を説明する模式断面図である。 本発明の一実施形態に従う半導体発光素子の製造工程における模式断面図である。 図２に引き続く、本発明の一実施形態に従う半導体発光素子の製造工程における模式断面図である。 本発明の一実施形態に従う半導体発光素子の、誘電体層およびコンタクト部周辺の好適態様を説明する模式断面図である。 図３に引き続く、本発明の一実施形態に従う半導体発光素子の製造工程における模式断面図である。 図４に引き続く、本発明の一実施形態に従う半導体発光素子の製造工程における模式断面図である。 本発明の一実施形態に従う半導体発光素子を説明する模式断面図である。 実施例１の上面電極のパターンを示す模式上面図である。 本発明の実施例及び比較例においてＡｌ組成比とＳaを比較したグラフである。 本発明の実施例及び比較例においてＡｌ組成比とＳｄｒを比較したグラフである。 本発明の実施例及び比較例においてＡｌ組成比とＳｓｋを比較したグラフである。 比較例１の第２導電型クラッド層光取り出し面近傍の電子顕微鏡観察像である。 実施例１の第２導電型クラッド層光取り出し面近傍の電子顕微鏡観察像である。 比較例４の第２導電型クラッド層光取り出し面近傍の電子顕微鏡観察像である。
　本発明による実施形態の説明に先立ち、以下の点について説明する。
＜組成＞
　まず、本明細書において単に「III-V族化合物半導体」と称する場合、その組成は一般式：（ＩｎａＧａｂＡｌｃ）（ＰｘＡｓｙＳｂｚ）により表される。ここで、各元素の組成比については以下の関係が成立する。
　III族元素について、ｃ＝１－ａ－ｂ，０≦ａ≦１，０≦ｂ≦１，０≦ｃ≦１
　V族元素について、ｚ＝１－ｘ－ｙ，０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１
　本発明のIII-V族化合物半導体層はＡｌ，Ｇａ，Ｉｎからなる群より選択される１種又は２種以上のIII族元素と、Ａｓ，Ｓｂ，Ｐからなる群より選択される１種又は２種以上のV族元素により構成される。
　また、組成比を明示せずに単に「ＩｎＧａＡｓＰ」と表記する場合は、III族元素（Ｉｎ，Ｇａの合計）と、V族元素（Ａｓ，Ｐ）との化学組成比が１：１であり、かつ、III族元素であるＩｎおよびＧａの比率と、Ｖ族元素であるＡｓおよびＰの比率とがそれぞれ不定の、任意の化合物を意味するものとする。この場合、ＩＩＩ族元素にＩｎおよびＧａのいずれか一方が含まれない場合を含み、また、Ｖ族元素にＡｓおよびＰのいずれか一方が含まれない場合を含むものとする。ただし、「少なくともＩｎとＰを含む」ＩｎＧａＡｓＰと明示的に記載する場合、ＩＩＩ族元素にＩｎが０％超１００％以下含まれ、かつ、Ｖ族元素にＰが０％超１００％以下含まれるものとする。また、「ＩｎＧａＡｓ」と表記する場合には、上記「ＩｎＧａＡｓＰ」にＰが製造上不可避な混入を除いては含まれないことを意味する。同様に、「ＩｎＧａＡｌＡｓ」と表記する場合は、ＩＩＩ族元素（Ｉｎ，Ｇａ，Ａｌの合計）と、Ｖ族元素（Ａｓ）との化学組成比が１：１であり、かつ、ＩＩＩ族元素であるＩｎ，Ｇａ及びＡｌの比率と、Ｖ族元素であるＡｓとの比率とがそれぞれ不定の、任意の化合物を意味するものとする。そして、「ＩｎＰ」と表記する場合は、上記「ＩｎＧａＡｓＰ」にＧａおよびＡｓが製造上不可避な混入を除いては含まれないことを意味する。なお、ＩｎＧａＡｓＰやＩｎＧａＡｓなどの各成分組成比は、フォトルミネッセンス測定およびＸ線回折測定などによって測定することができる。また、ここで言う「製造上不可避な混入」とは、原料ガスを用いる製造装置上の不可避な混入のほか、結晶成長時や、その後の熱処理に伴う各層界面での原子の拡散現象などを意味する。
＜導電型＞
　本明細書において、電気的にｐ型として機能する層をｐ型半導体層（「ｐ型層」と略称する場合がある。）と称し、電気的にｎ型として機能する層をｎ型半導体層（「ｎ型層」と略称する場合がある。）と称する。一方、Ｓｉ、Ｚｎ、Ｓ、Ｓｎ、Ｍｇ、Ｔｅ等の特定の不純物を意図的には添加していない場合は「アンドープ」と言う。アンドープのＩＩＩ－Ｖ族化合物半導体層には、製造過程における不可避的な不純物の混入はあってよい。具体的には、ドーパント濃度が低い（例えば５×１０１６ａｔｏｍｓ／ｃｍ３未満）場合、「アンドープ」であるとして、本明細書では取り扱うものとする。そして、ＩＩＩ－Ｖ族化合物半導体層には意図的には不純物を添加していないが、原料ガスの分解などに伴う製造過程における不可避的な不純物（Ｏ、Ｃ、Ｈ等）が５×１０１６ａｔｏｍｓ／ｃｍ３以上含まれていたとしてもアンドープであるとする。なお、ＩｎＡｓについてはアンドープでも電気的にｎ型として機能するため、アンドープまたはｎ型のＩｎＡｓ層は、共にｎ型として機能するＩｎＡｓ層である。また、Ｓｉ、Ｚｎ、Ｓ、Ｓｎ、Ｍｇ、Ｔｅ等の不純物濃度の値は、ＳＩＭＳ分析によるものとする。なお、各半導体層の境界付近においてドーパント濃度の値は大きく変移するため、各層の膜厚方向の中央におけるドーパント濃度の値をドーパント濃度の値とする。
＜各層の膜厚及び組成＞
　各層の厚さのそれぞれは、透過型電子顕微鏡（ＴＥＭ）による成長層の断面観察から算出できる。本明細書における各層の組成比（固相比）については、ＳＩＭＳ分析することにより得られた値を用いることとする。本明細書における発光層の各層の組成比（固相比）、スペーサ層の組成比については、（ｎ層側からの）エッチングにより発光層の最上層付近を露出させた後、発光層の厚さ方向にＳＩＭＳ分析（四重極型）を実施することにより得られた値を用いることとする。なお、ＳＩＭＳ分析結果に対して、各層の厚さ方向の中央部における各層の半分の厚さ範囲の平均元素濃度の値を使用するものとする。製造時においては、単膜で成長したものについてＸＲＤ測定による格子定数とフォトルミネッセンス（ＰＬ）測定による発光中心波長をＥｇ（すなわちバンドギャップ）に換算した値を用いて固相比を算出することで目的の組成比となる成長条件を決め、当該成長条件を用いて目的の組成比を持つ層を積層すればよい。
＜面粗さパラメータ＞
　本明細書において用いる展開面積比Ｓｄｒとは、定義領域の展開面積(表面積)が、定義領域の面積に対してどれだけ増大しているかを表す。完全に平坦な面のＳｄｒはゼロとなる。また、スキューネスＳｓｋとは、平均線を中心としたときの山部と谷部の対称性を示す値である。Ｓｓｋがゼロでは平均線に対して上下対称（正規分布）であり、正であれば平均線に対して下側（谷側）に偏っていることを示し、負であれば平均線に対して上側（山側）に偏っていることを示す。そして、本明細書において用いる算術平均高さＳａとは、表面粗さ（μｍ）を示す値であり、これらの指標はいずれもＩＳＯ２５１７８に従う。
　面粗さ測定による展開面積比（Ｓｄｒ）、スキューネス（Ｓｓｋ）及び算術平均高さ（Ｓａ）などの面粗さパラメータの測定方法は、非触針式の形状解析レーザ顕微鏡（ＫＥＹＥＮＣＥ社製　ＶＫ－Ｘ１０００／１１００）を用いて測定することができる。面粗さパラメータは、ＩＳＯ２５１７８－２：２０１２に従う。
　本明細書において、上記面粗さパラメータは以下のとおりにして測定した。すなわち、粗面化処理工程後の粗面の任意の９カ所に対して、形状解析レーザ顕微鏡（ＫＥＹＥＮＣＥ社製　ＶＫ－Ｘ１０００／１１００）を用いて表面の面粗さ測定を行い、その平均値を求めた。測定条件については、
・レンズ倍率５０倍
・画素数２０４８×１５３６
・ガウシアンフィルター使用（Ｓフィルター：０．５μm）
とし、具体的な面粗さ測定装置の入力パラメータとしては以下のとおりとした。
　　・Ｓｘｐ　　　　　：　ｐ＝２．５％
　　・Ｖｖｖ　　　　　：　ｐ＝８０．０％
　　・Ｖｖｃ　　　　　：　ｐ＝１０．０％，ｑ＝８０．０％
　　・Ｖｍｐ　　　　　：　ｐ＝１０．０％
　　・Ｖｍｃ　　　　　：　ｐ＝１０．０％，ｑ＝８０．０％
　そして、ＩＳＯ２５１７８－２：２０１２に従って、面粗さパラメータであるＳａ（算術平均高さ）、Ｓｚ（最大高さ）、Ｓｑ（二乗平均平方根高さ）、Ｓｄｒ（界面の展開面積比）、Ｓｐｃ（山頂点の算術平均曲率）、Ｓｄｒ（複合パラメータ）、Ｓｓｋ（スキューネス：偏り度）、Ｓｋｕ（クルトシス：尖り度）が自動的に算出される。
　以下、本発明の実施形態について図面を参照して詳細に例示説明する。なお、同一の構成要素には原則として同一の参照番号を付して、重複する説明を省略する。各図において、説明の便宜上、基板及び各層の縦横の比率を実際の比率から誇張して示している。
（半導体発光素子）
　図１を参照して、本発明の半導体発光素子１００の実施形態の一例を説明する。半導体発光素子１００は、第１導電型クラッド層３７、発光層３５、第２導電型クラッド層３１をこの順に有する半導体発光素子であって、第２導電型クラッド層３１を光取り出し側とする。発光層３５はIII族としてＡｌ、Ｇａ、Ｉｎを１種または２種以上含み、Ｖ族としてＡｓ、Ｓｂ、Ｐを１種または２種以上含み、発光中心波長が１０００ｎｍ～１９００ｎｍとなるIII-V族化合物半導体であり、第２導電型クラッド層３１の組成は、ＩｎｘＧａｙＡｌｚＡｓ（０．４９≦ｘ≦０．５５、０．１０≦ｚ＜０．３５、ｘ＋ｙ＋ｚ＝１）であり、第２導電型クラッド層３１の光取り出し面３１Ａの展開面積比（Ｓｄｒ）が４．０以上である。
　以下、各構成について説明し、後述の製造方法の実施形態を説明する際にさらの詳細を説明する。なお、本実施形態では接合型の技術を用いる場合を例に説明を行う。製造方法で後述する接合型の技術を用いる場合に発光素子１００が具備する基板は、支持基板８０である。接合法を用いない場合に発光素子１００が具備する基板は、各半導体層をエピタキシャル成長させるための成長用基板１０（図２等で後述）とすることができる。
＜第１導電型クラッド層＞
　第１導電型クラッド層３７の組成は、特に限定されず、公知の組成とすることができる。第１導電型クラッド層３７は、ＩｎＧａＡｌＡｓ系または少なくともＩｎとＰを含むＩｎＧａＡｓＰ系のIII-V族化合物半導体とすることができ、後述の発光層との格子不整合度が小さく、発光中心波長に対し透明な層であれば良い。その中でも、少なくともＩｎとＰを含むＩｎＧａＡｓＰ系III-V族化合物半導体とすることが好ましく、たとえば、ＩｎＰである。
＜発光層＞
　発光層は、ＩｎＧａＡｌＡｓ系の井戸層３５Ｗと、ＩｎＧａＡｌＡｓ系の障壁層３５Ｂとを交互に積層してなる量子井戸型構造を有することが好ましい。このような構造を多重量子井戸（ＭＱＷ）構造といい、多重量子井戸構造を備えることにより、結晶欠陥抑制による発光出力を向上させることができる。発光層の組成変更により半導体発光素子１００の発光中心波長を１０００ｎｍ～１９００ｎｍとすることができる。なお、量子井戸構造の場合であれば組成変更に加えて井戸層３５Ｗと障壁層３５Ｂとでの組成の差を調整して、井戸層３５Ｗにひずみを加えることも好ましい。
＜第２導電型クラッド層のＡｌ組成比＞
　本発明者らの実験によれば、第２導電型クラッド層３１のＡｌ組成比が高い場合には、抉れの発生を確認した。後述する比較例でも示すとおり、例えばＡｌ組成比が０．３５以上である場合に、第２導電型クラッド層３１を粗面化した際に抉れが生じてしまう。一方で、第２導電型クラッド層３１のＡｌ組成比が低い場合には、本発明の範囲である１１００ｎｍ～１９００ｎｍの所望の発光中心波長の光を吸収する組成に近くなるため、そのことに起因して半導体発光素子の発光出力は小さくなってしまう。このような観点から、第２導電型クラッド層３１の組成はＩｎｘＧａｙＡｌｚＡｓ（０．４９≦ｘ≦０．５５、０．１０≦ｚ＜０．３５、ｘ＋ｙ＋ｚ＝１）を満たす必要がある。とくに、Ａｌ組成比ｚは０．１５≦ｚ≦０．３０を満たすことが好ましく、０．２０≦ｚ≦０．３０を満たすことがさらに好ましい。
　なお、上記した抉れとは、ＩＩＩ－Ｖ族化合物半導体層の表面の一部にエッチングを阻む膜等が形成されている状態で、当該表面をエッチングにより粗面化した場合に、前記膜等の外周近傍において、ＩＩＩ－Ｖ族半導体層の厚さの垂直方向のみでなく水平方向にもエッチングが進むことにより、前記膜等の外周近傍における前記膜等の下方もエッチングされている状態をいう。例えば、表面凹凸の断面を観察した際に、粗面化を行う領域とエッチングを阻む膜等により粗面化しない領域との境界線を超えて、厚さの水平方向の浸食または洞穴が、粗面化しない領域の直下に及んで観察される状態をいう。このような抉れは、上述のとおり粗面化処理工程におけるエッチングの際に発生し、後述する粗面化処理工程後のＳｉＯ２等の保護膜形成工程において、保護膜と第２導電型クラッド層３１表面（光取り出し面）とが接していない部分（空隙部とも記載する）を有する不完全な保護膜の形成の原因となり、最終的にデバイス実装可能な半導体発光素子となる段階において通電寿命特性が得られなくなる恐れがある。その他にも、レジストの塗布やその除去が不十分となる原因となる。
＜第２導電型クラッド層の光取り出し面の表面凹凸＞
　ここで図１の半導体発光素子１００において発光層３５から放射される光は、第２導電型クラッド層３１において電極等が形成されていない部分の面を通って外部に放出される。なお、本明細書において「光取り出し側」とは、半導体発光素子１００において発光層３５から放射される光を外部に放出する側であり、本実施形態では第２導電型クラッド層３１を「光取り出し側」としている。また、「光取り出し面」とは「光取り出し側」である第２導電型クラッド層３１の上面において電極等が形成されていない面を指す。半導体発光素子１００は、粗面化処理を経て、第２導電型クラッド層３１の光取り出し面３１Ａの展開面積比（Ｓｄｒ）が４.０以上である。第２導電型クラッド層３１の光取り出し面３１ＡのＳｄｒが４.０未満であると、当該半導体発光素子は十分な発光出力を得ることが出来ない。展開面積比（Ｓｄｒ）は４．４以上であることが好ましい。Ｓｄｒは、７．０以下であることが好ましく、粗面化した表面において上述の抉れの発生を確実に回避するためには５．８以下であることがさらに好ましい。また、第２導電型クラッド層３１の光取り出し面３１Ａの算術平均高さ（Ｓａ）が０．６０μｍ以下、かつスキューネス（Ｓｓｋ）が０．３０以上であることが好ましく、Ｓａが０．５５μｍ以下、かつＳｓｋが０．４０以上であることがより好ましい。算術平均高さ（Ｓａ）は０．６０μｍ以下のように小さい方が、保護膜との密着性を高めることができる。なお、第２導電型クラッド層３１の側面については、粗面化が行われていても行われていなくてもよい。
＜第２導電型クラッド層のバンドギャップ＞
　同様の理由により、第２導電型クラッド層３１は、発光層からの光を吸収しないことが好ましいため、より直接的には、第２導電型クラッド層３１のバンドギャップが発光層３５のバンドギャップよりも大きいことが好ましい。第２導電型クラッド層３１のバンドギャップは組成から見積もることができ、発光層３５のバンドギャップはＰＬ測定により測定することができる。
＜第２導電型クラッド層の厚さ＞
　そして、粗面化を行うことを考慮すると、第２導電型クラッド層３１の厚さは一定以上の厚さであることが好ましく、一方で厚すぎる場合は製造コストが増加することから、第２導電型クラッド層３１の厚さは２μｍ以上１０μｍ以下であることが好ましい。
　なお、第１導電型クラッド層３７の導電型をｎ型とする場合、第２導電型クラッド層３１はｐ型とする。逆に、第１導電型クラッド層３７の導電型をｐ型とする場合、第２導電型クラッド層３１はｎ型とする。
＜スペーサ層、金属反射層、誘電体層及びコンタクト部（コンタクト層およびオーミック金属部）＞
　また、第１導電型クラッド層３７及び発光層３５の間と発光層３５及び第２導電型クラッド層３１の間とのそれぞれにおいてアンドープのスペーサ層を有してもよく、支持基板８０と第１導電型クラッド層３７との間に金属反射層６０を有し、金属反射層６０と第１導電型クラッド層３７との間に並列して設けられた誘電体層５０及びコンタクト部４０とをさらに備えてもよい。また、コンタクト部４０は、コンタクト層４１の一部からなるコンタクト領域４１Ａとオーミック金属部４３とを備え、コンタクト領域４１Ａの表面にオーミック金属部４３を有することが出来る。
＜上面電極と裏面電極＞
半導体発光素子１００は第２導電型クラッド層３１上に、配線部９３Ａ及びパッド部９３Ｂを含む上面電極９３を形成してもよく、さらに支持基板８０の裏面に裏面電極９１を形成してもよい。
（半導体発光素子の製造方法）
　本発明による半導体発光素子の製造方法は、第２導電型クラッド層を光取り出し側とする。この製造方法は、第１導電型クラッド層、発光層、第２導電型クラッド層を順次形成する半導体積層体形成工程と、第２導電型クラッド層を濃硝酸に浸漬させて粗面化することで、第２導電型クラッド層の光取り出し面の展開面積比（Ｓｄｒ）を４.０以上とする粗面化処理工程と、を含む。発光層はIII族としてＡｌ、Ｇａ、Ｉｎを１種または２種以上含み、Ｖ族としてＡｓ、Ｓｂ、Ｐを１種または２種以上含み、発光中心波長が１０００ｎｍ～１９００ｎｍとなるIII-V族化合物半導体であり、第２導電型クラッド層の組成は、ＩｎｘＧａｙＡｌｚＡｓ（０．４９≦ｘ≦０．５５、０．１０≦ｚ＜０．３５、ｘ＋ｙ＋ｚ＝１）である。
　次に、図２～図７を参照して本発明の一実施形態に従う半導体発光素子の製造方法の一例を説明する。本実施形態では接合型の技術を用いる場合を例に説明を行う。半導体発光素子の製造方法は、半導体積層体形成工程と、金属反射層形成工程と、接合工程と、成長用基板除去工程と、第２導電型クラッド層露出工程と、粗面化処理工程とを含むことができる。以下、各工程の詳細を順次説明する。
＜半導体積層体形成工程＞
　図２で示すように、半導体積層体形成工程では、成長用基板１０上に、エッチングストップ層２０、第２導電型クラッド層３１、発光層３５及び第１導電型クラッド層３７を順次形成し、半導体積層体３０を形成する。発光層はIII族としてＡｌ、Ｇａ、Ｉｎを１種または２種以上含み、Ｖ族としてＡｓ、Ｓｂ、Ｐを１種または２種以上含み、発光中心波長が１０００ｎｍ～１９００ｎｍとなるIII-V族化合物半導体であり、第２導電型クラッド層３１の組成は、ＩｎｘＧａｙＡｌｚＡｓ（０．４９≦ｘ≦０．５５、０．１０≦ｚ＜０．３５、ｘ＋ｙ＋ｚ＝１）であり、Ａｌ組成比ｚを０．１５≦ｚ≦０．３０とすることが好ましい。以下で、本工程の詳細について説明する。
　まず、図２のステップ１０に示すように、半導体積層体形成工程では、成長用基板１０を用意する。本実施形態では第１導電型クラッド層３７としてｐ型クラッド層を、第２導電型クラッド層３１としてｎ型クラッド層を形成するため、成長用基板１０としてＩｎＰ基板を用いることが好ましい。なお、ＩｎＰ基板としては、一般的に入手可能なｎ型ＩｎＰ基板、高抵抗（半絶縁性とも呼ばれる）のＩｎＰ基板（例えばＦｅドープ、比抵抗１×１０６Ω・ｃｍ以上）、ｐ型ＩｎＰ基板のいずれを用いることもできる。以下、説明の便宜のため、成長用基板１０としてｎ型ＩｎＰ基板を用いる場合を例示的に説明する。そのため、以下で説明する実施形態においては、第１導電型クラッド層３７を単にｐ型クラッド層３７、第２導電型クラッド層３１を単にｎ型クラッド層３１ということがある。
　次に、図２のステップ２０に示すように、成長用基板１０上に、エッチングストップ層２０を形成する。エッチングストップ層２０は、成長用基板１０に対してエッチング選択性があればよく、本発明においてはＩｎＧａＡｓをエッチングストップ層２０に用いる。このエッチングストップ層２０は、成長用基板除去工程において成長用基板１０をエッチングにより除去する際に用いることができる。エッチングストップ層２０では、ｎ型ＩｎＰ基板とＩｎＧａＡｓとを格子整合させるため、ＩＩＩ族元素におけるＩｎ組成比を０．３～０．７とすることが好ましく、Ｉｎ組成比を０．５～０．６としたＩｎＧａＡｓを用いることがより好ましい。
　続いて、エッチングストップ層２０上にｎ型クラッド層３１、発光層３５、およびｐ型クラッド層３７を順次形成した半導体積層体３０を形成する。半導体積層体３０は、発光層３５を、ｐ型クラッド層３７およびｎ型クラッド層３１で挟持したダブルヘテロ（ＤＨ）構造または多重量子井戸（ＭＱＷ）構造とすることができる。結晶欠陥抑制による光出力向上のため、発光層３５が多重量子井戸構造を有することがより好ましい。多重量子井戸構造は、井戸層３５Ｗおよび障壁層３５Ｂを交互に繰り返した構造により形成することができる。井戸層３５Ｗおよび障壁層３５Ｂは、III族としてＡｌ、Ｇａ、Ｉｎを１種または２種以上含み、Ｖ族としてＡｓ、Ｓｂ、Ｐを１種または２種以上含む。Ｖ族元素は１種類とすることがより好ましく、例えば、井戸層３５ＷをＩｎＧａＡｌＡｓとすることができ、例えば、障壁層３５Ｂを井戸層３５Ｗよりもバンドギャップの大きなＩｎＧａＡｌＡｓとすることができる。井戸層３５Ｗの組成変更により、発光中心波長を８００ｎｍ～１６５０ｎｍとすることができる。ＭＱＷ構造の場合であれば組成変更に加えて井戸層と障壁層の組成差を調整し井戸層にひずみを加えることにより発光中心波長を１１００ｎｍ～１９００ｎｍとすることもできる。すなわち、発光層３５は発光中心波長を８００ｎｍ～１９００ｎｍの範囲内で設計することができ、発光中心波長は１０００ｎｍ～１９００ｎｍとすることが好ましい。また、井戸層３５Ｗの成分組成をＩｎｘｗＧａｙｗＡｌｚｗＡｓと表す場合、０．５０≦ｘｗ≦０．７０、０．００≦ｙｗ≦０．５０、０．００≦ｚｗ≦０．５０の範囲から適宜選択すればよい。同様に、障壁層３５Ｂの成分組成をＩｎｘｂＧａｙｂＡｌｚｂＡｓと表す場合、０．４０≦ｘｂ≦０．６０、０．００≦ｙｂ≦０．６０、０．００≦ｚｂ≦０．６０の範囲から適宜選択すればよい。
　半導体積層体３０の全体の厚みは制限されないが、例えば２．４μｍ～１５μｍとすることができる。また、ｐ型クラッド層３７の厚みも制限されないが、例えば０．４μｍ～５μｍとすることができる。ｎ型クラッド層３１の厚みは光取り出し側の第２導電型クラッド層３１として粗面化を行うことから２μｍ～１０μｍとすることができる。発光層３５が量子井戸構造を有する場合、井戸層３５Ｗの厚みを３ｎｍ～１５ｎｍとすることができ、障壁層３５Ｂの厚みを５ｎｍ～１５ｎｍとすることができ、両者の組数を１～５０とすることができる。
　また、半導体積層体３０は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなるｐ型キャップ層３９をｐ型クラッド層３７上に有することも好ましい。ｐ型キャップ層３９を設けることで、格子不整合を緩和することができる。ｐ型キャップ層３９の厚みは制限されないが、例えば５０ｎｍ～２００ｎｍとすることができる。以下の実施形態では、説明の便宜上、半導体積層体３０の最表層がｐ型キャップ層３９であるとして説明するが、ｐ型キャップ層３９は任意の構成であるため、例えば半導体積層体３０の最表層をｐ型クラッド層３７としてもよい。
　なお、図示しないが、半導体積層体３０は、ｎ型クラッド層３１および発光層３５の間と、発光層３５およびｐ型クラッド層３７の間とに、それぞれｉ型ＩｎＧａＡｌＡｓスペーサ層とｉ型ＩｎＰスペーサ層とを有することも好ましい。スペーサ層を設けることで、ドーパントの拡散を防止することができる。なお、スペーサ層の厚みは制限されないが、例えば５０ｎｍ～４００ｎｍとすることができる。また、半導体積層体３０は、各ｎ型及びｐ型クラッド層とスペーサ層との間とに、それぞれ窓層を有してもよい。窓層はクラッド層の組成と同じ組成としてもよく、活性層へ効率的にキャリアを注入するため、ドーパント濃度を変えた組成としてもよい。
　ここで、半導体積層体３０の各層は、エピタキシャル成長により形成することができ、例えば、有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法や分子線エピタキシ（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、スパッタ法などの公知の薄膜成長方法により形成することができる。例えば、Ｉｎ源としてトリメチルインジウム（ＴＭＩｎ）、Ｇａ源としてトリメチルガリウム（ＴＭＧａ）、Ａｓ源としてアルシン（ＡｓＨ３）、Ｐ源としてホスフィン（ＰＨ３）を所定の混合比で用い、これらの原料ガスを、キャリアガスを用いつつ気相成長させることにより、成長時間に応じて各半導体積層体を所望の厚みで形成することができる。なお、各層をｐ型またはｎ型にドーパントする場合は、所望に応じてドーパント源のガスをさらに用いればよい。
　また、本製造方法の実施形態の例は、半導体積層体形成工程に引き続き、コンタクト部形成工程及び誘電体層形成工程を有することが好ましく、以下に当該工程について説明する。
＜＜コンタクト部形成工程＞＞
　コンタクト部形成工程は、まず、半導体積層体３０上にＩＩＩ－Ｖ族化合物半導体からなるコンタクト層４１を形成する。例えば、図２のステップ３０に示すように、ｐ型キャップ層３９上にｐ型のコンタクト層４１を形成することができる。ｐ型のコンタクト層４１は、オーミック金属部４３に接し、オーミック金属部４３と半導体積層体３０との間に介在する層であって、半導体積層体３０に比べてオーミック金属部４３との間のコンタクト抵抗が小さくなる組成であればよく、例えばｐ型のＩｎＧａＡｓ層を用いることができる。コンタクト層４１の厚みは制限されないが、例えば５０ｎｍ～２００ｎｍとすることができる。
　次いで、図３のステップ４０に示すように、コンタクト層４１上の一部にオーミック金属部４３を形成すると共に、コンタクト層４１の表面に露出領域を残す。オーミック金属部４３は、所定のパターンで島状に分散させて形成することができる。ｐ型のコンタクト層４１としてｐ型のＩｎＧａＡｓ層を用いる場合、オーミック金属部４３として例えばＡｕ、ＡｕＺｎ、ＡｕＢｅ、ＡｕＴｉなどを用いることができ、これらの積層構造を用いることも好ましい。例えば、Ａｕ／ＡｕＺｎ／Ａｕをオーミック金属部４３とすることができる。オーミック金属部４３の厚み（または合計厚み）は制限されないが、例えば３００ｎｍ～１３００ｎｍ、より好ましくは３５０ｎｍ～８００ｎｍとすることができる。
　ここで、例えば、コンタクト層４１の表面にレジストパターンを形成し、オーミック金属部４３を蒸着させ、レジストパターンをリフトオフして形成することにより、コンタクト層４１の表面に露出領域を残すことができる。また、コンタクト層４１の表面全面に所定の金属層を形成し、当該金属層上にマスクを形成し、エッチングするなどして、オーミック金属部４３を形成してもよい。いずれの場合も、図３のステップ４０に示すように、コンタクト層４１上の一部にオーミック金属部４３が形成され、コンタクト層４１の表面には、オーミック金属部４３が接触しない表面、すなわち、露出領域を形成することができる。
　なお、オーミック金属部４３の形状は、図３のステップ４０に示すように断面図において台形状となることがあるが、これは模式的な例示に過ぎない。オーミック金属部４３の形状は、断面図において矩形状に形成されても構わないし、角部に丸みを有していても構わない。
　さらに、図３のステップ５０に示すように、コンタクト部形成工程において、露出領域におけるコンタクト層４１を、半導体積層体３０の表面が露出するまで除去して、オーミック金属部４３およびコンタクト領域４１Ａからなるコンタクト部４０を形成する。すなわち、先に形成したオーミック金属部４３以外の場所におけるコンタクト層４１を、半導体積層体３０の最表層であるｐ型キャップ層３９の表面が露出するまでエッチングし、コンタクト領域４１Ａとする。例えば、オーミック金属部４３およびその近傍（２～５μｍ程度）にレジストマスクを形成し、酒石酸－過酸化水素系などによりコンタクト層４１の露出領域をウェットエッチングすればよい。他にも、無機酸－過酸化水素系および有機酸－過酸化水素系のエッチング液などによってもウェットエッチングは可能である。また、露出領域を形成する際に、上記所定の金属層上にマスクを形成し、エッチングによりオーミック金属部４３を形成した場合は、エッチングを連続して行ってもよい。
　なお、コンタクト部４０の厚みは、コンタクト層４１（コンタクト領域４１Ａ）およびオーミック金属部４３の合計厚みに相当し、３５０ｎｍ～１５００ｎｍ、より好ましくは４００ｎｍ～１０００ｎｍとすることができる。
＜＜誘電体層形成工程＞＞
　誘電体層形成工程では、図３のステップ６０に示すように、半導体積層体３０のキャップ層３９上の少なくとも一部に誘電体層５０を形成する。このような誘電体層５０は、例えば以下のようにして形成することができる。
　まず、半導体積層体３０およびコンタクト部４０を被覆するように、半導体積層体３０上の全面に誘電体層を成膜する。成膜法としては、プラズマＣＶＤ法およびスパッタ法などの、公知の手法が適用可能である。そして、成膜した誘電体層表面の、コンタクト部４０の上方において、誘電体層５０にコンタクト部４０上の誘電体が形成される場合には、所望に応じてマスクを形成し、エッチング等により当該コンタクト部４０上の誘電体を除去すればよい。例えば、バッファードフッ酸（ＢＨＦ）などを用いてコンタクト部４０上の誘電体をウェットエッチングすることができる。
　なお、図４に示すように、半導体積層体３０キャップ層３９上の一部に誘電体層５０を形成すると共に、コンタクト部４０の周囲を露出部とすることも好ましい。このような誘電体層５０および露出部は、例えば以下のようにして形成することができる。まず、半導体積層体３０上の全面に誘電体層を成膜し、成膜した誘電体層表面の、コンタクト部４０の上方において、コンタクト部４０を完全に取囲む窓パターンをレジストで形成する。この場合、窓パターンは、コンタクト部４０の幅方向および長手方向の長さに対してそれぞれ１μｍ～５μｍ程度拡がりを持たせることが好ましい。こうして形成したレジストパターンを用いて、コンタクト部４０周辺の誘電体をエッチングにより除去することで、誘電体層５０が形成されると共に、コンタクト部４０の周囲が露出部となる。
　この形状を確実に得るためには、露出部の幅Ｗを０．５μｍ以上５μｍ以下とすることが好ましく、１μｍ以上３．５μｍ以下とすることがより好ましい。
　ここで、誘電体層５０が半導体積層体３０と接触する接触面積率を、８０％以上９５％以下とすることも好ましい。コンタクト部４０の面積を減らして、誘電体層５０の面積を増やすことにより、コンタクト部４０による光吸収を抑制することができるからである。なお、接触面積率は、ウエハの状態で測定することができるし、個片化後に測定することもできる。
　なお、誘電体層形成工程により形成される誘電体層５０の厚みＨ１と、コンタクト部４０の厚みＨ２との関係は特に制限されないが、図４に示すように、誘電体層５０の厚みをＨ１、コンタクト部４０の厚みをＨ２と表した場合、Ｈ１≧Ｈ２とすることができ、Ｈ１＞Ｈ２とすることも好ましい。この条件の下、誘電体層５０の厚みを、例えば３６０ｎｍ～１６００ｎｍ、より好ましくは４１０ｎｍ～１１００ｎｍとすることができる。また、誘電体層５０の厚みＨ１と、コンタクト部４０の厚みＨ２との差Ｈ１－Ｈ２を１０ｎｍ以上１００ｎｍ以下とすることも好ましい。
　また、誘電体層５０としては、ＳｉＯ２、ＳｉＮ、ＩＴＯおよびＡｌＮなどを用いることができ、特に、誘電体層５０がＳｉＯ２からなることが好ましい。ＳｉＯ２は、ＢＨＦ等によるエッチング加工が容易だからである。
＜金属反射層形成工程＞
　金属反射層形成工程では、図５のステップ７０に示すように、並列して設けられた誘電体層５０及びコンタクト部４０の上に発光層３５から放射される光を反射する金属反射層６０を形成する。なお、誘電体層形成工程において露出部を形成している場合は、金属反射層６０は露出部上にも形成される。金属反射層６０には、Ａｕ，Ａｌ，Ｐｔ，Ｔｉ、Ａｇなどを用いることができるが、Ａｕを主成分とすることが特に好ましい。この場合、金属反射層６０の組成においてＡｕが５０質量％超を占めることが好ましく、より好ましくはＡｕが８０質量％以上である。金属反射層６０は、複数層の金属層を含むことができるが、Ａｕからなる金属層（以下、「Ａｕ金属層」）を含む場合には、金属反射層６０の合計厚みのうち、Ａｕ金属層の厚みを５０％超とすることが好ましい。例えば、金属反射層はＡｕのみからなる単一層であってもよいし、金属反射層にＡｕ金属層が２層以上含まれていてもよい。後続の接合工程における接合を確実に行うため、金属反射層の最表層（半導体積層体３０と反対側の面）を、Ａｕ金属層とすることが好ましい。例えば、誘電体層５０、露出部およびコンタクト部４０上に、Ａｌ、Ａｕ、Ｐｔ、Ａｕの順に金属層を成膜し、金属反射層とすることができる。金属反射層におけるＡｕ金属層の１層の厚みを、例えば４００ｎｍ～２０００ｎｍとすることができ、Ａｕ以外の金属からなる金属層の厚みを、例えば５ｎｍ～２００ｎｍとすることができる。金属反射層６０は、蒸着法などの一般的な手法により、誘電体層５０、露出部およびコンタクト部４０上に成膜して形成することができる。
＜接合工程＞
　接合工程では、図５のステップ８０に示すように、成長用基板１０と異なる支持基板８０を、金属反射層６０を介して接合する。支持基板８０の表面には、予め金属接合層７０を、スパッタ法や蒸着法などにより形成しておけばよい。この金属接合層７０と、金属反射層６０を対向配置して貼り合せ、２５０℃～５００℃程度の温度で加熱圧縮接合を行うことで、両者の接合を行うことができる。
　金属反射層６０と接合する金属接合層７０には、Ｔｉ、Ｐｔ、Ａｕなどの金属や、金と共晶合金を形成する金属（Ｓｎなど）を用いることができ、これらを積層したものとすることが好ましい。例えば、支持基板８０の表面から順に、厚み４００ｎｍ～８００ｎｍのＴｉ、厚み５ｎｍ～２０ｎｍのＰｔ、厚み７００ｎｍ～１２００ｎｍのＡｕを積層したものを金属接合層７０とすることができる。なお、金属反射層６０と金属接合層７０との接合を容易にするため、金属接合層７０側の最表層をＡｕ金属層とし、金属反射層６０の、金属接合層７０側の金属層もＡｕとして、Ａｕ－Ａｕ拡散によるＡｕ同士での接合を行うことが好ましい。
　なお、支持基板８０には、例えば導電性のＳｉ基板を用いることができ、他にも、導電性のＧａＡｓ基板、またはＧｅ基板を用いてもよい。また、上述の半導体基板以外に、金属基板を用いることもできるし、焼成ＡｌＮなどの放熱性絶縁基板を用いたサブマウント基板であっても良い。
＜成長用基板除去工程＞
　そして、成長用基板除去工程では、図６のステップ９０に示すように、成長用基板１０を除去してエッチングストップ層２０を露出する。成長用基板１０は、例えば塩酸希釈液を用いてウェットエッチングにより除去することができ、エッチングストップ層２０を当該ウェットエッチングの終点とすることができる。
＜第２導電型クラッド層露出工程＞
　第２導電型クラッド層露出工程では、図６のステップ１００及びステップ１１０に示すように、露出したエッチングストップ層２０のｎ側電極形成領域２０Ａ上に上面電極としてのｎ側電極９３を形成しつつ、エッチングストップ層２０を一部除去して、半導体積層体３０に光取り出し面３１Ａを設けることができる。ｎ側電極形成領域２０Ａ上にｎ側電極９３を設けた後、エッチングストップ層２０を一部除去してもよいし、予めｎ側電極形成領域２０Ａ以外のエッチングストップ層２０を除去し、その後ｎ側電極９３を形成してもよい。エッチングストップ層２０は、硫酸－過酸化水素系や酒石酸－過酸化水素系のエッチング液を用いたウェットエッチングにより除去することができる。
　なお、光取り出し面３１Ａにおける第２導電型クラッド層３１上のエッチングストップ層２０は後述の粗面化処理工程でもエッチングは可能であり、粗面化処理において同時に除去することもできる。そのため、上記のエッチングストップ層２０の除去工程を省略することもできるし、エッチングストップ層２０を第２導電型クラッド層３１のエッチング開始を遅延させるマスクとして用いて光取り出し面３１Ａにおける第２導電型クラッド層３１の表面凹凸の形状を制御することも好ましい。
＜粗面化処理工程＞
　その後、粗面化処理工程では、図７に示すように、ｎ側電極９３以外の露出した第２導電型クラッド層３１を濃硝酸に浸漬させて粗面化することで、第２導電型クラッド層３１の光取り出し面３１Ａの展開面積比（Ｓｄｒ）を４.０以上とする。粗面化処理に用いる濃硝酸としては、例えば、６１ｗｔ％に調製したエッチング液や、電子工業用硝酸（関東化学社製、硝酸１．３８）などの市販のエッチング液を用いることができる。また、Ｓｄｒは４．４以上とすることが好ましい。また、Ｓｄｒは７．０以下とすることが好ましく、５．８以下とすることがさらに好ましい。このとき、濃硝酸の温度は１０℃未満であることが好ましく９℃未満であることがより好ましく、８℃未満であることがさらに好ましい。濃硝酸の温度が高いと、エッチング速度が大きくなるため、クラッド層が貫通または消失してしまう恐れがある。また、濃硝酸の濃度は６０ｗｔ％以上であることが好ましく、６１ｗｔ％以上であることがより好ましく、６２ｗｔ％以上であることがさらに好ましい。濃硝酸の濃度が６０ｗｔ％未満であると粗面の形成が不十分になる恐れがある。そして、第２導電型クラッド層３１の光取り出し面３１Ａの算術平均高さ（Ｓａ）は０．６０μｍ以下、かつスキューネス（Ｓｓｋ）が０．３０以上となるように粗面化処理を行うことが好ましく、Ｓａが０．５５μｍ以下、かつＳｓｋが０．４０以上となるように粗面化処理を行うことがより好ましい。また、粗面化処理工程の後に、さらにメサ構造を形成する工程と、メサにより除去された部分を切断して個片化する工程を有してもよい。また、粗面化処理工程においては、上面電極を露出したまま行う場合以外に、エッチング液に浸漬する前に上面電極領域や粗面化を行わない部分をレジスト等でマスクする工程を含めることもできる。こうして図７に示す半導体発光素子２００を作製することができる。
＜＜保護膜形成工程＞＞
　また、図示しないが、粗面化処理工程の後、第２導電型クラッド層３１の光取り出し面３１Ａを含む表面上に、保護膜を設けて、半導体発光素子を得てもよい。保護膜は、プラズマＣＶＤ法及びスパッタ法などの、公知の手法を適用することが可能である。保護膜はＳｉＯ２、ＳｉＮ、ＩＴＯ及びＡｌＮなどを用いることができる。保護膜は、ｎ型クラッド層３１と、空気間の屈折率差を抑制して、光取り出しを高める効果と半導体発光素子の通電寿命特性を向上させる効果を有するが、本発明の粗面化処理工程を経た第２導電型クラッド層３１では、その表面の粗面化を行う領域と粗面化しない領域との境界において抉れが生じていないため、保護膜と第２導電型クラッド層３１とが接していない部分（空隙部）を生じることなく保護膜を形成することができる。なお、半導体積層体３０の側面を保護する保護膜をさらに設けてもよい。
　本実施形態は、説明の便宜のため、成長用基板１０としてｎ型のＩｎＰ基板を用いる実施形態としたため、成長用基板１０上に形成される各層のｎ型およびｐ型については上記のとおりとしたが、各層の導電型のｎ型／ｐ型が逆転可能であるのは当然に理解される。
　以上、本実施形態の説明を行ったが、実施形態はこれに限定されず、本発明の範囲内において、公知の技術を用いての種々の変形は可能である。例えば、接合法を用いない場合は、例えば成長用基板１０としてｎ型の基板を使用するときは第１導電型クラッド層をｎ型、第２導電型クラッド層３１をｐ型に変更し、成長用基板１０の上に半導体積層体３０として第１導電型クラッド層３７、発光層３５、第２導電型クラッド層３１をこの順に形成し、第２導電型クラッド層３１の上にコンタクト層４１を形成した後、図３のステップ４０および５０のようにコンタクト層４１の表面にオーミック金属部４３を形成した後、コンタクト層４１の一部を除去して露出している第２導電型クラッド層（図３での第１導電型クラッド層３７およびキャップ層３９）の上面を光取り出し面３１Ａとして粗面化処理工程を実施すればよく、成長用基板１０の裏面に裏面電極９１を形成すれば良い。この場合、オーミック金属部４３が上面電極の役割を担う。接合法を用いない場合は、エッチングストップ層２０は有っても無くても良い。また、図示される半導体積層体３０の側面は垂直描写されているが、メサ構造を形成する工程においてメサエッチングにより半導体積層体３０の側面に傾斜を有していて良い。以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。
　狙いの発光中心波長を１０００ｎｍ～１９００ｎｍとして、以下の実施例１～５及び比較例１～６に係る半導体発光素子を接合法により作製した。以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。
（実施例１）
　実施例１による半導体発光素子の各構成については、支持基板に接合する前の成長用基板の上に成長された状態について表１に厚さとドーパント濃度を示す。
Figure JPOXMLDOC01-appb-T000001
　図２～図４に示した接合型の半導体発光素子の製造方法のフローチャートに従って、実施例１に係る半導体発光素子を作製した。具体的には以下のとおりである。まず、ＭＯＣＶＤ装置を用いて、ｎ型ＩｎＰ基板の（１００）面上に、ｎ型ＩｎＰ初期成長層（１００ｎｍ）、ｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓエッチングストップ層（２０ｎｍ）、ｎ型Ｉｎ０．５２Ｇａ０．１８Ａｌ０．３０Ａｓ（すなわち、Ａｌ組成比３０％）クラッド層（厚み：４８００ｎｍ、ドーパント濃度：５．０×１０１７ａｔｏｍs／ｃｍ３）、ｉ型Ｉｎ０．５２Ｇａ０．１８Ａｌ０．３０Ａｓスペーサ層（厚み：１００ｎｍ）、発光波長１４９０ｎｍの量子井戸構造の発光層（合計１８８ｎｍ）、ｉ型ＩｎＰスペーサ層（厚み：３２０ｎｍ）、ｐ型ＩｎＰクラッド層（２４００ｎｍ、ドーパント濃度：７．０×１０１７ａｔｏｍs／ｃｍ３）、ｐ型Ｉｎ０．８Ｇａ０．２０Ａｓ０．５Ｐ０．５キャップ層（厚み：５０ｎｍ、ドーパント濃度：５．０×１０１８ａｔｏｍs／ｃｍ３）、ｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層（厚み：１００ｎｍ、ドーパント濃度：１．５×１０１９ａｔｏｍs／ｃｍ３）を順次形成した。なお、量子井戸構造の発光層の形成にあたり、Ｉｎ０．５２６Ｇａ０．３９８Ａｌ０．０７６Ａｓ障壁層（厚み：８ｎｍ）の形成後に、Ｉｎ０．５６７Ｇａ０．３５２Ａｌ０．０８１Ａｓ井戸層（厚み：１０ｎｍ）およびＩｎ０．５２６Ｇａ０．３９８Ａｌ０．０７６Ａｓ障壁層（厚み：８ｎｍ）を交互に１０組積層した。
　ｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層上に、島状に分散したｐ型オーミック電極部（Ａｕ／ＡｕＺｎ／Ａｕ、合計厚み：５３０ｎｍ）を形成してコンタクト部とした。このパターン形成にあたっては、レジストパターンを形成し、次いでオーミック電極を蒸着し、レジストパターンのリフトオフにより形成した。この状態で光学顕微鏡を用いてウエハの半導体積層体を上面視で観察したところ、ｐ型オーミック電極部の、半導体積層体への接触面積率は０．９５％であった。オーミックコンタクトのための熱処理を３００℃で１分行った。
　次に、オーミック電極部の上にレジストマスクを形成し、オーミック電極部を形成した場所以外のｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層を、酒石酸－過酸化水素系のウェットエッチングにより除去した。レジストを除去した後、プラズマＣＶＤ法によりｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層上の全面にＳｉＯ２からなる誘電体層（厚み：７００ｎｍ）を形成した。そして、ｐ型オーミック電極部の上方領域に、幅１０μｍを付加した形状の窓パターンをレジストで形成し、ｐ型オーミック電極部およびその周辺の誘電体層を、ＢＨＦによるウェットエッチングにより除去し、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層を露出させた。このとき、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層上の誘電体層の高さＨ１（７００ｎｍ）は、ｐ型コンタクト層（厚み：１２０ｎｍ）とｐ型オーミック電極部（厚み：５３０ｎｍ）からなるコンタクト層の高さＨ２（６７０ｎｍ）より、３０ｎｍ高い。なお、この状態で光学顕微鏡を用いてウエハの半導体積層体を上面視で観察したところ、誘電体層（ＳｉＯ２）の接触面積率は９３％であった。
　次に、金属反射層（Ｔｉ／Ａｕ／Ｐｔ／Ａｕ）を、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層上及び、上記誘電体層上の全面に蒸着により形成した。金属反射層の各金属層の厚みは、順にＴｉが２ｎｍ、Ａｕが６５０ｎｍ、Ｐｔが１０ｎｍ、Ａｕが９００ｎｍである。
　一方、支持基板となる導電性Ｓｉ基板（厚み：３００μｍ）上に、金属接合層（Ｔｉ／Ｐｔ／Ａｕ）を形成した。金属接合層の各金属層の厚みは、順にＴｉが６５０ｎｍ、Ｐｔが１０ｎｍ、Ａｕが９００ｎｍである。
　これら金属反射層および金属接合層を対向配置して、３１５℃で加熱圧縮接合を行った。そして、ＩｎＰ基板を塩酸希釈液によりウェットエッチングして除去した。
　次に、上面オーミック電極形成を行った。上面電極を形成する場所以外にレジストパターンを形成し、ｎ型電極（Ａｕ（厚み：１０ｎｍ）／Ｇｅ（厚み：３３ｎｍ）／Ａｕ（厚み：５７ｎｍ）／Ｎｉ（厚み：３４ｎｍ）／Ａｕ（厚み：８００ｎｍ）／Ｔｉ（厚み：１００ｎｍ）／Ａｕ（厚み：１０００ｎｍ））を蒸着し、レジストパターンのリフトオフにより、上面電極のパターンを形成した。さらに、ｎ型電極中央の円形状部上にパッド部（Ｔｉ（厚み：１５０ｎｍ）／Ｐｔ（厚み：１００ｎｍ）／Ａｕ（厚み：２５００ｎｍ））を形成し、図８に示すような上面電極のパターンとした。
エッチングストップ層は、酒石酸－過酸化水素系のエッチング液により、エッチングして除去した。
　次に、ｎ型クラッド層の光取り出し面に対して粗面化処理を行った。まず、粗面化しない領域（ｎ型クラッド層の上面の後述するメサエッチング予定位置、および、上面電極の上部および外周）に対してレジストパターンを形成した。レジストがエッチングを阻む膜である。このレジストパターンを形成しない領域が、粗面化を行う領域である。その後、８℃に冷却した半導体用の濃硝酸（６１ｗｔ％）に浸漬し５秒間静置した。直後に取り出してオーバーフローさせている純水内で揺動する流水洗浄を６０秒間行い、アンモニア水内で揺動するアルカリ洗浄を８０秒間行い、再び、オーバーフローさせている純水内で揺動する流水洗浄を６０秒間行い、ブロー乾燥させた。その後、レジストパターンを除去した。
　次に、メサエッチングによりダイシングラインを形成した。ダイシングライン以外の領域に対してレジストパターンを形成し、ドライエッチングによりダイシングライン上の半導体積層体を除去した。そして、ドライエッチングにより形成された半導体積層体の傾斜した側面（メサ側面）および上記の光取り出し面を含めて覆うように、プラズマＣＶＤ法により保護膜としてＳｉＮ（厚さ１９０ｎｍ）を全面に形成した。ワイヤボンディングに必要なパッド電極表面の一部を露出させるためにパッド電極上の保護膜（ＳｉＮ）は一部除去した。発光層側をレジストを用いて保護した後、研削装置によって支持基板（Ｓｉ基板）の厚さが１５０μｍとなるまで研削を行った。そして、Ｓｉ基板の研削面である裏面側への裏面電極（Ｔｉ（厚み：１０ｎｍ）／Ｐｔ（厚み：５０ｎｍ）／Ａｕ（厚み２００ｎｍ））を形成し、ダイシングによるチップ個片化を行って、実施例１に係る半導体発光素子を作製した。なお、チップサイズは２５０μｍ×２５０μｍである。
（実施例２～実施例４、比較例１～比較例６）
　また、以下の実施例及び比較例において、ＩｎＧａＡｌＡｓからなるｎ型クラッド層のＡｌ組成比を適宜４８％～０％まで変更した半導体発光素子及び、ｎ型クラッド層の組成をＩｎＰ、ＧａＡｓに変更した半導体発光素子を作成した。
（実施例２）
　ｎ型クラッド層の組成を、Ｉｎ０．５２Ｇａ０．１８Ａｌ０．３０ＡｓからＩｎ０．５２Ｇａ０．２３Ａｌ０．２５Ａｓ（すなわち、Ａｌ組成比２５％）に変更した以外は、実施例１と同様にして、実施例２に係る半導体発光素子を得た。
（実施例３）
　ｎ型クラッド層の組成を、Ｉｎ０．５２Ｇａ０．１８Ａｌ０．３０ＡｓからＩｎ０．５２Ｇａ０．２８Ａｌ０．２０Ａｓ（すなわち、Ａｌ組成比２０％）に変更した以外は、実施例１と同様にして、実施例３に係る半導体発光素子を得た。
（実施例４）
　ｎ型クラッド層の組成を、Ｉｎ０．５２Ｇａ０．１８Ａｌ０．３０ＡｓからＩｎ０．５２Ｇａ０．３３Ａｌ０．１５Ａｓ（すなわち、Ａｌ組成比１５％）に変更した以外は、実施例１と同様にして、実施例４に係る半導体発光素子を得た。
（実施例５）
　ｎ型クラッド層の組成を、Ｉｎ０．５２Ｇａ０．１８Ａｌ０．３０ＡｓからＩｎ０．５２Ｇａ０．３８Ａｌ０．１０Ａｓ（すなわち、Ａｌ組成比１０％）に変更した以外は、実施例１と同様にして、実施例５に係る半導体発光素子を得た。
（比較例１）
　ｎ型クラッド層の組成を、Ｉｎ０．５２Ｇａ０．１８Ａｌ０．３０ＡｓからＩｎ０．５２Ａｌ０．４８Ａｓ（すなわち、Ａｌ組成比４８％）に変更した以外は、実施例１と同様にして、比較例１に係る半導体発光素子を得た。
（比較例２）
　ｎ型クラッド層の組成を、Ｉｎ０．５２Ｇａ０．１８Ａｌ０．３０ＡｓからＩｎ０．５２Ｇａ０．１３Ａｌ０．３５Ａｓ（すなわち、Ａｌ組成比３５％）に変更した以外は、実施例１と同様にして、比較例２に係る半導体発光素子を得た。
（比較例３）
　ｎ型クラッド層の組成を、Ｉｎ０．５２Ｇａ０．１８Ａｌ０．３０ＡｓからＩｎ０．５２Ｇａ０．４３Ａｌ０．０５Ａｓ（すなわち、Ａｌ組成比５％）に変更した以外は、実施例１と同様にして、比較例３に係る半導体発光素子を得た。
（比較例４）
　ｎ型クラッド層の組成を、Ｉｎ０．５２Ｇａ０．１８Ａｌ０．３０ＡｓからＩｎ０．５２Ｇａ０．４３Ａｓ（すなわち、Ａｌ組成比０％）に変更した以外は、実施例１と同様にして、比較例４に係る半導体発光素子を得た。
（比較例５）
　ｎ型クラッド層の組成を、Ｉｎ０．５２Ｇａ０．１８Ａｌ０．３０ＡｓからＩｎＰに変更した以外は、実施例１と同様にして、比較例５に係る半導体発光素子を得た。
（比較例６）
　ｎ型クラッド層の組成を、Ｉｎ０．５２Ｇａ０．１８Ａｌ０．３０ＡｓからＧａＡｓに変更した以外は、実施例１と同様にして、比較例６に係る半導体発光素子を得た。
（発光特性の評価）
　実施例１～４、比較例１～６のそれぞれに係る半導体発光素子に対し、定電流電圧電源を用いて順方向電流Ｉｆ（ｍＡ）が３０ｍＡ及び３６ｍＡの電流をそれぞれ流したときの順方向電圧Ｖｆ（Ｖ）、積分球による発光出力Ｐｏ（ｍＷ）を測定した。また、スペクトルアナライザ（横河計測株式会社製AQ6374）による発光中心波長λｐ（ｎｍ）及び半値幅(FWHM、単位ｎｍ）もそれぞれ測定した。なお、測定の際にはそれぞれ３個の試料の測定結果の平均値を求めた。次いで、発光出力をその時の注入電力で除することにより、Ｐｏ／（Ｖｆ・Ｉｆ）を算出し、この値を注入電力あたりの発光出力の指標とした。そして、それぞれの実施例、比較例において、第２導電型クラッド層の粗面化を実施しなかった以外は、全て同じプロセスで作製した比較品に対し、発光出力の上昇率を評価した。それぞれの測定結果及び算出結果を表２に示す。ここでＰｏ上昇率が１２０％以上であったものをＡ、１１０％以上であったものをＢ、１１０％未満であったものをＣと評価した。なお、表２には記載しないが、それぞれの発光中心波長は１４９０ｎｍ±１０ｎｍの範囲内であった。
Figure JPOXMLDOC01-appb-T000002
（光取り出し面の粗さ測定）
　上述のとおり、形状解析レーザ顕微鏡（ＫＥＹＥＮＣＥ社製　ＶＫ－Ｘ１０００／１１００）を用いて、粗面化処理後のチップ（ダイシング後）におけるｎ型クラッド層（第２導電型クラッド層）表面の粗面形状の測定を行った。レンズ倍率は５０倍とし、画素数は２０４８×１５３６とした。
　データ測定時において、ＩＳＯ　２５１７８に基づく面粗さのパラメータ（Ｓａ、Ｓｚ、Ｓｐｃ、Ｓｄｒ、Ｓｓｋなど）が自動的に算出される。それらの値のうちＳａ、Ｓｄｒ、Ｓｓｋを上記表２に示し、そのＡｌ組成比との関係について図９～１１にグラフで示す。グラフからも分かるとおり、Ａｌ組成比が大きくなるほど、エッチングによる粗面化の影響は大きくなり、特にＳｄｒとの関係においては顕著な一次相関を示す。なお、ＩｎＰはエッチングされないため、表２では比較例５の面粗さパラメータを「―」表記とした。
　また、代表例として、比較例１、実施例１及び比較例４の発光素子のｎ側電極形成領域を横断するように劈開した断面における粗面化処理後のｎ型クラッド層表面付近の電子顕微鏡観察像を図１２～１４にそれぞれ示す。本発明範囲を満たす実施例１の第２導電型クラッド層の表面には、図１３に示すように十分に粗い粗面が形成されていることが観察される。一方で、Ａｌ組成比が本発明範囲を超えて高い比較例１においては、図１２に示すように、レジストパターンを用いて粗面化しない領域と粗面化を行う領域との境界において、抉れ（枠線及び点線は出願人が付した）が生じており、実施例１及び比較例４においては、図１２に示すような抉れが観察されていないことが確認された。
　本発明によれば、従来の発光素子に比べて注入電力あたりの発光出力が良好であり、かつ空隙部を生じることなく保護膜を形成することができる半導体発光素子及びその製造方法を提供することができる。
　　１０　　　　　　成長用基板
　　２０　　　　　　エッチングストップ層
　　３０　　　　　　半導体積層体
　　３１　　　　　　第２導電型クラッド層
　　３１Ａ　　　　　光取り出し面
　　３５　　　　　　発光層
　　３５Ｗ　　　　　井戸層
　　３５Ｂ　　　　　障壁層
　　３７　　　　　　第１導電型クラッド層
　　３９　　　　　　キャップ層
　　４０　　　　　　コンタクト部
　　４１　　　　　　コンタクト層
　　４１Ａ　　　　　コンタクト領域
　　４３　　　　　　オーミック金属部
　　５０　　　　　　誘電体層
　　６０　　　　　　金属反射層
　　７０　　　　　　金属接合層
　　８０　　　　　　支持基板
　１００　　　　　　半導体発光素子
　　９１　　　　　　裏面電極
　　９３　　　　　　上面電極

Claims (15)

  1. 　第１導電型クラッド層、発光層、第２導電型クラッド層をこの順に有し、第２導電型クラッド層を光取り出し側とする半導体発光素子であって、
    　前記発光層はIII族としてＡｌ、Ｇａ、Ｉｎを１種または２種以上含み、Ｖ族としてＡｓ、Ｓｂ、Ｐを１種または２種以上含み、発光中心波長が１０００ｎｍ～１９００ｎｍとなるIII-V族化合物半導体であり、
    　前記第２導電型クラッド層の組成は、ＩｎｘＧａｙＡｌｚＡｓ（０．４９≦ｘ≦０．５５、０．１０≦ｚ＜０．３５、ｘ＋ｙ＋ｚ＝１）であり、
    　前記第２導電型クラッド層の光取り出し面の展開面積比（Ｓｄｒ）が４．０以上である、半導体発光素子。
  2. 　前記第２導電型クラッド層のＡｌ組成比ｚが０．１５≦ｚ≦０．３０である、請求項１に記載の半導体発光素子。
  3. 　前記第２導電型クラッド層の光取り出し面における算術平均高さ（Ｓａ）が０．６０μｍ以下であり、かつスキューネス（Ｓｓｋ）が０．３０以上である請求項１に記載の半導体発光素子。
  4. 　前記第２導電型クラッド層のバンドギャップが前記発光層のバンドギャップよりも大きい、請求項１に記載の半導体発光素子。
  5. 　前記第２導電型クラッド層の厚さが２μｍ以上１０μｍ以下である、請求項１に記載の半導体発光素子。
  6. 　前記発光層が、ＩｎＧａＡｌＡｓ系の井戸層と、ＩｎＧａＡｌＡｓ系の障壁層とを交互に積層してなる量子井戸型構造を有する、請求項１に記載の半導体発光素子。
  7. 　前記第１導電型クラッド層及び前記発光層の間と前記発光層及び前記第２導電型クラッド層の間とのそれぞれにおいてアンドープのスペーサ層を有する、請求項１に記載の半導体発光素子。
  8. 　支持基板、第１導電型クラッド層、発光層、第２導電型クラッド層をこの順に有し、前記支持基板と前記第１導電型クラッド層との間に金属反射層を有し、
    　前記金属反射層と前記第１導電型クラッド層との間に並列して設けられた誘電体層及びコンタクト部とをさらに備える、請求項１に記載の半導体発光素子。
  9. 　第２導電型クラッド層を光取り出し側とする半導体発光素子の製造方法であって、
    　第１導電型クラッド層、発光層、前記第２導電型クラッド層を順次形成する半導体積層体形成工程と、
    　前記第２導電型クラッド層を濃硝酸に浸漬させて粗面化することで、前記第２導電型クラッド層の光取り出し面の展開面積比（Ｓｄｒ）を４.０以上とする粗面化処理工程と、を含み、
    　前記発光層はIII族としてＡｌ、Ｇａ、Ｉｎを１種または２種以上含み、Ｖ族としてＡｓ、Ｓｂ、Ｐを１種または２種以上含み、発光中心波長が１０００ｎｍ～１９００ｎｍとなるIII-V族化合物半導体であり、
    　前記第２導電型クラッド層の組成は、ＩｎｘＧａｙＡｌｚＡｓ（０．４９≦ｘ≦０．５５、０．１０≦ｚ＜０．３５、ｘ＋ｙ＋ｚ＝１）である、半導体発光素子の製造方法。
  10. 　前記粗面化処理工程において、前記濃硝酸の温度が１０℃未満である、請求項９に記載の半導体発光素子の製造方法。
  11. 　前記粗面化処理工程において、前記濃硝酸の濃度が６０wt％以上である、請求項９に記載の半導体発光素子の製造方法。
  12. 　前記第２導電型クラッド層のＡｌ組成比ｚを０．１５≦ｚ≦０．３０とする、請求項９に記載の半導体発光素子の製造方法。
  13. 　前記粗面化処理工程において、前記第２導電型クラッド層の光取り出し面の算術平均高さ（Ｓａ）が０．６μｍ以下となり、かつスキューネス（Ｓｓｋ）が０．３以上となるように粗面化処理を行う、請求項９に記載の半導体発光素子の製造方法。
  14. 　前記粗面化処理工程の後に、さらにメサ構造を形成する工程と、メサにより除去された部分を切断して個片化する工程を有する、請求項９に記載の半導体発光素子の製造方法。
  15. 　成長用基板上に、エッチングストップ層、第２導電型クラッド層、発光層、第１導電型クラッド層を順次形成する半導体積層体形成工程と、
    　前記第１導電型クラッド層の上に並列して誘電体層及びコンタクト部を形成する工程と、
    　前記誘電体層及び前記コンタクト部の上に金属反射層を形成する金属反射層形成工程と、
    　前記成長用基板と異なる支持基板を前記金属反射層を介して接合する接合工程と、
    　前記成長用基板を除去して前記エッチングストップ層を露出する成長用基板除去工程と、
    　エッチングストップ層を除去して光取り出し側とする第２導電型クラッド層の上面を露出させる第２導電型クラッド層露出工程と、
    　前記第２導電型クラッド層露出工程の後、前記第２導電型クラッド層を濃硝酸に浸漬させて粗面化することで、前記第２導電型クラッド層の光取り出し面の展開面積比（Ｓｄｒ）を４.０以上とする粗面化処理工程と、を含み、
    　前記発光層はIII族としてＡｌ、Ｇａ、Ｉｎを１種または２種以上含み、Ｖ族としてＡｓ、Ｓｂ、Ｐを１種または２種以上含み、発光中心波長が１０００ｎｍ～１９００ｎｍとなるIII-V族化合物半導体であり、
    　前記第２導電型クラッド層の組成は、ＩｎｘＧａｙＡｌｚＡｓ（０．４９≦ｘ≦０．５５、０．１０≦ｚ＜０．３５、ｘ＋ｙ＋ｚ＝１）である、半導体発光素子の製造方法。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09232691A (ja) * 1995-07-24 1997-09-05 Fujitsu Ltd 半導体レーザ
JP2006286809A (ja) * 2005-03-31 2006-10-19 Fujitsu Ltd 光半導体デバイス及びその製造方法
JP2007103581A (ja) * 2005-10-03 2007-04-19 Fujitsu Ltd 埋込型半導体レーザ
JP2010010435A (ja) * 2008-06-27 2010-01-14 Mitsubishi Electric Corp 光半導体素子の製造方法
US20170279005A1 (en) * 2016-03-25 2017-09-28 Epistar Corporation Semiconductor device and the manufacturing method thereof
WO2019203329A1 (ja) * 2018-04-19 2019-10-24 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子およびその製造方法
JP2019192909A (ja) * 2018-04-19 2019-10-31 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子およびその製造方法
WO2021075439A1 (ja) * 2019-10-15 2021-04-22 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4226835B2 (ja) 2002-03-29 2009-02-18 三星エスディアイ株式会社 発光素子、その製造方法およびこれを用いた表示装置
JP2008021845A (ja) 2006-07-13 2008-01-31 Sony Corp 半導体発光装置及びその製造方法
JP4871967B2 (ja) 2009-02-10 2012-02-08 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子およびその製造方法
JP2012104730A (ja) 2010-11-12 2012-05-31 Hitachi Cable Ltd 半導体発光素子
JP6608352B2 (ja) 2016-12-20 2019-11-20 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子およびその製造方法
JP7086903B2 (ja) 2019-08-30 2022-06-20 アオイ電子株式会社 発光装置
JP2022065415A (ja) 2020-10-15 2022-04-27 ウシオ電機株式会社 赤外ｌｅｄ素子

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09232691A (ja) * 1995-07-24 1997-09-05 Fujitsu Ltd 半導体レーザ
JP2006286809A (ja) * 2005-03-31 2006-10-19 Fujitsu Ltd 光半導体デバイス及びその製造方法
JP2007103581A (ja) * 2005-10-03 2007-04-19 Fujitsu Ltd 埋込型半導体レーザ
JP2010010435A (ja) * 2008-06-27 2010-01-14 Mitsubishi Electric Corp 光半導体素子の製造方法
US20170279005A1 (en) * 2016-03-25 2017-09-28 Epistar Corporation Semiconductor device and the manufacturing method thereof
WO2019203329A1 (ja) * 2018-04-19 2019-10-24 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子およびその製造方法
JP2019192909A (ja) * 2018-04-19 2019-10-31 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子およびその製造方法
WO2021075439A1 (ja) * 2019-10-15 2021-04-22 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子及びその製造方法

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