WO2023189718A1 - 積層セラミックコンデンサ - Google Patents

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WO2023189718A1
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multilayer ceramic
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capacitor body
capacitor
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大和龍太郎
山田忠輝
鈴木祥一郎
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株式会社村田製作所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the ratio K1 of the area Sb of the flat region 30 of the second main surface 15b to the area Sa of the second main surface 15b of the capacitor body 11, expressed by equation (5), is 0.8 or more. preferable.
  • the ratio K1 of the area Sb of the flat region 30 of the second main surface 15b to the area Sa of the second main surface 15b is 0.8 or more, as will be described later, when performing ultrasonic bonding, the capacitor It is possible to secure a sufficiently large area where the second main surface 15b of the main body 11 and the holding surface of the holder are in contact with each other, and it is possible to more effectively suppress the occurrence of cracks.
  • a first bump 20a is provided on the surface of the first external electrode 14a on the first main surface 15a side of the capacitor body 11. Further, a second bump 20b is provided on the surface of the second external electrode 14b on the first main surface 15a side of the capacitor body 11.
  • the first bump 20a is made of one of Au, Cu, and Al suitable for solid phase bonding.
  • the second bump 20b is made of the same material as the first bump 20a.
  • the first metal layer 141a of the first external electrode 14a is made of the same material as the first bump 20a
  • the second metal layer 141b of the second external electrode 14b is made of the same material as the first bump 20a. It is made of the same material as the bump 20b. That is, the first bump 20a, the second bump 20b, the first metal layer 141a, and the second metal layer 141b are all made of the same material.
  • Ceramic green sheets and conductive paste for internal electrodes First, prepare ceramic green sheets and conductive paste for internal electrodes.
  • the ceramic green sheet and the conductive paste for internal electrodes known materials containing an organic binder and an organic solvent can be used, respectively.
  • an internal electrode pattern is formed by printing a conductive paste for internal electrodes on the ceramic green sheet.
  • a printing method such as screen printing or gravure printing can be used.
  • the multilayer ceramic capacitor 10 can be manufactured through the steps described above.
  • the manufacturing method of the multilayer ceramic capacitor 10 is not limited to the manufacturing method described above, and the multilayer ceramic capacitor 10 can be manufactured by another manufacturing method.
  • the multilayer ceramic capacitor 10 held by the holder 40 is brought into contact with the land electrodes 42a and 42b provided on the substrate 41. Specifically, the first bump 20a is brought into contact with the first land electrode 42a, and the second bump 20b is brought into contact with the second land electrode 42b.
  • the second main surface 15b of the capacitor body 11 in contact with the holding surface 40a of the holder 40 has the first external electrode 14a and the second external electrode 14b. is not provided. Therefore, the holding surface 40a of the holder 40 and the second main surface 15b of the capacitor body 11 are in contact with each other in their flat surfaces. Therefore, by applying ultrasonic vibration to the holder 40 with the holding surface 40a of the holder 40 in contact with the second main surface 15b of the capacitor body 11, the multilayer ceramic capacitor 10 It vibrates in a direction parallel to surfaces 15a and 15b. As a result, stress concentration on the first side surface 16a, second side surface 16b, first end surface 17a, second end surface 17b, etc. of the capacitor body 11 is alleviated when ultrasonic vibration is applied. The generation of cracks can be suppressed.
  • first external electrode 14a and the second external electrode 14b are not provided on the second main surface 15b of the capacitor body 11 that is in contact with the holding surface 40a of the holder 40, no external electrode is provided.
  • the contact area between the holding surface 40a and the capacitor main body 11 is larger than that of the structure shown in FIG. Thereby, when ultrasonic vibration is applied, the impact load applied to the second main surface 15b of the capacitor body 11 in contact with the holding surface 40a is alleviated, so that generation of cracks can be suppressed.
  • the holder 40 is configured to be 0.8 or more, the holder 40 is The contact area between the holding surface 40a and the capacitor body 11 can be made larger, and the occurrence of cracks can be further suppressed.
  • FIG. 7(b) and FIG. 7(d) show only a half of the multilayer ceramic capacitor cut at the center position in the third direction Y3.
  • the stress distribution is shown in shading, and dark areas such as black are areas where stress is concentrated.
  • the number of cracks generated is calculated as the number of cracks generated out of three samples, and in the case of the multilayer ceramic capacitor 50 of the comparative example, the number of cracks generated is calculated as the number of cracks generated out of five samples. It shows. The results of the investigation are shown in Table 1.
  • FIG. 8 is a perspective view schematically showing a multilayer ceramic capacitor 10A in the second embodiment.
  • FIG. 9 is a cross-sectional view schematically showing the structure of the multilayer ceramic capacitor 10A shown in FIG. 8 taken along line IX-IX.
  • FIG. 10 is a cross-sectional view schematically showing the structure of the multilayer ceramic capacitor 10A shown in FIG. 8 taken along the line XX.
  • the second internal electrode 13b is drawn out to the second end surface 17b of the capacitor body 11 and electrically connected to the second external electrode 14b.
  • the second internal electrode 13b is not drawn out to the first end surface 17a of the capacitor body 11.
  • the first external electrode 14a is provided on at least the first main surface 15a of the surfaces of the capacitor body 11.
  • the first external electrode 14a is provided on the first main surface 15a and the first end surface 17a of the surface of the capacitor body 11, as shown in FIGS. 8 to 10. If the first external electrode 14a is provided in such a manner as to cover the plurality of first internal electrodes 13a drawn out to the first end surface 17a of the capacitor body 11, the first external electrode 14a may be provided on the entire first end surface 17a. It may be provided in one part, or it may be provided in a part.
  • the second external electrode 14b is provided on at least the first main surface 15a of the surfaces of the capacitor body 11.
  • the second external electrode 14b is provided on the first main surface 15a and the second end surface 17b of the surface of the capacitor body 11, as shown in FIGS. 8 to 10. If the second external electrode 14b is provided in such a manner as to cover the plurality of second internal electrodes 13b drawn out to the second end surface 17b of the capacitor body 11, the second external electrode 14b may be provided on the entire second end surface 17b. It may be provided in one part, or it may be provided in a part.
  • the multilayer ceramic capacitor 10A in this embodiment the first external electrode 14a and the second external electrode 14b are not provided on the second main surface 15b of the capacitor body 11. Therefore, similarly to the multilayer ceramic capacitor 10 in the first embodiment, the multilayer ceramic capacitor 10A in the second embodiment can also suppress the occurrence of cracks when ultrasonic bonding is performed.
  • the multilayer ceramic capacitor 10A in the second embodiment can be manufactured basically by the same manufacturing method as the multilayer ceramic capacitor 10 in the first embodiment.
  • FIG. 11 is a perspective view schematically showing a multilayer ceramic capacitor 10B in the third embodiment.
  • FIG. 12 is a cross-sectional view schematically showing the structure of the multilayer ceramic capacitor 10B shown in FIG. 11 taken along the line XII-XII.
  • FIG. 13 is a cross-sectional view schematically showing the structure of the multilayer ceramic capacitor 10B shown in FIG. 10 taken along the line XIII-XIII.
  • the stacking direction is the first direction Y1, as shown in FIGS. 12 and 13. That is, the plurality of dielectric layers 12, the plurality of first internal electrodes 13a, and the plurality of second internal electrodes 13b are stacked in the direction in which the first main surface 15a and the second main surface 15b face each other. There is.
  • the multilayer ceramic capacitor 10B in the third embodiment can be manufactured basically by the same manufacturing method as the multilayer ceramic capacitor 10 in the first embodiment.
  • FIG. 14 is a perspective view schematically showing a multilayer ceramic capacitor 10C in the fourth embodiment.
  • FIG. 15 is a cross-sectional view schematically showing the structure of the multilayer ceramic capacitor 10C shown in FIG. 14 taken along the line XV-XV.
  • FIG. 16 is a cross-sectional view schematically showing the structure of the multilayer ceramic capacitor 10C shown in FIG. 14 taken along the line XVI-XVI.
  • the stacking direction is the first direction Y1, as shown in FIGS. 15 and 16. That is, the plurality of dielectric layers 12, the plurality of first internal electrodes 13a, and the plurality of second internal electrodes 13b are stacked in the direction in which the first main surface 15a and the second main surface 15b face each other. There is.
  • the first external electrode 14a is provided only on the first main surface 15a of the surface of the capacitor body 11, as shown in FIGS. 14 to 16. ing. Furthermore, the second external electrode 14b is provided only on the first main surface 15a of the surfaces of the capacitor body 11.
  • the first internal electrode 13a and the second internal electrode 13b are not drawn out to either surface of the capacitor body 11. Not yet. Inside the capacitor body 11, there is a first via conductor 21a for electrically connecting the plurality of first internal electrodes 13a and the first external electrode 14a, and a plurality of second internal electrodes 13b and a first via conductor 21a for electrically connecting the plurality of first internal electrodes 13a and the first external electrode 14a. A second via conductor 21b is provided for electrically connecting the second external electrode 14b.
  • the first internal electrode 13a is provided with a first through hole 131 through which the second via conductor 21b is inserted, and the second internal electrode 13b is provided with a first through hole 131 through which the first via conductor 21a is inserted.
  • a second through hole 132 is provided for this purpose.
  • the first via conductor 21a is provided inside the capacitor body 11 in a manner extending in the first direction Y1, and is electrically connected to the plurality of first internal electrodes 13a.
  • the first via conductor 21a passes through a second through hole 132 provided in the second internal electrode 13b, and is insulated from the second internal electrode 13b.
  • the second via conductor 21b is provided inside the capacitor body 11 in a manner extending in the first direction Y1, and is electrically connected to the plurality of second internal electrodes 13b.
  • the second via conductor 21b passes through a first through hole 131 provided in the first internal electrode 13a, and is insulated from the first internal electrode 13a.
  • the second via conductor 21b is exposed at least to the first main surface 15a of the capacitor body 11.
  • FIGS. 15 and 16 show a configuration in which the second via conductor 21b is not exposed to the second main surface 15b of the capacitor body 11, it may be exposed.
  • the first via conductor 21a and the second via conductor 21b may be made of any material, for example, metals such as Ni, Cu, Ag, Pd, Pt, Fe, Ti, Cr, Sn, or Au, or those metals. Including alloys etc.
  • the first external electrode 14a is provided on the first main surface 15a of the capacitor body 11 at a position where the first via conductor 21a is exposed, and is electrically connected to the first via conductor 21a. There is. Since the first via conductor 21a is electrically connected to the plurality of first internal electrodes 13a, the first external electrode 14a is electrically connected to the plurality of first internal electrodes 13a. .
  • the second external electrode 14b is provided on the first main surface 15a of the capacitor body 11 at a position where the second via conductor 21b is exposed, and is electrically connected to the second via conductor 21b. There is. Since the second via conductor 21b is electrically connected to the plurality of second internal electrodes 13b, the second external electrode 14b is electrically connected to the plurality of second internal electrodes 13b. .
  • the multilayer ceramic capacitor 10C in the fourth embodiment can be manufactured basically by the same manufacturing method as the multilayer ceramic capacitor 10A in the second embodiment and the multilayer ceramic capacitor 10B in the third embodiment. , a step of forming the first via conductor 21a and the second via conductor 21b is required.
  • the first via conductor 21a is formed. and a through hole for forming the second via conductor 21b.
  • the through hole is formed, for example, by irradiating with a laser beam.
  • the formed through holes are filled with a conductive paste for forming the first via conductor 21a and the second via conductor 21b.
  • Capacitor body 12 Dielectric layer 13a First internal electrode 13b Second internal electrode 14a First external electrode 14b Second external electrode 15a First main surface of capacitor body 15b Second main surface 16a of capacitor body First side surface 16b of capacitor body Second side surface 17a of capacitor body First end surface 17b of capacitor body Second side surface 20a of capacitor body First bump 20b Second Bump 21a First via conductor 21b Second via conductor 30 Flat area 40 on one main surface of capacitor body Holder 40a Holding surface 41 Substrate 42a First land electrode 42b Second land electrode 141a First metal layer 141b Second metal layer 142a First base electrode layer 142b Second base electrode layer

Abstract

積層セラミックコンデンサ１０は、積層された複数の誘電体層１２、複数の第１の内部電極１３ａおよび複数の第２の内部電極１３ｂを含み、第１の方向に相対する第１の主面１５ａおよび第２の主面１５ｂと、第１の方向と直交する第２の方向に相対する第１の側面および第２の側面と、第１の方向および第２の方向に直交する第３の方向に相対する第１の端面１７ａおよび第２の端面１７ｂとを有するコンデンサ本体１１と、コンデンサ本体１１の表面のうち、少なくとも第１の主面１５ａに設けられ、第１の内部電極１３ａと電気的に接続されている第１の外部電極１４ａと、コンデンサ本体１１の表面のうち、少なくとも第１の主面１５ａに設けられ、第２の内部電極１３ｂと電気的に接続されている第２の外部電極１４ｂと、第１の外部電極１４ａの表面のうち、コンデンサ本体１１の第１の主面１５ａ側の表面に設けられ、Ａｕ、ＣｕおよびＡｌのうちの１つからなる第１のバンプ２０ａと、第２の外部電極１４ｂの表面のうち、コンデンサ本体１１の第１の主面１５ａ側の表面に設けられ、第１のバンプ２０ａと同じ材料からなる第２のバンプ２０ｂとを備える。外部電極１４ａ，１４ｂは、コンデンサ本体１１の第２の主面１５ｂには設けられていない。第１の外部電極１４ａは、少なくとも第１のバンプ２０ａと接する位置に設けられ、第１のバンプ２０ａと同じ材料からなる第１の金属層１４１ａを含み、第２の外部電極１４ｂは、少なくとも第２のバンプ２０ｂと接する位置に設けられ、第２のバンプ２０ｂと同じ材料からなる第２の金属層１４１ｂを含む。第１の方向における第１のバンプ２０ａの厚みおよび第２のバンプ２０ｂの厚みは、４．５μｍ以上である。

Description

積層セラミックコンデンサ
　本発明は、積層セラミックコンデンサに関する。
　超音波接合によって、半導体デバイスを基板に実装する方法が知られている。超音波接合は、金属同士が融点以下で固相接合するため、熱による影響が少なく、はんだを用いて接続する場合と比べて、接合部分の電気抵抗を小さくすることができるなどのメリットがある。
　超音波接合を利用した実装方法の一つとして、特許文献１には、半導体デバイスの電極と配線部品との間のバンプに超音波を印加して、半導体デバイスと配線部品とを電気的に接続する方法が開示されている。具体的には、保持部によって、電極にバンプが設けられた半導体デバイスを保持し、保持した半導体デバイスをステージ上の配線部品に近づけて、バンプを配線部品に接触させる。続いて、配線部品に対して半導体デバイスを押圧しながら、保持部を超音波振動させることによって、バンプに超音波振動を伝達させて、半導体デバイスの電極と配線部品とを接合する。
特開２０１２－９５９９号公報
　ここで、半導体デバイスではなく、積層セラミックコンデンサに対して、上述した超音波接合を行うことが考えられる。積層セラミックコンデンサとして、積層された複数の誘電体層と複数の内部電極とを含み、一対の主面、一対の側面、および、一対の端面を有するコンデンサ本体の表面に外部電極が設けられた構造のものが知られている。特に、コンデンサ本体の両端面の全体と、両端面のそれぞれから一対の主面および一対の側面に回り込むように外部電極が設けられた構造の積層セラミックコンデンサが一般的に知られている。
　そのような構造の積層セラミックコンデンサを対象として、特許文献１に開示されている方法で超音波接合を行ってみると、積層セラミックコンデンサにクラックが発生する場合があることが分かった。
　本発明は、上記課題を解決するものであり、超音波接合を行う場合でもクラックの発生が少ない積層セラミックコンデンサを提供することを目的とする。
　本発明の積層セラミックコンデンサは、
　積層された複数の誘電体層、複数の第１の内部電極および複数の第２の内部電極を含み、第１の方向に相対する第１の主面および第２の主面と、前記第１の方向と直交する第２の方向に相対する第１の側面および第２の側面と、前記第１の方向および前記第２の方向に直交する第３の方向に相対する第１の端面および第２の端面とを有するコンデンサ本体と、
　前記コンデンサ本体の表面のうち、少なくとも前記第１の主面に設けられ、前記第１の内部電極と電気的に接続されている第１の外部電極と、
　前記コンデンサ本体の表面のうち、少なくとも前記第１の主面に設けられ、前記第２の内部電極と電気的に接続されている第２の外部電極と、
　前記第１の外部電極の表面のうち、前記コンデンサ本体の前記第１の主面側の表面に設けられ、Ａｕ、ＣｕおよびＡｌのうちの１つからなる第１のバンプと、
　前記第２の外部電極の表面のうち、前記コンデンサ本体の前記第１の主面側の表面に設けられ、前記第１のバンプと同じ材料からなる第２のバンプと、
を備え、
　前記第１の外部電極および前記第２の外部電極は、前記コンデンサ本体の前記第２の主面には設けられておらず、
　前記第１の外部電極は、少なくとも前記第１のバンプと接する位置に設けられ、前記第１のバンプと同じ材料からなる第１の金属層を含み、
　前記第２の外部電極は、少なくとも前記第２のバンプと接する位置に設けられ、前記第２のバンプと同じ材料からなる第２の金属層を含み、
　前記第１の方向における前記第１のバンプの厚みおよび前記第２のバンプの厚みは、４．５μｍ以上であることを特徴とする。
　本発明の積層セラミックコンデンサでは、コンデンサ本体の表面のうち、少なくとも第１の主面に第１の外部電極および第２の外部電極が設けられており、第２の主面には、第１の外部電極および第２の外部電極が設けられていない。また、第１の外部電極の表面のうち、コンデンサ本体の第１の主面側の表面には、第１のバンプが設けられ、第２の外部電極の表面のうち、コンデンサ本体の第１の主面側の表面には、第２のバンプが設けられている。そのような積層セラミックコンデンサを超音波接合するために、保持具によって、保持面がコンデンサ本体の第２の主面と接するようにコンデンサ本体を保持したときに、保持面と第２の主面とが平面同士で接することになり、接触面積が大きくなる。したがって、積層セラミックコンデンサを保持した保持具に超音波振動を印加すると、積層セラミックコンデンサは、コンデンサ本体の主面と平行な方向に振動するので、コンデンサ本体の側面や端面などへの応力集中が緩和され、クラックの発生を抑制することができる。
本発明の第１の実施形態における積層セラミックコンデンサを模式的に示す斜視図である。 図１に示す積層セラミックコンデンサをＩＩ－ＩＩ線に沿って切断したときの構造を模式的に示す断面図である。 図１に示す積層セラミックコンデンサをＩＩＩ－ＩＩＩ線に沿って切断したときの構造を模式的に示す断面図である。 図１に示す積層セラミックコンデンサをＩＶ－ＩＶ線に沿って切断したときの構造を模式的に示す断面図である。 コンデンサ本体の第２の主面の面積に対する、平坦領域の面積の割合を説明するための平面図である。 積層セラミックコンデンサに対して超音波接合を行う方法を説明するための図であって、（ａ）は、保持具によって、積層セラミックコンデンサを保持した状態を示し、（ｂ）は、積層セラミックコンデンサの第１の外部電極の表面に設けられた第１のバンプ、および、第２の外部電極の表面に設けられた第２のバンプを、基板に設けられたランド電極と接触させた状態を示す。 （ａ）は、第１の実施形態における積層セラミックコンデンサの変位方向および応力分布を示すシミュレーション結果を示す図であり、（ｂ）は、第１の実施形態における積層セラミックコンデンサの応力分布のシミュレーション結果を示す斜視図である。（ｃ）は、比較例の積層セラミックコンデンサの変位方向および応力分布を示すシミュレーション結果を示す図であり、（ｄ）は、比較例の積層セラミックコンデンサの応力分布のシミュレーション結果を示す斜視図である。 本発明の第２の実施形態における積層セラミックコンデンサを模式的に示す斜視図である。 図８に示す積層セラミックコンデンサをＩＸ－ＩＸ線に沿って切断したときの構造を模式的に示す断面図である。 図８に示す積層セラミックコンデンサをＸ－Ｘ線に沿って切断したときの構造を模式的に示す断面図である。 本発明の第３の実施形態における積層セラミックコンデンサを模式的に示す斜視図である。 図１１に示す積層セラミックコンデンサをＸＩＩ－ＸＩＩ線に沿って切断したときの構造を模式的に示す断面図である。 図１１に示す積層セラミックコンデンサをＸＩＩＩ－ＸＩＩＩ線に沿って切断したときの構造を模式的に示す断面図である。 本発明の第４の実施形態における積層セラミックコンデンサを模式的に示す斜視図である。 図１４に示す積層セラミックコンデンサをＸＶ－ＸＶ線に沿って切断したときの構造を模式的に示す断面図である。 図１４に示す積層セラミックコンデンサをＸＶＩ－ＸＶＩ線に沿って切断したときの構造を模式的に示す断面図である。
　以下に本発明の実施形態を示して、本発明の特徴を具体的に説明する。
　＜第１の実施形態＞
　図１は、本発明の第１の実施形態における積層セラミックコンデンサ１０を模式的に示す斜視図である。図２は、図１に示す積層セラミックコンデンサ１０をＩＩ－ＩＩ線に沿って切断したときの構造を模式的に示す断面図である。図３は、図１に示す積層セラミックコンデンサ１０をＩＩＩ－ＩＩＩ線に沿って切断したときの構造を模式的に示す断面図である。図４は、図１に示す積層セラミックコンデンサ１０をＩＶ－ＩＶ線に沿って切断したときの構造を模式的に示す断面図である。図３は、後述する第１の内部電極１３ａが設けられている位置の断面図であり、図４は、後述する第２の内部電極１３ｂが設けられている位置の断面図である。
　積層セラミックコンデンサ１０は、コンデンサ本体１１と、コンデンサ本体１１の表面に設けられた第１の外部電極１４ａと、コンデンサ本体１１の表面に設けられた第２の外部電極１４ｂと、第１の外部電極１４ａの表面に設けられた第１のバンプ２０ａと、第２の外部電極１４ｂの表面に設けられた第２のバンプ２０ｂとを備える。
　コンデンサ本体１１は、積層された複数の誘電体層１２、複数の第１の内部電極１３ａおよび複数の第２の内部電極１３ｂを含む。ここでは、誘電体層１２、第１の内部電極１３ａおよび第２の内部電極１３ｂが積層されている方向を積層方向と呼ぶ。コンデンサ本体１１は、第１の内部電極１３ａと第２の内部電極１３ｂとが積層方向において、誘電体層１２を介して交互に複数積層された構造を有する。
　コンデンサ本体１１は、全体として直方体状の形状を有する。本実施形態におけるコンデンサ本体１１は、角部および稜線部が丸みを帯びている。角部は、コンデンサ本体１１の３面が交わる部分であり、稜線部は、コンデンサ本体１１の２面が交わる部分である。すなわち、コンデンサ本体１１は、角部および稜線部が丸みを帯びていることにより、完全な直方体ではないが、６つの外表面を有し、全体として直方体ととらえることができる形状を有する。
　コンデンサ本体１１は、第１の方向Ｙ１に相対する第１の主面１５ａおよび第２の主面１５ｂと、第１の方向Ｙ１と直交する第２の方向Ｙ２に相対する第１の側面１６ａおよび第２の側面１６ｂと、第１の方向Ｙ１および第２の方向Ｙ２に直交する第３の方向Ｙ３に相対する第１の端面１７ａおよび第２の端面１７ｂとを有する。第１の主面１５ａは、コンデンサ本体１１の表面のうち、後述する第１のバンプ２０ａおよび第２のバンプ２０ｂが設けられる側の表面である。第１の方向Ｙ１、第２の方向Ｙ２、および、第３の方向Ｙ３のうちの任意の２つの方向は、互いに直交する方向である。
　本実施形態では、図２に示すように、積層方向は、第２の方向Ｙ２である。すなわち、第１の側面１６ａと第２の側面１６ｂとが相対する方向に、複数の誘電体層１２、複数の第１の内部電極１３ａおよび複数の第２の内部電極１３ｂが積層されている。
　本実施形態における積層セラミックコンデンサ１０は、超音波接合による実装に適した構造を有する。このため、コンデンサ本体１１のヤング率は、６７ＧＰａ以上であることが好ましい。コンデンサ本体１１のヤング率が６７ＧＰａ以上であることにより、積層セラミックコンデンサ１０に印加される超音波振動が、後述する第１のバンプ２０ａおよび第２のバンプ２０ｂにより伝わりやすくなる。
　誘電体層１２は、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＳｒＺｒＯ3、または、ＣａＺｒＯ3などを主成分とするセラミック材料からなる。これらの主成分に、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない副成分が添加されていてもよい。
　第１の内部電極１３ａおよび第２の内部電極１３ｂは、例えば、Ｎｉ、Ａｇ、Ｐｄ、Ａｕ、Ｃｕ、Ｔｉ、または、Ｃｒなどの金属、または、上述した金属を主成分とする合金などを含有している。第１の内部電極１３ａおよび第２の内部電極１３ｂは、共材として、誘電体層１２に含まれる誘電体セラミックと同じセラミック材料を含んでいてもよい。第１の内部電極１３ａにおける共材の含有割合は、例えば、第１の内部電極１３ａ全体の２０体積％以下である。第２の内部電極１３ｂにおける共材の含有割合も同様である。
　図３に示すように、第１の内部電極１３ａは、第３の方向Ｙ３における第１の端面１７ａ側において、コンデンサ本体１１の第１の主面１５ａに引き出され、後述する第１の外部電極１４ａと電気的に接続されている。
　図４に示すように、第２の内部電極１３ｂは、第３の方向Ｙ３における第２の端面１７ｂ側において、コンデンサ本体１１の第１の主面１５ａに引き出され、後述する第２の外部電極１４ｂと電気的に接続されている。
　なお、コンデンサ本体１１には、第１の内部電極１３ａおよび第２の内部電極１３ｂの他に、第１の外部電極１４ａおよび第２の外部電極１４ｂと電気的に接続されていない内部電極が含まれていてもよい。また、複数設けられている第１の内部電極１３ａの全ての材質が同じである必要はなく、一部が異なっていてもよい。さらに、１つの第１の内部電極１３ａにおいて、部分的に材質が異なっていてもよい。第２の内部電極１３ｂについても同様である。
　第１の内部電極１３ａと第２の内部電極１３ｂとが誘電体層１２を介して対向することにより静電容量が形成され、これにより、コンデンサとして機能する。
　第１の外部電極１４ａは、コンデンサ本体１１の表面のうち、少なくとも第１の主面１５ａに設けられ、第１の内部電極１３ａと電気的に接続されている。本実施形態では、第１の外部電極１４ａは、図１～図４に示すように、コンデンサ本体１１の表面のうち、第１の主面１５ａにのみ設けられている。第１の外部電極１４ａは、コンデンサ本体１１の第１の主面１５ａに引き出されている複数の第１の内部電極１３ａを覆う態様で設けられており、第２の外部電極１４ｂとは離間している。
　第２の外部電極１４ｂは、コンデンサ本体１１の表面のうち、少なくとも第１の主面１５ａに設けられ、第２の内部電極１３ｂと電気的に接続されている。本実施形態では、第２の外部電極１４ｂは、図１～図４に示すように、コンデンサ本体１１の表面のうち、第１の主面１５ａにのみ設けられている。第２の外部電極１４ｂは、コンデンサ本体１１の第１の主面１５ａに引き出されている複数の第２の内部電極１３ｂを覆う態様で設けられており、第１の外部電極１４ａとは離間している。
　第１の外部電極１４ａは、少なくとも、後述する第１のバンプ２０ａと接する位置に設けられ、第１のバンプ２０ａと同じ材料からなる第１の金属層１４１ａを含む。本実施形態では、第１の外部電極１４ａは、第１の下地電極層１４２ａと、第１の下地電極層１４２ａの上に配置された第１の金属層１４１ａとを含む。
　第１の下地電極層１４２ａは、例えば、以下で説明するような焼付け電極層、樹脂電極層、および、薄膜電極層などの層のうち、少なくとも１つの層を含む。
　焼付け電極層は、ガラスと金属とを含む層であり、１層であってもよいし、複数層であってもよい。焼付け電極層は、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ｔｉ、Ｃｒ、および、Ａｕなどの金属、またはそれらの金属を含む合金などを含む。
　焼付け電極層は、ガラスおよび金属を含む導電性ペーストをコンデンサ本体１１に塗布して焼き付けることによって形成される。焼き付けは、未焼成のコンデンサ本体の焼成と同時に行ってもよいし、焼成によってコンデンサ本体１１を作製した後に行ってもよい。
　樹脂電極層は、例えば、導電性粒子と熱硬化性樹脂とを含む層として形成することができる。樹脂電極層を形成する場合には、焼付け電極層を形成せずに、コンデンサ本体１１の上に直接形成するようにしてもよい。樹脂電極層は、１層であってもよいし、複数層であってもよい。
　薄膜電極層は、例えば、金属粒子が堆積した１μｍ以下の層であり、スパッタ法または蒸着法などの既知の薄膜形成法により形成することができる。
　第１の金属層１４１ａは、例えば、めっきにより形成される。第１の金属層１４１ａの厚みは、０．３μｍ以上であることが好ましい。第１の金属層１４１ａの厚みを０．３μｍ以上とすることにより、超音波接合をより確実に行うことができる。
　ただし、第１の外部電極１４ａの構成が上述した構成に限定されることはない。例えば、第１の外部電極１４ａが第１の金属層１４１ａだけで構成されていてもよい。また、第１の金属層１４１ａがめっき層である場合に、第１の下地電極層１４２ａと第１の金属層１４１ａの間に、別の金属からなるめっき層、例えば、Ｎｉめっき層が設けられていてもよい。
　第２の外部電極１４ｂは、少なくとも、後述する第２のバンプ２０ｂと接する位置に設けられ、第２のバンプ２０ｂと同じ材料からなる第２の金属層１４１ｂを含む。本実施形態では、第２の外部電極１４ｂは、第２の下地電極層１４２ｂと、第２の下地電極層１４２ｂの上に配置された第２の金属層１４１ｂとを含む。
　第２の下地電極層１４２ｂは、例えば、上述したような焼付け電極層、樹脂電極層、および、薄膜電極層などの層のうち、少なくとも１つの層を含む。
　第２の金属層１４１ｂは、例えば、めっきにより形成される。第２の金属層１４１ｂの厚みは、０．３μｍ以上であることが好ましい。第２の金属層１４１ｂの厚みを０．３μｍ以上とすることにより、超音波接合をより確実に行うことができる。
　ただし、第２の外部電極１４ｂの構成が上述した構成に限定されることはない。例えば、第２の外部電極１４ｂが第２の金属層１４１ｂだけで構成されていてもよい。また、第２の金属層１４１ｂがめっき層である場合に、第２の下地電極層１４２ｂと第２の金属層１４１ｂとの間に、別の金属からなるめっき層、例えば、Ｎｉめっき層が設けられていてもよい。
　第１の外部電極１４ａおよび第２の外部電極１４ｂは、コンデンサ本体１１の第２の主面１５ｂには設けられていない。本実施形態では、第１の外部電極１４ａおよび第２の外部電極１４ｂは、コンデンサ本体１１の第２の主面１５ｂだけでなく、第１の側面１６ａ、第２の側面１６ｂ、第１の端面１７ａおよび第２の端面１７ｂにも設けられていない。
　コンデンサ本体１１の第１の主面１５ａ、第２の主面１５ｂ、第１の側面１６ａ、第２の側面１６ｂ、第１の端面１７ａおよび第２の端面１７ｂは、略平坦である。上述したように、角部および稜線部が丸みを帯びているので、コンデンサ本体１１の各表面は、完全な平坦ではない。ただし、コンデンサ本体１１の第２の主面１５ｂの面積に対する、第２の主面１５ｂの平坦領域の面積の割合は、０．８以上であることが好ましい。このことを、図５を参照しながら説明する。
　図５に示すように、コンデンサ本体１１の第２の主面１５ｂのうち、第３の方向Ｙ３の寸法をＬａ、第２の方向Ｙ２の寸法をＷａとし、丸みを帯びている部分を除いた平坦領域３０の第３の方向Ｙ３の寸法をＬｂ、第２の方向Ｙ２の寸法をＷｂとする。また、角部における曲率半径をＲａとする。第３の方向Ｙ３の寸法ＬａとＬｂは、次式（１）の関係を満たし、第２の方向Ｙ２の寸法ＷａとＷｂは、次式（２）の関係を満たす。
　Ｌｂ＝Ｌａ－２Ｒａ　　　　　（１）
　Ｗｂ＝Ｗａ－２Ｒａ　　　　　（２）
　すなわち、コンデンサ本体１１の第２の主面１５ｂの平坦領域３０は、第２の主面１５ｂのうち、第３の方向Ｙ３の両側に位置する丸みを帯びている領域、および、第２の方向Ｙ２の両側に位置する丸みを帯びている領域を除いた領域である。ここでは、コンデンサ本体１１の第２の主面１５ｂの面積Ｓａを、次式（３）に示すように、Ｌａ×Ｗａと定義する。また、第２の主面１５ｂの平坦領域３０の面積Ｓｂを、次式（４）に示すように、Ｌｂ×Ｗｂと定義する。
　Ｓａ＝Ｌａ×Ｗａ　　　　　　（３）
　Ｓｂ＝Ｌｂ×Ｗｂ　　　　　　（４）
　したがって、コンデンサ本体１１の第２の主面１５ｂの面積Ｓａに対する、第２の主面１５ｂの平坦領域３０の面積Ｓｂの割合Ｋ１は、次式（５）で表される。
　Ｋ１＝（Ｌａ－２Ｒａ）×（Ｗａ－２Ｒａ）／（Ｌａ×Ｗａ）　　　（５）
　すなわち、式（５）で示される、コンデンサ本体１１の第２の主面１５ｂの面積Ｓａに対する、第２の主面１５ｂの平坦領域３０の面積Ｓｂの割合Ｋ１が０．８以上であることが好ましい。第２の主面１５ｂの面積Ｓａに対する、第２の主面１５ｂの平坦領域３０の面積Ｓｂの割合Ｋ１が０．８以上であることにより、後述するように、超音波接合を行う際、コンデンサ本体１１の第２の主面１５ｂと保持具の保持面とが接する十分広い面積を確保することができ、クラックの発生をより効果的に抑制することができる。
　図３および図４に示すように、第１の外部電極１４ａの表面のうち、コンデンサ本体１１の第１の主面１５ａ側の表面には、第１のバンプ２０ａが設けられている。また、第２の外部電極１４ｂの表面のうち、コンデンサ本体１１の第１の主面１５ａ側の表面には、第２のバンプ２０ｂが設けられている。
　第１のバンプ２０ａは、固相接合に適したＡｕ、ＣｕおよびＡｌのうちの１つからなる。第２のバンプ２０ｂは、第１のバンプ２０ａと同じ材料からなる。また、上述したように、第１の外部電極１４ａの第１の金属層１４１ａは、第１のバンプ２０ａと同じ材料からなり、第２の外部電極１４ｂの第２の金属層１４１ｂは、第２のバンプ２０ｂと同じ材料からなる。すなわち、第１のバンプ２０ａ、第２のバンプ２０ｂ、第１の金属層１４１ａ、および、第２の金属層１４１ｂは、全て同じ材料からなる。
　第１の方向Ｙ１における第１のバンプ２０ａおよび第２のバンプ２０ｂの厚みは、４．５μｍ以上である。第１のバンプ２０ａおよび第２のバンプ２０ｂの厚みが異なる複数の積層セラミックコンデンサを作製して、超音波接合を行ったところ、少なくとも厚みが４．５μｍ以上であれば、接合が可能であることを発明者が確認済みである。
　第１のバンプ２０ａおよび第２のバンプ２０ｂは、スクリーン印刷法やディスペンス法など、任意の方法で形成することが可能である。
　（製造方法）
　上述した積層セラミックコンデンサ１０の製造方法の一例を以下で説明する。
　初めに、セラミックグリーンシートおよび内部電極用導電性ペーストをそれぞれ用意する。セラミックグリーンシート、および、内部電極用導電性ペーストはそれぞれ、有機バインダおよび有機溶剤を含む公知のものを用いることができる。
　続いて、セラミックグリーンシートに内部電極用導電性ペーストを印刷することによって、内部電極パターンを形成する。内部電極用導電性ペーストの印刷は、例えば、スクリーン印刷やグラビア印刷などの印刷方法を用いることができる。
　続いて、内部電極パターンが形成されていないセラミックグリーンシートを所定枚数積層し、その上に、内部電極パターンが形成されたセラミックグリーンシートを順次積層し、その上に、内部電極パターンが形成されていないセラミックグリーンシートを所定枚数積層して、マザー積層体を作製する。
　続いて、マザー積層体を、剛体プレス、静水圧プレスなどの方法により、積層方向にプレスした後、押切り、ダイシング、レーザなどの切断方法により、所定のサイズにカットする。この後、バレル研磨などにより、角部および稜線部に丸みをつけた後、所定のプロファイルで焼成することによって、コンデンサ本体１１を得る。
　続いて、コンデンサ本体１１の表面のうち、少なくとも第１の主面１５ａに外部電極用導電性ペーストを塗工して焼き付けることによって、第１の下地電極層１４２ａおよび第２の下地電極層１４２ｂを形成する。外部電極用導電性ペーストは、公知のものを用いることができる。
　続いて、第１の下地電極層１４２ａおよび第２の下地電極層１４２ｂの上にめっき処理を施すことによって、第１の金属層１４１ａおよび第２の金属層１４１ｂを形成する。
　最後に、第１の金属層１４１ａと接する位置に第１のバンプ２０ａを形成し、第２の金属層１４１ｂと接する位置に第２のバンプ２０ｂを形成する。上述したように、第１のバンプ２０ａおよび第２のバンプ２０ｂは、スクリーン印刷法やディスペンス法などの方法で形成することが可能である。
　上述した工程により、積層セラミックコンデンサ１０を製造することができる。ただし、積層セラミックコンデンサ１０の製造方法が上述した製造方法に限定されることはなく、別の製造方法によって積層セラミックコンデンサ１０を製造することが可能である。
　（実装方法）
　本実施形態における積層セラミックコンデンサ１０を、超音波接合によって実装する方法を以下で説明する。
　まず、図６（ａ）に示すように、保持面４０ａが平面である保持具４０によって、積層セラミックコンデンサ１０を保持する。具体的には、保持具４０は、保持面４０ａがコンデンサ本体１１の第２の主面１５ｂと接した状態で積層セラミックコンデンサ１０を保持する。上述したように、コンデンサ本体１１の第２の主面１５ｂには、第１の外部電極１４ａおよび第２の外部電極１４ｂが設けられていない。
　保持具４０は、保持面４０ａがコンデンサ本体１１の第２の主面１５ｂと接した状態で積層セラミックコンデンサ１０を保持できるものであればどのようなものでもよい。一例として、保持具４０は、吸引によって積層セラミックコンデンサ１０を保持面４０ａに吸着保持するコレットである。
　続いて、図６（ｂ）に示すように、保持具４０によって保持した積層セラミックコンデンサ１０を、基板４１に設けられたランド電極４２ａ，４２ｂと当接させる。具体的には、第１のバンプ２０ａを第１のランド電極４２ａと当接させ、第２のバンプ２０ｂを第２のランド電極４２ｂと当接させる。
　続いて、保持具４０によって、積層セラミックコンデンサ１０をランド電極４２ａ，４２ｂに向かって押圧しながら、保持具４０に超音波振動を印加する。超音波振動の印加時に、積層セラミックコンデンサ１０を加熱するようにしてもよい。印加する超音波振動は、コンデンサ本体１１の主面１５ａ，１５ｂと平行な方向の振動である。基板４１が水平面上に配置されている場合、コンデンサ本体１１の主面１５ａ，１５ｂと平行な方向は、水平方向である。これにより、第１のバンプ２０ａが潰れ、第１のバンプ２０ａを介して、第１の外部電極１４ａの第１の金属層１４１ａと第１のランド電極４２ａが接合される。また、第２のバンプ２０ｂが潰れ、第２のバンプ２０ｂを介して、第２の外部電極１４ｂの第２の金属層１４１ｂと第２のランド電極４２ｂが接合される。
　上述したように、本実施形態における積層セラミックコンデンサ１０では、保持具４０の保持面４０ａと接するコンデンサ本体１１の第２の主面１５ｂには、第１の外部電極１４ａおよび第２の外部電極１４ｂが設けられていない。したがって、保持具４０の保持面４０ａと、コンデンサ本体１１の第２の主面１５ｂとは、平面同士が接することになる。このため、保持具４０の保持面４０ａがコンデンサ本体１１の第２の主面１５ｂと接した状態で保持具４０に超音波振動を印加することにより、積層セラミックコンデンサ１０は、コンデンサ本体１１の主面１５ａ，１５ｂと平行な方向に振動する。これにより、超音波振動を印加したときに、コンデンサ本体１１の第１の側面１６ａ、第２の側面１６ｂ、第１の端面１７ａおよび第２の端面１７ｂなどへの応力集中が緩和されるので、クラックの発生を抑制することができる。
　また、保持具４０の保持面４０ａと接するコンデンサ本体１１の第２の主面１５ｂには、第１の外部電極１４ａおよび第２の外部電極１４ｂが設けられていないので、外部電極が設けられている構成と比べて、保持面４０ａとコンデンサ本体１１との接触面積が大きい。これにより、超音波振動を印加したときに、保持面４０ａと接触するコンデンサ本体１１の第２の主面１５ｂに加わる衝撃荷重が緩和されるので、クラックの発生を抑制することができる。
　特に、コンデンサ本体１１の第２の主面１５ｂの面積Ｓａに対する、第２の主面１５ｂの平坦領域３０の面積Ｓｂの割合Ｋ１が０．８以上である構成とすることにより、保持具４０の保持面４０ａとコンデンサ本体１１との接触面積をより大きくすることができ、クラックの発生をより抑制することができる。
　このように、本実施形態における積層セラミックコンデンサ１０は、超音波接合による実装に適しているので、例えば、はんだを用いた接合時にフラックス残渣の影響が懸念されるような実装箇所に、超音波接合によって実装することが可能となる。
　ここで、コンデンサ本体１１の第１の主面１５ａにのみ第１の外部電極１４ａおよび第２の外部電極１４ｂを設けた本実施形態の積層セラミックコンデンサと、外部電極がコンデンサ本体の全ての表面に設けられた比較例の積層セラミックコンデンサとに対して、超音波振動を印加して超音波接合を行ったときの振動の様子、および、応力分布をシミュレーションにより調べた。比較例の積層セラミックコンデンサでは、コンデンサ本体の一対の端面の全体と、一対の端面のそれぞれから、一対の主面および一対の側面に回り込む態様で外部電極が設けられている。
　図７（ａ）は、超音波振動を印加したときに、本実施形態の積層セラミックコンデンサ１０の変位方向および応力分布を示すシミュレーション結果を示す斜視図であり、図７（ｂ）は、本実施形態の積層セラミックコンデンサ１０の応力分布のシミュレーション結果を示す図である。図７（ｃ）は、超音波振動を印加したときに、比較例の積層セラミックコンデンサ５０の変位方向を示すシミュレーション結果を示す図であり、図７（ｄ）は、比較例の積層セラミックコンデンサ５０の応力分布のシミュレーション結果を示す斜視図である。なお、図７（ａ）および図７（ｃ）は、コンデンサ本体の端面側から見たときの図である。
　図７（ｂ）および図７（ｄ）は、積層セラミックコンデンサを第３の方向Ｙ３の中心の位置で切断した半分のみを示している。図７（ａ）～（ｄ）では、応力分布を濃淡で示しているが、黒色のように、色が濃い部分は、応力が集中している領域である。
　超音波振動を印加したときに、本実施形態の積層セラミックコンデンサ１０は、図７（ａ）に示すように、水平方向に変位する。これに対して、比較例の積層セラミックコンデンサ５０は、図７（ｃ）に示すように、斜め下に変位する。すなわち、比較例の積層セラミックコンデンサ５０は、コンデンサ本体の第２の主面の一部の領域に設けられている外部電極が保持具４０の保持面４０ａと当接し、保持面４０ａと当接する外部電極の稜線部が丸みを帯びていることにより、超音波振動が印加されたときに、水平方向ではなく、斜め下に変位する。
　また、超音波振動が印加されたときに、本実施形態の積層セラミックコンデンサ１０では、図７（ｂ）に示すように、局所的に応力が集中する部分がほとんど無い。したがって、超音波接合を行った場合に、クラックの発生が抑制される。
　これに対して、比較例の積層セラミックコンデンサ５０では、図７（ｄ）に示すように、端面、主面および側面において、応力が集中する領域が存在する。このため、超音波接合を行ったときに、応力の集中に起因して、クラックが発生する可能性がある。
　本実施形態の積層セラミックコンデンサ１０と、上述した比較例の積層セラミックコンデンサ５０に対して、超音波接合を行ったときのクラックの発生の有無を調べた。ここでは、本実施形態の積層セラミックコンデンサ１０と、比較例の積層セラミックコンデンサ５０のそれぞれについて、複数のサンプルを用意し、超音波振動の振幅を変更して、クラックの発生の有無を調べた。印加する超音波振動の振動時間は０．５秒とし、超音波振動の印加時に積層セラミックコンデンサに加える荷重は５Ｎとした。クラックの発生数は、本実施形態の積層セラミックコンデンサ１０の場合、３個のサンプル数のうちの発生数を、比較例の積層セラミックコンデンサ５０の場合、５個のサンプル数のうちの発生数を示している。調べた結果を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　表１に示すように、超音波振動の振幅を０．２５μｍ、０．５０μｍ、および、０．７５μｍとしたときのいずれの場合も、本実施形態の積層セラミックコンデンサ１０の全てのサンプルについて、クラックは発生しなかった。一方、比較例の積層セラミックコンデンサ５０では、超音波振動の振幅を０．２５μｍ、０．５０μｍ、および、０．７５μｍとしたときの全ての場合において、５個のサンプルの全てにクラックが発生した。
　＜第２の実施形態＞
　第２の実施形態における積層セラミックコンデンサ１０Ａも、第１の実施形態における積層セラミックコンデンサ１０と同様に、第１の外部電極１４ａおよび第２の外部電極１４ｂは、コンデンサ本体１１の表面のうち、少なくとも第１の主面１５ａに設けられており、第１の主面１５ａと相対する第２の主面１５ｂには設けられていない。ただし、第２の実施形態における積層セラミックコンデンサ１０Ａは、第１の実施形態における積層セラミックコンデンサ１０と比べて、コンデンサ本体１１のより広い表面に第１の外部電極１４ａおよび第２の外部電極１４ｂが設けられている。
　図８は、第２の実施形態における積層セラミックコンデンサ１０Ａを模式的に示す斜視図である。図９は、図８に示す積層セラミックコンデンサ１０ＡをＩＸ－ＩＸ線に沿って切断したときの構造を模式的に示す断面図である。図１０は、図８に示す積層セラミックコンデンサ１０ＡをＸ－Ｘ線に沿って切断したときの構造を模式的に示す断面図である。
　本実施形態では、図９および図１０に示すように、積層方向は、第１の方向Ｙ１である。すなわち、第１の主面１５ａと第２の主面１５ｂとが相対する方向に、複数の誘電体層１２、複数の第１の内部電極１３ａおよび複数の第２の内部電極１３ｂが積層されている。
　図９に示すように、第１の内部電極１３ａは、コンデンサ本体１１の第１の端面１７ａに引き出され、第１の外部電極１４ａと電気的に接続されている。第１の内部電極１３ａは、コンデンサ本体１１の第２の端面１７ｂには引き出されていない。
　図９に示すように、第２の内部電極１３ｂは、コンデンサ本体１１の第２の端面１７ｂに引き出され、第２の外部電極１４ｂと電気的に接続されている。第２の内部電極１３ｂは、コンデンサ本体１１の第１の端面１７ａには引き出されていない。
　上述したように、第１の外部電極１４ａは、コンデンサ本体１１の表面のうち、少なくとも第１の主面１５ａに設けられている。本実施形態では、第１の外部電極１４ａは、図８～図１０に示すように、コンデンサ本体１１の表面のうち、第１の主面１５ａおよび第１の端面１７ａに設けられている。第１の外部電極１４ａは、コンデンサ本体１１の第１の端面１７ａに引き出されている複数の第１の内部電極１３ａを覆う態様で設けられていれば、第１の端面１７ａの全体に設けられていてもよいし、一部に設けられていてもよい。
　上述したように、第２の外部電極１４ｂは、コンデンサ本体１１の表面のうち、少なくとも第１の主面１５ａに設けられている。本実施形態では、第２の外部電極１４ｂは、図８～図１０に示すように、コンデンサ本体１１の表面のうち、第１の主面１５ａおよび第２の端面１７ｂに設けられている。第２の外部電極１４ｂは、コンデンサ本体１１の第２の端面１７ｂに引き出されている複数の第２の内部電極１３ｂを覆う態様で設けられていれば、第２の端面１７ｂの全体に設けられていてもよいし、一部に設けられていてもよい。
　本実施形態における積層セラミックコンデンサ１０Ａも、第１の外部電極１４ａおよび第２の外部電極１４ｂは、コンデンサ本体１１の第２の主面１５ｂには設けられていない。したがって、第２の実施形態における積層セラミックコンデンサ１０Ａも、第１の実施形態における積層セラミックコンデンサ１０と同様に、超音波接合が行われたときにクラックの発生を抑制することができる。
　なお、第２の実施形態における積層セラミックコンデンサ１０Ａは、コンデンサ本体１１の構造は異なるものの、基本的に第１の実施形態における積層セラミックコンデンサ１０と同様の製造方法により製造することが可能である。
　＜第３の実施形態＞
　第３の実施形態における積層セラミックコンデンサ１０Ｂも、第１の実施形態における積層セラミックコンデンサ１０と同様に、第１の外部電極１４ａおよび第２の外部電極１４ｂは、コンデンサ本体１１の表面のうち、少なくとも第１の主面１５ａに設けられており、第１の主面１５ａと相対する第２の主面１５ｂには設けられていない。ただし、第３の実施形態における積層セラミックコンデンサ１０Ｂは、第１の実施形態における積層セラミックコンデンサ１０および第２の実施形態における積層セラミックコンデンサ１０Ａと比べて、コンデンサ本体１１のより広い表面に第１の外部電極１４ａおよび第２の外部電極１４ｂが設けられている。
　図１１は、第３の実施形態における積層セラミックコンデンサ１０Ｂを模式的に示す斜視図である。図１２は、図１１に示す積層セラミックコンデンサ１０ＢをＸＩＩ－ＸＩＩ線に沿って切断したときの構造を模式的に示す断面図である。図１３は、図１０に示す積層セラミックコンデンサ１０ＢをＸＩＩＩ－ＸＩＩＩ線に沿って切断したときの構造を模式的に示す断面図である。
　第２の実施形態と同様に、本実施形態でも、図１２および図１３に示すように、積層方向は、第１の方向Ｙ１である。すなわち、第１の主面１５ａと第２の主面１５ｂとが相対する方向に、複数の誘電体層１２、複数の第１の内部電極１３ａおよび複数の第２の内部電極１３ｂが積層されている。
　上述したように、第１の外部電極１４ａは、コンデンサ本体１１の表面のうち、少なくとも第１の主面１５ａに設けられている。本実施形態では、第１の外部電極１４ａは、図１１～図１３に示すように、コンデンサ本体１１の表面のうち、第１の主面１５ａと、第１の端面１７ａ、第１の側面１６ａおよび第２の側面１６ｂに設けられている。
　上述したように、第２の外部電極１４ｂは、コンデンサ本体１１の表面のうち、少なくとも第１の主面１５ａに設けられている。本実施形態では、第２の外部電極１４ｂは、図１１～図１３に示すように、コンデンサ本体１１の表面のうち、第１の主面１５ａと、第２の端面１７ｂ、第１の側面１６ａおよび第２の側面１６ｂに設けられている。
　本実施形態における積層セラミックコンデンサ１０Ｂも、第１の外部電極１４ａおよび第２の外部電極１４ｂは、コンデンサ本体１１の第２の主面１５ｂには設けられていない。したがって、第３の実施形態における積層セラミックコンデンサ１０Ｂも、第１の実施形態における積層セラミックコンデンサ１０と同様に、超音波接合が行われたときにクラックの発生を抑制することができる。
　なお、第３の実施形態における積層セラミックコンデンサ１０Ｂは、コンデンサ本体１１の構造は異なるものの、基本的に第１の実施形態における積層セラミックコンデンサ１０と同様の製造方法により製造することが可能である。
　＜第４の実施形態＞
　第４の実施形態における積層セラミックコンデンサ１０Ｃも、第１の実施形態における積層セラミックコンデンサ１０と同様に、第１の外部電極１４ａおよび第２の外部電極１４ｂは、コンデンサ本体１１の表面のうち、少なくとも第１の主面１５ａに設けられており、第１の主面１５ａと相対する第２の主面１５ｂには設けられていない。第４の実施形態における積層セラミックコンデンサ１０Ｃは、第１の実施形態における積層セラミックコンデンサ１０と外観形状は同じであるが、コンデンサ本体１１の構造が異なる。
　図１４は、第４の実施形態における積層セラミックコンデンサ１０Ｃを模式的に示す斜視図である。図１５は、図１４に示す積層セラミックコンデンサ１０ＣをＸＶ－ＸＶ線に沿って切断したときの構造を模式的に示す断面図である。図１６は、図１４に示す積層セラミックコンデンサ１０ＣをＸＶＩ－ＸＶＩ線に沿って切断したときの構造を模式的に示す断面図である。
　第２および第３の実施形態と同様に、本実施形態でも、図１５および図１６に示すように、積層方向は、第１の方向Ｙ１である。すなわち、第１の主面１５ａと第２の主面１５ｂとが相対する方向に、複数の誘電体層１２、複数の第１の内部電極１３ａおよび複数の第２の内部電極１３ｂが積層されている。
　第１の実施形態における積層セラミックコンデンサ１０と同様に、第１の外部電極１４ａは、図１４～図１６に示すように、コンデンサ本体１１の表面のうち、第１の主面１５ａにのみ設けられている。また、第２の外部電極１４ｂは、コンデンサ本体１１の表面のうち、第１の主面１５ａにのみ設けられている。
　上述した各実施形態における積層セラミックコンデンサ１０～１０Ｂと異なり、本実施形態における積層セラミックコンデンサ１０Ｃでは、第１の内部電極１３ａおよび第２の内部電極１３ｂは、コンデンサ本体１１のいずれの表面にも引き出されていない。コンデンサ本体１１の内部には、複数の第１の内部電極１３ａと第１の外部電極１４ａとを電気的に接続するための第１のビア導体２１ａと、複数の第２の内部電極１３ｂと第２の外部電極１４ｂとを電気的に接続するための第２のビア導体２１ｂが設けられている。
　第１の内部電極１３ａには、第２のビア導体２１ｂを挿通させるための第１の貫通孔１３１が設けられており、第２の内部電極１３ｂには、第１のビア導体２１ａを挿通させるための第２の貫通孔１３２が設けられている。
　第１のビア導体２１ａは、コンデンサ本体１１の内部に、第１の方向Ｙ１に延伸する態様で設けられており、複数の第１の内部電極１３ａと電気的に接続されている。第１のビア導体２１ａは、第２の内部電極１３ｂに設けられている第２の貫通孔１３２を挿通しており、第２の内部電極１３ｂとは絶縁されている。
　第１のビア導体２１ａは、少なくともコンデンサ本体１１の第１の主面１５ａに露出している。図１５および図１６では、第１のビア導体２１ａがコンデンサ本体１１の第２の主面１５ｂに露出していない構成を示しているが、露出していてもよい。
　第２のビア導体２１ｂは、コンデンサ本体１１の内部に、第１の方向Ｙ１に延伸する態様で設けられており、複数の第２の内部電極１３ｂと電気的に接続されている。第２のビア導体２１ｂは、第１の内部電極１３ａに設けられている第１の貫通孔１３１を挿通しており、第１の内部電極１３ａとは絶縁されている。
　第２のビア導体２１ｂは、少なくともコンデンサ本体１１の第１の主面１５ａに露出している。図１５および図１６では、第２のビア導体２１ｂがコンデンサ本体１１の第２の主面１５ｂに露出していない構成を示しているが、露出していてもよい。
　第１のビア導体２１ａおよび第２のビア導体２１ｂの材質は任意であり、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｔｉ、Ｃｒ、ＳｎまたはＡｕなどの金属、またはそれらの金属を含む合金などを含む。
　第１の外部電極１４ａは、コンデンサ本体１１の第１の主面１５ａに第１のビア導体２１ａが露出している位置に設けられており、第１のビア導体２１ａと電気的に接続されている。第１のビア導体２１ａは、複数の第１の内部電極１３ａと電気的に接続されているので、第１の外部電極１４ａは、複数の第１の内部電極１３ａと電気的に接続されている。
　第２の外部電極１４ｂは、コンデンサ本体１１の第１の主面１５ａに第２のビア導体２１ｂが露出している位置に設けられており、第２のビア導体２１ｂと電気的に接続されている。第２のビア導体２１ｂは、複数の第２の内部電極１３ｂと電気的に接続されているので、第２の外部電極１４ｂは、複数の第２の内部電極１３ｂと電気的に接続されている。
　本実施形態における積層セラミックコンデンサ１０Ｃでも、第１の外部電極１４ａおよび第２の外部電極１４ｂは、コンデンサ本体１１の第２の主面１５ｂには設けられていない。したがって、第４の実施形態における積層セラミックコンデンサ１０Ｃも、第１の実施形態における積層セラミックコンデンサ１０と同様に、超音波接合が行われたときにクラックの発生を抑制することができる。
　第４の実施形態における積層セラミックコンデンサ１０Ｃは、基本的に第２の実施形態における積層セラミックコンデンサ１０Ａおよび第３の実施形態における積層セラミックコンデンサ１０Ｂと同様の製造方法で製造することが可能であるが、第１のビア導体２１ａおよび第２のビア導体２１ｂを形成する工程が必要である。
　このため、第２の実施形態における積層セラミックコンデンサ１０Ａおよび第３の実施形態における積層セラミックコンデンサ１０Ｂの製造方法と同様の方法でマザー積層体を作製した後、第１のビア導体２１ａを形成するための貫通孔と、第２のビア導体２１ｂを形成するための貫通孔を形成する。貫通孔は、例えば、レーザ光線を照射することによって形成する。
　続いて、形成した貫通孔に、第１のビア導体２１ａおよび第２のビア導体２１ｂを形成するための導電性ペーストを充填する。その後は、第２の実施形態における積層セラミックコンデンサ１０Ａおよび第３の実施形態における積層セラミックコンデンサ１０Ｂの製造方法と同様に、マザー積層体をプレスし、所定のサイズにカットする工程へと続く。
　本発明は、上記実施形態に限定されるものではなく、本発明の範囲内において、種々の応用、変形を加えることが可能である。
１０、１０Ａ、１０Ｂ、１０Ｃ　積層セラミックコンデンサ
１１　　コンデンサ本体
１２　　誘電体層
１３ａ　第１の内部電極
１３ｂ　第２の内部電極
１４ａ　第１の外部電極
１４ｂ　第２の外部電極
１５ａ　コンデンサ本体の第１の主面
１５ｂ　コンデンサ本体の第２の主面
１６ａ　コンデンサ本体の第１の側面
１６ｂ　コンデンサ本体の第２の側面
１７ａ　コンデンサ本体の第１の端面
１７ｂ　コンデンサ本体の第２の側面
２０ａ　第１のバンプ
２０ｂ　第２のバンプ
２１ａ　第１のビア導体
２１ｂ　第２のビア導体
３０　　コンデンサ本体の一方の主面の平坦領域
４０　　保持具
４０ａ　保持面
４１　　基板
４２ａ　第１のランド電極
４２ｂ　第２のランド電極
１４１ａ　第１の金属層
１４１ｂ　第２の金属層
１４２ａ　第１の下地電極層
１４２ｂ　第２の下地電極層

Claims (7)

  1. 　積層された複数の誘電体層、複数の第１の内部電極および複数の第２の内部電極を含み、第１の方向に相対する第１の主面および第２の主面と、前記第１の方向と直交する第２の方向に相対する第１の側面および第２の側面と、前記第１の方向および前記第２の方向に直交する第３の方向に相対する第１の端面および第２の端面とを有するコンデンサ本体と、
    　前記コンデンサ本体の表面のうち、少なくとも前記第１の主面に設けられ、前記第１の内部電極と電気的に接続されている第１の外部電極と、
    　前記コンデンサ本体の表面のうち、少なくとも前記第１の主面に設けられ、前記第２の内部電極と電気的に接続されている第２の外部電極と、
    　前記第１の外部電極の表面のうち、前記コンデンサ本体の前記第１の主面側の表面に設けられ、Ａｕ、ＣｕおよびＡｌのうちの１つからなる第１のバンプと、
    　前記第２の外部電極の表面のうち、前記コンデンサ本体の前記第１の主面側の表面に設けられ、前記第１のバンプと同じ材料からなる第２のバンプと、
    を備え、
    　前記第１の外部電極および前記第２の外部電極は、前記コンデンサ本体の前記第２の主面には設けられておらず、
    　前記第１の外部電極は、少なくとも前記第１のバンプと接する位置に設けられ、前記第１のバンプと同じ材料からなる第１の金属層を含み、
    　前記第２の外部電極は、少なくとも前記第２のバンプと接する位置に設けられ、前記第２のバンプと同じ材料からなる第２の金属層を含み、
    　前記第１の方向における前記第１のバンプの厚みおよび前記第２のバンプの厚みは、４．５μｍ以上であることを特徴とする積層セラミックコンデンサ。
  2. 　前記第１の金属層および前記第２の金属層の厚みは、０．３μｍ以上であることを特徴とする請求項１に記載の積層セラミックコンデンサ。
  3. 　前記コンデンサ本体の前記第２の主面の面積に対する、前記第２の主面の平坦領域の面積の割合は、０．８以上であることを特徴とする請求項１または２に記載の積層セラミックコンデンサ。
  4. 　前記コンデンサ本体のヤング率は、６７ＧＰａ以上であることを特徴とする請求項１～３のいずれか一項に記載の積層セラミックコンデンサ。
  5. 　前記第１の外部電極および前記第２の外部電極は、前記コンデンサ本体の表面のうち、前記第１の主面にのみ設けられていることを特徴とする請求項１～４のいずれか一項に記載の積層セラミックコンデンサ。
  6. 　前記第１の外部電極は、前記コンデンサ本体の表面のうち、前記第１の主面および前記第１の端面に設けられており、
    　前記第２の外部電極は、前記コンデンサ本体の表面のうち、前記第１の主面および前記第２の端面に設けられていることを特徴とする請求項１～４のいずれか一項に記載の積層セラミックコンデンサ。
  7. 　前記第１の外部電極は、前記コンデンサ本体の表面のうち、前記第１の主面、前記第１の端面、前記第１の側面および前記第２の側面に設けられており、
    　前記第２の外部電極は、前記コンデンサ本体の表面のうち、前記第１の主面、前記第２の端面、前記第１の側面および前記第２の側面に設けられていることを特徴とする請求項１～４のいずれか一項に記載の積層セラミックコンデンサ。
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