WO2023162965A1 - 配線基板 - Google Patents

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WO2023162965A1
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WO
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region
insulating layer
wiring board
wiring
conductor
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PCT/JP2023/006187
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French (fr)
Inventor
大地 清水
Original Assignee
京セラ株式会社
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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal

Definitions

  • the present invention relates to a wiring board and a mounting structure using the same.
  • Patent Document 1 describes that the surface of a resin substrate (insulating layer) is roughened to improve the adhesion between the wiring pattern and the insulating layer. ing.
  • a wiring board includes an insulating layer having a first surface and a second surface located opposite to the first surface, and a first wiring conductor located on the first surface.
  • the first surface of the insulating layer has a first region with a first arithmetic mean roughness and a second region with a second arithmetic mean roughness.
  • the second arithmetic mean roughness is greater than the first arithmetic mean roughness, and the first wiring conductor extends from the first region to the second region.
  • a mounting structure according to the present disclosure includes the wiring board described above and an element positioned on the surface of the wiring board.
  • FIG. 1 is an explanatory diagram for explaining a wiring board according to an embodiment of the present disclosure
  • FIG. FIG. 2 is an enlarged explanatory view for explaining one embodiment of a cross section of a region X shown in FIG. 1
  • 3 is an enlarged explanatory view for explaining another embodiment of the cross section of the region X shown in FIG. 1
  • FIG. 2 is an enlarged explanatory view for explaining a cross section of a region Y shown in FIG. 1
  • FIG. FIG. 4 is an explanatory diagram for explaining an embodiment of a method of forming first regions 2a and second regions 2b in an insulating layer (insulating layer for buildup)
  • FIG. 8 is an explanatory diagram for explaining another embodiment of a method of forming first regions 2a and second regions 2b in an insulating layer (insulating layer for buildup);
  • the wiring board according to the present disclosure has a configuration as described in the column of Means for Solving the Problems, thereby reducing the deterioration of electrical characteristics and making it difficult for the wiring conductor to peel off.
  • FIG. 1 is an explanatory diagram for explaining a wiring board 1 according to an embodiment of the present disclosure.
  • a wiring board 1 according to one embodiment includes an insulating layer 2, a conductor layer 3 and a solder resist 4. As shown in FIG. 1,
  • the insulating layer 2 includes a core insulating layer 21 and a build-up insulating layer 22 .
  • the core insulating layer 21 is not particularly limited as long as it is made of an insulating material. Examples of insulating materials include resins such as epoxy resins, bismaleimide-triazine resins, polyimide resins, and polyphenylene ether resins. These resins may be used in combination of two or more.
  • the thickness of the core insulating layer 21 is not particularly limited, and is, for example, 40 ⁇ m or more and 1800 ⁇ m or less.
  • the core insulating layer 21 may contain a reinforcing material.
  • reinforcing materials include insulating cloth materials such as glass fibers, glass nonwoven fabrics, aramid nonwoven fabrics, aramid fibers, and polyester fibers. Two or more reinforcing materials may be used in combination.
  • inorganic insulating fillers such as silica, barium sulfate, talc, clay, glass, calcium carbonate, and titanium oxide may be dispersed in the core insulating layer 21 .
  • Through-hole conductors 21 a are located in the core insulating layer 21 to electrically connect the upper and lower surfaces of the core insulating layer 21 .
  • the through-hole conductor 21a is located in a through-hole penetrating from the upper surface to the lower surface of the core insulating layer 21 .
  • the through-hole conductors 21a are formed by, for example, metal plating such as copper plating.
  • Through-hole conductors 21 a are connected to conductor layers 3 formed on both surfaces of core insulating layer 21 .
  • the through-hole conductor 21a may be positioned only on the inner wall surface of the through-hole, or may be filled in the through-hole.
  • the conductor layer 3 is not limited as long as it is made of a conductor such as metal. Specifically, the conductor layer 3 is formed of metal foil such as copper foil, metal plating such as copper plating, or the like. The thickness of the conductor layer 3 is not particularly limited, and is, for example, 10 ⁇ m or more and 30 ⁇ m or less.
  • the build-up insulating layer 22 is not particularly limited as long as it is made of an insulating material, like the core insulating layer 21 .
  • insulating materials include resins such as epoxy resins, bismaleimide-triazine resins, polyimide resins, and polyphenylene ether resins. These resins may be used in combination of two or more.
  • the buildup insulating layers 22 may be made of the same resin, or may be made of different resins.
  • the buildup insulating layer 22 and the core insulating layer 21 may be made of the same resin or may be made of different resins.
  • inorganic insulating fillers such as silica, barium sulfate, talc, clay, glass, calcium carbonate, and titanium oxide may be dispersed in the build-up insulating layer 22 .
  • the thickness of the buildup insulating layer 22 is not particularly limited, and is, for example, 25 ⁇ m or more and 40 ⁇ m or less.
  • the buildup insulating layers 22 may have the same thickness, or may have different thicknesses.
  • a via-hole conductor 22a for electrically connecting the layers is formed in the build-up insulating layer 22 .
  • the via-hole conductors 22a are located in via-holes penetrating the upper and lower surfaces of the buildup insulating layer 22 .
  • the via-hole conductors 22a are formed by, for example, metal plating such as copper plating.
  • the via-hole conductors 22 a are connected to the conductor layers 3 located on both sides of the build-up insulating layer 22 .
  • the via-hole conductor 22a may be filled in the via-hole, or may be located only on the inner wall surface of the via-hole.
  • a solder resist 4 may be located on the surface of the buildup layer.
  • the solder resist 4 is made of a resin such as an acrylic-modified epoxy resin.
  • the solder resist 4 is provided with openings for electrically connecting the conductor layer 3 and the electrodes of the device via the solder 5 .
  • Devices include, for example, semiconductor integrated circuit devices and optoelectronic devices.
  • the build-up insulating layer 22 has a first surface 221 and a second surface 222 located on the opposite side of the first surface 221, as shown in FIG.
  • FIG. 2 is an enlarged explanatory view for explaining one embodiment of the cross section of the region X shown in FIG.
  • the first surface 221 has a first region 2a having a first arithmetic mean roughness and a second region 2b having a second arithmetic mean roughness.
  • the second arithmetic mean roughness of the second region 2b is larger than the first arithmetic mean roughness of the first region 2a.
  • the first wiring conductor 31 is located from the first region 2a to the second region 2b. In this way, by locating in regions with different arithmetic mean roughnesses, the deterioration of electrical characteristics is reduced in the first region 2a with a small arithmetic mean roughness, and the first wiring is reduced in the second region 2b with a large arithmetic mean roughness. Adhesion of the conductor 31 can be improved. As a result, the wiring board 1 reduces the deterioration of the electrical characteristics and makes it difficult for the first wiring conductors 31 to peel off.
  • the conductor layer 3 generally includes power supply conductors, ground conductors and signal conductors.
  • the first wiring conductor 31 is, for example, a signal conductor.
  • the arithmetic average roughness (third arithmetic average roughness) of the side surface of the first wiring conductor 31 and the surface opposite to the surface in contact with the first surface 221 may be smaller than the first arithmetic average roughness.
  • the third arithmetic mean roughness is smaller than the first arithmetic mean roughness, the side surface and surface of the first wiring conductor 31 are relatively flat, which is advantageous in terms of improving transmission characteristics particularly when transmitting high-frequency signals. be.
  • the second arithmetic mean roughness may be 1.5 times or more the first arithmetic mean roughness.
  • the first arithmetic mean roughness may be, for example, 50 nm or more and 200 nm or less
  • the second arithmetic mean roughness may be, for example, 100 nm or more and 300 nm or less.
  • At least one first region 2 a and at least one second region 2 b need only exist for one first wiring conductor 31 .
  • the first regions 2 a and the second regions 2 b may be alternately positioned along the first wiring conductor 31 in consideration of reducing the deterioration of electrical characteristics and improving the adhesion of the first wiring conductor 31 .
  • the second region 2b may have a concave portion 2c recessed toward the second surface 222 side.
  • FIG. 3 is an enlarged explanatory view for explaining another embodiment of the cross section of the region X shown in FIG.
  • the arithmetic mean roughness of the concave portions 2c may be 100 nm or more and 300 nm or less, like the second arithmetic mean roughness of the second regions 2b.
  • the size of the concave portion 2c is not limited.
  • the depth (D in FIG. 3) is 5 ⁇ m or less at the deepest portion, and the opening width (W in FIG. 3) is 10 ⁇ m or more and 200 ⁇ m or less at the maximum portion. If the depth D and the opening width W of the recess 2c are within such ranges, the surface of the first wiring conductor 31 (the surface opposite to the recess 2c) can be kept flat. As a result, the adhesion of the first wiring conductors 31 can be further improved without affecting the electrical characteristics.
  • the wiring board 1 may include a second wiring conductor 32, as shown in FIG. FIG. 4 is an enlarged explanatory view for explaining a cross section of the region Y shown in FIG.
  • the second wiring conductor 32 is located on the second surface 222 of the insulating layer 22 for buildup, and is located so as to overlap the first region 2a of the insulating layer 22 for buildup when seen from above.
  • the second wiring conductor 32 is located between the buildup insulating layer 22 and the core insulating layer 21 with a part thereof embedded in the buildup insulating layer 22, and the cross section
  • the second wiring conductor 32 is located below the first region 2a. The thickness of the build-up insulating layer 22 located on the upper surface of the second wiring conductor 32 is reduced.
  • the thickness of the second wiring conductor 32 is, for example, 20 ⁇ m or more and 30 ⁇ m or less.
  • the distance between adjacent second wiring conductors 32 is, for example, 30 ⁇ m or more and 50 ⁇ m or less.
  • the first region 2a and the second region 2b of the insulating layer 2 are formed, for example, as follows. First, in order to laminate the insulating layer 2 (buildup insulating layer 22) having the first region 2a and the second region 2b, a base insulating layer 2 (for example, the core insulating layer 21) is prepared. A second wiring conductor 32 is formed on the surface of the core insulating layer 21 on which the build-up insulating layer 22 is to be formed.
  • a resin sheet 23 that will become the buildup insulating layer 22 is laminated on the surface of the core insulating layer 21 so as to cover the second wiring conductors 32 .
  • a resin sheet to which a protective film 23a having unevenness exists on the contact surface with the resin sheet 23 is adhered in a state where the protective film 23a is adhered to the surface opposite to the core insulating layer 21. 23 is used.
  • Lamination of the resin sheets 23 is performed at a relatively high temperature (120° C. or higher).
  • the resin sheet 23 is pressed from above the protective film 23a.
  • the portion where the second wiring conductor 32 exists is pressed more strongly than the other portion because the second wiring conductor 32 serves as a base.
  • the protective film 23a attached to the resin sheet 23 is peeled off to form the first region 2a and the second region 2b on the surface (first surface 221) of the buildup insulating layer 22.
  • FIG. The portion where the second wiring conductor 32 serves as a base and is strongly pressed has a small degree of roughness and becomes the first region 2a. The roughness of other portions is increased, and as shown in FIG. 5, it becomes a second region 2b.
  • a first wiring conductor 31 is formed on the upper surface of the build-up insulating layer 22 by a semi-additive method, spanning from the first region 2a to the second region 2b. Then, the metal oxide film such as the copper oxide film is removed by acid cleaning. After that, tin is deposited so as to have a thickness of about 100 nm. The excess deposited tin is then removed, for example by etching with nitric acid. Etching is performed in this manner to adjust the thickness of tin to approximately 2 nm or more and 5 nm or less.
  • a silane coupling agent is applied so as to cover the formed tin layer.
  • the silane coupling agent commercially available ones such as FC-9100Z (manufactured by MEC Co., Ltd.), KBM-303 (Shin-Etsu Chemical Co., Ltd., DOWSIL TM Z-6040 Silane (Dow Toray Industries, Inc.) can be used.
  • the surface is treated at a temperature of 70° C. or higher and 100° C. or lower for 1 minute or longer and 10 minutes or shorter to form a silane coupling agent layer on the surface of the tin layer.
  • a first wiring conductor 31 as shown in FIG. 1 is formed.
  • the resin sheet 23 forming the build-up insulating layer 22 is laminated on the surface of the core insulating layer 21 at a relatively low temperature (100° C. or lower), as shown in FIG. A recess is formed on the surface of the resin sheet 23 in the region between the conductors 32 .
  • a release film is interposed on the release surface of the resin sheet, and pressure is applied from above the release film.
  • the resin sheet 23 has a protective film 23a adhered to the surface opposite to the core insulating layer 21, and the resin sheet 23 adhered with the protective film 23a having irregularities on the contact surface with the resin sheet 23. to use.
  • the depressions on the surface of the resin sheet 23 are less likely to be pressurized, and the roughness tends to increase.
  • the portion where the second wiring conductor 32 exists is strongly pressed as described above, and the roughness is reduced.
  • a second region 2b having a first region 2a and recesses 2c is formed on the surface (first surface 221) of the insulating layer 22 for buildup. The existence of the second wiring conductors 32 facilitates the formation of the recesses 2c between the adjacent second wiring conductors 32 .
  • a mounting structure includes a wiring board 1 according to one embodiment and an element S positioned on the surface of the wiring board 1 .
  • the conductor layer 3 in the opening of the solder resist 4 and the electrode of the element S are connected via solder 5 .
  • the element S may be a semiconductor integrated circuit element, an optoelectronic element, or the like.
  • the elements S may be located on both sides of the wiring board 1, or the elements S may be located on one surface and a motherboard or the like may be located on the other surface.
  • the wiring board according to the present disclosure is not limited to the wiring board 1 according to the embodiment described above.
  • the buildup insulating layer 22 positioned directly above the core insulating layer 21 has the first region 2a and the second region 2b.
  • the insulating layers of the first region 2 a and the second region 2 b are not limited to the build-up insulating layer 22 located directly above the core insulating layer 21 .
  • the first region 2a and the second region 2b are formed on the first surface of the buildup insulating layer 22 other than the buildup insulating layer positioned directly above the core insulating layer. may exist, and the first surface of the core insulating layer 21 may have the first region 2a and the second region 2b.
  • the first region 2a and the second region 2b exist on the first surfaces of all the insulating layers, and the first regions 2a and 2b do not need to exist on the first surfaces of at least one insulating layer. It is sufficient if the region 2a and the second region 2b are present.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Laminated Bodies (AREA)

Abstract

本開示に係る配線基板は、第１面および第１面と反対側に位置する第２面を有する絶縁層と、第１面に位置している第１配線導体とを含む。絶縁層の第１面は、第１算術平均粗さを有する第１領域および第２算術平均粗さを有する第２領域を有している。第２算術平均粗さは、第１算術平均粗さよりも大きく、第１配線導体は、第１領域から第２領域にわたり位置している。

Description

配線基板
　本発明は、配線基板およびそれを用いた実装構造体に関する。
　近年、配線基板に形成されている配線パターンは、電子機器の小型化などに伴って、微細な配線が高密度で形成されている。このような微細な配線パターンは剥離しやすく、得られる配線基板は、電気的信頼性に乏しくなる。微細な配線パターンを剥離しにくくするため、例えば、特許文献１には、樹脂製基材（絶縁層）の表面を粗化して、配線パターンと絶縁層との密着性を向上させることが記載されている。
特開２００７－９５８２８号公報
　本開示に係る配線基板は、第１面および第１面と反対側に位置する第２面を有する絶縁層と、第１面に位置している第１配線導体とを含む。絶縁層の第１面は、第１算術平均粗さを有する第１領域および第２算術平均粗さを有する第２領域を有している。第２算術平均粗さは、第１算術平均粗さよりも大きく、第１配線導体は、第１領域から第２領域にわたり位置している。
　本開示に係る実装構造体は、上記の配線基板と、配線基板の表面に位置する素子とを含む。
本開示の一実施形態に係る配線基板を説明するための説明図である。 図１に示す領域Ｘの断面の一実施形態を説明するための拡大説明図である。 図１に示す領域Ｘの断面の他の実施形態を説明するための拡大説明図である。 図１に示す領域Ｙの断面を説明するための拡大説明図である。 絶縁層（ビルドアップ用絶縁層）に第１領域２ａおよび第２領域２ｂを形成する方法の一実施形態を説明するための説明図である。 絶縁層（ビルドアップ用絶縁層）に第１領域２ａおよび第２領域２ｂを形成する方法の他の実施形態を説明するための説明図である。
　特許文献１に記載のような従来の配線基板では、配線パターンと絶縁層との密着性は向上するものの、絶縁層の表面を粗化すると電気特性が悪化するという問題がある。そのため、電気特性に優れ、かつ配線導体が剥離しにくい配線基板が求められている。
　本開示に係る配線基板は、課題を解決するための手段の欄に記載するような構成を有することによって、電気特性の悪化を低減し、かつ配線導体が剥離しにくくなる。
　本開示の一実施形態に係る配線基板を、図１～４に基づいて説明する。図１は、本開示の一実施形態に係る配線基板１を説明するための説明図である。図１に示すように、一実施形態に係る配線基板１は、絶縁層２、導体層３およびソルダーレジスト４を含む。
　絶縁層２には、コア用絶縁層２１およびビルドアップ用絶縁層２２が含まれる。コア用絶縁層２１は、絶縁性を有する素材で形成されていれば特に限定されない。絶縁性を有する素材としては、例えば、エポキシ樹脂、ビスマレイミド－トリアジン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂などの樹脂が挙げられる。これらの樹脂は２種以上を混合して用いてもよい。コア用絶縁層２１の厚みは特に限定されず、例えば４０μｍ以上１８００μｍ以下である。
　コア用絶縁層２１には、補強材が含まれていてもよい。補強材としては、例えば、ガラス繊維、ガラス不織布、アラミド不織布、アラミド繊維、ポリエステル繊維などの絶縁性布材が挙げられる。補強材は２種以上を併用してもよい。さらに、コア用絶縁層２１には、シリカ、硫酸バリウム、タルク、クレー、ガラス、炭酸カルシウム、酸化チタンなどの無機絶縁性フィラーが分散されていてもよい。
　コア用絶縁層２１には、コア用絶縁層２１の上下面を電気的に接続するために、スルーホール導体２１ａが位置している。スルーホール導体２１ａは、コア用絶縁層２１の上面から下面まで貫通するスルーホール内に位置している。スルーホール導体２１ａは、例えば、銅めっきなどの金属めっきなどで形成されている。スルーホール導体２１ａは、コア用絶縁層２１の両面に形成された導体層３に接続されている。スルーホール導体２１ａは、スルーホールの内壁面のみに位置していてもよく、スルーホール内に充填されていてもよい。
　コア用絶縁層２１の上面および下面には、導体層３およびビルドアップ用絶縁層２２が交互に積層されたビルドアップ層が位置している。ビルドアップ層には、最も少なくて２層の導体層３と１層のビルドアップ用絶縁層２２とが積層される。導体層３は、金属などの導体で形成されていれば限定されない。具体的には、導体層３は、銅箔などの金属箔、銅めっきなどの金属めっきなどで形成されている。導体層３の厚みは特に限定されず、例えば１０μｍ以上３０μｍ以下である。
　ビルドアップ用絶縁層２２は、コア用絶縁層２１と同様、絶縁性を有する素材で形成されていれば特に限定されない。絶縁性を有する素材としては、例えば、エポキシ樹脂、ビスマレイミド－トリアジン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂などの樹脂が挙げられる。これらの樹脂は２種以上を混合して用いてもよい。ビルドアップ用絶縁層２２は、それぞれ同じ樹脂で形成されていてもよく、異なる樹脂で形成されていてもよい。ビルドアップ用絶縁層２２とコア用絶縁層２１とは、同じ樹脂で形成されていてもよく、異なる樹脂で形成されていてもよい。
　さらに、ビルドアップ用絶縁層２２には、シリカ、硫酸バリウム、タルク、クレー、ガラス、炭酸カルシウム、酸化チタンなどの無機絶縁性フィラーが、分散されていてもよい。ビルドアップ用絶縁層２２の厚みは特に限定されず、例えば２５μｍ以上４０μｍ以下である。ビルドアップ用絶縁層２２は、それぞれ同じ厚みを有していてもよく、異なる厚みを有していてもよい。
　ビルドアップ用絶縁層２２には、層間を電気的に接続するためのビアホール導体２２ａが形成されている。ビアホール導体２２ａは、ビルドアップ用絶縁層２２の上下面を貫通するビアホール内に位置している。ビアホール導体２２ａは、例えば、銅めっきなどの金属めっきなどで形成されている。ビアホール導体２２ａは、ビルドアップ用絶縁層２２の両面に位置する導体層３に接続されている。ビアホール導体２２ａは、ビアホール内に充填されていてもよく、ビアホールの内壁面のみに位置していてもよい。
　図１に示すように、ビルドアップ層の表面には、ソルダーレジスト４が位置していてもよい。ソルダーレジスト４は樹脂で形成されており、樹脂としては、例えばアクリル変性エポキシ樹脂などが挙げられる。ソルダーレジスト４には、導体層３と素子の電極とを半田５を介して電気的に接続するために、開口が設けられている。素子としては、例えば、半導体集積回路素子、オプトエレクトロニクス素子などが挙げられる。
　ビルドアップ用絶縁層２２は、図２に示すように、第１面２２１および第１面２２１と反対側に位置する第２面２２２を有する。図２は、図１に示す領域Ｘの断面の一実施形態を説明するための拡大説明図である。第１面２２１は、第１算術平均粗さを有する第１領域２ａおよび第２算術平均粗さを有する第２領域２ｂを有している。
　一実施形態に係る配線基板１において、第２領域２ｂの第２算術平均粗さは、第１領域２ａの第１算術平均粗さよりも大きい。導体層３のうち、第１配線導体３１は、第１領域２ａから第２領域２ｂにわたって位置している。このように、算術平均粗さが異なる領域に位置することによって、算術平均粗さの小さい第１領域２ａで電気特性の悪化を低減し、算術平均粗さの大きい第２領域２ｂで第１配線導体３１の密着性を向上させることができる。その結果、配線基板１は、電気特性の悪化を低減し、かつ第１配線導体３１が剥離しにくくなる。
　導体層３は、一般的に、電源用導体、接地用導体および信号用導体を含んでいる。第１配線導体３１は、例えば、信号用導体である。第１配線導体３１の側面、および第１面２２１に接する面とは反対側の表面の算術平均粗さ（第３算術平均粗さ）は、第１算術平均粗さよりも小さくてもよい。第３算術平均粗さが第１算術平均粗さよりも小さいと、第１配線導体３１の側面および表面が比較的平坦であり、特に高周波信号を伝送する場合の伝送特性が向上する点で有利である。
　第２算術平均粗さは、第１算術平均粗さの１．５倍以上であってもよい。第２算術平均粗さが第１算術平均粗さの１．５倍以上であると、比較的粗い領域と滑らかな領域とが存在することになり、電気特性の悪化を低減しながら、第１配線導体３１の密着性をより向上させることができる。第１算術平均粗さは、例えば５０ｎｍ以上２００ｎｍ以下であってもよく、第２算術平均粗さは、例えば１００ｎｍ以上３００ｎｍ以下であってもよい。
　１つの第１配線導体３１に対して、第１領域２ａおよび第２領域２ｂは、それぞれ少なくとも１つ存在していればよい。電気特性の悪化の低減、および第１配線導体３１の密着性の向上を考慮すると、第１領域２ａおよび第２領域２ｂは、第１配線導体３１に沿って交互に位置していてもよい。
　第２領域２ｂには、図３に示すように、第２面２２２側に窪んだ凹部２ｃを有していてもよい。図３は、図１に示す領域Ｘの断面の他の実施形態を説明するための拡大説明図である。このような凹部２ｃを有することによって、第１配線導体３１の密着性をより向上させることができる。凹部２ｃの算術平均粗さは、第２領域２ｂの第２算術平均粗さと同様、１００ｎｍ以上３００ｎｍ以下であってもよい。
　凹部２ｃの大きさは限定されず、例えば、深さ（図３のＤ）は最深部で５μｍ以下であり、開口幅（図３のＷ）は最大部で１０μｍ以上２００μｍ以下である。凹部２ｃの深さＤおよび開口幅Ｗがこのような範囲であれば、第１配線導体３１の表面（凹部２ｃと反対側の面）を平坦に保つことができる。その結果、電気特性に影響を及ぼすことなく、第１配線導体３１の密着性をより向上させることができる。
　配線基板１は、図４に示すように、第２配線導体３２を含んでいてもよい。図４は、図１に示す領域Ｙの断面を説明するための拡大説明図である。第２配線導体３２は、ビルドアップ用絶縁層２２の第２面２２２に位置しており、平面透視で、ビルドアップ用絶縁層２２の第１領域２ａと重なるように位置している。言い換えれば、本例では第２配線導体３２は、ビルドアップ用絶縁層２２とコア用絶縁層２１との間においてビルドアップ用絶縁層２２に一部が埋設された状態で位置しており、断面視で第２配線導体３２は第１領域２ａの下方に位置している。第２配線導体３２の上面に位置するビルドアップ用絶縁層２２の厚みは薄くなる。そのため、算術平均粗さの小さい第１領域２ａと対向していることによって、マイグレーションやショートの可能性を低減し、電気特性の悪化を低減することができる。第２配線導体３２の厚みは、例えば２０μｍ以上３０μｍ以下である。隣接する第２配線導体３２間の距離は、例えば、３０μｍ以上５０μｍ以下である。
　一実施形態に係る配線基板１において、絶縁層２（ビルドアップ用絶縁層２２）の第１領域２ａおよび第２領域２ｂは、例えば、次のように形成される。まず、第１領域２ａおよび第２領域２ｂを有する絶縁層２（ビルドアップ用絶縁層２２）を積層するために、土台となる絶縁層２（例えばコア用絶縁層２１）を準備する。このコア用絶縁層２１の表面（ビルドアップ用絶縁層２２）が形成される側の表面に、第２配線導体３２を形成する。
　次いで、第２配線導体３２を被覆するように、コア用絶縁層２１の表面に、ビルドアップ用絶縁層２２となる樹脂シート２３を積層させる。樹脂シート２３としては、コア用絶縁層２１と反対側の表面に保護フィルム２３ａが貼付された状態で、樹脂シート２３との接触面に凹凸が存在している保護フィルム２３ａが貼付された樹脂シート２３を使用する。樹脂シート２３の積層は、比較的高温（１２０℃以上）で行う。
　次いで、樹脂シート２３を保護フィルム２３ａの上から加圧する。この時、第２配線導体３２が存在する部分は、他の部分よりも第２配線導体３２が土台となって強く加圧される。加圧後、樹脂シート２３に貼付されている保護フィルム２３ａを剥離することによって、ビルドアップ用絶縁層２２の表面（第１面２２１）に第１領域２ａおよび第２領域２ｂが形成される。第２配線導体３２が土台となって強く加圧された部分の粗度は小さく、第１領域２ａとなる。その他の部分の粗度は大きくなり、図５に示すように、第２領域２ｂとなる。
　ビルドアップ用絶縁層２２の上面に第1領域２ａから第２領域２ｂにまたがってセミアディティブ法で第１配線導体３１を形成する。次いで、酸洗浄によって、銅の酸化膜など金属酸化膜を除去する。その後１００ｎｍ程度の厚みを有するようにスズを析出させる。次いで、過剰に析出させたスズを、例えば硝酸を用いたエッチングによって除去する。このようにエッチングを行い、スズの厚みを２ｎｍ以上５ｎｍ以下程度に調整する。
　次いで、形成されたスズ層を被覆するように、シランカップリング剤を塗布する。シランカップリング剤としては、ＦＣ－９１００Ｚ（メック株式会社製）、ＫＢＭ－３０３（信越化学工業株式会社、ＤＯＷＳＩＬＴＭＺ－６０４０　Ｓｉｌａｎｅ（ダウ・東レ株式会社）など市販されているものを使用することができる。シランカップリング剤を塗布した後、７０℃以上１００℃以下の温度で１分以上１０分以下処理することによって、スズ層の表面にシランカップリング剤層を形成する。このようにして、例えば図１に示すような第1配線導体３１を形成する。
　コア用絶縁層２１の表面に、ビルドアップ用絶縁層２２となる樹脂シート２３を積層させる際に、比較的低温（１００℃以下）で行うと、図６に示すように、隣接する第２配線導体３２間の領域において樹脂シート２３の表面に窪みが生じる。保護フィルム２３ａを剥離した後、樹脂シートの剥離面に離型フィルムを介在させて、離型フィルムの上から加圧する。樹脂シート２３は、コア用絶縁層２１と反対側の表面に保護フィルム２３ａが貼付された状態で、樹脂シート２３との接触面に凹凸が存在している保護フィルム２３ａが貼付された樹脂シート２３を使用する。
　この時、樹脂シート２３表面の窪み部分は加圧されにくく、粗度が大きくなりやすい。一方、第２配線導体３２が存在する部分は、上記のように強く加圧され、粗度は小さくなる。離型フィルムを剥離することによって、ビルドアップ用絶縁層２２の表面（第１面２２１）に第１領域２ａおよび凹部２ｃを有する第２領域２ｂが形成される。第２配線導体３２が存在することによって、隣接する第２配線導体３２間に、凹部２ｃが形成されやすくなる。
　本開示に係る実装構造体は、一実施形態に係る配線基板１と、配線基板１の表面に位置する素子Ｓとを含む。ソルダーレジスト４の開口内の導体層３と素子Ｓの電極とが、半田５を介して接続されている。素子Ｓとしては、上記のように、半導体集積回路素子、オプトエレクトロニクス素子などが挙げられる。配線基板１の両面に素子Ｓが位置していてもよく、一方の表面には素子Ｓが位置し、他方の表面には、例えばマザーボードなどが位置していてもよい。
　本開示に係る配線基板は、上述の一実施形態に係る配線基板１に限定されない。一実施形態に係る配線基板１では、コア用絶縁層２１の直上に位置するビルドアップ用絶縁層２２が第１領域２ａおよび第２領域２ｂを有する。しかし、第１領域２aおよび第２領域２ｂが有する絶縁層は、コア用絶縁層２１の直上に位置するビルドアップ用絶縁層２２に限定されない。ビルドアップ用絶縁層が２層以上存在する場合、コア用絶縁層の直上に位置するビルドアップ用絶縁層以外のビルドアップ用絶縁層２２の第１面に、第１領域２ａおよび第２領域２ｂが存在していてもよく、コア用絶縁層２１の第１面に第１領域２ａおよび第２領域２ｂが存在していてもよい。
　さらに、本開示に係る配線基板は、すべての絶縁層の第１面に第１領域２ａおよび第２領域２ｂが存在している必要はなく、少なくとも１層の絶縁層の第１面に第１領域２ａおよび第２領域２ｂが存在していればよい。
　１　　配線基板
　２　　絶縁層
　２１　コア用絶縁層
　２２　ビルドアップ用絶縁層
　２１ａ　スルーホール導体
　２２ａ　ビアホール導体
　２２１　第１面
　２２２　第２面
　２ａ　第１領域
　２ｂ　第２領域
　２ｃ　凹部
　２３　樹脂シート
　２３ａ　保護フィルム
　３　　導体層
　３１　第１配線導体
　３２　第２配線導体
　４　　ソルダーレジスト
　５　　半田

Claims (10)

  1. 　第１面および該第１面と反対側に位置する第２面を有する絶縁層と、
    　前記第１面に位置している第１配線導体と、
    を含み、
    　前記絶縁層の前記第１面は、第１算術平均粗さを有する第１領域および第２算術平均粗さを有する第２領域を有しており、
    　前記第２算術平均粗さは、前記第１算術平均粗さよりも大きく、
    　前記第１配線導体は、前記第１領域から前記第２領域にわたり位置している、
    配線基板。
  2. 　前記第２領域は、前記第２面側に窪んだ凹部を有している、請求項１に記載の配線基板。
  3. 　前記第２面に位置している第２配線導体をさらに含み、
    　平面透視で、該第２配線導体は、前記第１領域と重なるように位置している、請求項１または２に記載の配線基板。
  4. 　前記凹部の深さは、最深部で５μｍ以下である、請求項２に記載の配線基板。
  5. 　平面視で、前記凹部の開口幅は、最大部で１０μｍ以上２００μｍ以下である、請求項２～４のいずれかに記載の配線基板。
  6. 　前記第２算術平均粗さは、前記第１算術平均粗さの１．５倍以上である、請求項１～５のいずれかに記載の配線基板。
  7. 　前記第１領域および前記第２領域は、前記第１配線導体に沿って交互に位置している、請求項１～６のいずれかに記載の配線基板。
  8. 　前記第１配線導体は、信号用導体である、請求項１～７のいずれかに記載の配線基板。
  9. 　前記第１配線導体の側面および前記第１面に接する表面とは反対側に位置する表面の第３算術平均粗さは、前記第１算術平均粗さよりも小さい、請求項１～８のいずれかに記載の配線基板。
  10. 　請求項１～９のいずれかに記載の配線基板と、該配線基板の表面に位置する素子とを含む、実装構造体。
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JPH1051113A (ja) * 1996-07-29 1998-02-20 Ibiden Co Ltd 多層プリント配線板の製造方法
WO2019021895A1 (ja) * 2017-07-24 2019-01-31 古河電気工業株式会社 表面処理銅箔、並びにこれを用いた銅張積層板およびプリント配線板

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1051113A (ja) * 1996-07-29 1998-02-20 Ibiden Co Ltd 多層プリント配線板の製造方法
WO2019021895A1 (ja) * 2017-07-24 2019-01-31 古河電気工業株式会社 表面処理銅箔、並びにこれを用いた銅張積層板およびプリント配線板

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