WO2023074661A1 - 配線基板およびその製造方法 - Google Patents

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wiring
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範征 清水
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京セラ株式会社
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Definitions

  • the present invention relates to a wiring board and its manufacturing method.
  • the semi-additive method is a method of forming wiring conductors in the following procedure. First, a thin underlying metal layer is formed on the exposed surface of the insulating layer by electroless plating, sputtering, or the like. Next, a plating resist layer having openings corresponding to the pattern of the wiring conductor is formed on the base metal layer. Next, an electrolytic plated layer is formed on the base metal layer exposed in the opening of the plating resist layer. Next, the plating resist layer is peeled off, and finally, the base metal layer is removed by etching from the portion not covered with the electrolytic plating layer.
  • the miniaturization of wiring conductors is progressing. For example, there is a demand for wiring conductors with a width of 15 ⁇ m or less and a spacing between adjacent wiring conductors of 15 ⁇ m or less.
  • the wiring conductor has a narrow width of, for example, 15 ⁇ m or less, the bonding area between the insulating layer and the wiring conductor through the base metal layer becomes small, and the wiring conductor is easily separated from the insulating layer. Furthermore, electrical insulation reliability is lowered between wiring conductors adjacent to each other.
  • Patent Document 1 a method of forming a wiring conductor composed of an underlying metal layer and an electrolytic plating layer remaining in the groove has been proposed.
  • a groove corresponding to the pattern of the wiring conductor is formed on the surface of the insulating layer to a predetermined depth by laser processing.
  • a thin underlying metal layer is formed on the surface of the insulating layer including the inner wall of the groove by electroless plating, sputtering, or the like.
  • an electrolytic plated layer having a thickness that fills the grooves is formed on the underlying metal layer.
  • the underlying metal layer and the electroplated layer on the insulating layer are removed by chemical mechanical polishing.
  • grooves for wiring conductors with a relatively narrow width are satisfactorily filled with the electrolytic plating layer.
  • wiring conductor grooves having a relatively wide width are difficult to fill satisfactorily with an electrolytic plating layer.
  • the upper surface of the wiring conductor is greatly recessed, resulting in poor flatness. If the thickness of the electroplated layer is further increased to eliminate the recess, the stress generated during the formation of the electroplated layer increases. Therefore, a large stress acts on the inner wall of the groove for the wide wiring conductor through the base metal layer, and the wide wiring conductor is easily peeled off.
  • a wiring board includes an insulating layer, a groove located on the top surface of the insulating layer, a recess located on the top surface of the insulating layer and having a width wider than the groove, an inner surface of the groove, and a base located on the inner surface of the recess. a metal layer, a first wiring conductor positioned on the base metal layer to fill the trench, and a second wiring conductor positioned on the base metal layer to fill the recess and having a width wider than that of the first wiring conductor. and wiring conductors.
  • the second wiring conductor has a first portion and a second portion integrally positioned adjacent to the first portion. A plurality of voids are located at the boundary of the first portion and the second portion.
  • a method for manufacturing a wiring board according to the present disclosure includes a step of forming a groove and a recess having a wider width than the groove on an upper surface of an insulating layer; forming at least one plating resist having a width narrower than the width of the recess on the underlying metal layer in the recess; and a first electroplating layer on the underlying metal layer exposed from the plating resist.
  • a step of removing the plating resist from the base metal layer a step of forming a second electroplated layer on the first electroplated layer and on the base metal layer; a first electroplated layer, a second A first wiring made of a first electroplated metal derived from the first electroplated layer or a second electroplated metal derived from the second electroplated layer filling the groove by removing a portion of the electroplated layer and the underlying metal layer.
  • a second wiring conductor consisting of a conductor and a first electroplated metal filling the recess and a second electroplated metal derived from the second electroplated layer.
  • FIG. 1 is an explanatory diagram showing a cross section of a wiring board according to an embodiment of the present disclosure
  • FIG. 2 is an electron micrograph of region X shown in FIG. 1
  • FIG. 4 is an explanatory diagram showing steps of manufacturing the first wiring conductor and the second wiring conductor in the wiring board manufacturing method according to the embodiment of the present disclosure
  • FIG. 4 is an explanatory diagram showing steps of manufacturing the first wiring conductor and the second wiring conductor in the wiring board manufacturing method according to the embodiment of the present disclosure
  • FIG. 4 is an explanatory diagram showing steps of manufacturing the first wiring conductor and the second wiring conductor in the wiring board manufacturing method according to the embodiment of the present disclosure
  • FIG. 4 is an explanatory diagram showing steps of manufacturing the first wiring conductor and the second wiring conductor in the wiring board manufacturing method according to the embodiment of the present disclosure
  • FIG. 4 is an explanatory diagram showing steps of manufacturing the first wiring conductor and the second wiring conductor in the wiring board manufacturing method according to the embodiment of the present disclosure
  • FIG. 4 is an explanatory diagram showing steps of manufacturing the first wiring conductor and the second wiring conductor in the wiring board manufacturing method according to the embodiment of the present disclosure
  • FIG. 4 is an explanatory diagram showing steps of manufacturing the first wiring conductor and the second wiring conductor in the wiring board manufacturing method according to the embodiment of the present disclosure
  • FIG. 4 is an explanatory diagram showing steps of manufacturing the first wiring conductor and the second wiring conductor in the wiring board manufacturing method according to the embodiment of the present disclosure
  • FIG. 4 is an explanatory diagram showing steps of manufacturing the first wiring conductor and the second wiring conductor in the wiring board manufacturing method according to the embodiment of the present disclosure
  • FIG. 4 is an explanatory diagram showing steps of manufacturing the first wiring conductor and the second wiring conductor in the wiring board manufacturing method according to the embodiment of the present disclosure
  • FIG. 4 is an explanatory diagram showing steps of manufacturing the first wiring conductor and the second wiring conductor in the wiring board manufacturing method according to the embodiment of the present disclosure
  • FIG. 4 is an explanatory diagram showing steps of manufacturing the first wiring conductor and the second wiring conductor in the wiring board manufacturing method according to the embodiment of the present disclosure
  • the wide second wiring conductor has the first portion and the second portion that is integrally positioned adjacent to the first portion, and the first portion and A plurality of voids are located at the boundary of the second portion. Therefore, the stress generated between the second wiring conductor and the insulating layer and the stress generated within the second wiring conductor are dispersed and relaxed at the boundary between the first portion and the second portion where the gap is located. . As a result, the wiring board according to the present disclosure can reduce peeling of the second wiring conductor.
  • the stresses generated during the formation of the first electroplated layer and the second electroplated layer are dispersed by the above steps.
  • the method for manufacturing a wiring board according to the present disclosure it is possible to obtain a wiring board in which peeling of the second wiring conductor formed in the recess is reduced.
  • FIG. 1 is an explanatory diagram showing a cross section of a wiring board according to an embodiment of the present disclosure.
  • a wiring board 10 according to one embodiment includes insulating layers 1 ( 11 , 12 ), first wiring conductors 5 and second wiring conductors 6 .
  • the insulating layer 1 (11) corresponds to the core insulating layer 11
  • the insulating layer 1 (12) corresponds to the buildup insulating layer 12.
  • FIG. 1 In the wiring board 10 according to one embodiment, a form in which the first wiring conductor 5 and the second wiring conductor 6 are included in the build-up insulating layer 12 will be described.
  • the core insulating layer 11 is made of resin such as epoxy resin, bismaleimide-triazine resin, polyimide resin, polyphenylene ether resin, and liquid crystal polymer. These resins may be used alone or in combination of two or more.
  • the core insulating layer 11 may contain a reinforcing material such as glass cloth, and further may have insulating particles dispersed therein.
  • the insulating particles are not limited, and examples thereof include inorganic insulating fillers such as silica, alumina, barium sulfate, talc, clay, glass, calcium carbonate, and titanium oxide.
  • the thickness of the core insulating layer 11 is not limited, and the thickness of the core insulating layer is, for example, 0.1 mm or more and 2.0 mm or less.
  • the core insulating layer 11 has through-hole conductors 11 a for electrically connecting the conductor layers 11 b on the upper and lower surfaces of the core insulating layer 11 .
  • the through-hole conductors 11a are located in through-holes penetrating through the upper and lower surfaces of the insulating layer 11 for core.
  • the through-hole conductor 11a is made of a conductor plated with a metal such as copper plating.
  • Through-hole conductors 11a are connected to conductor layers 11b on both sides of insulating layer 11 for core.
  • the through-hole conductor 11a may be formed only on the inner wall surface of the through-hole, or may be filled in the through-hole.
  • the build-up insulating layer 12 is also made of resin such as epoxy resin, bismaleimide-triazine resin, polyimide resin, polyphenylene ether resin, liquid crystal polymer. These resins may be used alone or in combination of two or more.
  • the core insulating layer 11 and the buildup insulating layer 12 may be made of the same resin or may be made of different resins.
  • the build-up insulating layer 12 may contain a reinforcing material such as glass cloth, and further may have insulating particles dispersed therein.
  • the insulating particles are not limited, and examples thereof include inorganic insulating fillers such as silica, alumina, barium sulfate, talc, clay, glass, calcium carbonate, and titanium oxide.
  • the thickness of the build-up insulating layer 12 is not limited, and is, for example, 10 ⁇ m or more and 50 ⁇ m or less.
  • the buildup insulating layer 12 has via-hole conductors 12a for electrically connecting the conductor layers located on the upper and lower surfaces of the buildup insulating layer 12. As shown in FIG. The via-hole conductors 12a are located in via-holes penetrating the top and bottom surfaces of the buildup insulating layer 12 . The via-hole conductors 12a are formed at the same time as the first wiring conductors 5 and the second wiring conductors 6 are formed, for example. The via-hole conductor 12a may be formed only on the inner wall surface of the via-hole, or may be filled in the via-hole.
  • a groove 2 and a recess 3 are located on the upper surface of the build-up insulating layer 12 .
  • a base metal layer 4 is positioned on the inner surfaces of the grooves 2 and the recesses 3 .
  • the base metal layer 4 is a base portion of the first wiring conductor 5 and the second wiring conductor 6 .
  • the underlying metal layer 4 is made of metal such as copper.
  • the base metal layer 4 has a thickness of, for example, 0.1 ⁇ m or more and 0.5 ⁇ m or less. The presence of the base metal layer 4 improves the adherence of the first wiring conductor 5 and the second wiring conductor 6 .
  • the groove 2 is filled with the first wiring conductor 5 .
  • the width of the first wiring conductor 5 is relatively narrow, and may be, for example, 15 ⁇ m or less. Such a first wiring conductor 5 functions, for example, as a signal wiring conductor.
  • the width of the groove 2 is appropriately set according to the width of the first wiring conductor 5 .
  • the depth of the groove 2 is not limited as long as it does not penetrate the buildup insulating layer 12 .
  • the depth of the groove 2 is preferably 10% or more and 50% or less of the thickness of the buildup insulating layer 12, for example.
  • the fact that the groove 2 is filled with the first wiring conductor means, for example, a gap in the groove 2 due to entrainment of air during manufacturing, a gap due to non-adherence of the underlying metal layer 4 or the first wiring conductor to the narrow portion, and the like. including when there is
  • the arithmetic mean roughness Ra of the inner surface of the groove 2 is not limited, and may be, for example, 50 nm or more and 100 nm or less.
  • the arithmetic mean roughness Ra of the inner surface of the groove 2 is 50 nm or more and 100 nm or less, the base metal layer 4 is adhered more firmly, and peeling of the base metal layer 4 can be further reduced.
  • the arithmetic mean roughness Ra of the surface of the base metal layer 4 located in the groove 2 is not limited, and may be, for example, 50 nm or more and 100 nm or less.
  • the first wiring conductor 5 is firmly adhered to the base metal layer 4 and the first wiring conductor 5 can be further reduced from peeling off.
  • the first wiring conductor 5 may have a surface roughness with an arithmetic mean roughness Ra of 50 nm or more and 100 nm or less corresponding to the arithmetic mean roughness Ra of the surface of the base metal layer 4 . This roughness is smaller than the side surface roughness of the second wiring conductor 6, and transmission loss can be further reduced when a high-frequency signal is transmitted to the first wiring conductor 5.
  • the recess 3 has a wider width than the groove 2.
  • the recess 3 is filled with a second wiring conductor 6 .
  • the width of the second wiring conductor 6 is wider than the width of the first wiring conductor 5, and may be, for example, 150 ⁇ m or more.
  • Such a second wiring conductor 6 functions, for example, as a ground conductor layer.
  • the width of the recess 3 is appropriately set according to the width of the second wiring conductor 6 .
  • the depth of the recess 3 is not limited as long as it does not penetrate the buildup insulating layer 12 .
  • the depth of the concave portion 3 is preferably 10% or more and 50% or less of the thickness of the buildup insulating layer 12, for example.
  • the recess 3 is filled with the second wiring conductor means, for example, a gap in the recess 3 due to entrainment of air during manufacturing, a gap due to non-adherence of the underlying metal layer 4 or the second wiring conductor to the narrow portion, and the like. including when there is
  • the second wiring conductor 6 includes a first portion 61 and a second portion 62, the second portion 62 being adjacent to the first portion 61 and integrally positioned.
  • the first portion 61 is made of, for example, a first electroplating metal, such as copper.
  • the second portion 62 is made of, for example, a second electroplating metal, such as copper. Even if the first portion 61 and the second portion 62 are made of the same metal (for example, copper), they are treated as separate portions in this specification.
  • FIG. 1 a boundary 63 between the first portion 61 and the second portion 62 is shown for convenience. As shown, a plurality of voids 64 are located at the boundary 63 portion. A gap 64 separates the first portion 61 and the second portion 62 .
  • FIG. 2 is an electron micrograph of region X shown in FIG.
  • the second wiring conductor 6 has a first portion 61 and a second portion 62, and a plurality of gaps 64 are positioned at the boundary 63 between the first portion 61 and the second portion 62.
  • the stress generated between the second wiring conductor 6 and the insulating layer 1 and the stress generated in the second wiring conductor 6 are applied to the boundary 63 between the first portion 61 and the second portion 62 where the gap 64 is located. is dispersion-relaxed at As a result, the wiring board according to the embodiment can reduce peeling of the second wiring conductors 6 .
  • the size of the void 64 is not limited, and for example, the maximum length may be 50 nm or more and 1 ⁇ m or less. As used herein, the term “maximum length” means the length of the longest linear distance between the peripheral edges of the gap 64 . If the maximum length of the air gap 64 is 50 nm or more and 1 ⁇ m or less, the stress can be sufficiently dispersed and relaxed without affecting the bonding strength between the first portion 61 and the second portion 62 .
  • At least a portion of the first portion 61 and the second portion 62 located across the boundary 63 contains continuous crystals.
  • a continuous crystal means that the crystal orientations of the first electroplated metal forming the first portion 61 and the second electroplating metal forming the second portion are aligned across the boundary 63 .
  • the arithmetic mean roughness Ra of the inner surface of the recess 3 is not limited, and may be, for example, 50 nm or more and 100 nm or less. If the arithmetic mean roughness Ra of the inner surface of the concave portion 3 is 50 nm or more and 100 nm or less, the underlying metal layer 4 is more firmly adhered to the concave portion 3 and peeling of the underlying metal layer 4 can be further reduced.
  • the arithmetic mean roughness Ra of the surface of the underlying metal layer 4 located in the concave portion 3 is not limited, and may be, for example, 50 nm or more and 100 nm or less. If the arithmetic mean roughness Ra of the surface of the base metal layer 4 located in the recess 3 is 50 nm or more and 100 nm or less, the second wiring conductor 6 is firmly adhered to the base metal layer 4 and the second wiring conductor 6 can be further reduced from peeling off.
  • the second wiring conductor 6 may have a surface roughness with an arithmetic mean roughness Ra of 50 nm or more and 100 nm or less corresponding to the arithmetic mean roughness Ra of the surface of the base metal layer 4 .
  • the wiring board 10 may have the solder resist 7 positioned on the outermost layer.
  • the solder resist 7 is made of, for example, acrylic-modified epoxy resin.
  • the solder resist 7 has a function of protecting the conductor layers (the first wiring conductor 5 and the second wiring conductor 6) from solder, for example, when mounting an electronic component or connecting to a motherboard. .
  • An opening is formed in the solder resist 7 to expose a part of the first wiring conductor 5 or the second wiring conductor 6 positioned directly below. A part of the first wiring conductor 5 or the second wiring conductor 6 exposed from the opening functions as a pad when a semiconductor element or the like is mounted.
  • FIGS. 3 to 12 are explanatory diagrams showing steps of manufacturing the first wiring conductor and the second wiring conductor in the wiring board manufacturing method according to the embodiment of the present disclosure.
  • a wiring board manufacturing method according to the present disclosure includes the following steps (a) to (g).
  • an insulating layer 1 (core insulating layer 11) is prepared.
  • a conductor layer 11b is formed on the upper surface of the insulating layer 11 for core, and a through-hole conductor 11a is formed in the insulating layer 11 for core.
  • the through-hole conductor 11a is connected to part of the conductor layer 11b formed on the upper surface of the insulating layer 11 for core.
  • the core insulating layer 11, the through-hole conductor 11a, and the conductor layer 11b are as described above, and detailed description thereof will be omitted.
  • the drawing shown on the lower side in FIG. 3 is a cross-sectional view taken along the line AA shown in the drawing shown on the upper side. 4 to 12 below are cross-sectional views taken along line AA shown in the upper drawings.
  • the insulating layer 1 (build-up insulating layer 12) is laminated so as to cover the core insulating layer 11 and the conductor layer 11b.
  • the build-up insulating layer 12 is as described above, and detailed description thereof will be omitted.
  • a groove 2 and a recess 3 having a wider width than the groove 2 are formed on the upper surface of the insulating layer 1 (buildup insulating layer 12) (step (a)).
  • the grooves 2 may be formed at positions where the first wiring conductors 5 are formed.
  • the method of forming the grooves 2 is not limited, and they are formed by laser processing such as excimer laser, CO 2 laser, UV-YAG laser. An excimer laser is preferable because it facilitates the formation of grooves 2 of uniform depth. The depth of the groove 2 is as described above, and detailed description is omitted.
  • the arithmetic mean roughness Ra of the inner surface of the groove 2 is not limited. If necessary, the inner surface of the groove 2 may be roughened so that the arithmetic mean roughness Ra of the inner surface of the groove 2 is, for example, 50 nm or more and 100 nm or less. The detailed description is as described above, and will be omitted.
  • the recess 3 may be formed at a position where the second wiring conductor 6 is to be formed.
  • the method for forming the concave portion 3 is not limited, and is formed by laser processing such as an excimer laser, CO 2 laser, UV-YAG laser, or the like. It is preferable to employ an excimer laser because the concave portions 3 having a uniform depth can be easily formed.
  • the depth of the concave portion 3 is as described above, and detailed description is omitted.
  • the arithmetic mean roughness Ra of the inner surface of the recess 3 is not limited. If necessary, the inner surface of the recess 3 may be roughened so that the arithmetic mean roughness Ra of the inner surface of the recess 3 is, for example, 50 nm or more and 100 nm or less. The detailed description is as described above, and will be omitted.
  • via holes 12a' are formed in the buildup insulating layer 12.
  • the via hole 12a' is formed by laser processing such as excimer laser, CO 2 laser, UV-YAG laser.
  • a base metal layer 4 is formed on the upper surface of the insulating layer 1, the inner surfaces of the grooves 2, and the inner surfaces of the recesses 3 (step (b)).
  • the underlying metal layer 4 is formed, for example, by depositing a metal such as copper by electroless plating. Palladium may be used as a catalyst during electroless plating.
  • the base metal layer 4 has a thickness of, for example, 0.1 ⁇ m or more and 0.5 ⁇ m or less.
  • the arithmetic mean roughness Ra of the surface of the base metal layer 4 located in the groove 2 is not limited. If necessary, the surface of the underlying metal layer 4 located in the grooves 2 is roughened so that the arithmetic mean roughness Ra of the surface of the underlying metal layer 4 located in the grooves 2 is, for example, 50 nm to 100 nm. The following may be used. The detailed description is as described above, and will be omitted.
  • the arithmetic mean roughness Ra of the surface of the base metal layer 4 located in the recess 3 is not limited. If necessary, the surface of the underlying metal layer 4 located in the recess 3 is roughened so that the arithmetic mean roughness Ra of the surface of the underlying metal layer 4 located in the recess 3 is, for example, 50 nm or more and 100 nm. The following may be used. The detailed description is as described above, and will be omitted.
  • At least one plating resist 8 having a width W narrower than the width of the recess 3 is formed on the base metal layer 4 in the recess 3 (step (c)).
  • the width W of the plating resist 8 is not limited as long as it is narrower than the width of the recess 3, and may be, for example, 50 ⁇ m or more and 100 ⁇ m or less. As long as the plating resist 8 having a width W narrower than the width of the recess 3 is formed in the recess 3, the plating resist 8 may be formed so as to cover other portions such as the groove 2, for example. .
  • the plating resist 8 is made of, for example, resin such as acrylic resin or methacrylic resin.
  • a first electroplating layer P1 is formed on the base metal layer 4 exposed from the plating resist 8 (step (d)).
  • the first electrolytic plated layer P1 is formed, for example, by depositing a metal such as copper by electrolytic plating.
  • the plating resist 8 is removed from the base metal layer 4 (step (e)).
  • the base metal layer 4 is exposed in the concave portion 3 except for the portion where the first electrolytic plated layer P1 is located.
  • a second electroplated layer P2 is formed on the first electroplated layer P1 and on the underlying metal layer 4 (step (f)). Specifically, on the first electrolytic plated layer P1 formed in the recess 3, the second electrolytic plating is performed on the portion where the base metal layer 4 is exposed by removing the plating resist 8 in the groove 2 and the recess 3. Form layer P2.
  • the second electrolytic plated layer P2 is formed, for example, by depositing a metal such as copper by electrolytic plating.
  • the second electrolytic plated layer P2 is formed, for example, so that the concave portions 3 are filled with a metal such as copper.
  • the first electrolytic plated layer P1, the second electrolytic plated layer P2, and part of the base metal layer 4 are removed, and the second electrolytic plated layer P2 derived from the second electrolytic plated layer P2 filling the grooves 2 is removed.
  • a first wiring conductor 5 made of an electrolytic plated metal, and a second wiring conductor 5 made of a first electrolytic plated metal derived from the first electrolytic plated layer P1 filling the recess 3 and a second electrolytic plated metal derived from the second electrolytic plated layer P2. 2 wiring conductors 6 are formed (step (g)).
  • the first electroplated metal corresponds to the first portion 61 and the second electroplated metal corresponds to the second portion 62 .
  • the first portion 61 and the second portion 62 are clearly distinguished for convenience. However, in reality, there is no clear boundary between the first portion 61 and the second portion 62 as described above, and a plurality of gaps 64 are located at the boundary 63 as shown in FIG. ing. A gap 64 separates the first portion 61 and the second portion 62 .
  • the first wiring conductor 5 and the second wiring conductor 6 are formed on the insulating layer 1 such as the core insulating layer and the buildup insulating layer, and the wiring board according to the present disclosure is obtained.
  • the insulating layer 1 is a build-up insulating layer
  • the steps (a) to (g) are repeated to form a desired number of build-up layers.
  • the solder resist 7 may be located on the outermost layer. The solder resist 7 is as described above, and detailed description is omitted.
  • the plating resist 8 is formed on the base metal layer 4 in the recess 3 so as to form a lattice when viewed from above.
  • the plating resist 8 formed on the underlying metal layer 4 in the recesses 3 is not limited to a grid pattern.
  • the plating resist may be formed on the underlying metal layer in the recesses so that when viewed from above, the recesses are hollowed out in a circular shape instead of a square shape.
  • the plating resist By forming the plating resist so as to hollow out in a circular shape in this manner, the second wiring conductor 6a having the first portion 61a and the second portion 62a as shown in FIG. 13 is formed.
  • the plating resist when viewed from the top, may remain in the rectangular or circular cut-out portions and may have a structure in which the plating resist does not exist in the lattice portions (so-called sea-island structure). .
  • sea-island structure When the plating resist exists in a sea-island structure, the first portions 61, 61a and the second portions 62, 62a of the second wiring conductors 6, 6a are reversed in FIGS.
  • the plating resist does not need to intersect vertically and horizontally when viewed from above, and may be linear.
  • the second wiring conductor 6b having the first portion 61b and the second portion 62b as shown in FIG. 14 is formed.
  • the plating resist formed on the base metal layer in the recesses may have a polygonal line shape such as a mountain shape, or a curved shape such as a wave shape when viewed from the top, in addition to the linear shape.
  • the second wiring conductor 6c having the first portion 61c and the second portion 62c as shown in FIG. 15 is formed.
  • the second wiring conductor 6d having the first portion 61d and the second portion 62d as shown in FIG. 16 is formed.
  • the plating resist 8 is also formed in portions other than the recesses 3 in the above-described embodiment. Specifically, in FIG. 8, plating resist 8 is also formed to cover groove 2 . However, the plating resist 8 may be formed only in the concave portion 3 . In this case, the trench is filled with the first electroplated layer, and the first wiring conductor is formed of the first electroplated metal derived from the first electroplated layer.

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Abstract

本開示に係る配線基板は、絶縁層と、絶縁層上面に位置する溝と、絶縁層上面に位置し、溝よりも広い幅を有する凹部と、溝の内面および前記凹部の内面に位置する下地金属層と、下地金属層上に前記溝を充填して位置する第１配線導体と、下地金属層上に凹部を充填して位置しており、第１配線導体よりも広い幅を有する第２配線導体とを含む。第２配線導体は、第１部分と、第１部分に隣接して一体的に位置している第２部分とを有する。第１部分および第２部分の境界に複数の空隙が位置している。

Description

配線基板およびその製造方法
　本発明は、配線基板およびその製造方法に関する。
　従来、配線基板における配線導体の形成方法としてセミアディティブ法が用いられている。セミアディティブ法は、次のような手順で配線導体を形成する方法である。まず、絶縁層の露出表面に無電解めっき法やスパッタリング法などにより薄い下地金属層を形成する。次に、この下地金属層上に配線導体のパターンに対応する開口部を有するめっきレジスト層を形成する。次に、このめっきレジスト層の開口部内に露出する下地金属層上に電解めっき層を形成する。次に、めっきレジスト層を剥離除去し、最後に電解めっき層で覆われていない部分の下地金属層をエッチング除去する。
　ところで、配線基板においては、配線導体の微細化が進んでいる。例えば、配線導体の幅が１５μｍ以下であり、互いに隣接する配線導体同士の間隔が１５μｍ以下であるものが要求されるようになってきている。このように、配線導体の幅が例えば１５μｍ以下の狭いものとなると、絶縁層と配線導体との下地金属層を介した接合面積が小さいものとなり、配線導体が絶縁層から剥離しやすくなる。さらに、互いに隣接する配線導体同士の間で、電気的な絶縁信頼性が低下してしまう。
　そこで、特許文献１に記載のように、溝内に残る下地金属層および電解めっき層からなる配線導体を形成する方法が提案されている。まず、絶縁層の表面に配線導体のパターンに対応する溝をレーザー加工により所定深さに形成する。次に、溝の内壁を含む絶縁層の表面に無電解めっき法やスパッタリング法などにより薄い下地金属層を形成する。次に、この下地金属層上に溝を埋める厚みの電解めっき層を形成する。最後に絶縁層上の下地金属層および電解めっき層を化学的機械研磨により研磨除去する。
　この方法によると、比較的狭い幅（例えば、１５μｍ以下）の配線導体用の溝は、電解めっき層により良好に充填される。しかし、比較的広い幅（例えば、１５０μｍ以上）の配線導体用の溝は、電解めっき層により良好に充填されにくい。その結果、幅の広い配線導体においては、配線導体の上面が大きく凹んで平坦性が乏しくなる。この凹みを解消するために電解めっき層の厚みをさらに厚くすると、この電解めっき層を形成する際に発生する応力が大きくなる。そのため、応力が下地金属層を介して幅の広い配線導体用の溝の内壁との間に大きく作用して、幅の広い配線導体が剥離しやすくなる。
特開２００４－１４９９２６号公報
　本開示に係る配線基板は、絶縁層と、絶縁層上面に位置する溝と、絶縁層上面に位置し、溝よりも広い幅を有する凹部と、溝の内面および前記凹部の内面に位置する下地金属層と、下地金属層上に前記溝を充填して位置する第１配線導体と、下地金属層上に凹部を充填して位置しており、第１配線導体よりも広い幅を有する第２配線導体とを含む。第２配線導体は、第１部分と、第１部分に隣接して一体的に位置している第２部分とを有する。第１部分および第２部分の境界に複数の空隙が位置している。
　本開示に係る配線基板の製造方法は、絶縁層の上面に、溝および該溝よりも広い幅を有する凹部を形成する工程と；絶縁層の上面、溝の内面および凹部の内面に下地金属層を形成する工程と；凹部内の下地金属層上に、凹部の幅よりも狭い幅を有する少なくとも１つのめっきレジストを形成する工程と；めっきレジストから露出する下地金属層上に第１電解めっき層を形成する工程と；下地金属層上からめっきレジストを除去する工程と；第１電解めっき層上および下地金属層上に第２電解めっき層を形成する工程と；第１電解めっき層、第２電解めっき層および下地金属層の一部を除去し、溝を充填する第１電解めっき層に由来する第１電解めっき金属または第２電解めっき層に由来する第２電解めっき金属からなる第１配線導体、および凹部を充填する第１電解めっき金属と第２電解めっき層に由来する第２電解めっき金属とからなる第２配線導体を形成する工程とを含む。
本開示の一実施形態に係る配線基板の断面を示す説明図である。 図１に示す領域Ｘの電子顕微鏡写真である。 本開示の一実施形態に係る配線基板の製造方法において、第１配線導体および第２配線導体の製造工程を示す説明図である。 本開示の一実施形態に係る配線基板の製造方法において、第１配線導体および第２配線導体の製造工程を示す説明図である。 本開示の一実施形態に係る配線基板の製造方法において、第１配線導体および第２配線導体の製造工程を示す説明図である。 本開示の一実施形態に係る配線基板の製造方法において、第１配線導体および第２配線導体の製造工程を示す説明図である。 本開示の一実施形態に係る配線基板の製造方法において、第１配線導体および第２配線導体の製造工程を示す説明図である。 本開示の一実施形態に係る配線基板の製造方法において、第１配線導体および第２配線導体の製造工程を示す説明図である。 本開示の一実施形態に係る配線基板の製造方法において、第１配線導体および第２配線導体の製造工程を示す説明図である。 本開示の一実施形態に係る配線基板の製造方法において、第１配線導体および第２配線導体の製造工程を示す説明図である。 本開示の一実施形態に係る配線基板の製造方法において、第１配線導体および第２配線導体の製造工程を示す説明図である。 本開示の一実施形態に係る配線基板の製造方法において、第１配線導体および第２配線導体の製造工程を示す説明図である。 第２配線導体の変形例を示す説明図である。 第２配線導体の変形例を示す説明図である。 第２配線導体の変形例を示す説明図である。 第２配線導体の変形例を示す説明図である。
　上記のように、溝内に残る下地金属層および電解めっき層からなる配線導体を形成する従来の方法では、応力が下地金属層を介して幅の広い配線導体用の溝の内壁との間に大きく作用して、幅の広い配線導体が剥離しやすくなる。したがって、幅の広い配線導体が剥離しにくい配線基板が求められている。
　本開示に係る配線基板によれば、幅の広い第２配線導体は、第１部分と、第１部分に隣接して一体的に位置している第２部分とを有し、第１部分および第２部分の境界に複数の空隙が位置している。そのため、第２配線導体と絶縁層との間に発生する応力や、第２配線導体内に発生する応力が、空隙が位置している第１部分と第２部分との境界において分散緩和される。その結果、本開示に係る配線基板は、第２配線導体の剥離を低減することができる。
　さらに、本開示に係る配線基板の製造方法によれば、上記の工程によって、第１電解めっき層の形成時および第２電解めっき層の形成時の応力が分散される。その結果、本開示に係る配線基板の製造方法によれば、凹部内に形成される第２配線導体の剥離が低減される配線基板が得られる。
　本開示の配線基板を、図１および２に基づいて説明する。図１は、本開示の一実施形態に係る配線基板の断面を示す説明図である。一実施形態に係る配線基板１０は、絶縁層１（１１、１２）と第１配線導体５と第２配線導体６とを含む。一実施形態に係る配線基板１０において、絶縁層１（１１）はコア用絶縁層１１であり、絶縁層１（１２）はビルドアップ用絶縁層１２に相当する。一実施形態に係る配線基板１０では、ビルドアップ用絶縁層１２に第１配線導体５および第２配線導体６を含む形態を説明する。
　コア用絶縁層１１は、例えば、エポキシ樹脂、ビスマレイミド－トリアジン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、液晶ポリマーなどの樹脂で形成されている。これらの樹脂は単独で用いてもよく、２種以上を併用してもよい。コア用絶縁層１１には、ガラスクロスなどの補強材が入っていても良く、さらには絶縁粒子が分散されていてもよい。絶縁粒子は限定されず、例えば、シリカ、アルミナ、硫酸バリウム、タルク、クレー、ガラス、炭酸カルシウム、酸化チタンなどの無機絶縁性フィラーが挙げられる。コア用絶縁層１１の厚みは限定されず、コア用絶縁層であれば、例えば０．１ｍｍ以上２．０ｍｍ以下である。
　コア用絶縁層１１は、コア用絶縁層１１の上下面の導体層１１ｂを電気的に接続するためのスルーホール導体１１ａを有している。スルーホール導体１１ａは、コア用絶縁層１１の上下面を貫通するスルーホール内に位置している。スルーホール導体１１ａは、例えば、銅めっきなどの金属めっきからなる導体で形成されている。スルーホール導体１１ａは、コア用絶縁層１１の両面の導体層１１ｂに接続されている。スルーホール導体１１ａは、スルーホールの内壁面のみに形成されていてもよく、スルーホール内に充填されていてもよい。
　ビルドアップ用絶縁層１２もコア用絶縁層１１と同様、エポキシ樹脂、ビスマレイミド－トリアジン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、液晶ポリマーなどの樹脂で形成されている。これらの樹脂は単独で用いてもよく、２種以上を併用してもよい。コア用絶縁層１１とビルドアップ用絶縁層１２とは同じ樹脂で形成されていてもよく、異なる樹脂で形成されていてもよい。ビルドアップ用絶縁層１２には、ガラスクロスなどの補強材が入っていても良く、さらには絶縁粒子が分散されていてもよい。絶縁粒子は限定されず、例えば、シリカ、アルミナ、硫酸バリウム、タルク、クレー、ガラス、炭酸カルシウム、酸化チタンなどの無機絶縁性フィラーが挙げられる。ビルドアップ用絶縁層１２の厚みは限定されず、例えば１０μｍ以上５０μｍ以下である。
　ビルドアップ用絶縁層１２は、ビルドアップ用絶縁層１２の上下面に位置する導体層同士を電気的に接続するためのビアホール導体１２ａを有している。ビアホール導体１２ａは、ビルドアップ用絶縁層１２の上下面を貫通するビアホール内に位置している。ビアホール導体１２ａは、例えば、第１配線導体５および第２配線導体６を形成する際に、同時に形成される。ビアホール導体１２ａは、ビアホールの内壁面のみに形成されていてもよく、ビアホール内に充填されていてもよい。
　ビルドアップ用絶縁層１２の上面には、溝２および凹部３が位置している。溝２および凹部３の内面には、下地金属層４が位置している。下地金属層４は第１配線導体５および第２配線導体６の土台となる部分である。下地金属層４は、例えば銅などの金属で形成されている。下地金属層４は、例えば０．１μｍ以上０．５μｍ以下の厚みを有している。下地金属層４が存在することによって、第１配線導体５および第２配線導体６の被着性が向上する。
　溝２には、第１配線導体５が充填されている。第１配線導体５の幅は比較的狭く、例えば１５μｍ以下であってもよい。このような第１配線導体５は、例えば、信号用配線導体として機能する。溝２の幅は、第１配線導体５の幅に応じて、適宜設定される。溝２の深さは、ビルドアップ用絶縁層１２を貫通しなければ限定されない。溝２の深さは、例えば、ビルドアップ用絶縁層１２の厚みの１０％以上５０％以下であるのがよい。第１配線導体が溝２に充填されているとは、溝２内に例えば製造時の空気の巻き込みによる空隙、および狭小部への下地金属層４または第１配線導体の未被着による空隙などがある場合も含む。
　溝２の内面の算術平均粗さＲａは限定されず、例えば５０ｎｍ以上１００ｎｍ以下であってもよい。溝２の内面の算術平均粗さＲａが５０ｎｍ以上１００ｎｍ以下であれば、下地金属層４がより強固に被着され、下地金属層４が剥離するのをより低減することができる。さらに、溝２に位置している下地金属層４の表面の算術平均粗さＲａは限定されず、例えば５０ｎｍ以上１００ｎｍ以下であってもよい。溝２に位置している下地金属層４の表面の算術平均粗さＲａが５０ｎｍ以上１００ｎｍ以下であれば、第１配線導体５が下地金属層４に強固に被着され、第１配線導体５が剥離するのをより低減することができる。
　第１配線導体５は、下地金属層４の表面の算術平均粗さＲａに対応して算術平均粗さＲａが５０ｎｍ以上１００ｎｍ以下の表面粗さを有していてもよい。この粗さは第２配線導体６の側面粗さよりも小さく、第１配線導体５に高周波信号が伝送される場合に、伝送損失をより低減することができる。
　凹部３は、溝２よりも広い幅を有している。凹部３には、第２配線導体６が充填されている。第２配線導体６の幅は第１配線導体５の幅よりも広く、例えば１５０μｍ以上であってもよい。このような第２配線導体６は、例えば、グランド用導体層として機能する。凹部３の幅は、第２配線導体６の幅に応じて、適宜設定される。凹部３の深さは、ビルドアップ用絶縁層１２を貫通しなければ限定されない。凹部３の深さは、例えば、ビルドアップ用絶縁層１２の厚みの１０％以上５０%以下であるのがよい。第２配線導体が凹部３に充填されているとは、凹部３内に例えば製造時の空気の巻き込みによる空隙、および狭小部への下地金属層４または第２配線導体の未被着による空隙などがある場合も含む。
　第２配線導体６は、第１部分６１と第２部分６２とを含み、第２部分６２は第１部分６１に隣接して一体的に位置している。第１部分６１は、例えば第１電解めっき金属で形成されており、金属としては銅などが挙げられる。一方、第２部分６２は、例えば第２電解めっき金属で形成されており、金属としては銅などが挙げられる。第１部分６１と第２部分６２とが、同じ金属（例えば銅）で形成されているとしても、本明細書においては、別の部分として扱う。
　図１では、便宜上、第１部分６１と第２部分６２との境界６３を示しているが、実際の第２配線導体６では、このような明確な境界６３は存在せずに、図２に示すように、境界６３部分に複数の空隙６４が位置している。空隙６４によって、第１部分６１と第２部分６２とを区別している。図２は、図１に示す領域Ｘの電子顕微鏡写真である。
　このように、第２配線導体６は、第１部分６１と第２部分６２とを有し、第１部分６１および第２部分６２の境界６３に複数の空隙６４が位置していることによって、第２配線導体６と絶縁層１との間に発生する応力や、第２配線導体６内に発生する応力が、空隙６４が位置している第１部分６１と第２部分６２との境界６３において分散緩和される。その結果、一実施形態に係る配線基板は、第２配線導体６の剥離を低減することができる。
　空隙６４の大きさは限定されず、例えば、最大長さが５０ｎｍ以上１μｍ以下であってもよい。本明細書において「最大長さ」とは、空隙６４の周縁間の直線距離のうち最も距離の大きい部分の長さを意味する。空隙６４の最大長さが５０ｎｍ以上１μｍ以下であれば、第１部分６１と第２部分６２との接合強度に影響を及ぼすことなく、上記の応力を十分に分散緩和することができる。
　境界６３を挟んで位置する第１部分６１および第２部分６２の少なくとも一部には、連続結晶が含まれている。連続結晶とは、第１部分６１を構成する第１電解めっき金属および第２部分を構成する第２電解めっき金属の結晶方位が境界６３を挟んで一致していることである。
　凹部３の内面の算術平均粗さＲａは限定されず、例えば５０ｎｍ以上１００ｎｍ以下であってもよい。凹部３の内面の算術平均粗さＲａが５０ｎｍ以上１００ｎｍ以下であれば、下地金属層４が凹部３により強固に被着され、下地金属層４が剥離するのをより低減することができる。
　凹部３に位置している下地金属層４の表面の算術平均粗さＲａは限定されず、例えば５０ｎｍ以上１００ｎｍ以下であってもよい。凹部３に位置している下地金属層４の表面の算術平均粗さＲａが５０ｎｍ以上１００ｎｍ以下であれば、第２配線導体６が下地金属層４に強固に被着され、第２配線導体６が剥離するのをより低減することができる。第２配線導体６は、下地金属層４の表面の算術平均粗さＲａに対応して算術平均粗さＲａが５０ｎｍ以上１００ｎｍ以下の表面粗さを有していてもよい。
　一実施形態に係る配線基板１０は、最表層にソルダーレジスト７が位置していてもよい。ソルダーレジスト７は、例えば、アクリル変性エポキシ樹脂で形成されている。ソルダーレジスト７は、例えば、電子部品を実装するときや、マザーボードなどに接続するときに、はんだから導体層（第１配線導体５および第２配線導体６）などを保護する機能を有している。ソルダーレジスト７には、直下に位置する第１配線導体５または第２配線導体６の一部を露出するための開口部が形成されている。この開口部から露出する第１配線導体５または第２配線導体６の一部は、半導体素子などを実装する際にパッドとして機能する。
　次に、本開示に係る配線基板の製造方法を、図３～１２に基づいて説明する。図３～１２は、本開示の一実施形態に係る配線基板の製造方法において、第１配線導体および第２配線導体の製造工程を示す説明図である。本開示に係る配線基板の製造方法は、下記の工程（ａ）～（ｇ）を含む。
　（ａ）絶縁層の上面に、溝および該溝よりも広い幅を有する凹部を形成する工程。
　（ｂ）絶縁層の上面、溝の内面および凹部の内面に下地金属層を形成する工程。
　（ｃ）凹部内の下地金属層上に、凹部の幅よりも狭い幅を有する少なくとも１つのめっきレジストを形成する工程。
　（ｄ）めっきレジストから露出する下地金属層上に第１電解めっき層を形成する工程。
　（ｅ）下地金属層上からめっきレジストを除去する工程。
　（ｆ）第１電解めっき層上および下地金属層上に第２電解めっき層を形成する工程。
　（ｇ）第１電解めっき層、第２電解めっき層および下地金属層の一部を除去し、溝を充填する第１電解めっき層に由来する第１電解めっき金属または第２電解めっき層に由来する第２電解めっき金属からなる第１配線導体、および凹部を充填する第１電解めっき層に由来する第１電解めっき金属と第２電解めっき層に由来する第２電解めっき金属からなる第２配線導体を形成する工程。
　まず、図３に示すように、絶縁層１（コア用絶縁層１１）を準備する。コア用絶縁層１１の上面には導体層１１ｂが形成され、コア用絶縁層１１にはスルーホール導体１１ａが形成されている。スルーホール導体１１ａは、コア用絶縁層１１の上面に形成された導体層１１ｂの一部と接続されている。コア用絶縁層１１、スルーホール導体１１ａおよび導体層１１ｂについては、上述の通りであり、詳細な説明は省略する。図３において下側に示す図は、上側に示す図に記載のＡ－Ａ線で切断した際の断面図である。以下、図４～１２において下側に示す図は、それぞれ上側に示す図に記載のＡ－Ａ線で切断した際の断面図である。
　次いで、図４に示すように、コア用絶縁層１１および導体層１１ｂを被覆するように、絶縁層１（ビルドアップ用絶縁層１２）を積層させる。ビルドアップ用絶縁層１２については、上述の通りであり、詳細な説明は省略する。
　次いで、図５に示すように、絶縁層１（ビルドアップ用絶縁層１２）の上面に、溝２および溝２よりも広い幅を有する凹部３を形成する（工程（ａ））。図５に示すように、溝２は、第１配線導体５を形成する位置に形成すればよい。溝２を形成する方法は限定されず、エキシマレーザー、ＣＯ２レーザー、ＵＶ－ＹＡＧレーザーなどのようなレーザー加工によって形成される。均一な深さの溝２が形成されやすい点で、エキシマレーザーを採用するのがよい。溝２の深さは、上述の通りであり、詳細な説明は省略する。
　溝２の内面の算術平均粗さＲａは限定されない。必要に応じて、溝２の内面に粗化処理を施し、溝２の内面の算術平均粗さＲａが、例えば５０ｎｍ以上１００ｎｍ以下となるようにしてもよい。詳細な説明については上述の通りであり、省略する。
　凹部３は、第２配線導体６を形成する位置に形成すればよい。凹部３を形成する方法は限定されず、エキシマレーザー、ＣＯ２レーザー、ＵＶ－ＹＡＧレーザーなどのようなレーザー加工によって形成される。均一な深さの凹部３が形成されやすい点で、エキシマレーザーを採用するのがよい。凹部３の深さは、上述の通りであり、詳細な説明は省略する。
　凹部３の内面の算術平均粗さＲａは限定されない。必要に応じて、凹部３の内面に粗化処理を施し、凹部３の内面の算術平均粗さＲａが、例えば５０ｎｍ以上１００ｎｍ以下となるようにしてもよい。詳細な説明については上述の通りであり、省略する。
　次いで、図６に示すように、ビルドアップ用絶縁層１２にビアホール１２ａ’を形成する。ビアホール１２ａ’は、エキシマレーザー、ＣＯ２レーザー、ＵＶ－ＹＡＧレーザーなどのようなレーザー加工によって形成される。
　次いで、図７に示すように、絶縁層１の上面、溝２の内面および凹部３の内面に下地金属層４を形成する（工程（ｂ））。下地金属層４は、例えば、無電解めっきによって銅などの金属を析出させることによって形成される。無電解めっきを行う際に、触媒としてパラジウムを使用してもよい。下地金属層４は、例えば０．１μｍ以上０．５μｍ以下の厚みを有している。
　溝２に位置している下地金属層４の表面の算術平均粗さＲａは限定されない。必要に応じて、溝２に位置している下地金属層４の表面に粗化処理を施し、溝２に位置している下地金属層４の表面の算術平均粗さＲａが、例えば５０ｎｍ以上１００ｎｍ以下となるようにしてもよい。詳細な説明については上述の通りであり、省略する。
　凹部３に位置している下地金属層４の表面の算術平均粗さＲａは限定されない。必要に応じて、凹部３に位置している下地金属層４の表面に粗化処理を施し、凹部３に位置している下地金属層４の表面の算術平均粗さＲａが、例えば５０ｎｍ以上１００ｎｍ以下となるようにしてもよい。詳細な説明については上述の通りであり、省略する。
　次いで、図８に示すように、凹部３内の下地金属層４上に、凹部３の幅よりも狭い幅Ｗを有する少なくとも１つのめっきレジスト８を形成する（工程（ｃ））。めっきレジスト８の幅Ｗは、凹部３の幅よりも狭ければ限定されず、例えば、５０μｍ以上１００μｍ以下であってもよい。凹部３内において、凹部３の幅よりも狭い幅Ｗを有するめっきレジスト８が形成されていれば、例えば、溝２など他の部分を被覆するように、めっきレジスト８が形成されていてもよい。めっきレジスト８は、例えば、アクリル系樹脂やメタクリル系樹脂などの樹脂で形成されている。
　次いで、図９に示すように、めっきレジスト８から露出する下地金属層４上に第１電解めっき層Ｐ１を形成する（工程（ｄ））。第１電解めっき層Ｐ１は、例えば、電解めっきによって銅などの金属を析出させることによって形成される。
　次いで、図１０に示すように、下地金属層４上からめっきレジスト８を除去する（工程（ｅ））。めっきレジスト８を除去することによって、凹部３内において第１電解めっき層Ｐ１が位置している部分以外は、下地金属層４が露出することになる。
　次いで、図１１に示すように、第１電解めっき層Ｐ１上および下地金属層４上に第２電解めっき層Ｐ２を形成する（工程（ｆ））。具体的には、凹部３に形成された第１電解めっき層Ｐ１上、溝２および凹部３内においてめっきレジスト８を除去することによって下地金属層４が露出している部分に、第２電解めっき層Ｐ２を形成する。第２電解めっき層Ｐ２は、例えば、電解めっきによって銅などの金属を析出させることによって形成される。第２電解めっき層Ｐ２は、例えば、凹部３が銅などの金属で充填されるように形成される。
　次いで、図１２に示すように、第１電解めっき層Ｐ１、第２電解めっき層Ｐ２および下地金属層４の一部を除去し、溝２を充填する第２電解めっき層Ｐ２に由来する第２電解めっき金属からなる第１配線導体５、および凹部３を充填する第１電解めっき層Ｐ１に由来する第１電解めっき金属と第２電解めっき層Ｐ２に由来する第２電解めっき金属とからなる第２配線導体６を形成する（工程（ｇ））。
　第１電解めっき層Ｐ１、第２電解めっき層Ｐ２および下地金属層４の一部を除去する方法としては、例えば、化学機械研磨が挙げられる。第１電解めっき層Ｐ１、第２電解めっき層Ｐ２および下地金属層４の一部を除去することによって、第１配線導体５の表面と第２配線導体６の表面とが、略面一になるようにする。第２配線導体６において、第１電解めっき金属が第１部分６１に相当し、第２電解めっき金属が第２部分６２に相当する。
　図１２では、便宜上、第１部分６１と第２部分６２とを明確に区別して記載している。しかし、実際には、上述のように第１部分６１と第２部分６２との間に明確な境界は存在せずに、図２に示すように、境界６３部分に複数の空隙６４が位置している。空隙６４によって、第１部分６１と第２部分６２とを区別している。
　このようにして、コア用絶縁層やビルドアップ用絶縁層といった絶縁層１に、第１配線導体５および第２配線導体６が形成され、本開示に係る配線基板が得られる。絶縁層１がビルドアップ用絶縁層の場合には、この工程（ａ）～（ｇ）を繰り返し行うことによって、所望の層数を有するビルドアップ層を形成することができる。さらに、本開示に係る配線基板において、最表層にソルダーレジスト７が位置していてもよい。ソルダーレジスト７については、上述の通りであり、詳細な説明は省略する。
　上述の一実施形態に係る配線基板の製造方法において、工程（ｃ）では、凹部３内の下地金属層４上にめっきレジスト８を、上面視した場合に格子状となるように形成している。しかし、凹部３内の下地金属層４上に形成されるめっきレジスト８は、格子状に限定されない。
　図８に示す格子状と類似しているが、上面視した場合に、四角形状ではなく円形状にくり抜くように、凹部内の下地金属層上にめっきレジストを形成してもよい。このように円形状にくり抜くようにめっきレジストを形成すると、図１３に示すような第１部分６１ａおよび第２部分６２ａを有する第２配線導体６ａが形成される。
　あるいは、格子状とは逆に、上面視した場合に、四角形状あるいは円形状にくり抜いた部分にめっきレジストが残存し、格子部分にめっきレジストが存在しない構造（いわゆる海島構造）であってもよい。めっきレジストが海島構造状に存在する場合、図１２および１３において、第２配線導体６、６ａの第１部分６１、６１ａと第２部分６２、６２ａとが逆になる。
　さらに、めっきレジストは、上面視した場合に縦横に交差している必要はなく、直線状であってもよい。凹部内の下地金属層上に形成されるめっきレジストを直線状にすると、図１４に示すような第１部分６１ｂおよび第２部分６２ｂを有する第２配線導体６ｂが形成される。
　あるいは、凹部内の下地金属層上に形成されるめっきレジストは直線状以外に、上面視した場合に、山型状などの折れ線状や、波型状などの曲線状であってもよい。凹部内の下地金属層上に形成されるめっきレジストを山型状にすると、図１５に示すような第１部分６１ｃおよび第２部分６２ｃを有する第２配線導体６ｃが形成される。凹部内の下地金属層上に形成されるめっきレジストを波型状にすると、図１６に示すような第１部分６１ｄおよび第２部分６２ｄを有する第２配線導体６ｄが形成される。
　図８に示すように、上述の実施形態では、めっきレジスト８は凹部３以外の部分にも形成されている。具体的には図８では、めっきレジスト８は溝２を被覆するようにも形成されている。しかし、めっきレジスト８は凹部３のみに形成されていてもよい。この場合、溝には第１電解めっき層が充填され、第１電解めっき層に由来する第１電解めっき金属よって第１配線導体が形成されることになる。
　１　　絶縁層
　１１　コア用絶縁層
　１１ａ　スルーホール導体
　１１ｂ　導体層
　１２　ビルドアップ用絶縁層
　１２ａ　ビアホール導体
　１２ａ’　ビアホール
　２　　溝
　３　　凹部
　４　　下地金属層
　５　　第１配線導体
　６　　第２配線導体
　６１　第１部分
　６２　第２部分
　６３　境界
　６４　空隙
　７　　ソルダーレジスト
　８　　めっきレジスト
　１０　配線基板
　Ｐ１　第１電解めっき層
　Ｐ２　第２電解めっき層

Claims (10)

  1. 　絶縁層と、
    　該絶縁層上面に位置する溝と、
    　前記絶縁層上面に位置し、前記溝よりも広い幅を有する凹部と、
    　前記溝の内面および前記凹部の内面に位置する下地金属層と、
    　前記下地金属層上に前記溝を充填して位置する第１配線導体と、
    　前記下地金属層上に前記凹部を充填して位置しており、前記第１配線導体よりも広い幅を有する第２配線導体と、
    を含み、
    　前記第２配線導体は、第１部分と、該第１部分に隣接して一体的に位置している第２部分とを有し、前記第１部分および前記第２部分の境界に複数の空隙が位置している、
    配線基板。
  2. 　前記第１部分は第１電解めっき金属であり、前記第２部分は第２電解めっき金属である、請求項１に記載の配線基板。
  3. 　前記境界を挟んで位置する前記第１部分および前記第２部分の少なくとも一部は、連続結晶を含んでいる、請求項１または２に記載の配線基板。
  4. 　前記第１配線導体は、１５μｍ以下の幅を有する、請求項１～３のいずれかに記載の配線基板。
  5. 　前記第２配線導体は、１５０μｍ以上の幅を有する、請求項１～４のいずれかに記載の配線基板。
  6. 　前記空隙の最大長さは、５０ｎｍ以上１μｍ以下である、請求項１～５のいずれかに記載の配線基板。
  7. 　絶縁層の上面に、溝および該溝よりも広い幅を有する凹部を形成する工程と、
    　前記絶縁層の上面、前記溝の内面および前記凹部の内面に下地金属層を形成する工程と、
    　前記凹部内の前記下地金属層上に、前記凹部の幅よりも狭い幅を有する少なくとも１つのめっきレジストを形成する工程と、
    　前記めっきレジストから露出する前記下地金属層上に第１電解めっき層を形成する工程と、
    　前記下地金属層上から前記めっきレジストを除去する工程と、
    　前記第１電解めっき層上および前記下地金属層上に第２電解めっき層を形成する工程と、
    　前記第１電解めっき層、前記第２電解めっき層および前記下地金属層の一部を除去し、前記溝を充填する前記第１電解めっき層に由来する第１電解めっき金属または前記第２電解めっき層に由来する第２電解めっき金属からなる第１配線導体、および前記凹部を充填する前記第１電解めっき金属と前記第２電解めっき層に由来する第２電解めっき金属とからなる第２配線導体を形成する工程と、
    を含む、配線基板の製造方法。
  8. 　前記めっきレジストは、５０μｍ以上１００μｍ以下の幅を有する、請求項７に記載の配線基板の製造方法。
  9. 　前記第１配線導体は、１５μｍ以下の幅を有する、請求項７または８に記載の製造方法。
  10. 　前記第２配線導体は、１５０μｍ以上の幅を有する、請求項７～９のいずれかに記載の製造方法。
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* Cited by examiner, † Cited by third party
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Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001060589A (ja) * 1999-08-20 2001-03-06 Matsushita Electronics Industry Corp 半導体装置の製造方法

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