WO2023162849A1 - スパッタリングターゲット、スパッタリングターゲットの製造方法、酸化物半導体薄膜、薄膜半導体装置及びその製造方法 - Google Patents

スパッタリングターゲット、スパッタリングターゲットの製造方法、酸化物半導体薄膜、薄膜半導体装置及びその製造方法 Download PDF

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健太 谷野
大士 小林
拓 半那
浩一 松本
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株式会社アルバック
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present invention relates to a sputtering target, a sputtering target manufacturing method, an oxide semiconductor thin film, a thin film semiconductor device, and a manufacturing method thereof.
  • a thin-film transistor (TFT) using an In--Ga--Zn--O-based oxide semiconductor film (IGZO) as an active layer has a higher performance than conventional TFTs using an amorphous silicon film as an active layer. Since it is possible to obtain mobility, it has been widely applied to various displays in recent years (see, for example, Patent Documents 1 to 3).
  • Patent Literature 1 discloses an organic EL display device in which an active layer of a TFT for driving an organic EL element is made of IGZO.
  • Patent Document 2 discloses a thin film transistor whose channel layer (active layer) is made of a-IGZO and whose mobility is 5 cm 2 /Vs or more.
  • Patent Document 3 discloses a thin film transistor whose active layer is made of IGZO and whose on/off current ratio is five or more digits.
  • an object of the present invention is to provide a sputtering target capable of forming an oxide semiconductor thin film suitable for a cap layer of a high-mobility active layer, a method for producing the same, an oxide semiconductor thin film, and an oxide semiconductor thin film lamination.
  • the object of the present invention is to apply a thin film semiconductor device and a method for manufacturing the same.
  • an oxide thin film containing indium, magnesium, and tin is suitable as a high-mobility cap layer, and completed the present invention.
  • Such the present invention is as follows.
  • X in the following formula is 0.32 or more and 0.65 or less
  • Y is A sputtering target in the range of 0.17 or more and 0.46 or less, Z exceeding 0 and 0.22 or less
  • X+Y+Z 1.
  • a second aspect of the present invention is the sputtering target of the first aspect, wherein the oxide sintered body is selected from Si, Ti, W, Zr, Nb, Ni, Ge, Ta, Al, and Y
  • a sputtering target further comprising at least one element of group A elements.
  • a third aspect of the present invention is the sputtering target of the second aspect, wherein Si is 4 at% or less, Ti is 6 at% or less, W is 6 at% or less, Zr is 7 at% or less, Nb is 7 at% or less, and Ni is A sputtering target comprising 7 at% or less, 7 at% or less of Ge, 8 at% or less of Ta, 8 at% or less of Al, and 9 at% or less of Y, and containing less than 10 at% of the group A elements.
  • a fourth aspect of the present invention is the sputtering target of the first to third aspects, wherein the oxide sintered body is at least selected from Mo, Sb, Hf, La, Fe, Ga, Zn, Ca and Sr.
  • a sputtering target further containing one element, a group B element.
  • a fifth aspect of the present invention is the sputtering target of the fourth aspect, wherein Mo is 10 at% or less, Sb is 13 at% or less, Hf is 13 at% or less, La is 13 at% or less, Fe is 21 at% or less, and Ga is A sputtering target comprising 27 at% or less, 38 at% or less of Zn, 38 at% or less of Ca, 38 at% or less of Sr, and a total content of elements other than In, Mg, and Sn of 38 at% or less.
  • a sixth aspect of the present invention is a sputtering target according to any one of the first to fifth aspects, which has a relative density of 90% or more.
  • indium oxide powder, magnesium oxide powder, and tin oxide powder are mixed to form a compact, and the compact is fired at 1100° C. or higher and 1650° C. or lower to sinter the oxide.
  • indium, magnesium, and tin oxides, hydroxides or carbonates are mixed and pre-fired at 1000 ° C. to 1500 ° C. to form a precursor powder to form a compact, 1100
  • a method for producing a sputtering target comprising firing the molded body at a temperature of 1650° C. or higher to produce a sputtering target having an oxide sintered body.
  • X in the following formula is 0.32 or more and 0.65 or less
  • Y is 0.17 or more and 0.46 or less
  • Z is more than 0 and 0.22 or less
  • X+Y+Z 1.
  • a tenth aspect of the present invention is an oxide semiconductor thin film according to the ninth aspect, wherein the oxide semiconductor thin film has an etching rate of 1 nm/sec or more when etched with a sulfuric acid/nitric acid-based etchant or an acetic acid-based etchant.
  • An eleventh aspect of the present invention is the oxide semiconductor thin film according to the ninth or tenth aspect, wherein the bandgap is 2.5 eV or more and 3.4 eV or less, and the resistance value after hydrogen annealing treatment is 1E+2 ⁇ / ⁇ or more.
  • a certain oxide semiconductor thin film is the oxide semiconductor thin film according to the ninth or tenth aspect, wherein the bandgap is 2.5 eV or more and 3.4 eV or less, and the resistance value after hydrogen annealing treatment is 1E+2 ⁇ / ⁇ or more.
  • a twelfth aspect of the present invention is the oxide semiconductor thin film of the ninth to eleventh aspects, wherein at least one selected from Si, Ti, W, Zr, Nb, Ni, Ge, Ta, Al, Y and Mo An oxide semiconductor thin film further containing a group A element which is an element.
  • a thirteenth aspect of the present invention is the oxide semiconductor thin film of the twelfth aspect, wherein Si is 4 at% or less, Ti is 6 at% or less, W is 6 at% or less, Zr is 7 at% or less, Nb is 7 at% or less, Ni is 7 at% or less, Ge is 7 at% or less, Ta is 8 at% or less, Al is 8 at% or less, and Y is 9 at% or less, and the content of the group A elements is less than 10 at%. semiconductor thin film. More preferably, the oxide semiconductor film has high resistance and Eg does not increase (Eg ⁇ 3.4).
  • a fourteenth aspect of the present invention is the oxide semiconductor thin film of the ninth to thirteenth aspects, wherein at least one element selected from Mo, Sb, Hf, La, Fe, Ga, Zn, Ca and Sr is B An oxide semiconductor thin film further containing a group element.
  • a fifteenth aspect of the present invention is the oxide semiconductor thin film of the fourteenth aspect, wherein Mo is 10 at% or more, Sb is 13 at% or less, Hf is 13 at% or less, La is 13 at% or less, Fe is 21 at% or less, An oxide semiconductor thin film containing 27 at% or less of Ga, 38 at% or less of Zn, 38 at% or less of Ca, 38 at% or less of Sr, and having a total content of elements other than In, Mg, and Sn of 38 at% or less. More preferably, the oxide semiconductor film has high resistance and Eg does not increase (Eg ⁇ 3.4).
  • a sixteenth aspect of the present invention comprises an active layer made of a high-mobility oxide semiconductor thin film, and a cap layer made of the oxide semiconductor thin film of the ninth to fifteenth aspects laminated on the active layer. Oxide semiconductor thin film laminate.
  • a seventeenth aspect of the present invention is the oxide semiconductor thin film laminate according to the sixteenth aspect, wherein the cap layer has a suitable etching ratio when patterning together with the active layer.
  • An eighteenth aspect of the present invention is a thin film semiconductor device comprising a cap layer made of the oxide semiconductor thin film of any one of the ninth to fifteenth aspects.
  • a nineteenth aspect of the present invention is the thin-film semiconductor device according to the eighteenth aspect, wherein the cap layer is provided so as to cover an active layer made of a high-mobility oxide semiconductor thin film.
  • a twentieth aspect of the present invention is the thin film semiconductor device according to the eighteenth or nineteenth aspect, comprising: a gate electrode; a gate insulating film provided on the gate electrode; A thin film semiconductor device comprising: an active layer made of a thin oxide semiconductor film; a cap layer provided to cover the active layer; and a source electrode and a drain electrode connected to the active layer and the cap layer.
  • a twenty-first aspect of the present invention is a method for manufacturing a thin film semiconductor device having a cap layer made of an oxide semiconductor thin film according to any one of the ninth to fifteenth aspects, comprising forming a gate insulating film on the gate electrode, forming an active layer made of a high-mobility oxide semiconductor thin film on a gate insulating film by a sputtering method, forming the cap layer on the active layer by a sputtering method, and stacking the active layer and the cap layer.
  • Manufacture of a thin-film semiconductor device by patterning a film, forming a metal layer using the patterned active layer and the cap layer as a base film, and patterning the metal layer by a wet etching method to form a source electrode and a drain electrode. Method.
  • an oxide thin film containing indium, magnesium, and tin is optimal as a high-mobility cap layer, and can suppress the effects of hydrogen due to etching damage and CVD processes. , a thin film transistor with a mobility exceeding 10 cm 2 /Vs can be realized.
  • the cap layer of the present invention can be an oxide semiconductor thin film that does not contain zinc, and can be etched with a sulfuric acid/nitric acid-based etchant or an acetic acid-based etchant. can be performed satisfactorily, and high-precision patterning can realize a high-definition thin film transistor.
  • FIG. 4 is a diagram showing the etching rate range of 1 nm/sec for a ternary composite oxide thin film of In, Mg and Sn.
  • FIG. 4 is a diagram showing the bandgap range of 3.4 eV or less for a ternary composite oxide thin film of In, Mg and Sn.
  • FIG. 4 is a diagram showing a range of resistance values of 1E+2 ⁇ / ⁇ or more after hydrogen annealing for a ternary composite oxide thin film of In, Mg, and Sn.
  • FIG. 4 is a diagram showing a range obtained by combining the ranges of FIGS. 1 to 3; FIG. FIG.
  • FIG. 1 is a diagram showing a schematic configuration of an example of a thin film transistor according to the present invention
  • FIG. 1 is a diagram showing a schematic configuration of an example of a manufacturing process of a thin film transistor according to the present invention
  • FIG. 1 is a diagram showing a schematic configuration of an example of a manufacturing process of a thin film transistor according to the present invention
  • FIG. 1 is a diagram showing a schematic configuration of an example of a manufacturing process of a thin film transistor according to the present invention
  • the substrate temperature during the CVD film formation of the protective layer 16 is changed between the case where the cap layer 14 made of the oxide semiconductor thin film is provided (stacked) and the case where the cap layer 14 is not provided (single layer).
  • S values. 3 is a diagram comparing V th of thin film transistors of Production Example 1 and Comparative Production Example 1.
  • FIG. FIG. 10 is a diagram comparing V th of thin film transistors of Comparative Manufacturing Example 1 and Comparative Manufacturing Example 2;
  • the oxide semiconductor thin film is used, for example, as a cap layer of a high-mobility active layer (inversion layer) in a thin film transistor such as a so-called bottom-gate field effect transistor.
  • the high-mobility active layer means an active layer with a bandgap of 3 eV or less.
  • the mobility is 15 cm 2 /V ⁇ s or more.
  • ITO In--Sn--O
  • IGZO In--Ga--Zn--O
  • a high-mobility active layer has been proposed as listed in Table 1 below, and the bandgap, carrier concentration, and mobility are listed. All of them have a bandgap of 3 eV or less and a mobility of more than 15 cm 2 /V ⁇ s.
  • the high-mobility active layer tends to have a small bandgap Eg and a high carrier concentration
  • the oxide semiconductor thin film of the present invention can be used as a cap layer for such a high-mobility active layer. is optimal.
  • a cap layer is generally provided to suppress etching damage to the active layer, but the oxide semiconductor thin film of the present invention can suppress not only etching damage but also the influence of hydrogen caused by the CVD process. can.
  • X in the following formula is 0.32 or more and 0.65 or less
  • Y is 0.17 or more and 0.46 or less
  • Z is more than 0 and 0.22 or less
  • X+Y+Z 1.
  • compositions of conventionally known cap layers contain zinc, but in the present invention, a cap layer made of an oxide semiconductor thin film with a composition that does not contain zinc has been realized.
  • the cap layer having such a composition can be etched with a sulfuric acid/nitric acid-based etchant or an acetic acid-based etchant, and has an etching rate of 1 nm/sec or more when etched with a sulfuric acid/nitric acid-based etchant or an acetic acid-based etchant.
  • the etching rates of the high-mobility active layer are close to each other and are suitable for etching together, so that fine patterning of the lamination of the active layer and the cap layer can be performed satisfactorily.
  • the sulfuric acid /nitric acid-based etchant is an etchant mainly composed of sulfuric acid and nitric acid.
  • An acetic acid-based etchant is an etchant mainly composed of acetic acid (HOOC-COOH).
  • Commonly used etchants include sulfuric acid/nitric acid-based etchants or acetic acid-based etchants, phosphoric acid: H 3 PO 4 less than 80%, nitric acid: HNO 3 less than 5%, acetic acid: CH 3 COOH less than 10%.
  • PAN it is preferable to contain Zn, but the oxide semiconductor thin film of the present invention can contain Zn, Etching by PAN can also be handled.
  • the etching rate can be set to be suitable for the etching rate of the active layer, the etching damage of the active layer can be suppressed, and the effect of suppressing the influence of hydrogen in the CVD process can also be achieved.
  • a thin film transistor having a mobility exceeding 10 cm 2 /Vs can be realized.
  • the oxide semiconductor thin film of the present invention is laminated with a high-mobility active layer as a cap layer to form a thin film transistor, it is possible to suppress the shift of the threshold voltage Vth compared to the case where the cap layer is not used, A thin film transistor with good TFT characteristics can be realized.
  • the threshold voltage (Vth) is the voltage at which the current switches from off to on.
  • Mg has an etching control function and a hydrogen getter function for removing hydrogen in CVD.
  • Sn has an etching control function and a mobility control function.
  • the composition range of each element is a range in which the etching rate is 1 nm/sec or more when using a sulfuric acid/nitric acid-based etchant and an acetic acid-based etchant, a range in which the bandgap is 3.4 eV or less, and a resistance value of 1E + 2 ⁇ after hydrogen annealing. It is determined from the range of / ⁇ or more.
  • X is 0.32 or more and 0.65 or less
  • Y is 0.17 or more and 0.46 or less
  • Z is more than 0 and 0.22 or less
  • X + Y + Z 1 range.
  • the etching rate range of 1 nm/sec was determined.
  • an acetic acid-based etchant acetic acid (HOOC-COOH)
  • a mixed acid-based etchant of sulfuric acid (7.6 to 8.4%) and nitric acid 3.8 to 4.2%) was used.
  • a dip method was adopted in which a single film cap layer of the oxide semiconductor thin film immediately after film formation was immersed in an etchant controlled at 40°C.
  • Figure 1 shows this result.
  • the etching rate was 1 nm/sec or more in the ranges of 0 ⁇ In ⁇ 0.65, 0.17 ⁇ Mg ⁇ 1.0, and 0 ⁇ Sn ⁇ 0.22.
  • the bandgap of the ternary composite oxide thin film of In, Mg and Sn was measured.
  • the bandgap was measured as follows. 1.
  • a transmittance T and a reflectance R are measured by a spectrometer.
  • FIG. 2 shows this result.
  • the range of the bandgap of 0.34 eV or less was 0.32 ⁇ In ⁇ 1.0, 0 ⁇ Mg ⁇ 0.46, and 0 ⁇ Sn ⁇ 0.67.
  • the reason why the bandgap is preferably 0.34 eV or less is that the difference in Eg between the lower layer and the upper layer is important for obtaining good TFT characteristics. If the difference is too large, electrons from the upper layer may flow into the active layer, which is the lower layer, when the semiconductors are bonded together, and the Fermi level of the active layer may move to the vicinity of the conduction band. It is from. In this case, the electrons are more likely to be excited to the conduction band, the threshold voltage of the TFT shifts in the negative direction, and good TFT characteristics cannot be obtained.
  • the resistance value after hydrogen annealing of the ternary composite oxide thin film of In, Mg and Sn was measured. Hydrogen annealing was performed at 400° C. for 1 hour with a mixed gas of Ar+H 2 (H 2 : 6 at %) at a flow rate of 1 L/min. Moreover, the resistance value was measured by Hall measurement. FIG. 3 shows the results. As a result, the range of resistance values of 1E+2 or more was 0 ⁇ In ⁇ 0.65, 0.15 ⁇ Mg ⁇ 1.0, and 0 ⁇ Sn ⁇ 0.85.
  • Figure 4 shows the result of combining the ranges of Figures 1 to 3.
  • the ranges satisfying all conditions were 0.32 ⁇ In ⁇ 0.65, 0.17 ⁇ Mg ⁇ 0.46, and 0 ⁇ Sn ⁇ 0.22.
  • the oxide semiconductor thin film of the present invention can further contain at least one group A element selected from Si, Ti, W, Zr, Nb, Ni, Ge, Ta, Al, and Y.
  • group A element selected from Si, Ti, W, Zr, Nb, Ni, Ge, Ta, Al, and Y.
  • Si is 4 at% or less
  • Ti is 6 at% or less
  • W is 6 at% or less
  • Zr is 7 at% or less
  • Nb is 7 at% or less
  • Ni 7 at% or less
  • Ge is 7 at%.
  • Ta 8 at% or less
  • Al is 8 at% or less
  • Y 9 at% or less
  • the total content of group A elements is less than 10 at%
  • the oxide semiconductor film has high resistance.
  • Eg is preferably within a range (Eg ⁇ 3.4).
  • the oxide semiconductor thin film of the present invention can further contain a group B element which is at least one element selected from Mo, Sb, Hf, La, Fe, Ga, Zn, Ca and Sr.
  • a group B element which is at least one element selected from Mo, Sb, Hf, La, Fe, Ga, Zn, Ca and Sr.
  • Mo is 10 at% or less
  • Sb is 13 at% or less
  • Hf is 13 at% or less
  • La 13 at% or less
  • Fe 21 at% or less
  • Ga is 27 at% or less
  • Zn 38 at% or less
  • Ca is 38 at % or less
  • Sr is 38 at % or less
  • the total content of elements other than In, Mg, and Sn is 38 at % or less
  • the oxide semiconductor film has high resistance and large Eg. is preferably within a range (Eg ⁇ 3.4).
  • a group elements and B group elements were determined as follows.
  • the bandgap Eg (eV) was obtained when either one of the A group elements and the B group elements was added to the three elements of In, Mg, and Sn.
  • Table 2 shows the results. Table 2 shows whether the bandgap Eg (eV) can be maintained at 3.4 eV or less. ⁇ indicates that it is 3.4 eV or less, and x indicates that it exceeded 3.4 eV.
  • the constraint value of 3.4 eV for the bandgap Eg of the cap layer is defined on the premise that it is within a range in which the shift of the TFT does not occur.
  • Group A elements Si, Ti, W, Zr, Nb, Ni, Ge, Ta, Al, and Y are added in amounts less than 10 atomic %.
  • Group B elements Mo, Sb, Hf, La, Fe, Ga, Zn, Ca, and Sr are added in amounts exceeding 10 atomic %.
  • the sputtering target may be a planar target or a cylindrical rotary target.
  • the sputtering target is made of an oxide semiconductor sintered body containing In, Mg, and Sn, and has the same composition ratio as the oxide semiconductor thin film described above, and the preferred composition ratio is also the same, so redundant description is omitted. .
  • X is 0.32 or more and 0.65 or less and Y is 0.17 or more and 0.46 or less.
  • Z is greater than 0 and less than or equal to 0.22
  • X+Y+Z 1.
  • the oxide semiconductor sintered body constituting the sputtering target of the present invention is at least selected from In, Mg, and Sn, as well as Si, Ti, W, Zr, Nb, Ni, Ge, Ta, Al, and Y.
  • a group A element, which is one element, can be further contained.
  • Si is 4 at% or less
  • Ti is 6 at% or less
  • W is 6 at% or less
  • Zr is 7 at% or less
  • Nb is 7 at% or less
  • Ni 7 at% or less
  • Ge is 7 at%.
  • Ta is 8 at% or less
  • Al is 8 at% or less
  • Y is 9 at% or less
  • the total content of group A elements is less than 10 at%.
  • the oxide semiconductor sintered body constituting the sputtering target of the present invention further contains at least one element selected from Mo, Sb, Hf, La, Fe, Ga, Zn, Ca and Sr, which is a group B element. can contain.
  • Mo is 10 at% or less
  • Sb is 13 at% or less
  • Hf is 13 at% or less
  • La is 13 at% or less
  • Fe is 21 at% or less
  • Ga is 27 at% or less
  • Zn 38 at% or less
  • Ca is 38 at% or less
  • Sr is 38 at% or less
  • the total content of elements other than In, Mg, and Sn is preferably 38 at% or less.
  • the oxide semiconductor thin film formed using such a sputtering target has an etching rate of 1 nm/sec or more when using a sulfuric acid/nitric acid-based etchant and an acetic acid-based etchant, and a bandgap of 2.5 eV or more and 3.4 eV or less. It has a characteristic of having a resistance value of 1E+2 ⁇ / ⁇ or more after hydrogen annealing treatment, and is most suitable for use as a high-mobility cap layer.
  • the high-mobility active layer is as described above.
  • the mobility is 15 cm 2 /V ⁇ s or more.
  • a cap layer is generally provided to suppress etching damage to the active layer, but the oxide semiconductor thin film formed with the sputtering target of the present invention suppresses the capping damage and also suppresses the influence of hydrogen caused by the CVD process. can be suppressed.
  • the cap layer having such a composition can be etched with a sulfuric acid/nitric acid-based etchant or an acetic acid-based etchant, and has an etching rate of 1 nm/sec or more when etched with a sulfuric acid/nitric acid-based etchant or an acetic acid-based etchant.
  • the etching rates of the high-mobility active layer are close to each other and are suitable for etching together, so that fine patterning of the lamination of the active layer and the cap layer can be performed satisfactorily.
  • the etching rate can be set to be suitable for the etching rate of the active layer, the etching damage of the active layer can be suppressed, and the effect of suppressing the influence of hydrogen in the CVD process can also be achieved.
  • a thin film transistor having a mobility exceeding 10 cm 2 /Vs can be realized.
  • an oxide semiconductor thin film is laminated with a high-mobility active layer as a cap layer to form a thin film transistor, it is possible to suppress the shift of the threshold voltage Vth as compared with the case where the cap layer is not used.
  • a thin film transistor having TFT characteristics can be realized.
  • the production of the sputtering target of the present invention is not particularly limited as long as it is a method for obtaining an oxide semiconductor sintered body having the composition described above.
  • the following two production methods can be exemplified.
  • indium oxide powder, magnesium oxide powder, and tin oxide powder are mixed to form a molded body, and the molded body is fired at 1100 ° C. or more and 1650 ° C. or less to have an oxide sintered body.
  • a method of manufacturing a sputtering target is determined so as to achieve the elemental ratio of the above-described target oxide semiconductor sintered body.
  • MgO as a raw material reacts with water during raw material mixing to generate Mg(OH) 2
  • the slurry viscosity during raw material mixing may increase and uniform mixing may be hindered.
  • Mg(OH) 2 may generate pores and cracks during sintering. Therefore, when magnesium oxide is obtained as a raw material, it is preferable to dry-mix or mix as a slurry of an organic solvent containing no water. Of course, it is possible to mix with pure water by devising a method such as shortening the mixing time.
  • oxides, hydroxides or carbonates of indium, magnesium, and tin are mixed and pre-fired at 1000°C to 1500°C to form a precursor powder, which is then molded into a molded body at 1100°C. It is a method for producing a sputtering target having an oxide sintered body by sintering the molded body at a temperature of 1650° C. or less. In addition, the weight ratio of the raw material powder is determined so as to achieve the element ratio of the target oxide semiconductor sintered body described above.
  • the oxide sintered body contained in the sputtering target is formed by mixing raw material powders such as indium, magnesium, and tin oxides, hydroxides or carbonates to form a compact, and is temporarily heated at 1000 ° C or higher and 1500 ° C or lower. It is sintered to form a compact, and this compact is sintered at 1100° C. or higher and 1650° C. or lower to obtain a sputtering target having an oxide sintered body.
  • the raw material mixture powder is calcined at 1000° C. or higher and 1500° C. or lower to eliminate the MgO phase. This prevents the powder from reacting with water and generating Mg(OH) 2 when mixed after calcination, and the slurry viscosity increases and uniform mixing may be hindered, and the hydroxide is sintered. There is no risk of forming pores or cracks at times.
  • this molded body is fired at 1100° C. to 1650° C. to obtain a sintered body. If the firing temperature is less than 1100° C., the electrical conductivity and relative density will be low, making it unsuitable for target applications. On the other hand, if the sintering temperature exceeds 1650° C., some of the components evaporate, resulting in compositional deviation of the sintered body and coarsening of the crystal grains, which reduces the strength of the sintered body.
  • the sputtering target of the present invention there is a preferable composition range for preventing the formation of Mg(OH) 2 described above.
  • this range is replaced by X, Y , and Z of InXMgYSnZ , Y>X/2+2Z .
  • FIG. 5 shows this range. As shown in FIG. 5, the range of Y>X/2+2Z is indicated by the shaded area in the drawing, and after calcination, the In 2 MgO 4 phase, Mg 2 SnO 4 phase, In 2 O 3 phase, SnO 2 phase, etc. It is a range that does not contain the MgO phase.
  • FIG. 5 shows data of Examples 1-9 and Comparative Examples 1-3, which will be described later.
  • the sputtering target of the present invention preferably has a relative density of 90% or more. If the relative density is less than 90%, cracks or particles may occur during sputtering, so it is preferable to manufacture the film so that the relative density is 90% or more.
  • the raw material powder is granulated by a spray drying method that can perform drying and granulation at once.
  • Addition of a binder eliminates the need for pulverization work, which has poor pulverization properties, and enables the use of spherical powder with good fluidity, thereby facilitating uniform composition distribution of the sputtering target.
  • the raw material powder contains at least oxides, hydroxides or carbonates of indium, magnesium and tin.
  • one or more powders selected from oxides of group A elements and group B elements may be mixed.
  • a dispersant or the like may be added to the mixing of the raw material powders.
  • a ball mill may be used as a method for pulverizing and mixing the raw material powder, but other than the ball mill, for example, a medium stirring mill such as a bead mill and a rod mill can be used.
  • a resin coat or the like may be applied to the surfaces of the balls or beads that serve as stirring media. This effectively suppresses contamination of the powder with impurities.
  • the mixed grain powder is calcined at a temperature of 1000° C. or higher and 1500° C. or lower.
  • the calcination is insufficient and the composite oxide is not completely formed and MgO remains. becomes large, the sintered density cannot be increased in the subsequent main firing.
  • the calcined powder is again wet pulverized together with a dispersant, a binder, etc. in a ball mill or the like, and granulated by spray drying.
  • the average particle size of the granulated powder is 500 ⁇ m or less. If the average particle size of the granulated powder exceeds 500 ⁇ m, cracks and fractures in the molded body become noticeable, and granular dots appear on the surface of the fired body. If such a sintered body is used as a sputtering target, it may cause abnormal discharge or particle generation.
  • a more preferable average particle size of the granulated powder is 20 ⁇ m or more and 100 ⁇ m or less.
  • the change in volume (compressibility) before and after CIP (Cold Isostatic Press) molding is small, the occurrence of cracks in the molded body is suppressed, and a long molded body can be stably produced.
  • the average particle size is less than 20 ⁇ m, the powder easily rises up and becomes difficult to handle.
  • the "average particle size” means a value at which the cumulative % of the particle size distribution measured by a sieving type particle size distribution analyzer is 50%.
  • the value of the average particle size the value measured by "Robot Sifter RPS-105M” manufactured by Seishin Enterprise Co., Ltd. is used.
  • the granulated powder is molded under a pressure of 100 MPa/cm 2 or higher. Thereby, a sintered body having a relative density of 97% or more can be obtained.
  • the compacting pressure is less than 100 MPa, the compact is fragile, difficult to handle, and the relative density of the sintered compact is lowered.
  • the CIP method is adopted as the molding method.
  • the form of the CIP may be a typical vertical load type vertical type, or preferably a horizontal load type horizontal type. This is because when a long plate-like molded body is produced by vertical CIP, the thickness varies due to displacement of the powder in the mold, and the molded body breaks due to its own weight during handling.
  • the molded body is fired at 1100° C. to 1650° C. to obtain a sintered body. If the firing temperature is less than 1100° C., the electrical conductivity and relative density will be low, making it unsuitable for target applications. On the other hand, if the sintering temperature exceeds 1650° C., some of the components evaporate, resulting in compositional deviation of the sintered body and coarsening of the crystal grains, which reduces the strength of the sintered body.
  • the compact is fired in the air or in an oxidizing atmosphere. Thereby, the target oxide sintered body is stably produced.
  • powders with an average primary particle size of 0.3 ⁇ m or more and 1.5 ⁇ m or less are used. This makes it possible to shorten the mixing/pulverization time and improve the dispersibility of the raw material powder in the granulated powder.
  • the angle of repose of the granulated powder is preferably 32° or less. This increases the fluidity of the granulated powder and improves moldability and sinterability.
  • the fired body produced as described above is machined into a plate shape having a desired shape, size, and thickness to produce a sputtering target made of an In--Mg--Sn--O-based sintered body. .
  • a sputtering target is brazed to a backing plate.
  • a long sputtering target with a longitudinal length exceeding 1000 mm can be produced.
  • particles caused by redeposition (redeposition) of sputtered particles deposited in the gaps are less likely to be generated.
  • the density of the sintered body was determined by the mercury Archimedes method or by direct calculation from the dimensions and weight.
  • X-ray diffraction device RINT manufactured by Rigaku Corporation Scanning method: 2 ⁇ / ⁇ method Target: Cu Tube voltage: 40kV Tube current: 20mA Scan speed: 2.000°/min Sampling width: 0.050° Divergence slit: 1° Scattering slit: 1° Light receiving slit: 0.3 mm
  • FIG. 6 shows a schematic configuration of an example of a thin film transistor according to the present invention.
  • the thin film transistor 100 of the present embodiment includes a gate electrode 11, a gate insulating film 12, an active layer 13, a cap layer 14, a source electrode 15S, a drain electrode 15D, and a protective film 16 on a substrate 10. have.
  • the gate electrode 11 is made of a conductive film formed on the surface of the base material 10 .
  • Substrate 10 is typically a transparent glass substrate.
  • the gate electrode 11 is typically composed of a metal single-layer film or a metal multilayer film such as molybdenum (Mo), titanium (Ti), aluminum (Al), copper (Cu), etc., and is formed by sputtering, for example. .
  • the gate electrode 11 is made of molybdenum.
  • the thickness of the gate electrode 11 is not particularly limited, and is, for example, 200 nm.
  • the gate electrode 11 is formed by, for example, a sputtering method, a vacuum deposition method, or the like.
  • the active layer 13 functions as a channel layer of the thin film transistor 100 .
  • the film thickness of the active layer 13 is, for example, 10 nm to 200 nm.
  • the active layer 13 has high mobility and is composed of an IGZO (In--Ga--Zn--O) based oxide semiconductor thin film.
  • the active layer 13 is deposited by, for example, a sputtering method.
  • the gate insulating film 12 is formed between the gate electrode 11 and the active layer 13 .
  • the gate insulating film 12 is composed of, for example, a silicon oxide film (SiOx), a silicon nitride film (SiNx), or a laminated film thereof.
  • the film formation method is not particularly limited, and may be a CVD method, a sputtering method, a vapor deposition method, or the like.
  • the thickness of the gate insulating film 12 is not particularly limited, and is, for example, 200 nm to 400 nm.
  • the cap layer 14 is made of the above-described oxide semiconductor thin film of the present invention, and the detailed composition is as described above.
  • the cap layer 14 and the active layer 13 are patterned together.
  • the etchant mentioned above can be used.
  • a source electrode 15S and a drain electrode 15D are formed on the active layer 13 and the cap layer 14 so as to be spaced apart from each other.
  • the source electrode 15S and the drain electrode 15D can be composed of, for example, single-layer films of metals such as aluminum, molybdenum, copper, and titanium, or multilayer films of these metals. As will be described later, the source electrode 15S and the drain electrode 15D can be formed simultaneously by patterning a metal film. The thickness of the metal film is, for example, 100 nm to 200 nm.
  • the source electrode 15S and the drain electrode 15D are formed by sputtering, vacuum deposition, or the like, for example.
  • the source electrode 15S and the drain electrode 15D are covered with a protective film 16.
  • the protective film 16 is made of an electrically insulating material such as a silicon oxide film, a silicon nitride film, or a laminated film thereof.
  • the protective film 16 is for shielding the element portion including the active layer 13 and the cap layer 14 from the outside air.
  • the film thickness of the protective film 16 is not particularly limited, and is, for example, 100 nm to 300 nm.
  • the protective film 16 is formed by, for example, the CVD method.
  • Annealing is performed after the protective film 16 is formed. This activates the active layer 13 .
  • Annealing conditions are not particularly limited, and in the present embodiment, annealing is performed in the atmosphere at about 30° C. for 1 hour. At this time, it is considered that the cap layer 14 has a function of suppressing the thermal diffusion of hydrogen from the protective layer 16 to the active layer 13 .
  • Interlayer connection holes 16S and 16D for connecting the source/drain electrodes 15S and 15D to wiring layers (not shown) are provided in the protective film 16 at appropriate positions.
  • the wiring layer is for connecting the thin film transistor 100 to a peripheral circuit (not shown), and is made of a transparent conductive film such as ITO.
  • FIG. 7A First, a gate electrode material layer 11a is formed on a substrate 10 by sputtering at room temperature, and then wet patterning is performed as shown in FIG. A gate electrode 11 is formed. Next, as shown in FIG. 7C, a gate insulating film 12 is formed by CVD. Here, a laminate of SiO X /SiN X is used. Next, as shown in FIG. 7(d), an active layer material layer 13a and a cap layer material layer 14a are sequentially formed by sputtering with the substrate 10 at a temperature of 100.degree.
  • the active layer material layer 13a and the cap layer material layer 14a are patterned by etching to form the active layer 13 and the cap layer .
  • a sulfuric acid/nitric acid-based etchant is used for etching, and then, for example, annealing is performed at 400° C. for 1 hour in the air.
  • a source/drain metal material layer 15a is formed by sputtering at room temperature, and as shown in FIG. 8C, a source electrode 15S and a drain electrode 15D are formed by patterning. .
  • a protective film material layer 16a is formed by CVD.
  • the protective film material layer 16a is, for example, SiOx with a film thickness of 300 nm. After the protective film material layer 16a is annealed at 300° C. in the air, it is patterned by drying to form interlayer connection holes 16S and 16D to the source electrode 15S and the drain electrode 15D (see FIG. 6).
  • the Vth shift of the TFT does not occur when the cap layer 14 is laminated with the material of the high-mobility active layer 13 that tends to have a small bandgap Eg. It has the effect of suppressing external factors during production.
  • the cap layer 14 of the present invention has a function of suppressing damage to the active layer 13 during the hydrogen process during fabrication of the TFT and patterning of the source electrode 15S and the drain electrode 15D.
  • the cap layer 14 does not function to suppress etching damage to the active layer 13, the weak bond of the oxide semiconductor film of the active layer 13 is broken by the etchant, resulting in defects in the film and the S value of the TFT characteristics. A problem arises in that it deteriorates and good transistor characteristics cannot be obtained.
  • FIG. 9 shows a thin film transistor having a cap layer 14 made of the oxide semiconductor thin film of the present invention as in the structure of FIG. 3, the S value is compared by changing the substrate temperature during the CVD film formation of the protective layer 16 .
  • In--Sn--Ge--O+ ⁇ was used as the active layer 13
  • In--Mg--Sn--O of the present invention was used as the cap layer 14, each having a thickness of 15 nm.
  • Example 1-9 Indium oxide, magnesium hydroxide, and tin oxide were weighed and mixed using a ball mill so as to have the composition shown in Table 3 below. A sintered body was obtained by calcining the mixed grain powder and sintering it in an oxygen atmosphere. Table 3 shows the results of measuring the relative density and specific resistance of the sintered body.
  • Example 1-9 indium oxide, magnesium hydroxide, and tin oxide were used as raw materials, the temporary firing temperature was set to 1000 ° C. to 1500 ° C., and sintering was performed in an oxygen atmosphere to obtain a fired product with a relative density of 90% or more. A body was obtained. Also, by setting the calcining temperature to 1000° C. to 1200° C. and firing at 1500° C. or higher in an oxygen atmosphere, a sintered body having a relative density of 97% or higher and a specific resistance of 10 m ⁇ cm or lower was obtained. In any of Examples 1-9, no MgO remained after the calcination.
  • Comparative Example 1 was the same as Example 1 except that the calcining temperature was set to 950° C., which is lower than 1000° C., but MgO remained after calcining.
  • Comparative Example 2 was the same as Example 3 except that sintering was performed in an air atmosphere, but the relative density was less than 90%.
  • Comparative Example 3 was the same as Example 3, except that the sintering temperature was set at 1650° C., but the crystal grains were coarsened and it was not preferable as a sputtering target.
  • Comparative Example 4 was the same as Example 3 except that the Mg raw material used was MgO, but the relative density was less than 90%.
  • Comparative Example 5 was the same as Example 3 except that the Mg raw material used was MgCO3, but the relative density was less than 90%.
  • a thin film transistor having a cap layer 14 made of the oxide semiconductor thin film of the present invention was manufactured as shown in FIG.
  • the active layer 13 is made of In--Sn--Ge--O+ ⁇ shown in Table 1 and has a thickness of 50 nm
  • the cap layer 14 is made of In--Mg--Sn--O (composition: In: 54 Mg: 31 Sn:15), and the film thickness was 50 nm.
  • Thin film transistor comparative production example 1 A thin film transistor was fabricated in the same manner as in FIG. 6 except that the cap layer 14 was not provided.
  • Thin film transistor comparative production example 2 A thin film transistor was fabricated in the same manner as in the thin film transistor of FIG. 6, except that a conventional IGZO with a different composition was used as the cap layer.
  • FIG. 10 shows the case where the cap layer 14 made of the oxide semiconductor thin film of the present invention is provided (laminated) as in the thin film transistor (laminated) structure of Production Example 1, and the case where the cap layer 14 is not provided (single layer: comparative production Example 1) and V th are compared.
  • the threshold voltage V th was substantially the same as in the case of not providing the cap layer 14 (single layer; comparative manufacturing example 1), and the cap layer 14 was provided. No shift in V th by chance occurred.
  • the bandgap Eg in the case of the single layer structure of Comparative Production Example 1 is 2.7 eV, whereas the Eg in the case of the laminated structure provided with the cap layer 14 of Production Example 1 is 3.1 eV.
  • the difference in Eg was 0.4 eV, and the increase in Eg was slight.
  • FIG. 11 shows the thin film transistor of Comparative Production Example 2, which is the same as that shown in FIG. Threshold voltage V th is compared between Production Example 2) and the case where no film is provided (single layer; Comparative Production Example 1).
  • V th Threshold voltage
  • FIG. 11 shows the thin film transistor of Comparative Production Example 2, which is the same as that shown in FIG. Threshold voltage V th is compared between Production Example 2) and the case where no film is provided (single layer; Comparative Production Example 1).
  • the thin film transistor (stacked) of Comparative Production Example 2 had a large shift in V th compared to the single layer of Comparative Production Example 1.
  • FIG. Further, the bandgap Eg in the case of the single layer structure of Comparative Production Example 1 is 2.7 eV, whereas the Eg in the case of the laminated structure provided with the cap layer of Comparative Production Example 2 is 3.4 eV. It was found that the increase in the bandgap Eg is greater than when the oxide semiconductor thin film

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Abstract

インジウム、マグネシウム、及びスズからなる下記式の酸化物を含む酸化物焼結体で構成され、下記式のＸが０．３２以上、０．６５以下、Ｙが０．１７以上、０．４６以下であり、Ｚが０を超え、０．２２以下であり、且つＸ＋Ｙ＋Ｚ＝１となる範囲であるスパッタリングターゲット。 ＩｎＸＭｇＹＳｎＺ

Description

スパッタリングターゲット、スパッタリングターゲットの製造方法、酸化物半導体薄膜、薄膜半導体装置及びその製造方法
　本発明は、スパッタリングターゲット、スパッタリングターゲットの製造方法、酸化物半導体薄膜、薄膜半導体装置及びその製造方法に関する。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体膜（ＩＧＺＯ）を活性層に用いた薄膜トランジスタ（ＴＦＴ：Thin-Film Transistor）は、従来のアモルファスシリコン膜を活性層に用いたＴＦＴと比較して、高移動度を得ることができることから、近年、種々のディスプレイに幅広く適用されている（例えば、特許文献１～３参照）。
　例えば、特許文献１には、有機ＥＬ素子を駆動するＴＦＴの活性層がＩＧＺＯで構成された有機ＥＬ表示装置が開示されている。特許文献２には、チャネル層（活性層）がａ－ＩＧＺＯで構成され、移動度が５ｃｍ２／Ｖｓ以上の薄膜トランジスタが開示されている。特許文献３には、活性層がＩＧＺＯで構成され、オン／オフ電流比が５桁以上の薄膜トランジスタが開示されている。
特開２００９－３１７５０号公報 特開２０１１－２１６５７４号公報 ＷＯ２０１０／０９２８１０号
　近年、各種ディスプレイにおける高解像度化、低消費電力化、高フレームレート化に関する要求から、より高い移動度を示す酸化物半導体への要求が高まっている。しかしながら、活性層にＩＧＺＯを用いる薄膜トランジスタにおいては、移動度で１０ｃｍ２／Ｖｓを超えることが難しく、より高い移動度を示す薄膜トランジスタ用途の材料の開発が求められている。
　活性層のエッチングダメージやＣＶＤプロセスによる水素の影響を抑制するキャップ層の開発も行われているが、抑制効果が十分でないという問題がある。
　また、高移動度の活性層に用いると、電流がオフからオンに切り替わる閾値電圧の立ち上がりがシフトしてしまうという問題が発生する。
　以上のような事情に鑑み、本発明の目的は、高移動度の活性層のキャップ層に適した酸化物半導体薄膜を形成できるスパッタリングターゲット及びその製造方法、酸化物半導体薄膜及び酸化物半導体薄膜積層体、さらには薄膜半導体装置及びその製造方法を適用することにある。
　前記目的を達成するために種々研究を重ねた結果、インジウム、マグネシウム、及びスズを含む酸化物薄膜が高移動度のキャップ層として適していることを知見し、本発明を完成させた。
　かかる本発明は、以下のとおりである。
　本発明の第１の態様は、インジウム、マグネシウム、及びスズからなる下記式の酸化物を含む酸化物焼結体で構成され、下記式のＸが０．３２以上、０．６５以下、Ｙが０．１７以上、０．４６以下であり、Ｚが０を超え、０．２２以下であり、且つＸ＋Ｙ＋Ｚ＝１となる範囲であるスパッタリングターゲット。
ＩｎＸＭｇＹＳｎＺ
　本発明の第２の態様は、第１の態様のスパッタリングターゲットにおいて、前記酸化物焼結体は、Ｓｉ、Ｔｉ、Ｗ、Ｚｒ、Ｎｂ、Ｎｉ、Ｇｅ、Ｔａ、Ａｌ、及びＹから選択される少なくとも１つの元素であるＡ群元素をさらに含有するスパッタリングターゲット。
　本発明の第３の態様は、第２の態様のスパッタリングターゲットにおいて、Ｓｉが４ａｔ％以下、Ｔｉが６ａｔ％以下、Ｗが６ａｔ％以下、Ｚｒが７ａｔ％以下、Ｎｂが７ａｔ％以下、Ｎｉが７ａｔ％以下、Ｇｅが７ａｔ％以下、Ｔａが８ａｔ％以下、Ａｌが８ａｔ％以下、及びＹが９ａｔ％以下であり、前記Ａ群元素の含有量が、１０ａｔ％未満であるスパッタリングターゲット。
　本発明の第４の態様は、第１～３の態様のスパッタリングターゲットにおいて、前記酸化物焼結体は、Ｍｏ、Ｓｂ、Ｈｆ、Ｌａ、Ｆｅ、Ｇａ、Ｚｎ、Ｃａ及びＳｒから選択される少なくとも１つの元素であるＢ群元素をさらに含有するスパッタリングターゲット。
　本発明の第５の態様は、第４の態様のスパッタリングターゲットにおいて、Ｍｏが１０ａｔ％以下、Ｓｂが１３ａｔ％以下、Ｈｆが１３ａｔ％以下、Ｌａが１３ａｔ％以下、Ｆｅが２１ａｔ％以下、Ｇａが２７ａｔ％以下、Ｚｎが３８ａｔ％以下、Ｃａが３８ａｔ％以下、Ｓｒが３８ａｔ％以下であり、前記Ｉｎ、Ｍｇ、及びＳｎ以外の元素の合計含有量は、３８ａｔ％以下であるスパッタリングターゲット。
　本発明の第６の態様は、第１～５の態様のスパッタリングターゲットにおいて、相対密度が９０％以上であるスパッタリングターゲット。
　本発明の第７の態様は、酸化インジウム粉末、酸化マグネシウム粉末、及び酸化スズ粉末を混合して成形体を形成し、１１００℃以上１６５０℃ 以下で前記成形体を焼成して、酸化物焼結体を有するスパッタリングターゲットを製造するスパッタリングターゲットの製造方法。
　本発明の第８の態様は、インジウム、マグネシウム、及びスズの酸化物、水酸化物または炭酸塩を混合して１０００℃～１５００℃で仮焼成した前駆体粉末を成形して成形体とし、１１００℃以上１６５０℃以下で前記成形体を焼成して酸化物焼結体を有するスパッタリングターゲットを製造するスパッタリングターゲットの製造方法。
　本発明の第９の態様は、インジウム、マグネシウム、及びスズからなる下記式の酸化物を主成分とする酸化物半導体で構成され、下記式のＸが０．３２以上、０．６５以下、Ｙが０．１７以上、０．４６以下であり、Ｚが０を超え、０．２２以下であり、且つＸ＋Ｙ＋Ｚ＝１となる範囲である酸化物半導体薄膜。
ＩｎＸＭｇＹＳｎＺ
　本発明の第１０の態様は、第９の態様の酸化物半導体薄膜において、硫酸・硝酸系エッチャントまたは酢酸系エッチャントでエッチングした際のエッチングレートが１ｎｍ／ｓｅｃ以上である酸化物半導体薄膜。
　本発明の第１１の態様は、第９または１０の態様の酸化物半導体薄膜において、バンドギャップが、２．５ｅＶ以上３．４ｅＶ以下であり、水素アニール処理後の抵抗値が１Ｅ＋２Ω／□以上である酸化物半導体薄膜。
　本発明の第１２の態様は、第９～１１の態様の酸化物半導体薄膜において、Ｓｉ、Ｔｉ、Ｗ、Ｚｒ、Ｎｂ、Ｎｉ、Ｇｅ、Ｔａ、Ａｌ、Ｙ及びＭｏから選択される少なくとも１つの元素であるＡ群元素をさらに含有する酸化物半導体薄膜。
　本発明の第１３の態様は、第１２の態様の酸化物半導体薄膜において、Ｓｉが４ａｔ％以下、Ｔｉが６ａｔ％以下、Ｗが６ａｔ％以下、Ｚｒが７ａｔ％以下、Ｎｂが７ａｔ％以下、Ｎｉが７ａｔ％以下、Ｇｅが７ａｔ％以下、Ｔａが８ａｔ％以下、Ａｌが８ａｔ％以下、及びＹが９ａｔ％以下であり、前記Ａ群元素の含有量が、１０ａｔ％未満である、酸化物半導体薄膜。
　この酸化物半導体膜は高い抵抗を有し、Ｅｇが大きくならない範囲（Ｅｇ≦３．４）であることがより好ましい。
　本発明の第１４の態様は、第９～１３の態様の酸化物半導体薄膜において、Ｍｏ、Ｓｂ、Ｈｆ、Ｌａ、Ｆｅ、Ｇａ、Ｚｎ、Ｃａ及びＳｒから選択される少なくとも１つの元素であるＢ群元素をさらに含有する酸化物半導体薄膜。
　本発明の第１５の態様は、第１４の態様の酸化物半導体薄膜において、Ｍｏが１０ａｔ％以上、Ｓｂが１３ａｔ％以下、Ｈｆが１３ａｔ％以下、Ｌａが１３ａｔ％以下、Ｆｅが２１ａｔ％以下、Ｇａが２７ａｔ％以下、Ｚｎが３８ａｔ％以下、Ｃａが３８ａｔ％以下、Ｓｒが３８ａｔ％以下で、Ｉｎ、Ｍｇ、及びＳｎ以外の元素の合計含有量は３８ａｔ％以下である、酸化物半導体薄膜。
　この酸化物半導体膜は高い抵抗を有し、Ｅｇが大きくならない範囲（Ｅｇ≦３．４）であることがより好ましい。
　本発明の第１６の態様は、高移動度の酸化物半導体薄膜からなる活性層と、この活性層上に積層された第９～１５の態様の酸化物半導体薄膜からなるキャップ層とを具備する酸化物半導体薄膜積層体。
　本発明の第１７の態様は、第１６の態様の酸化物半導体薄膜積層体において、前記キャップ層は前記活性層と共にパターニングする際のエッチング比が適している酸化物半導体薄膜積層体。
　本発明の第１８の態様は、第９～１５の態様の酸化物半導体薄膜からなるキャップ層を具備する薄膜半導体装置。
　本発明の第１９の態様は、第１８の態様の薄膜半導体装置において、前記キャップ層は、高移動度の酸化物半導体薄膜からなる活性層を覆うように設けられている薄膜半導体装置。
　本発明の第２０の態様は、第１８又は１９の態様の薄膜半導体装置において、ゲート電極と、前記ゲート電極上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた、高移動度の酸化物半導体薄膜からなる活性層と、前記活性層を覆うように設けられたキャップ層と、前記活性層及び前記キャップ層に接続するソース電極及びドレイン電極と、を具備する薄膜半導体装置。
　本発明の第２１の態様は、第９～１５の態様の酸化物半導体薄膜からなるキャップ層を具備する薄膜半導体装置の製造方法であって、ゲート電極の上にゲート絶縁膜を形成し、前記ゲート絶縁膜の上に、高移動度の酸化物半導体薄膜からなる活性層をスパッタリング法で形成し、前記活性層上に前記キャップ層をスパッタリング法で形成し、前記活性層及び前記キャップ層の積層膜をパターニングし、パターニングした前記活性層及び前記キャップ層を下地膜とする金属層を形成し、前記金属層をウェットエッチング法でパターニングすることでソース電極及びドレイン電極を形成する薄膜半導体装置の製造方法。
　かかる本発明は、インジウム、マグネシウム、及びスズを含む酸化物薄膜が高移動度のキャップ層として最適であり、エッチングダメージやＣＶＤプロセスによる水素の影響を抑制することができ、このキャップ層を用いると、移動度が１０ｃｍ２／Ｖｓを超える薄膜トランジスタが実現できる。
　また、本発明のキャップ層は、亜鉛を含まない酸化物半導体薄膜とすることができ、硫酸・硝酸系エッチャントまたは酢酸系エッチャントでエッチングすることができるので、高移動度の活性層と一緒のパターニングを良好に行うことができ、高精度なパターニングにより、高精細な薄膜トランジスタが実現できる。
Ｉｎ、Ｍｇ及びＳｎの３元複合酸化物薄膜について、エッチングレートが１ｎｍ／ｓｅｃの範囲を示す図である。 Ｉｎ、Ｍｇ及びＳｎの３元複合酸化物薄膜について、バンドギャップが３．４ｅＶ以下 の範囲を示す図である。 Ｉｎ、Ｍｇ及びＳｎの３元複合酸化物薄膜について、水素アニール後の抵抗値が１Ｅ＋２Ω/□以上の範囲を示す図である。 図１～図３の範囲を合わせた範囲を示す図である。 Ｉｎ、Ｍｇ及びＳｎの３元複合酸化物において、ＩｎＸＭｇＹＳｎＺのＸ、Ｙ、Ｚが、Ｙ＞Ｘ／２＋２Ｚとなる範囲を示す図である。 本発明に係る薄膜トランジスタの一例の概略構成を示す図である。 本発明に係る薄膜トランジスタの製造工程の一例の概略構成を示す図である。 本発明に係る薄膜トランジスタの製造工程の一例の概略構成を示す図である。 薄膜トランジスタにおいて、酸化物半導体薄膜からなるキャップ層１４を有する場合（積層）と、キャップ層１４を設けない場合（単層）とにおいて、保護層１６のＣＶＤの成膜中の基板温度を変化させて、Ｓ値を比較した結果を示す図である。 製造例１と比較製造例１の薄膜トランジスタのＶｔｈを比較した図である。 比較製造例１と比較製造例２の薄膜トランジスタのＶｔｈを比較した図である。
　以下、図面を参照しながら、本発明の実施形態を説明する。
　最初に、本実施形態に係るスパッタリングターゲット（酸化物半導体スパッタリングターゲット）を説明する前に、このスパッタリングターゲットを用いて形成される酸化物半導体薄膜の特性について説明する。
　［酸化物半導体薄膜］
　酸化物半導体薄膜は、例えば、いわゆるボトムゲート型の電界効果型トランジスタ等の薄膜トランジスタにおける高移動度の活性層（反転層）のキャップ層 に利用される。
　ここで、高移動度の活性層は、バンドギャップが３ｅＶ以下の活性層をいう。移動度は１５ｃｍ２／Ｖ・ｓ以上である。
　高移動度の酸化物半導体材料としては、一般的には、ＩＴＯ（Ｉｎ－Ｓｎ－Ｏ）系、ＩＧＺＯ（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）系等が代表的である。これらの酸化物半導体材料は、成膜直後の結晶性がアモルファスであるため、ウェットエッチング法によるパターニングを容易に行うことができる。
　また、下記表１に挙げたような高移動度の活性層が提案されており、バンドギャップ、キャリア濃度、及び移動度を掲載した。何れも、バンドギャップは３ｅＶ以下であり、移動度は１５ｃｍ２／Ｖ・ｓを超えるものである。
　このように、高移動度の活性層は、バンドギャップＥｇが小さく、キャリア濃度が高い傾向があり、本発明の酸化物半導体薄膜は、このような高移動度の活性層のキャップ層と用いて最適なものである。
　キャップ層は、一般的には、活性層のエッチングダメージを抑制するために設けられるが、本発明の酸化物半導体薄膜は、エッチングダメージの抑制のほか、ＣＶＤプロセスによる水素の影響を抑制することができる。
　本発明の酸化物半導体薄膜は、インジウム、マグネシウム、及びスズからなる下記式の酸化物半導体薄膜の組成は、下記式で表され、下記式のＸが０．３２以上、０．６５以下、Ｙが０．１７以上、０．４６以下であり、Ｚが０を超え、０．２２以下であり、且つＸ＋Ｙ＋Ｚ＝１である。
ＩｎＸＭｇＹＳｎＺ
　従来から知られているキャップ層の組成は、亜鉛を含むものが多かったが、本発明では、亜鉛を含まない組成の酸化物半導体薄膜からなるキャップ層を実現した。
　このような組成のキャップ層は、硫酸・硝酸系エッチャントまたは酢酸系エッチャントでエッチングすることができ、硫酸・硝酸系エッチャントまたは酢酸系エッチャントでエッチングした際のエッチングレートが１ｎｍ／ｓｅｃ以上である。
　これにより、高移動度の活性層のエッチングレートが近く、一緒にエッチング処理するのに適したものであり、活性層及びキャップ層の積層体の精細なパターニングを良好に行うことができる。
　また、活性層のエッチングダメージを抑制し、ＣＶＤプロセスの水素の影響を抑制することができるという効果も奏する。
　ここで、硫酸・硝酸系エッチャントは、硫酸及び硝酸を主体としたエッチャントであり、例えば、（Ｈ２ＳＯ４（７．６～８．４％）＋ＨＮＯ３（３．８～４．２％）を含むエッチャントである。酢酸系エッチャントは、酢酸（ＨＯＯＣ-ＣＯＯＨ）を主体とするエッチャントである。
　一般的に用いられるエッチャントとしては、硫酸・硝酸系エッチャントまたは酢酸系エッチャントの他、燐酸：Ｈ３ＰＯ４が８０％未満、硝酸：ＨＮＯ３が５％未満、酢酸：ＣＨ３ＣＯＯＨが１０％未満の混合液であるＰＡＮがあるが、このＰＡＮを用いる場合には、Ｚｎを含むことが好ましいが、本発明の酸化物半導体薄膜は、詳細は後述するように、Ｚｎを含有することができ、ＰＡＮによるエッチングにも対応できる。
　勿論、この際にも活性層のエッチングレートに適したエッチングレートとすることができ、活性層のエッチングダメージを抑制し、ＣＶＤプロセスの水素の影響を抑制することができるという効果も奏することができる。
　このような本発明のキャップ層を用いると、移動度が１０ｃｍ２／Ｖｓを超える薄膜トランジスタが実現できる。
　また、本発明の酸化物半導体薄膜は、キャップ層として高移動度の活性層と積層して薄膜トランジスタとした場合、キャップ層を用いなかった場合と比較して、閾値電圧Ｖｔｈのシフトを抑制でき、良好なＴＦＴ特性の薄膜トランジスタが実現できる。なお、閾値電圧（Ｖｔｈ）は、電流がオフからオン状態に切り替わる電圧である。
　本発明の酸化物半導体薄膜の組成範囲は、下記式で表され、下記式のＸが０．３２以上、０．６５以下、Ｙが０．１７以上、０．４６以下であり、Ｚが０を超え、０．２２以下であり、且つＸ＋Ｙ＋Ｚ＝１であるが、この範囲は以下の手法で決定した。
ＩｎＸＭｇＹＳｎＺ
　本発明では、キャリアジェネレータとしてＩｎを用い、キャリアキラーとしてＭｇを用いている。Ｍｇは、エッチングコントロールの機能やＣＶＤの水素を除去する水素ゲッターとして機能を有する。また、Ｓｎはエッチングコントロールの機能や移動度コントロールの機能を有する。
　各元素の組成範囲は、硫酸・硝酸系エッチャント及び酢酸系エッチャントを用いたときのエッチングレートが１ｎｍ／ｓｅｃ以上の範囲、バンドギャップが３．４ｅＶ以下の範囲、水素アニール処理後の抵抗値が１Ｅ＋２Ω／□以上である範囲などから決定したものである。
　上記式において、Ｘが０．３２以上、０．６５以下であり、Ｙが０．１７以上、０．４６以下であり、Ｚが０を超え、０．２２以下であり、且つＸ＋Ｙ＋Ｚ＝１となる範囲である。
　まず、Ｉｎ、Ｍｇ及びＳｎの３元複合酸化物薄膜について、エッチングレートが１ｎｍ／ｓｅｃの範囲を求めた。エッチャントは、酢酸系エッチャント（酢酸（ＨＯＯＣ-ＣＯＯＨ））または、硫酸（７．６～８．４％）と硝酸（３．８～４．２％）との混酸系エッチャントを用いた。エッチングレートの測定には、成膜直後の酸化物半導体薄膜の単膜キャップ層を４０℃に管理したエッチャントに浸漬するＤｉｐ法を採用した。
　図１には、この結果を示す。この結果、０＜Ｉｎ≦０．６５、０．１７≦Ｍｇ＜１．０、０＜Ｓｎ≦０．２２の範囲で、エッチングレートが１ｎｍ／ｓｅｃ以上であった。
　次に、Ｉｎ、Ｍｇ及びＳｎの３元複合酸化物薄膜のバンドギャップを測定した。バンドギャップの測定は以下の通り行った。
１．分光器より透過率Ｔ、反射率Ｒを測定する。
２．次式より吸収係数αを算出する。
α＝（（（－ｌｎ（Ｔ／（１－Ｒ））／ｎ）／（Ｔ／（１－Ｒ））
　　ｎ：膜厚［ｃｍ］　Ｔ，Ｒ：測定データ／１００
３．（α×ｈω）＾（１／２）算出する。
ｈω（光子エネルギ－）［ｅＶ］：１２３９．８／波長［ｎｍ］
４．横軸：　ｈω［ｅＶ］，縦軸（α×ｈω）＾（１／２）のグラフより、傾きが最大となる接線とｘ軸の交点をバンドギャップとする。
　図２には、この結果を示す。この結果、バンドギャップが０．３４ｅＶ以下の範囲は、０．３２≦Ｉｎ＜１．０、０＜Ｍｇ≦０．４６、０＜Ｓｎ≦０．６７であった。
　ここで、バンドギャップが０．３４ｅＶ以下が好ましいとしたのは、良好なＴＦＴ特性を得るためには下層と上層のＥｇ差が重要であり、Ｅｇが０．３４ｅＶより大きくなって活性層との差が大きすぎると、半導体同士の接合時に下層である活性層側へ上層の電子が流入し、活性層側のフェルミ準位がコンダクションバンド近傍に移動してしまうという不具合が発生する虞があるからである。この場合、電子がコンダクションバンドへ励起される確率が上がり、ＴＦＴの閾値電圧がマイナス方向にシフトし、良好なＴＦＴ特性が得られないという問題が生じる。
　さらに、Ｉｎ、Ｍｇ及びＳｎの３元複合酸化物薄膜の水素アニール後の抵抗値を測定した。
　水素アニールは、４００℃で１ｈ、Ａｒ＋Ｈ２（Ｈ２：６ａｔ％）の混合ガスを流量：１Ｌ／ｍｉｎとして行った。
　また、抵抗値はＨａｌｌ測定で測定した。
　図３には、この結果を示す。この結果、抵抗値が１Ｅ＋２以上の範囲は、０＜Ｉｎ≦０．６５、０．１５≦Ｍｇ＜１．０、０＜Ｓｎ≦０．８５であった。
　図１～図３の範囲を合わせた結果を図４に示す。この結果、全てを満足する範囲は、０．３２≦Ｉｎ≦０．６５、０．１７≦Ｍｇ≦０．４６、０＜Ｓｎ≦０．２２であった。
　本発明の酸化物半導体薄膜は、Ｓｉ、Ｔｉ、Ｗ、Ｚｒ、Ｎｂ、Ｎｉ、Ｇｅ、Ｔａ、Ａｌ、及びＹから選択される少なくとも１つの元素であるＡ群元素をさらに含有することができる。
　ここで、これらのＡ群元素において、Ｓｉが４ａｔ％以下、Ｔｉが６ａｔ％以下、Ｗが６ａｔ％以下、Ｚｒが７ａｔ％以下、Ｎｂが７ａｔ％以下、Ｎｉが７ａｔ％以下、Ｇｅが７ａｔ％以下、Ｔａが８ａｔ％以下、Ａｌが８ａｔ％以下、及びＹが９ａｔ％以下であり、Ａ群元素の全体の含有量が、１０ａｔ％未満であり、この酸化物半導体膜は高い抵抗を有し、Ｅｇが大きくならない範囲（Ｅｇ≦３．４）であることが好ましい。
　さらに、本発明の酸化物半導体薄膜は、Ｍｏ、Ｓｂ、Ｈｆ、Ｌａ、Ｆｅ、Ｇａ、Ｚｎ、Ｃａ及びＳｒから選択される少なくとも１つの元素であるＢ群元素をさらに含有することができる。
　ここで、これらＢ群元素において、Ｍｏが１０ａｔ％以下、Ｓｂが１３ａｔ％以下、Ｈｆが１３ａｔ％以下、Ｌａが１３ａｔ％以下、Ｆｅが２１ａｔ％以下、Ｇａが２７ａｔ％以下、Ｚｎが３８ａｔ％以下、Ｃａが３８ａｔ％以下、Ｓｒが３８ａｔ％以下であり、Ｉｎ、Ｍｇ、及びＳｎ以外の元素の合計含有量は、３８ａｔ％以下で、この酸化物半導体膜は高い抵抗を有し、Ｅｇが大きくならない範囲（Ｅｇ≦３．４）であることが好ましい。
　これらＡ群元素及びＢ群元素の好ましい範囲は、以下のように決定した。
　Ｉｎ、Ｍｇ、Ｓｎの３元素に、Ａ群元素及びＢ群元素の何れかの元素を添加したときのバンドギャップＥｇ（ｅＶ）を求めた。結果を表２に示す。
　表２は、バンドギャップＥｇ（ｅＶ）が３．４ｅＶ以下を維持できるかを示す。○は３．４ｅＶ以下である、×は３．４ｅＶを超えたことを示す。
　キャップ層のバンドギャップＥｇの制約値３．４ｅＶは、ＴＦＴのＳｈｉｆｔが発生しないようにする範囲とすることを前提として規定した。すなわち、ＩｎＭｇＳｎ（Ｅｇ：３．１ｅＶ）に対して、追加元素αをどれだけ添加した場合に、Ｅｇ３．４ｅＶ以下を維持できるか示したものになる。
　Ａ群元素Ｓｉ、Ｔｉ、Ｗ、Ｚｒ、Ｎｂ、Ｎｉ、Ｇｅ、Ｔａ、Ａｌ、及びＹは、添加量が１０ａｔ％未満のものである。
　Ｂ群元素Ｍｏ、Ｓｂ、Ｈｆ、Ｌａ、Ｆｅ、Ｇａ、Ｚｎ、Ｃａ、及びＳｒは、添加量が１０ａｔ％を超えるものである。
　［スパッタリングターゲット］
　次に、本実施形態のスパッタリングターゲットについて説明する。
　スパッタリングターゲットは、プレーナ型のターゲットでもよく、円筒状のロータリターゲットでもよい。スパッタリングターゲットは、Ｉｎ、Ｍｇ及びＳｎを含む酸化物半導体焼結体からなり、組成比は、上述した酸化物半導体薄膜と同じであり、好ましい組成比も同様であるので、重複する説明は省略する。
　本発明のスパッタリングターゲットの酸化物半導体焼結体の組成範囲は、下記式で表され、下記式のＸが０．３２以上、０．６５以下、Ｙが０．１７以上、０．４６以下であり、Ｚが０を超え、０．２２以下であり、且つＸ＋Ｙ＋Ｚ＝１である。
ＩｎＸＭｇＹＳｎＺ
　本発明のスパッタリングターゲットを構成する酸化物半導体焼結体は、Ｉｎ、Ｍｇ、及びＳｎの他、Ｓｉ、Ｔｉ、Ｗ、Ｚｒ、Ｎｂ、Ｎｉ、Ｇｅ、Ｔａ、Ａｌ、及びＹから選択される少なくとも１つの元素であるＡ群元素をさらに含有することができる。
　ここで、これらのＡ群元素において、Ｓｉが４ａｔ％以下、Ｔｉが６ａｔ％以下、Ｗが６ａｔ％以下、Ｚｒが７ａｔ％以下、Ｎｂが７ａｔ％以下、Ｎｉが７ａｔ％以下、Ｇｅが７ａｔ％以下、Ｔａが８ａｔ％以下、Ａｌが８ａｔ％以下、及びＹが９ａｔ％以下であり、Ａ群元素の全体の含有量が、１０ａｔ％未満であることが好ましい。
　また、本発明のスパッタリングターゲットを構成する酸化物半導体焼結体は、Ｍｏ、Ｓｂ、Ｈｆ、Ｌａ、Ｆｅ、Ｇａ、Ｚｎ、Ｃａ及びＳｒから選択される少なくとも１つの元素であるＢ群元素をさらに含有することができる。
　ここで、これらＢ群元素において、Ｍｏが１０ａｔ％以下、Ｓｂが１３ａｔ％以下、Ｈｆが１３ａｔ％以下、Ｌａが１３ａｔ％以下、Ｆｅが２１ａｔ％以下、Ｇａが２７ａｔ％以下、Ｚｎが３８ａｔ％以下、Ｃａが３８ａｔ％以下、Ｓｒが３８ａｔ％以下であり、Ｉｎ、Ｍｇ、及びＳｎ以外の元素の合計含有量は、３８ａｔ％以下であることが好ましい。
　かかるスパッタリングターゲットを用いて形成した酸化物半導体薄膜は、硫酸・硝酸系エッチャント及び酢酸系エッチャントを用いたときのエッチングレートが１ｎｍ／ｓｅｃ以上であり、バンドギャップが２．５ｅＶ以上３．４ｅＶ以下であり、水素アニール処理後の抵抗値が１Ｅ＋２Ω／□以上という特性を有するものであり、高移動度のキャップ層と用いて最適である。なお、高移動度の活性層は、上述したとおりである。バンドギャップが３ｅＶ以下の活性層をいう。移動度は１５ｃｍ２／Ｖ・ｓ以上である。
　キャップ層は、一般的には、活性層のエッチングダメージを抑制するために設けられるが、本発明のスパッタリングターゲットで形成した酸化物半導体薄膜は、キャッピングダメージの抑制のほか、ＣＶＤプロセスによる水素の影響を抑制することができる。
　このような組成のキャップ層は、硫酸・硝酸系エッチャントまたは酢酸系エッチャントでエッチングすることができ、硫酸・硝酸系エッチャントまたは酢酸系エッチャントでエッチングした際のエッチングレートが１ｎｍ／ｓｅｃ以上である。
　これにより、高移動度の活性層のエッチングレートが近く、一緒にエッチング処理するのに適したものであり、活性層及びキャップ層の積層体の精細なパターニングを良好に行うことができる。
　また、活性層のエッチングダメージを抑制し、ＣＶＤプロセスの水素の影響を抑制することができるという効果も奏する。
　また、エッチャントとしてＰＡＮを用いる場合には、Ｚｎを含むスパッタリングターゲットとするのが好ましく、このようなスパッタリングターゲットにより形成した酸化物半導体薄膜は、ＰＡＮによるエッチングにも対応できる。
　勿論、この際にも活性層のエッチングレートに適したエッチングレートとすることができ、活性層のエッチングダメージを抑制し、ＣＶＤプロセスの水素の影響を抑制することができるという効果も奏することができる。
　このような本発明のスパッタリングターゲットを用いて形成した酸化物半導体薄膜をキャップ層として用いると、移動度が１０ｃｍ２／Ｖｓを超える薄膜トランジスタが実現できる。
　また、かかる酸化物半導体薄膜は、キャップ層として高移動度の活性層と積層して薄膜トランジスタとした場合、キャップ層を用いなかった場合と比較して、閾値電圧Ｖｔｈのシフトを抑制でき、良好なＴＦＴ特性の薄膜トランジスタが実現できる。
（スパッタリングターゲットの製造方法）
　本発明のスパッタリングターゲットの製造は、上記組成の酸化物半導体焼結体となる方法であれば、特に制限されないが、例えば、以下の２つの製造方法を例示できる。
　第１の方法は、酸化インジウム粉末、酸化マグネシウム粉末、及び酸化スズ粉末を混合して成形体を形成し、１１００ ℃ 以上１６５０℃ 以下で前記成形体を焼成して、酸化物焼結体を有するスパッタリングターゲットを製造する方法である。
　原料粉末の重量比は、目的となる上述した酸化物半導体焼結体の元素比となるように決定する。
　本発明のスパッタリングターゲットの製造方法では、原料としてＭｇＯが原料混合時に水と反応してＭｇ（ＯＨ）２を生成するので、原料混合時のスラリー粘度が上昇して均一な混合が阻害されるおそれがある。また、Ｍｇ（ＯＨ）２が焼結時にポアや亀裂を生成する可能性がある。
　よって、酸化マグネシウムを原料と得る場合には、乾式で混合するか、水を含まない有機溶媒のスラリーとして混合するのが好ましい。勿論、混合時間を少なくする等の工夫をすることで純水での混合もできる可能性はある。
　また、第２の方法は、インジウム、マグネシウム、及びスズの酸化物、水酸化物または炭酸塩を混合して１０００℃～１５００℃で仮焼成した前駆体粉末を成形して成形体とし、１１００℃以上１６５０℃以下で前記成形体を焼成して酸化物焼結体を有するスパッタリングターゲットを製造する方法である。
　なお、原料粉末の重量比は、目的となる上述した酸化物半導体焼結体の元素比となるように決定する。
　スパッタリングターゲットに含まれる酸化物焼結体は、インジウム、マグネシウム、及びスズの酸化物、水酸化物または炭酸塩などの原料粉末を混合して成形体を形成し、１０００℃ 以上１５００℃以下で仮焼成して成形体とし、この成形体を１１００℃以上１６５０℃以下で焼成して酸化物焼結体を有するスパッタリングターゲットとする。
　本発明のスパッタリングターゲットの製造方法では、原料の混合粉末を１０００℃ 以上１５００℃以下で仮焼成してＭｇＯ相を無くした粉末を、混合して乾燥造粒したのち成形体としている。これにより、仮焼成後の混合時に粉末と水と反応してＭｇ（ＯＨ）２を生成することを防ぎ、スラリー粘度が上昇して均一な混合が阻害されるおそれや、水酸化物が焼結時にポアや亀裂を生成するおそれがない。
　また、この成形体は、１１００℃～１６５０℃で焼成して焼結体とされる。
　焼成温度が１１００℃未満の場合には、導電性及び相対密度が低くなり、ターゲット用途に向かなくなる。一方、焼成温度が１６５０℃を超えると、一部成分の蒸発が起き、焼成体の組成ずれが発生したり、結晶粒の粗大化によって焼成体の強度が低下したりする。
　本発明のスパッタリングターゲットでは、上述したＭｇ（ＯＨ）２が生成するのを防止するために好ましい組成範囲が存在する。
Ｉｎ：Ｍｇ：Ｓｎ＝ａ（ａｔ％）：ｂ（ａｔ％）：ｃ（ａｔ％）としたとき、
ｂ＞ａ／２＋２ｃの範囲は、仮焼成及び焼結後もＭｇＯが残存するので、好ましくない。焼結後にＭｇＯが残存していると、スパッタリングターゲット表面で大気中の水分と反応してＭｇ（ＯＨ）２を生成することでパーティクル源になる可能性がある。
　この範囲は、ＩｎＸＭｇＹＳｎＺのＸ、Ｙ、Ｚに置き換えると、Ｙ＞Ｘ／２＋２Ｚとなる。
　この範囲を示しているのが図５である。
　図５に示すように、Ｙ＞Ｘ／２＋２Ｚの範囲は、図中の斜線部を示しており、仮焼成後にＩｎ２ＭｇＯ４相、Ｍｇ２ＳｎＯ４相、Ｉｎ２Ｏ３相、ＳｎＯ２相等からなる結晶相となり、ＭｇＯ相を含まない範囲である。なお、図５には、後述する実施例１－９及び比較例１－３のデータを示した。
　また、本発明のスパッタリングターゲットは、相対密度が９０％以上であるのが好ましい。相対密度が９０％未満では、スパッタリング時に割れが発生したり、パーティクルが発生したりする虞があるので、相対密度が９０％以上となるように製造するのが好ましい。
　以下、さらに、第２の方法を例示して詳細に製造方法を説明する。
　本実施形態では、乾燥と造粒とを一度に行うことが可能なスプレードライ方式で原料粉末が造粒される。バインダー添加によって粉砕性が悪い粉砕作業が不要になること、流動性がよい球形の粉末を使用できること等により、スパッタリングターゲットの組成分布が均一になりやすくなる。
　原料粉末は、インジウム、マグネシウム、及びスズの酸化物、水酸化物または炭酸塩を少なくとも含む。これに加えて、Ａ群元素やＢ群元素の酸化物から選択される一種類以上の粉末を混合してもよい。また、原料粉末の混合には、分散剤等が添加されてもよい。
　原料粉末の粉砕・混合方法としては、ボールミルを用いればよいが、ボールミル以外にも、例えば、ビーズミル、ロッドミル等のほかの媒体攪拌ミルが使用可能である。撹拌媒体となるボールやビーズの表面に樹脂コート等が施されてもよい。これにより、粉体中への不純物の混入を効果的に抑制される。
　混合された粒粉末は、１０００℃以上１５００℃以下の温度で仮焼成される。焼成温度が１０００℃未満の場合、仮焼成が不十分で複合酸化物が完全に形成されずにＭｇＯが残存し、１５００℃を超えると、仮焼成で焼結が進行して一次粒子の粒形が大きくなるので、その後の本焼成で焼結密度が上がらなくなる。
　仮焼成された粉末は、再びボールミル等で分散剤、バインダー等とともに湿式粉砕され、スプレードライによって造粒される。
　造粒粉末の平均粒子径は、５００μｍ以下とされる。造粒粉末の平均粒子径が５００μｍを超えると、成形体のクラックや割れの発生が顕著となるとともに、焼成体の表面に粒状の点が発する。このような焼成体をスパッタリング用ターゲットに使用すると、異常放電あるいはパーティクル発生の原因となるおそれがある。
　造粒粉末のより好ましい平均粒子径は、２０μｍ以上１００μｍ以下である。これにより、ＣＩＰ（Cold Isostatic Press）成形前後での体積の変化（圧縮率）が小さく、成形体へのクラック発生が抑制され、長尺の成形体を安定して作製される。なお、平均粒子径が２０μｍ未満の場合、粉末が舞い上がりやすくなり、取り扱いが困難になる。
　ここで、「平均粒子径」とは、ふるい分け式粒度分布測定器で測定した粒度分布の積算％が５０％の値を意味する。また、平均粒子径の値としては、株式会社セイシン企業社製「Ｒｏｂｏｔ　Ｓｉｆｔｅｒ　ＲＰＳ－１０５Ｍ」による測定値が用いられる。
　造粒粉末は、１００ＭＰａ／ｃｍ２以上の圧力で成形される。これにより相対密度が９７％以上の焼結体を得ることができる。成形圧力が１００ＭＰａ未満の場合、成形体が壊れやすく、ハンドリングが困難であり、焼結体の相対密度が低下する。
　成形方法としては、ＣＩＰ 法が採用される。ＣＩＰの形態は、典型的な垂直ロードタイプの縦型方式でもよく、好ましくは、水平ロードタイプの横型方式が望ましい。これは、長尺の板状の成形体を縦型のＣＩＰで製作すると、型中の粉末のズレによって厚みにばらつきが生じたり、ハンドリング中に自重で割れたりするからである。
　また、成形体は、１１００℃～１６５０℃で焼成して焼結体とされる。
　焼成温度が１１００℃未満の場合には、導電性及び相対密度が低くなり、ターゲット用途に向かなくなる。一方、焼成温度が１６５０℃を超えると、一部成分の蒸発が起き、焼成体の組成ずれが発生したり、結晶粒の粗大化によって焼成体の強度が低下したりする。
　成形体は、大気あるいは酸化性雰囲気で焼成される。これにより目的とする酸化物焼結体が安定して製造される。
　造粒粉末の作製には、一次粒子の平均粒子径がそれぞれ０．３μｍ以上１．５μｍ以下の粉末が用いられる。これにより混合・粉砕時間の短縮が可能となり、造粒粉内の原料粉末の分散性が向上する。
　造粒粉末の安息角は、３２°以下であることが好ましい。これにより造粒粉末の流動性が高まり、成形性及び焼結性が向上する。
（加工工程）
　以上のようにして作製された焼成体は、所望の形状、大きさ、厚みの板形状に機械加工されることで、Ｉｎ－Ｍｇ－Ｓｎ－Ｏ系焼結体からなるスパッタリングターゲットが作製される。スパッタリングターゲットは、バッキングプレートへロウ接体化される。
　本実施形態によれば、長手方向の長さが１０００ｍｍを超す長尺のスパッタリングターゲットを作製することができる。これにより分割構造でない大型のスパッタリングターゲットを作製できるため、分割部の隙間（継ぎ目）に侵入したボンディング材（ロウ材）がスパッタされることで発生し得る膜特性の劣化を防止し、安定した成膜が可能となる。また、上記隙間へ堆積したスパッタ粒子の再付着（リデポ）を原因とするパーティクルが発生しにくくなる。
　［スパッタリングターゲットの評価］
　（比抵抗値分布）
　比抵抗値は、ＮＰＳ社製Ｍｏｄｅｌ ｓｉｇｍａ－５＋を用いて、直流４探計法で測定を行った。
　焼結体を加工した後のスパッタ面側の５点の平均比抵抗値を比抵抗値とした。
　（相対密度）
　焼結体の密度は水銀アルキメデス法、あるいは寸法と重量から直接計算によって求めた。
　（結晶構造）
　仮焼後の粉末はＸＲＤにて複合酸化物の生成を確認した。
　Ｘ線回折で使用される装置、測定条件の一例は、以下の通りである。
　Ｘ線回折装置：株式会社リガク製ＲＩＮＴ
　走査方法：２θ／θ法
　ターゲット：Ｃｕ
　管電圧：４０ｋＶ
　管電流：２０ｍＡ
　スキャンスピード：２．０００°／分
　サンプリング幅：０．０５０°
　発散スリット：１°
　散乱スリット：１°
　受光スリット：０．３ｍｍ
　［薄膜トランジスタ］
　図６に本発明に係る薄膜トランジスタの一例の概略構成を示す。
　本実施形態の薄膜トランジスタ１００は、基材１０上に、ゲート電極１１と、ゲート絶縁膜１２と、活性層１３と、キャップ層１４と、ソース電極１５Ｓと、ドレイン電極１５Ｄと、保護膜１６とを有する。
　ゲート電極１１は、基材１０の表面に形成された導電膜からなる。基材１０は、典型的には、透明なガラス基板である。ゲート電極１１は、典型的には、モリブデン（Ｍｏ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属単層膜あるいは金属多層膜で構成され、例えばスパッタリング法によって形成される。本実施形態では、ゲート電極１１は、モリブデンで構成される。ゲート電極１１の厚さは特に限定されず、例えば、２００ｎｍである。ゲート電極１１は、例えば、スパッタ法、真空蒸着法等で成膜される。
　活性層１３は、薄膜トランジスタ１００のチャネル層として機能する。活性層１３の膜厚は、例えば１０ｎｍ～２００ｎｍである。活性層１３は、高移動度のものであり、ＩＧＺＯ（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）系酸化物半導体薄膜で構成される。活性層１３は、例えば、スパッタ法で成膜される。
　ゲート絶縁膜１２は、ゲート電極１１と活性層１３との間に形成される。ゲート絶縁膜１２は、例えば、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）又はこれらの積層膜で構成される。成膜方法は特に限定されず、ＣＶＤ法でもよいし、スパッタリング法、蒸着法等であってもよい。ゲート絶縁膜１２の膜厚は特に限定されず、例えば、２００ｎｍ～４００ｎｍである。
　キャップ層１４は、本発明の上述した酸化物半導体薄膜からなるものであり、詳細な組成は上述したとおりである。
　このキャップ層１４と活性層１３は、一緒にパターニングされる。エッチャントは、上述したものを用いることができる。
　ソース電極１５Ｓ及びドレイン電極１５Ｄは、活性層１３及びキャップ層１４の上に相互に離間して形成される。ソース電極１５Ｓ及びドレイン電極１５Ｄは、例えば、アルミニウム、モリブデン、銅、チタンなどの金属単層膜あるいはこれら金属の多層膜で構成することができる。後述するように、ソース電極１５Ｓ及びドレイン電極１５Ｄは、金属膜をパターニングすることで同時に形成することができる。当該金属膜の厚さは、例えば、１００ｎｍ～２００ｎｍである。ソース電極１５Ｓ及びドレイン電極１５Ｄは、例えば、スパッタ法、真空蒸着法等で成膜される。
　ソース電極１５Ｓ及びドレイン電極１５Ｄは、保護膜１６ によって被覆される。保護膜１６は、例えばシリコン酸化膜、シリコン窒化膜、またはこれらの積層膜などの電気絶縁性材料で構成される。保護膜１６は、活性層１３及びキャップ層１４を含む素子部を外気から遮蔽するためのものである。保護膜１６の膜厚は特に限定されず、例えば、１００ｎｍ～３００ｎｍである。保護膜１６は、例えば、ＣＶＤ法で成膜される。
　保護膜１６の形成後、アニール処理が実施される。これにより、活性層１３が活性化される。アニール条件は特に限定されず、本実施形態では、大気中において約３０℃、１時間実施される。このとき、キャップ層１４は、保護層１６から活性層１３への熱による水素の拡散を抑制する働きがあると考えられる。
　保護膜１６には適宜の位置にソース／ドレイン電極１５Ｓ、１５Ｄを配線層（図示略）と接続するための層間接続孔１６Ｓ、１６Ｄが設けられている。上記配線層は、薄膜トランジスタ１００を図示しない周辺回路へ接続するためのもので、ＩＴＯ等の透明導電膜で構成されている。
（薄膜トランジスタの製造方法）
　本発明の薄膜トランジスタの製造方法の一例を図７及び図８を参照しながら説明する。
　図７（a）に示すように、まず、基材１０上にゲート電極材料層１１ａを室温でスパッタリングすることにより形成した後、図７（ｂ）に示すように、湿式でパターニングすることにより、ゲート電極１１を形成する。次に、図７（ｃ）に示すように、ゲート絶縁膜１２をＣＶＤにより成膜する。ここでは、ＳｉＯＸ／ＳｉＮＸの積層体とした。次に、図７（ｄ）に示すように、活性層材料層１３ａと、キャップ層材料層１４ａを基材１０の温度を１００℃としたスパッタリングにより順次形成する。そして、図８（ａ）に示すように、活性層材料層１３ａ及びキャップ層材料層１４ａをエッチングによりパターニングし、活性層１３及びキャップ層１４を形成する。エッチャントとして、例えば硫酸・硝酸系エッチャントを用いてエッチングし、その後、例えば、大気中で４００℃で１時間アニールする。次いで、図８（ｂ）に示すように、ソース・ドレイン用金属材料層１５ａを室温のスパッタリングで形成し、図８（ｃ）に示すように、ソース電極１５Ｓ及びドレイン電極１５Ｄをパターニングにより形成する。最後に、図８（ｄ）に示すように、保護膜材料層１６ａをＣＶＤにより形成する。保護膜材料層１６ａは、例えば、膜厚３００ｎｍのＳｉＯｘとする。保護膜材料層１６ａは大気中で３００℃でアニールした後、ドライによりパターニングして、ソース電極１５Ｓ及びドレイン電極１５Ｄへの層間接続孔１６Ｓ、１６Ｄを形成する（図６参照）。
　以上説明した本発明に係る薄膜トランジスタは、バンドギャップＥｇが小さい傾向にある高移動度の活性層１３の材料に対して、キャップ層１４との積層時にＴＦＴのＶｔｈのシフトが発生せず、ＴＦＴ作製時の外的要因を抑制する効果を有する。
　具体的には、本発明のキャップ層１４は、ＴＦＴ作製時の水素プロセス、ソース電極１５Ｓ、ドレイン電極１５Ｄのパターニング時の活性層１３へのダメージを抑制する機能を有する。
　因みに、キャップ層１４による抑制がなかった場合、水素プロセスの場合、活性層１３への水素の拡散により、抵抗が下がり、良好なＴＦＴ特性が得られなくという問題が発生する。また、キャップ層１４による活性層１３へのエッチングダメージの抑制が機能しないと、エッチング液より活性層１３の酸化物半導体膜の弱い結合が切れることで膜に欠損ができ、ＴＦＴ特性のＳ値が劣化し、良好なトランジスタ特性が得られなくなるという問題が発生する。
　図９は、薄膜トランジスタにおいて、図６の構造のように本発明の酸化物半導体薄膜からなるキャップ層１４を有する場合（積層）と、キャップ層１４を設けない場合（単層）（図示略）とにおいて、保護層１６のＣＶＤの成膜中の基板温度を変化させて、Ｓ値を比較したものである。なお、活性層１３としては、Ｉｎ－Ｓｎ－Ｇｅ－Ｏ＋αを用い、キャップ層１４は本発明のＩｎ－Ｍｇ－Ｓｎ－Ｏとし、それぞれ１５ｎｍとした。
　この結果、単層構造としてキャップ層１４を設けず、活性層１３にエッチングダメージが入ると、ＴＦＴ特性のＳ値が大きくなってしまい劣化してしまうが、本発明のキャップ層１４を設けて積層構造とすると、エッチングダメージが抑制され、Ｓ値が大きくなることが抑制されることがわかった。
（実施例１－９）
　下記表３に示す組成となるように、酸化インジウム、水酸化マグネシウム、酸化スズを秤量し、ボールミルを用いて混合した。混合された粒粉末を、仮焼成し、酸素雰囲気下で焼結することにより、焼結体を得た。
　焼結体について、相対密度と比抵抗値を測定した結果を表３に示す。
　実施例１－９において、酸化インジウム、水酸化マグネシウム、酸化スズを原料とし、仮焼成温度を１０００℃～１５００℃とし、酸素雰囲気で焼結することで、９０％以上の相対密度を持った焼結体が得られた。また、仮焼温度を1０００℃～１２００℃とし、酸素雰囲気で１５００℃以上で焼成することで、９７％以上の相対密度を持ち、比抵抗が１０ｍΩ・ｃｍ以下の焼結体が得られた。
　なお、何れの実施例１－９においても、仮焼後、ＭｇＯの残存はなかった。
（比較例１－５）
　比較例１では、仮焼温度を１０００℃未満の９５０℃とした以外は、実施例１と同様にしたが、仮焼後にＭｇＯが残存していた。
　比較例２では、大気雰囲気で焼結した以外は、実施例３と同様としたが、相対密度は９０％未満であった。
　比較例３では、焼成温度を１６５０℃で焼結した以外は、実施例３と同様としたが、結晶粒が粗大化し、スパッタリングターゲットとしては好ましくなかった。
　比較例４では、使用したＭｇ原料をＭｇＯとした以外は、実施例３と同様としたが、相対密度は９０％未満であった。
　比較例５では、使用したＭｇ原料をＭｇＣＯ３とした以外は、実施例３と同様としたが、相対密度は９０％未満であった。
Figure JPOXMLDOC01-appb-T000003
（薄膜トランジスタ製造例１）
　図６の構造のように本発明の酸化物半導体薄膜からなるキャップ層１４を有する薄膜トランジスタを製造した。
　活性層１３としては、表１に例示した、Ｉｎ－Ｓｎ－Ｇｅ－Ｏ＋αを用いて５０ｎｍの膜厚とし、キャップ層１４は本発明のＩｎ－Ｍｇ－Ｓｎ－Ｏ（組成：Ｉｎ：５４　Ｍｇ：３１　Ｓｎ：１５）で、膜厚５０ｎｍとした。
（薄膜トランジスタ比較製造例１）
　図６のキャップ層１４を設けない以外は同様にした薄膜トランジスタとした。
（薄膜トランジスタ比較製造例２）
　図６の薄膜トランジスタで、キャップ層として、従来のＩＧＺＯの異組成を用いた以外は同様にし、薄膜トランジスタとした。
　図１０は、この製造例１の薄膜トランジスタ（積層）構造のように本発明の酸化物半導体薄膜からなるキャップ層１４を有する場合（積層）と、キャップ層１４を設けない場合（単層：比較製造例１）とにおいて、Ｖｔｈを比較したものである。
　この結果、本発明のキャップ層１４を設けた積層構造（製造例１）の場合、設けない場合（単層；比較製造例１）と閾値電圧Ｖｔｈはほぼ同一であり、キャップ層１４を設けることによるＶｔｈのシフトは生じなかった。
　また、比較製造例１の単層構造の場合のバンドギャップＥｇは２．７ｅＶであるのに対し、製造例１のキャップ層１４を設けた積層構造の場合のＥｇは、３．１ｅＶであり、Ｅｇの差が０．４ｅＶであり、Ｅｇの上昇はわずかだった。
　図１１は、積層構造のキャップ層として、ＩＧＺＯの異組成を用いた以外は図６と同じにした比較製造例２の薄膜トランジスタでは、従来のＩＧＺＯ異組成のキャップ層を設けた場合（積層；比較製造例２）と、設けない場合（単層；比較製造例１）とにおいて、閾値電圧Ｖｔｈを比較したものである。
　この結果、比較製造例２の薄膜トランジスタ（積層）は、比較製造例１の単層と比較してＶｔｈが大きくシフトすることがわかった。
　また、比較製造例１の単層構造の場合のバンドギャップＥｇは２．７ｅＶであるのに対し、比較製造例２のキャップ層を設けた積層構造の場合のＥｇは３．４ｅＶであり、本発明の酸化物半導体薄膜をキャップ層１４とした場合と比較してバンドギャップＥｇの上昇が大きいことがわかった。

Claims (21)

  1. 　インジウム、マグネシウム、及びスズからなる下記式の酸化物を含む酸化物焼結体で構成され、
    　下記式のＸが０．３２以上、０．６５以下、Ｙが０．１７以上、０．４６以下であり、Ｚが０を超え、０．２２以下であり、且つＸ＋Ｙ＋Ｚ＝１となる範囲である
    　スパッタリングターゲット。
    ＩｎＸＭｇＹＳｎＺ
  2. 　請求項１に記載のスパッタリングターゲットにおいて、
    　前記酸化物焼結体は、Ｓｉ、Ｔｉ、Ｗ、Ｚｒ、Ｎｂ、Ｎｉ、Ｇｅ、Ｔａ、Ａｌ、及びＹから選択される少なくとも１つの元素であるＡ群元素をさらに含有する
    　スパッタリングターゲット。
  3. 　請求項２に記載のスパッタリングターゲットにおいて、
    　Ｓｉが４ａｔ％以下、Ｔｉが６ａｔ％以下、Ｗが６ａｔ％以下、Ｚｒが７ａｔ％以下、Ｎｂが７ａｔ％以下、Ｎｉが７ａｔ％以下、Ｇｅが７ａｔ％以下、Ｔａが８ａｔ％以下、Ａｌが８ａｔ％以下、Ｙが９ａｔ％以下であり、
    　前記Ａ群元素の含有量が、１０ａｔ％未満である
    　スパッタリングターゲット。
  4. 　請求項１～３の何れか１項に記載のスパッタリングターゲットにおいて、
    　前記酸化物焼結体は、Ｍｏ、Ｓｂ、Ｈｆ、Ｌａ、Ｆｅ、Ｇａ、Ｚｎ、Ｃａ及びＳｒから選択される少なくとも１つの元素であるＢ群元素をさらに含有する
    　スパッタリングターゲット。
  5. 　請求項４に記載のスパッタリングターゲットにおいて、
    　 Ｍｏが１０ａｔ％以下、Ｓｂが１３ａｔ％以下、Ｈｆが１３ａｔ％以下、Ｌａが１３ａｔ％以下、Ｆｅが２１ａｔ％以下、Ｇａが２７ａｔ％以下、Ｚｎが３８ａｔ％以下、Ｃａが３８ａｔ％以下、Ｓｒが３８ａｔ％以下であり、
    　前記Ｉｎ、Ｍｇ、及びＳｎ以外の元素の合計含有量は、３８ａｔ％以下である
    　スパッタリングターゲット。
  6. 　請求項１～５の何れか１項に記載のスパッタリングターゲットにおいて、
    　相対密度が９０％以上である
    　スパッタリングターゲット。
  7. 　酸化インジウム粉末、酸化マグネシウム粉末、及び酸化スズ粉末を混合して成形体を形成し、１１００℃以上１６５０℃以下で前記成形体を焼成して、請求項１～６の何れか１項に記載の酸化物焼結体を有するスパッタリングターゲットを製造する
    　スパッタリングターゲットの製造方法。
  8. 　インジウム、マグネシウム、及びスズの酸化物、水酸化物または炭酸塩を混合して１０００℃～１５００℃で仮焼成した前駆体粉末を成形して成形体とし、１１００℃以上１６５０℃以下で前記成形体を焼成して、請求項１～６の何れか１項に記載の酸化物焼結体を有するスパッタリングターゲットを製造する
    スパッタリングターゲットの製造方法。
  9. 　インジウム、マグネシウム、及びスズからなる下記式の酸化物を主成分とする酸化物半導体で構成され、
    　下記式のＸが０．３２以上、０．６５以下、Ｙが０．１７以上、０．４６以下であり、Ｚが０を超え、０．２２以下であり、且つＸ＋Ｙ＋Ｚ＝１となる範囲である
    　　酸化物半導体薄膜。
    ＩｎＸＭｇＹＳｎＺ
  10. 　請求項９記載の酸化物半導体薄膜において、
    　硫酸・硝酸系エッチャントまたは酢酸系エッチャントでエッチングした際の
    エッチングレートが１ｎｍ／ｓｅｃ以上である
    酸化物半導体薄膜。
  11. 　請求項９または１０に記載の酸化物半導体薄膜において、
    バンドギャップが、２．５ｅＶ以上３．４ｅＶ以下であり、水素アニール処理後の抵抗値が１Ｅ＋２Ω／□以上である
    酸化物半導体薄膜。
  12. 　請求項９～１１の何れか１項に記載の酸化物半導体薄膜において、
    　Ｓｉ、Ｔｉ、Ｗ、Ｚｒ、Ｎｂ、Ｎｉ、Ｇｅ、Ｔａ、Ａｌ、Ｙ及びＭｏから選択される少なくとも１つの元素であるＡ群元素をさらに含有する
    　酸化物半導体薄膜。
  13. 　請求項１２に記載の酸化物半導体薄膜において、
    　Ｓｉが４ａｔ％以下、Ｔｉが６ａｔ％以下、Ｗが６ａｔ％以下、Ｚｒが７ａｔ％以下、Ｎｂが７ａｔ％以下、Ｎｉが７ａｔ％以下、Ｇｅが７ａｔ％以下、Ｔａが８ａｔ％以下、Ａｌが８ａｔ％以下、及びＹが９ａｔ％以下であり、
    　前記Ａ群元素の含有量が、１０ａｔ％未満である
    　酸化物半導体薄膜。
  14. 　請求項９～１３の何れか１項に記載の酸化物半導体薄膜において、
    　 Ｍｏ、Ｓｂ、Ｈｆ、Ｌａ、Ｆｅ、Ｇａ、Ｚｎ、Ｃａ及びＳｒから選択される少なくとも１つの元素であるＢ群元素をさらに含有する
    　酸化物半導体薄膜。
  15. 　請求項１４に記載の酸化物半導体薄膜において、
    　　Ｍｏが１０ａｔ％以下、Ｓｂが１３ａｔ％以下、Ｈｆが１３ａｔ％以下、Ｌａが１３ａｔ％以下、Ｆｅが２１ａｔ％以下、Ｇａが２７ａｔ％以下、Ｚｎが３８ａｔ％以下、Ｃａが３８ａｔ％以下、Ｓｒが３８ａｔ％以下であり、Ｉｎ、Ｍｇ、及びＳｎ以外の元素の合計含有量は、３８ａｔ％以下である
    　酸化物半導体薄膜。
  16. 　高移動度の酸化物半導体薄膜からなる活性層と、
    　この活性層上に積層された請求項９～１５の何れか１項に記載の酸化物半導体薄膜からなるキャップ層と
    　を具備する酸化物半導体薄膜積層体。
  17. 　請求項１６に記載の酸化物半導体薄膜積層体において、
    　前記キャップ層は前記活性層と共にパターニングする際のエッチング比が適している
    　酸化物半導体薄膜積層体。
  18. 　請求項９～１５の何れか１項に記載の酸化物半導体薄膜からなるキャップ層
    　を具備する薄膜半導体装置。
  19. 　請求項１８に記載の薄膜半導体装置において、
    　前記キャップ層は、高移動度の酸化物半導体薄膜からなる活性層を覆うように設けられている
    　薄膜半導体装置。
  20. 　請求項１８又は１９に記載の薄膜半導体装置において、
    　ゲート電極と、
    　前記ゲート電極上に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜上に設けられた、高移動度の酸化物半導体薄膜からなる活性層と、
    　前記活性層を覆うように設けられたキャップ層と、
    　前記活性層及び前記キャップ層に接続するソース電極及びドレイン電極と、
    を具備する薄膜半導体装置。
  21. 　請求項９～１５の何れか１項に記載の酸化物半導体薄膜からなるキャップ層を具備する薄膜半導体装置の製造方法であって、
    　ゲート電極の上にゲート絶縁膜を形成し、
    　前記ゲート絶縁膜の上に、高移動度の酸化物半導体薄膜からなる活性層をスパッタリング法で形成し、
    　前記活性層上に前記キャップ層をスパッタリング法で形成し、
    　前記活性層及び前記キャップ層の積層膜をパターニングし、
    　パターニングした前記活性層及び前記キャップ層を下地膜とする金属層を形成し、
    　前記金属層をウェットエッチング法でパターニングすることでソース電極及びドレイン電極を形成する
    　薄膜半導体装置の製造方法。 
     
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